KR20230004039A - 반도체 메모리 장치 - Google Patents
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Abstract
본 기술은 반도체 메모리 장치에 관한 것으로, 본 기술에 따른 반도체 메모리 장치는 수직하게 적층된 워드라인들의 워드라인 스택을 포함하는 메모리 셀 어레이; 및 상기 워드라인 스택의 끝단부의 아래에 배치되는 서브 워드라인들을 포함하는 서브워드라인드라이버블록을 포함하되, 상기 워드라인들과 상기 서브워드라인들은 서로 교차하는 방향을 따라 연장될 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 관한 것이다.
2차원 반도체 메모리 장치의 집적도는 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 수직하게 적층된 워드라인들의 워드라인 스택을 포함하는 메모리 셀 어레이; 및 상기 워드라인 스택의 끝단부의 아래에 배치되는 서브 워드라인들을 포함하는 서브워드라인드라이버블록을 포함하되, 상기 워드라인들과 상기 서브워드라인들은 서로 교차하는 방향을 따라 연장될 수 있다.
본 기술은 메모리셀어레이의 워드라인들과 서브워드라인드라이버의 서브워드라인들을 상호 교차하도록 배치하므로 워드라인들과 서브 워드라인들을 연결하는 인터커넥션들(interconnection)을 단순화할 수 있다.
도 1은 실시예들에 따른 반도체 메모리 장치의 메모리 셀의 개략적인 사시도이다.
도 2a는 도 1의 A1-A1'에 따른 반도체 메모리 장치의 단면도를 나타낸다.
도 2b는 트랜지스터(TR)의 확대도이다.
도 3는 일 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 4는 도 3의 더블 워드라인들의 에지부를 설명하기 위한 단면도이다.
도 5는 다른 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 6은 본 실시예들에 따른 서브워드라인드라이버블록을 설명하기 위한 등가회로도이다.
도 7은 도 6의 서브워드라인블록을 설명하기 위한 평면도이다.
도 8은 서브워드라인들과 더블 워드라인들의 연결 구조를 설명하기 위한 개략적인 사시도이다.
도 9는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 2a는 도 1의 A1-A1'에 따른 반도체 메모리 장치의 단면도를 나타낸다.
도 2b는 트랜지스터(TR)의 확대도이다.
도 3는 일 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 4는 도 3의 더블 워드라인들의 에지부를 설명하기 위한 단면도이다.
도 5는 다른 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 6은 본 실시예들에 따른 서브워드라인드라이버블록을 설명하기 위한 등가회로도이다.
도 7은 도 6의 서브워드라인블록을 설명하기 위한 평면도이다.
도 8은 서브워드라인들과 더블 워드라인들의 연결 구조를 설명하기 위한 개략적인 사시도이다.
도 9는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀들을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생캐패시턴스를 감소시킬 수 있다.
도 1은 실시예들에 따른 반도체 메모리 장치의 메모리 셀의 개략적인 사시도이다. 도 2a는 도 1의 A1-A1'에 따른 반도체 메모리 장치의 단면도를 나타낸다. 도 2b는 트랜지스터(TR)의 확대도이다.
도 1, 도 2a 및 도 2b를 참조하면, 실시예들에 따른 반도체 메모리 장치는 메모리 셀(MC)을 포함할 수 있고, 메모리 셀(MC)은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT), 게이트 절연층(GD) 및 더블 워드라인(Double Word line, DWL)을 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)를 포함할 수 있다.
비트라인(BL)은 제1 방향(D1)을 따라 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장된 바(bar) 형상을 가질 수 있다. 더블 워드라인(DWL)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다.
비트라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트라인(BL)은 수직 배향 비트라인, 수직 연장 비트라인 또는 필라형 비트라인이라고 지칭할 수 있다. 비트라인(BL)은 도전물질을 포함할 수 있다. 비트라인(BL)은 실리콘-베이스 물질(Silicon-based material), 금속-베이스 물질(Metal-based material) 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트라인(BL)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다.
트랜지스터(TR)는 활성층(ACT), 게이트절연층(GD) 및 더블 워드라인(DWL)을 포함할 수 있다. 더블 워드라인(DWL)은 제3 방향(D3)을 따라 연장될 수 있고, 활성층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트라인(BL)으로부터 수평적으로 배열될 수 있다. 활성층(ACT)은 씬-바디 채널(Thin-body channel, CH), 씬-바디 채널(CH)과 비트라인(BL) 사이의 제1 소스/드레인영역(SR), 및 씬-바디 채널(CH)과 캐패시터(CAP) 사이의 제2 소스/드레인영역(DR)을 포함할 수 있다. 더블 워드라인(DWL)은 제1 워드라인(WL1)과 제2 워드라인(WL2)을 포함할 수 있다. 제1 워드라인(WL1)과 제2 워드라인(WL2)은 활성층(ACT)을 사이에 두고 서로 대향할 수 있다. 활성층(ACT)의 상부 표면 및 하부 표면 상에 게이트절연층(GD)이 형성될 수 있다.
활성층(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 활성층(ACT)은 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
제1 소스/드레인영역(SR)과 제2 소스/드레인 영역(DR)에는 서로 동일한 도전형의 불순물이 도핑될 수 있다. 제1 소스/드레인영역(SR)과 제2 소스/드레인 영역(DR)에는 N형 불순물이 도핑되거나, P형 불순물이 도핑될 수 있다. 제1 소스/드레인영역(SR) 및 제2 소스/드레인영역(DR)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제1 소스/드레인영역(SR)의 제1 측면(first side)은 비트라인(BL)에 접촉하고, 제1 소스/드레인영역(SR)의 제2 측면(second side)은 씬-바디 채널(CH)에 접촉할 수 있다. 제2 소스/드레인영역(DR)의 제1 측면(first side)은 스토리지 노드(SN)에 접촉하고, 제2 소스/드레인영역(DR)의 제2 측면(second side)은 씬-바디 채널(CH)에 접촉할 수 있다. 제1 소스/드레인영역(SR)의 제2 측면과 제2 소스/드레인영역(DR)의 제2 측면은 각각 제1,2 워드라인(WL1, WL2)의 측면들과 부분적으로 오버랩될 수 있다. 제2 방향(D2)에 따른 씬-바디 채널(CH)의 수평 길이는 제2 방향(D2)에 따른 제1 및 제2 소스/드레인영역(SR, DR)의 수평 길이보다 작을 수 있다. 다른 실시예에서, 제2 방향(D2)에 따른 씬-바디 채널(CH)의 수평 길이는 제2 방향(D2)에 따른 제1 및 제2 소스/드레인영역(SR, DR)의 수평 길이보다 클 수 있다. 제1 소스/드레인영역(SR)과 비트라인(BL) 사이에 비트라인측-오믹콘택(BL side-ohmic contact, BOC)이 형성될 수 있다. 비트라인측-오믹콘택(BOC)은 비트라인(BL)의 금속과 제1 소스/드레인영역(SR)의 실리콘이 반응하여 형성될 수 있다. 비트라인측-오믹콘택(BOC)은 금속실리사이드를 포함할 수 있고, 활성층(ACT)의 일측 에지, 즉 제1 소스/드레인영역(SR)의 제1 측면에 형성될 수 있다. 제2 소스/드레인영역(DR)과 스토리지 노드(SN) 사이에 스토리지 노드측-오믹콘택(SN side-ohmic contact, SOC)이 형성될 수 있다. 스토리지 노드측-오믹콘택(SOC)은 금속실리사이드를 포함할 수 있고, 활성층(ACT)의 타측 에지, 즉 제2 소스/드레인영역(DR)의 제1 측면에 형성될 수 있다. 스토리지 노드측-오믹콘택(SOC)은 스토리지 노드(SN)의 금속과 제2 소스/드레인영역(DR)의 실리콘이 반응하여 형성될 수 있다.
게이트절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 이들의 조합을 포함할 수 있다.
더블 워드라인(DWL)의 제1 및 제2 워드라인(WL1, WL2)은 금속(metal), 금속 질화물, 금속 실리사이드, 금속 혼합물(metal mixture), 금속 합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 더블 워드라인(DWL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 더블 워드라인(DWL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 더블 워드라인(DWL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다. 스토리지 노드(SN)는 제2 소스/드레인영역(DR) 및 스토리지 노드측-오믹콘택(SOC)에 전기적으로 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다. 스토리지 노드(SN)의 최상부면은 제1 워드라인(WL1)의 상부면과 동일 레벨에 위치할 수 있다. 스토리지 노드(SN)의 최하부면은 제2 워드라인(WL2)의 바닥면과 동일 레벨에 위치할 수 있다.
플레이트 노드(PN)는 내부 노드(N1)와 외부 노드들(N2, N3, N4)을 포함할 수 있다. 내부 노드(N1)와 외부 노드들(N2, N3, N4)은 상호 접속될 수 있다. 내부 노드(N1)는 스토리지 노드(SN)의 실린더 내부에 위치할 수 있다. 외부 노드들(N2, N3)은 유전층(DE)을 사이에 두고 스토리지 노드(SN)의 실린더 외부에 위치할 수 있다. 외부 노드(N4)는 내부 노드(N1)와 외부 노드들(N2, N3)을 상호 접속시킬 수 있다. 외부 노드들(N2, N3)은 스토리지 노드(SN)의 실린더 외벽을 에워싸도록 위치할 수 있다. 외부 노드(N4)는 플레이트 라인(PL)에 접속될 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택 또는 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-based oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-based layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-based oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-based layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물 및 하프늄산화물보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지 노드(SN)와 플레이트 노드(PN)는 금속-베이스 물질(Metal-based material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
도 2a 및 도 2b를 다시 참조하면, 트랜지스터(TR)는 셀 트랜지스터로서, 더블 워드라인(DWL)을 가질 수 있다. 더블 워드라인(DWL)에서, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 서로 동일한 전위를 가질 수 있다. 예를 들어, 제1 워드라인(WL1)과 제2 워드라인(WL2)이 하나의 쌍을 이루어 하나의 메모리 셀(MC)을 구동할 수 있다. 제1 워드라인(WL1)과 제2 워드라인(WL2)에는 동일한 워드라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 메모리 셀(MC)은 하나의 씬-바디 채널(CH)에 제1,2 워드라인(WL1, WL2)이 인접하는 구조, 즉 더블 워드라인(DWL)을 가질 수 있다.
다른 실시예에서, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 워드라인(WL1)에는 워드라인 구동 전압이 인가될 수 있고, 제2 워드라인(WL2)에는 접지 전압이 인가될 수 있다. 제2 워드라인(WLL)은 백 워드라인(Back Word Line) 또는 쉴드 워드라인(shield word line)이라고 지칭할 수 있다. 다른 실시예에서, 제1 워드라인(WL1)에 접지전압이 인가될 수 있고, 제2 워드라인(WL2)에 워드라인구동전압이 인가될 수 있다.
제1 및 제2 워드라인(WL1, WL2)은 각각 제1 방향(D1)에 따른 제1 두께(V1)를 가질 수 있고, 활성층(ACT)은 제1 방향(D1)에 따른 제2 두께(V2)를 가질 수 있다. 제1 두께(V1) 및 제2 두께(V2)는 수직 두께(Vertical thickness)를 지칭할 수 있다. 제2 두께(V2)는 제1 두께(V1) 보다 작을 수 있다. 활성층(ACT)은 제1,2 워드라인(WL1, WL2)보다 얇은 두께를 가질 수 있다. 활성층(ACT)은 씬-바디 활성층(thin-body active layer)이라고 지칭할 수 있다.
씬-바디 채널(CH)은 제1 방향(D1)에 따른 제2 두께(V2)를 가질 수 있다. 씬-바디 채널(CH)의 제2 두께(V2)는 제1,2 워드라인(WL1, WL2) 보다 얇을 수 있다. 씬-바디 채널(CH)의 제2 두께(V2)는 게이트절연층(GD) 보다 두꺼울 수 있다.
제1 소스/드레인영역(SR)은 제1 방향(D1)에 따른 제3 두께(V3)를 가질 수 잇고, 제2 소스/드레인영역(DR)은 제1 방향(D1)에 따른 제4 두께(V4)를 가질 수 있다. 제1 소스/드레인영역(SR)의 제3 두께(V3), 제2 소스/드레인영역(DR)의 제4 두께(V4) 및 씬-바디 채널(CH)의 제2 두께(V2)는 서로 동일할 수 있다. 제1 소스/드레인영역(SR)의 제3 두께(V3) 및 제2 소스/드레인영역(DR)의 제4 두께(V4)는 제1,2 워드라인(WL1, WL2)의 제1 두께(V1) 보다 얇을 수 있다.
씬-바디 채널(CH)의 제2 두께(V2)는 10nm 이하(1~10nm)일 수 있다. 제1 소스/드레인영역(SR)의 제3 두께(V3) 및 제2 소스/드레인영역(DR)의 제4 두께(V4)는 10nm 이하일 수 있다. 다른 실시예에서, 제1 소스/드레인영역(SR)의 제3 두께(V3) 및 제2 소스/드레인영역(DR)의 제4 두께(V4)는 제1,2 워드라인(WL1, WL2)의 제1 두께(V1) 보다 얇고, 씬-바디 채널(CH)의 제2 두께(V2)보다 클 수 있다.
활성층(ACT)의 상부면과 하부면은 플랫 표면(Flat-surface)을 가질 수 있다. 즉, 활성층(ACT)의 상부면과 하부면은 제2 방향(D2)을 따라 서로 평행할 수 있다.
도 3은 일 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(MCA)를 포함할 수 있다. 도 1 및 도 2의 메모리 셀(MC)은 제1 내지 제3 방향(D1, D2, D3)을 따라 복수개가 배열되어 다층 구조의 메모리 셀 어레이(MCA)를 구성할 수 있다. 도 3은 4개의 메모리 셀들로 이루어진 3차원 메모리 셀 어레이를 예시하고 있다. 메모리 셀 어레이(MCA)는 2개의 더블 워드라인들(DWL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 더블 워드라인(DWL)은 제1 워드라인(WL1)과 제2 워드라인(WL2)의 쌍을 포함할 수 있다. 제1 워드라인(WL1)과 제2 워드라인(WL2) 사이에는 복수의 활성층들(ACT)이 제3 방향(D3)을 따라 서로 이격되어 수평하게 배열될 수 있다. 도 2a에서 참조한 바와 같이, 활성층(ACT)의 씬-바디 채널(CH)이 제1 워드라인(WL1)과 제2 워드라인(WL2) 사이에 위치할 수 있다.
메모리 셀 어레이(MCA)는 메모리 셀들의 3차원 어레이를 포함할 수 있다.
반도체 메모리 장치(100)는 기판(PERI)을 더 포함할 수 있고, 기판(PERI)은 주변 회로부(Pheripheral circuit portion)를 포함할 수 있다. 이하, 기판(PERI)은 주변 회로부(PERI)라고 약칭하기로 한다. 메모리 셀 어레이(MCA)의 비트라인들(BL)은 주변 회로부(PERI)의 표면에 대해 제1 방향(D1)을 따라 수직하게 배향될 수 있고, 더블 워드라인들(DWL)은 주변 회로부(PERI)의 표면에 대해 제3 방향(D3)을 따라 평행하게 배향될 수 있다. 주변 회로부(PERI)는 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다.
도 4는 도 3의 더블 워드라인들의 에지부를 설명하기 위한 단면도이다.
도 4를 참조하면, 더블 워드라인들(DWL)은 각각 양측 에지부가 계단 형상을 가질 수 있고, 계단 형상은 콘택부들(CA)을 정의할 수 있다. 제1 워드라인들(WL1)과 제2 워드라인들(WL2)은 각각 양측 에지부, 즉, 콘택부들(CA)을 포함할 수 있다. 콘택부들(CA)은 각각 계단 형상을 가질 수 있다.
콘택부들(CA)에는 각각 워드라인 패드들(WLP1, WLP2)이 접속될 수 있다. 상위 레벨의 제1 워드라인(WL1) 및 제2 워드라인(WL2)의 콘택부들(CA)에는 제1 워드라인 패드(WLP1)가 접속될 수 있고, 하위 레벨의 제1 워드라인(WL1) 및 제2 워드라인들(WL2)의 콘택부들(CA)에는 제2 워드라인 패드(WLP2)가 접속될 수 있다. 상위 레벨의 제1 워드라인(WL1) 및 제2 워드라인(WL2)은 제1 워드라인 패드(WLP1)에 의해 상호 접속될 수 있다. 하위 레벨의 제1 워드라인(WL1) 및 제2 워드라인(WL2)은 제2 워드라인 패드(WLP2)에 의해 상호 접속될 수 있다.
주변회로부(PERI)는 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어회로를 포함할 수 있다. 주변회로부(PERI)의 적어도 하나 이상의 제어회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변회로부(PERI)의 적어도 하나 이상의 제어회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변회로부(PERI)는 서브워드라인드라이버블록 및 센스앰프(SA)를 포함할 수 있다. 서브워드라인드라이버블록은 후술하는 도 6 및 도 7을 참조하기로 한다. 서브워드라인드라이버블록은 복수의 서브워드라인드라이버를 포함할 수 있다. 도 4에서, 서브워드라인드라이버블록은 제1 및 제2 서브워드라인드라이버(SWD1, SWD2)를 포함할 수 있다. 상위 레벨의 제1,2 워드라인들(WL1, WL2)은 제1 워드라인 패드들(WLP1) 및 제1 인터커넥션(interconnection, MI1)을 통해 제1 서브워드라인드라이버(SWD1)에 접속될 수 있다. 하위 레벨의 제1,2 워드라인들(WL1, WL2)은 제2 워드라인 패드들(WLP2) 및 제2 인터커넥션(MI2)을 통해 제2 서브워드라인드라이버(SWD2)에 접속될 수 있다. 비트라인들(BL)은 제3 인터커넥션(MI3)을 통해 센스앰프(SA)에 접속될 수 있다. 제3 인터커넥션(MI3)은 복수의 비아 및 복수의 금속라인을 포함하는 멀티 레벨 금속(Multi-level metal) 구조일 수 있다.
더블 워드라인(DWL)들은 제1,2 서브 워드라인 드라이버들(SWD1, SWD2)에 의해 구동될 수 있다. 서브워드라인드라이버들(SWD1, SWD2)은 더블 워드라인들(DWL)의 계단 구조들 아래에 배치될 수 있다.
도 5는 다른 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 개략적인 단면도이다. 도 5는 POC 구조의 반도체 메모리 장치(111)를 도시하고 있다. 도 5에서 도 4와 중복되는 구성요소들의 자세한 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 메모리 장치(111)는 메모리 셀 어레이(MCA) 및 주변 회로부(PERI')를 포함할 수 있다. 메모리 셀 어레이(MCA) 보다 높은 레벨에 주변 회로부(PERI')가 위치할 수 있다. 이를 POC(PERI over Cell) 구조라고 지칭할 수 있다.
주변 회로부(PERI')는 제1,2 서브워드라인드라이들(SWD1, SWD2) 및 센스앰프(SA)를 포함할 수 있다. 상위 레벨의 더블 워드라인(DWL)은 제1 워드라인 패드들(WLP1) 및 제1 인터커넥션(MI1)을 통해 제1 서브 워드라인 드라이버(SWD1)에 접속될 수 있다. 하위 레벨의 더블 워드라인(DWL)은 제2 워드라인 패드들(WLP2) 및 제2 인터커넥션(MI2)을 통해 제2 서브 워드라인 드라이버(SWD2)에 접속될 수 있다. 비트라인들(BL)은 제3 인터커넥션(MI3)을 통해 센스앰프(SA)에 접속될 수 있다. 제1 내지 제3 인터커넥션(MI1, MI2, MI3)은 복수의 비아 및 복수의 금속 라인을 포함하는 멀티 레벨 금속 구조일 수 있다.
도 6은 본 실시예들에 따른 서브워드라인드라이버블록을 설명하기 위한 등가회로도이다. 도 7은 도 6의 서브워드라인블록을 설명하기 위한 평면도이다.
도 6 및 도 7을 참조하면, 서브워드라인드라이버블록(200)은 복수의 서브워드라인드라이버(SWD1~SWD8)를 포함할 수 있다. 더블 워드라인들(DWL1~DWL8)은 서브워드라인드라이버블록(200) 내에 위치하는 서브 워드라인 드라이버들(SWD1~SWD8)에 의해 구동될 수 있다.
서브워드라인드라이버들(SWD1~SWD8)은 서브워드라인들(SWL1~SWL8) 및 인터커넥션들(ICT)을 통해 더블 워드라인들(DWL1~DWL8)에 각각 전기적으로 접속될 수 있다.
서브워드라인드라이버블록(200)은 제1 그룹 서브워드라인드라이버(G1_SWD)와 제2 그룹 서브워드라인드라이버(G2_SWD)를 포함할 수 있다. 제1 그룹 서브워드라인드라이버(G1_SWD)는 제1 내지 제4 서브워드라인드라이버(SWD1, SWD2, SWD3, SWD4)를 포함할 수 있다. 제2 그룹 서브워드라인드라이버(G2_SWD)는 제5 내지 제8 서브워드라인드라이버(SWD5, SWD6, SWD7, SWD8)을 포함할 수 있다.
제1 그룹 서브워드라인드라이버(G1_SWD)의 서브워드라인드라이버들(SWD1, SWD2, SWD3, SWD4)은 제1 메인 워드라인(MWL1)에 응답하여 구동할 수 있다. 제2 그룹 서브워드라인드라이버(G2_SWD)의 서브워드라인드라이버들(SWD5, SWD6, SWD7, SWD8)은 제2 메인 워드라인(MWL2)에 응답하여 구동할 수 있다.
서브워드라인드라이버들(SWD1~SWD8)은 제1 서브 워드라인드라이버인에이블신호(FX0, FX2, FX4, FX6) 및 제2 서브 워드라인드라이버인에이블신호(FXB0, FXB2, FXB4, FXB6)에 의해 활성화되고, 활성화된 서브워드라인드라이버들(SWD1~SWD8)은 각각 더블 워드라인들(DWL1~DWL8)을 구동시킬 수 있다.
제1 그룹 서브워드라인드라이버(G1_SWD)와 제2 그룹 서브워드라인드라이버(G2_SWD)는 제1 서브 워드라인드라이버인에이블신호(FX0, FX2, FX4, FX6) 및 제2 서브 워드라인드라이버인에이블신호(FXB0, FXB2, FXB4, FXB6)를 공통으로 입력받을 수 있다. 제2 서브워드라인드라이버인에이블신호(FXB0~FXB6)는 제1 서브워드라인드라이버인에이블신호(FX0~FX6)의 반전 신호들일 수 있다.
서브워드라인드라이버들(SWD1~SWD8) 각각은 PMOSFET(MP), 제1,2 NMOSFET(MN1, MN2) 및 서브워드라인(SWL1~SWL8)을 포함할 수 있다. 제1 서브워드라인드라버(SWD1)를 예로 들어 설명하면, PMOSFET(MP)의 게이트 및 제1NMOSFET(MN1)의 게이트는 제1 메인 워드라인(ML1)에 접속되고, PMOSFET(MP)의 드레인은 제1 서브워드라인드라이버인에이블신호(FX0)를 입력받고, PMOSFET(MP)의 소스는 제1 서브 워드라인(SWL1)과 연결될 수 있다. 제1 NMOSFET(MN1)의 소스는 접지전위(VBBW)에 연결되고, 제1 NMOSFET(MN1)의 드레인은 제1 서브 워드라인(SWL1)과 연결될 수 있다. 제2 NMOSFET(MN2)의 게이트는 제2 서브워드라인드라버인에이블신호(FXB0)를 입력받고, 제2 NMOSFET(MN2)의 소스는 접지전위(VBBW)에 연결되고, 제2 NMOSFET(MN2)의 드레인은 제1 서브 워드라인(SWL1)과 연결될 수 있다. PMOSFET(MP)의 게이트와 제1 NMOSFET(MN1)의 게이트는 제1 메인 워드라인(MWL1)에 공통으로 접속될 수 있고, PMOSFET(MP)의 소스, 제1 NMOSFET(MN1)의 드레인 및 제2 NMOSFET(MN2)의 드레인은 제1 서브워드라인(SWL1)에 공통으로 접속될 수 있다. 제1 서브워드라인(SWL1)은 인터커넥션(ICT)을 통해 제1 더블 워드라인(DWL1)에 접속될 수 있다. 제1 더블 워드라인(DWL1)과 제1 서브워드라인(SWL1)은 서로 교차하는 방향을 따라 연장될 수 있다. 예를 들어, 제1 더블 워드라인(DWL1)은 제1 방향(D11)을 따라 연장될 수 있고, 제1 서브워드라인(SWL1)은 제1 방향(D11)에 교차하는 제2 방향(D12)을 따라 연장될 수 있다.
제2 내지 제8 서브워드라인드라이버들(SWD2~SWD8) 각각의 PMOSFET(MP), 제1,2 NMOSFET(MN1, MN2) 및 서브워드라인들(SWL2~SWL8)은 제1 서브워드라인드라이버(SWD1)와 동일한 구조를 가질 수 있다.
도 7을 다시 참조하면, 메인 워드라인들(MWL1, MWL2) 각각은 제1 방향(D11)을 따라 연장될 수 있다. 메인 워드라인들(MWL1, MWL2) 각각은 벤디드 형상(Bended shape), 예를 들어, '⊃' 자 형상을 가질 수 있다. 다른 실시예에서, 메인 워드라인들(MWL1, MWL2) 각각은 라인형(line-type) 또는 분리형(Island-type)으로 하여 인터커넥션들을 통해 연결할 수도 있다. 메인 워드라인들(MWL1, MWL2)의 일부분은 서브워드라인들(SWL1~SWL8)과 교차하는 방향으로 연장될 수 있다. 메인 워드라인들(MWL1, MWL2)은 PMOSFET(MP)과 제1 NMOSFET(MN1)의 게이트들을 지칭할 수도 있다. 제2 NMOSFET(MN2)들의 게이트들(MN2_G)은 각각 독립적으로 형성될 수 있다.
서브워드라인들(SWL1~SWL8)은 메인 워드라인들(MWL1, MWL2)보다 높은 레벨에 위치할 수 있다.
서브워드라인드라이버들(SWD1~SWL8)의 PMOSFET들(MP)은 N형 웰(NW) 및 섬형 활성층들(IACT1)을 포함할 수 있다. PMOSFET들(MP)의 섬형 활성층들(IACT1)은 N형 웰(NW) 내에 정의될 수 있고, 제2 방향(D12)을 따라 연장될 수 있다. 서브워드라인드라이버들(SWD1~SWL8)의 제1 및 제2 NMOSFET들(MN1, MN2)은 P형 웰(PW) 및 섬형 활성층들(IACT2)을 포함할 수 있다. 제1,2 NMOSFET들(MN1, MN2)의 섬형 활성층들(IACT2)은 P형 웰(PW) 내에 정의될 수 있고, 제2 방향(D12)을 따라 연장될 수 있다. 제1,2 NMOSFET들(MN1, MN2)은 섬형 활성층(IACT2)을 공유할 수 있다.
도 8은 실시예에 따른 더블 워드라인들과 서브워드라인들의 연결 구조를 설명하기 위한 개략적인 사시도이다.
도 8을 참조하면, 더블 워드라인들(DWL1~DWL8)은 제1 방향(D11)을 따라 연장될 수 있고, 아울러 더블 워드라인들(DWL1~DWL8)은 제3 방향(D13)을 따라 수직하게 적층될 수 있다.
서브워드라인들(SWL1~SWL8)은 제2 방향(D12)을 따라 연장될 수 있다. 제1 방향(D11)과 제2 방향(D12)은 서로 교차할 수 있고, 제2 방향(D12)과 제3 방향(D13)은 서로 교차할 수 있으며, 제1 방향(D11)과 제3 방향(D13)은 서로 교차할 수 있다. 서브워드라인들(SWL1~SWL8)과 더블 워드라인들(DWL1~DWL8)은 서로 교차할 수 있다.
서브워드라인들(SWL1~SWL8)의 길이는 더블 워드라인들(DWL1~DWL8)의 길이보다 작을 수 있다.
서브워드라인들(SWL1~SWL8)과 더블 워드라인들(DWL1~DWL8)은 인터커넥션들(ICT)을 통해 서로 전기적으로 접속될 수 있다. 인터커넥션들(ICT) 각각은 복수의 비아(CV1, CV2) 및 금속배선들(ML)을 포함할 수 있다. 금속배선들(ML)은 서로 평행할 수 있다. 금속배선들(ML)은 제2 방향(D12)을 따라 연장될 수 있다. 서브워드라인들(SWL1~SWL8)과 금속배선들(ML)은 동일한 방향을 따라 연장될 수 있다. 다른 실시예에세ㅓ, 금속배선들(ML)은 제1 방향(D11)을 따라 연장될 수도 있다. 서브워드라인들(SWL1~SWL8)은 더블 워드라인들(DWL1~DWL8)보다 낮은 레벨에 위치할 수 있고, 금속배선들(ML)은 더블 워드라인들(DWL1~DWL8)보다 높은 레벨에 위치할 수 있다. 서브워드라인들(SWL1~SWL8)은 최하위 더블 워드라인들(DWL1)보다 낮은 레벨에 위치할 수 있고, 금속배선들(ML)은 최상위 더블 워드라인들(DWL8)보다 높은 레벨에 위치할 수 있다.
더블 워드라인들(DWL1~DWL8)의 계단형 구조의 하나의 계단 피치(pitch)의 연동에 유리하도록 서브워드라인드라이버들(SWD1~SWD8)의 제1,2 NMOSFET(MN1, MN2) 및 PMOSFET(MP)를 배치할 수 있다. 동일 평면 상에서 제1,2 NMOSFET들(MN1, MN2)과 PMOSFET(MP)을 서브워드라인들(SWL1~SWL8)에 수직하는 방향을 따라 배치할 수 있다. 아울러, 서브워드라인들(SWL1~SWL8)과 더블 워드라인들(DWL1~DWL8)을 서로 수직하게 교차하도록 배치할 수 있다.
위와 같이, 서브워드라인들(SWL1~SWL8)과 더블 워드라인들(DWL1~DWL8)을 서로 수직하게 교차하도록 배치하므로, 더블 워드라인들(DWL1~DWL8)과 서브워드라인드라이버들(SWD1~SWD8)을 연결하기 위한 인터커넥션들(ICT)을 단순화할 수 있다. 또한, 서브워드라인들(SWL1~SWL8)과 더블 워드라인들(DWL1~DWL8)을 서로 수직하게 배치하므로, 인터커넥션들(ICT)의 폭을 크게 확보할 수 있다. 인터커넥션들(ICT)의 폭을 크게 확보하므로, 꺽이는 형상(bent-shape)의 인터커넥션들(ICT)을 최소화하여 공정 난이도를 완화할 수 있다.
도 9는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 9를 참조하면, 반도체 메모리 장치(300)는 제1 및 제2 메모리셀어레이(MCA301, MCA302)를 포함할 수 있고, 제1,2 메모리셀어레이(MCA301, MCA302)보다 낮은 레벨에 서브워드라인드라이버블록들(SWD_B1, SWD_B2)이 위치할 수 있다. 제1 메모리셀어레이(MCA301)는 제1 더블워드라인스택(DWLS1)을 포함할 수 있고, 제2 메모리셀어레이(MCA302)는 제2 더블워드라인스택(DWLS2)을 포함할 수 있다. 제1 더블워드라인스택(DWLS1)은 복수의 더블 워드라인(DWL11~DWL14)을 포함할 수 있고, 제2 더블워드라인스택(DWLS2)은 복수의 더블 워드라인(DWL21~DWL24)을 포함할 수 있다. 제1 및 제2 더블워드라인스택(DWLS1, DWLS2)의 더블워드라인들의 개수는 다양하게 변경할 수 있다.
서브워드라인드라이버블록들(SWD_B1, SWD_B2)은 제1 서브워드라인드라이버블록들(SWD_B1)과 제2 서브워드라인드라이버블록(SWD_B2)을 포함할 수 있다. 제1 서브워드라인드라이버블록들(SWD_B1)과 제2 서브워드라인드라이버블록(SWD_B2) 각각은 복수의 PMOSFET(PMOS) 및 복수의 NMOSFET(NMOS)를 포함할 수 있다. 제1 서브워드라인드라이버블록들(SWD_B1) 과 제2 서브워드라인드라이버블록(SWD_B2)은 NMOSFET들(NMOS)을 공유할 수 있다. 다른 실시예들에서, 제1 서브워드라인드라이버블록들(SWD_B1)의 NMOSFET들(NMOS)과 제2 서브워드라인드라이버블록(SWD_B2)의 NMOSFET들(NMOS)은 서로 이웃할 수 있다.
제1 서브워드라인드라이버블록들(SWD_B1)과 제2 서브워드라인드라이버블록(SWD_B2) 각각은 복수의 서브워드라인(SWL)을 포함할 수 있다. 제1 서브워드라인드라이버블록들(SWD_B1)의 서브워드라인들(SWL)과 제2 서브워드라인드라이버블록(SWD_B2)의 서브워드라인들(SWL)은 동일 레벨에 위치할 수 있다. 서브워드라인들(SWL)과 더블 워드라인들(DWL11~DWL14, DWL21~DWL24)은 서로 교차할 수 있다. 도 6 및 도 7에서 참조한 바와 같이, 서브워드라인들(SWL) 각각은 NMOSFET들과 PMOSFET들에 전기적으로 접속될 수 있고, 개별 서브워드라인들(SWL)과 개별 더블 워드라인들(DWL11~DWL14, DWL21~DWL24)은 서로 연결될 수 있다.
서브워드라인들(SWL)과 더블 워드라인들(DWL11~DWL14, DWL21~DWL24)은 인터커넥션들(ICT)을 통해 서로 전기적으로 접속될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 더블 워드라인 ACT : 활성층
GD : 게이트절연층 CH : 씬-바디 채널
SR : 제1 소스/드레인영역 DR : 제2 소스/드레인영역
BL : 비트라인 BOC : 비트라인측-오믹콘택
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 SOC : 스토리지노드측-오믹콘택
DE : 유전층 PN : 플레이트 노드
PL : 플레이트 라인 WL1 : 제1 워드라인
WL2 : 제2 워드라인 MCA : 메모리 셀 어레이
MC : 메모리 셀 SWD1~SWD8 : 서브워드라인드라이버
SWL1~SWL8 : 서브워드라인
GD : 게이트절연층 CH : 씬-바디 채널
SR : 제1 소스/드레인영역 DR : 제2 소스/드레인영역
BL : 비트라인 BOC : 비트라인측-오믹콘택
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 SOC : 스토리지노드측-오믹콘택
DE : 유전층 PN : 플레이트 노드
PL : 플레이트 라인 WL1 : 제1 워드라인
WL2 : 제2 워드라인 MCA : 메모리 셀 어레이
MC : 메모리 셀 SWD1~SWD8 : 서브워드라인드라이버
SWL1~SWL8 : 서브워드라인
Claims (16)
- 수직하게 적층된 워드라인들의 워드라인 스택을 포함하는 메모리 셀 어레이; 및
상기 워드라인 스택의 끝단부의 아래에 배치되는 서브 워드라인들을 포함하는 서브워드라인드라이버블록을 포함하되,
상기 워드라인들과 상기 서브워드라인들은 서로 교차하는 방향을 따라 연장되는
반도체 메모리 장치.
- 제1항에 있어서,
상기 워드라인 스택은 상기 서브워드라인들보다 높은 레벨에 위치하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 워드라인 스택의 끝단부는 계단 구조를 갖는 반도체 메모리 장치.
- 제1항에 있어서,
상기 서브워드라인드라이버블록은 상기 서브워드라인들에 접속되는 복수의 PMOSFET 및 복수의 NMOSFET를 포함하고, 상기 PMOSFET들 및 NMOSFET들은 상기 서브워드라인들보다 낮은 레벨에 위치하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 서브워드라인드라이버블록은 상기 워드라인 스택의 워드라인들을 제어하기 위한 복수의 서브워드라인드라이버를 포함하되, 상기 서브워드라인드라이버들 각각은 상기 서브워드라인들에 접속되는 반도체 메모리 장치.
- 제5항에 있어서,
상기 워드라인 스택은 하위 레벨 워드라인스택과 상위 레벨 워드라인스택을 포함하되, 상기 하위 레벨 워드라인스택과 상위 레벨 워드라인스택은 서로 다른 그룹의 서브워드라인 드라이버에 접속되는 반도체 메모리 장치.
- 제6항에 있어서,
상기 서로 다른 서브 워드라인 드라이버는 제1 그룹 서브워드라인드라이버 및 제2 그룹 서브워드라인드라이버를 포함하고, 상기 제1 그룹 서브워드라인드라이버와 제2 그룹 서브워드라인드라이버는 서로 다른 메인 워드라인을 공유하는
반도체 메모리 장치.
- 제7항에 있어서,
상기 메인 워드라인들은 '⊃' 자 형상을 갖는 반도체 메모리 장치.
- 제1항에 있어서,
상기 워드라인 스택의 워드라인들과 상기 서브워드라인들은 각각 인터커넥션들을 통해 상호 접속되는 반도체 메모리 장치.
- 제1항에 있어서,
상기 메모리 셀 어레이는 복수의 메모리셀을 포함하되,
상기 메모리 셀 각각은,
수평 배향된 활성층;
상기 활성층의 일측에 접속되는 수직 배향 비트라인; 및
상기 활성층의 타측에 접속되는 캐패시터
를 포함하는 반도체 메모리 장치.
- 제10항에 있어서,
상기 캐패시터는 실린더형 스토리지노드를 포함하는 포함하는 반도체 메모리 장치.
- 제10항에 있어서,
상기 활성층은 상기 워드라인들 각각의 두께보다 얇은 두께의 씬-바디 채널을 포함하는
반도체 메모리 장치.
- 제12항에 있어서,
상기 워드라인들 각각은 상기 씬-바디 채널을 사이에 두고 서로 대향하는 더블 워드라인을 포함하는 반도체 메모리 장치.
- 제12항에 있어서,
상기 채널은 반도체 물질 또는 산화물 반도체 물질을 포함하는 반도체 메모리 장치.
- 제12항에 있어서,
상기 채널은 폴리실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함하는 반도체 메모리 장치.
- 제10항에 있어서,
상기 메모리 셀들은 DRAM 메모리 셀을 포함하는 반도체 메모리 장치.
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2022
- 2022-06-14 CN CN202210670214.4A patent/CN115548019A/zh active Pending
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| CN115548019A (zh) | 2022-12-30 |
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