KR20210098198A - 메모리 장치 - Google Patents

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Abstract

본 기술에 따른 메모리셀은, 서로 이격되어 제1방향을 따라 각각 수직 배향된 비트라인 및 플레이트라인; 상기 비트라인과 교차하는 제2방향으로 수평 배향하되, 제1실린더, 제2실린더 및 상기 제1실린더와 상기 제2실린더 사이에서 수평 배향된 적어도 하나의 채널부를 포함하는 활성영역을 포함하는 트랜지스터; 상기 활성영역의 적어도 하나의 채널부를 서라운딩하면서 제3방향을 따라 연장된 워드라인; 및 상기 활성영역과 플레이트라인 사이에서 상기 제2방향을 따라 수평 배향된 캐패시터를 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 집적도가 향상된 3차원 메모리 장치에 관한 것이다.
2차원 또는 평면적 반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 장치들이 제안되고 있다.
본 발명의 실시예는 집적도가 향상된 3차원 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 제1실린더, 제2실린더 및 상기 제1실린더와 상기 제2실린더 사이에서 수평 배향된 적어도 하나의 채널부를 포함하는 활성영역; 상기 적어도 하나의 채널부를 에워싸는 서라운딩 게이트전극; 상기 서라운딩 게이트전극의 일측으로부터 연장되며, 상기 제1실린더의 실린더 내부에 매립된 제1매립게이트전극; 및 상기 서라운딩 게이트전극의 타측으로부터 연장되며, 상기 제2실린더의 실린더 내부에 매립된 제2매립게이트전극을 포함할 수 있다.
본 발명의 실시예에 따른 메모리 셀은, 서로 이격되어 제1방향을 따라 각각 수직 배향된 비트라인 및 플레이트라인; 상기 비트라인과 교차하는 제2방향으로 수평 배향하되, 제1실린더, 제2실린더 및 상기 제1실린더와 상기 제2실린더 사이에서 수평 배향된 적어도 하나의 채널부를 포함하는 활성영역을 포함하는 트랜지스터; 상기 활성영역의 적어도 하나의 채널부를 서라운딩하면서 제3방향을 따라 연장된 워드라인; 및 상기 활성영역과 플레이트라인 사이에서 상기 제2방향을 따라 수평 배향된 캐패시터를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 제1방향을 따라 수직하게 어레이된 복수의 메모리셀을 포함하는 메모리셀어레이를 포함하되, 상기 메모리셀들 각각은 서로 이격되어 상기 제1방향을 따라 각각 수직 배향된 비트라인 및 플레이트라인; 상기 비트라인과 교차하는 제2방향으로 수평 배향하되, 제1실린더, 제2실린더 및 상기 제1실린더와 상기 제2실린더 사이에서 수평 배향된 적어도 하나의 채널부를 포함하는 활성영역을 포함하는 트랜지스터; 상기 활성영역의 적어도 하나의 채널부를 서라운딩하면서 제3방향을 따라 연장된 워드라인; 및 상기 활성영역과 플레이트라인 사이에서 상기 제2방향을 따라 수평 배향된 캐패시터를 포함할 수 있다.
본 기술에 따른 3차원 메모리 장치는 트랜지스터들 및 캐패시터들이 3차원적으로 기판 상에 적층될 수 있다. 이로써, 메모리 장치의 집적도를 향상시킬 수 있다.
도 1은 일 실시예에 따른 트랜지스터(TR)를 설명하기 위한 도면이다.
도 2a는 활성영역의 상세도이다.
도 2b는 소스영역의 상세도이다.
도 2c는 드레인영역의 상세도이다.
도 2d는 제1채널부, 소스영역 및 드레인영역을 설명하기 위한 단면도이다.
도 2e는 제2채널부, 소스영역 및 드레인영역을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 다른 실시예에 따른 활성영역을 설명하기 위한 단면도이다.
도 4a는 도 1의 게이트전극(GAA)을 설명하기 위한 사시도이다.
도 4b는 도 4a의 제2방향(D2)에 따른 단면도이다.
도 5는 일 실시예에 따른 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 6a는 도 5의 개별 메모리셀(MC)을 설명하기 위한 개략적인 사시도이다.
도 6b는 도 6a의 개별 메모리셀(MC)을 설명하기 위한 상세 사시도이다.
도 6c는 도 6b의 A-A' 방향에 따른 단면도이다. 도 6d는 도 6c의 B-B'선에 따른 단면도이다.
도 6e는 도 6c의 C-C'선에 따른 단면도이다.
도 6f는 도 6c의 D-D'선에 따른 단면도이다.
도 6g는 도 6c의 E-E'선에 따른 단면도이다.
도 6h는 캐패시터의 상세도이다.
도 7a 및 도 7b는 일 실시예에 따른 메모리셀어레이(MCA)를 설명하기 위한 도면이다.
도 8는 비트라인을 공유하는 미러형 메모리셀어레이를 설명하기 위한 도면이다.
도 9는 플레이트라인을 공유하는 미러형 메모리셀어레이를 설명하기 위한 도면이다.
도 10a 및 도 10b를 다른 실시예에 따른 메모리장치를 설명하기 위한 도면이다.
도 11a 및 도 11b는 다른 실시예에 따른 개별 메모리셀을 설명하기 위한 도면이다.
도 12는 다른 실시예에 따른 캐패시터를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(100)는 게이트올어라운드(Gate All Around) 반도체 장치를 포함할 수 있다. 반도체 장치(100)는 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 수평형 트랜지스터(Lateral transistor)를 포함할 수 있다. 트랜지스터(TR)는 게이트올어라운드 트랜지스터를 포함할 수 있다.
트랜지스터(TR)는 제1도핑영역(SR), 제2도핑영역(DR), 제1도핑영역(SR)과 제2도핑영역(DR) 사이의 활성영역(Active region, ACT) 및 활성영역(ACT)의 일부분을 에워싸는 게이트전극(Gate electrode, GAA)을 포함할 수 있다.
제1도핑영역(SR)과 제2도핑영역(DR)은 각각 제1방향(D1)을 따라 연장될 수 있다. 제1도핑영역(SR)과 제2도핑영역(DR)은 각각 수직형 평판 형상일 수 있다. 제1도핑영역(SR)과 제2도핑영역(DR)은 제2방향(D2)을 따라 서로 이격되어 위치할 수 있다. 활성영역(ACT)을 통해 제1도핑영역(SR)과 제2도핑영역(DR)이 전기적으로 접속될 수 있다. 제1도핑영역(SR)과 제2도핑영역(DR)은 활성영역(ACT)의 일부분들일 수 있다. 제1도핑영역(SR) 및 제2도핑영역(DR)은 실리콘함유물질을 포함할 수 있다. 제1도핑영역(SR) 및 제2도핑영역(DR)은 단결정 실리콘층, 폴리실리콘층, 도프드 실리콘층, 도프드 폴리실리콘층 또는 이들의 조합을 포함할 수 있다. 제1도핑영역(SR) 및 제2도핑영역(DR)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 제1도핑영역(SR) 및 제2도핑영역(DR)은 인(P), 비소(As), 보론(B), 인듐(In) 또는 이들의 조합을 포함할 수 있다. 제1도핑영역(SR) 및 제2도핑영역(DR)은 동일 불순물로 도핑될 수 있다. 제1도핑영역(SR) 및 제2도핑영역(DR)은 제1,2소스/드레인영역이라고 지칭할 수 있다. 제1도핑영역(SR)은 활성영역(ACT)의 제1에지 상에 형성될 수 있고, 제2도핑영역(DR)은 활성영역(ACT)의 제2에지 상에 형성될 수 있다. 다른 실시예에서, 제1도핑영역(SR)은 활성영역(ACT)의 제1에지를 제공할 수 있고, 제2도핑영역(DR)은 활성영역(ACT)의 제2에지를 제공할 수 있다. 즉, 활성영역(ACT)의 제1에지와 제2에지 내에 각각 제1도핑영역(SR)과 제2도핑영역(DR)이 형성될 수 있다. 제1도핑영역(SR)과 제2도핑영역(DR)은 각각 제1방향(D1)을 따라 연장된 수직형 구조일 수 있다.
활성영역(ACT)은 제1도핑영역(SR)과 제2도핑영역(DR) 사이에 위치할 수 있다. 활성영역(ACT)은 제2방향(D2)을 따라 연장될 수 있다. 제2방향(D2)은 제1방향(D1)에 대해 수직할 수 있다. 활성영역(ACT)은 수평형 활성층이라고 지칭할 수 있다. 활성영역(ACT)은 제1실린더(first cylinder, AC1), 제2실린더(second active cylinder, AC2), 제1실린더(AC1)와 제2실린더(AC2) 사이에서 수평 배향된 적어도 하나의 채널부(CH1, CH2)를 포함할 수 있다. 제1실린더(AC1)는 제1도핑영역(SR)에 접속될 수 있고, 제2실린더(AC2)는 제2도핑영역(DR)에 접속될 수 있다.
게이트전극(GAA)은 적어도 하나의 채널부(CH1, CH2)를 에워싸는 서라운딩부(surrounding portion, GS)를 포함할 수 있다. 게이트전극(GAA)은 서라운딩부(GS)의 일측으로부터 연장되며, 제1실린더(AC1)의 실린더 내부에 매립된 제1매립부(first buried portion, GB1)를 더 포함할 수 있다. 게이트전극(GAA)은 서라운딩부(GS)의 타측으로부터 연장되며, 제2실린더(AC2)의 실린더 내부에 매립된 제2매립부(second buried portion, GB2)를 더 포함할 수 있다. 서라운딩부(GS)는 제3방향(D3)으로 연장될 수 있다. 제3방향(D3)은 제1방향(D1) 및 제2방향(D2)에 대해 수직할 수 있다. 서라운딩부(GS)는 서라운딩 게이트전극이라고 지칭할 수 있고, 제1 및 제2매립부(GB1, GB2)는 각각 제1매립게이트전극 및 제2매립게이트전극이라고 지칭할 수 있다.
도 2a는 활성영역의 상세도이다. 도 2b는 제1실린더의 상세도이고, 도 2c는 제2실린더의 상세도이다. 도 2d는 제1채널부, 제1실린더 및 제2실린더를 설명하기 위한 단면도이고, 도 2e는 제2채널부, 제1실린더 및 제2실린더를 설명하기 위한 단면도이다.
도 2a 내지 도 2e를 참조하면, 활성영역(ACT)은 제1실린더(AC1), 제2실린더(AC2) 및 제1실린더(AC1)와 제2실린더(AC2) 사이의 적어도 하나의 채널부(CH1, CH2)를 포함할 수 있다. 제1실린더(AC1)과 제2실린더(AC2)는 제2방향(D2)을 따라 서로 이격될 수 있다. 적어도 하나의 채널부(CH1, CH2)는 제1실린더(AC1)와 제2실린더(AC2) 사이에서 제2방향(D2)을 따라 수평적으로 길게 형성될 수 있다. 적어도 하나의 채널부(CH1, CH2)는 제1채널부(CH1) 및 제2채널부(CH2)를 포함할 수 있다. 제1채널부(CH1)와 제2채널부(CH2)는 서로 이격되어 제3방향(D3)을 따라 평행할 수 있다.
활성영역(ACT)은 제1리세스부(R1) 및 제2리세스부(R2)를 더 포함할 수 있다. 제1리세스부(R1)는 제1실린더(AC1)에 형성될 수 있고, 제2리세스부(R2)는 제2실린더(AC2)에 형성될 수 있다. 제1리세스부(R1) 및 제2리세스부(R2)는 수평형 리세스로서, 제2방향(D2)을 따라 리세스된 형상을 가질 수 있다. 제1리세스부(R1)는 제1실린더(AC1)를 관통하지 않을 수 있고, 제2리세스부(R2)는 제2실린더(AC2)를 관통하지 않을 수 있다.
제1실린더(AC1)는 한 쌍의 제1측벽들(SW1), 한 쌍의 제2측벽들(SW2) 및 하나의 제3측벽(SW3)을 포함할 수 있다. 한 쌍의 제1측벽들(SW1)은 제1방향(D1)을 따라 연장될 수 있고, 서로 대향할 수 있다. 한 쌍의 제2측벽들(SW2)은 제2방향(D2)을 따라 연장될 수 있고, 서로 대향할 수 있다. 제1측벽들(SW1)과 제2측벽들(SW2)은 서로 접속될 수 있다. 하나의 제3측벽(SW3)은 제3방향(D3)을 따라 연장될 수 있고, 제1측벽들(SW1)의 일측 에지과 제2측벽들(SW2)의 일측 에지를 서로 연결시킬 수 있다. 한 쌍의 제1측벽들(SW1), 한 쌍의 제2측벽들(SW2) 및 하나의 제3측벽(SW3)의 조합에 의해 제1실린더(AC1)의 내부에 제1리세스부(R1)가 정의될 수 있고, 제1리세스부(R1)는 제2방향(D2)을 따라 연장될 수 있다. 제1리세스부(R1)는 제3측벽(SW3)에 의해 제1실린더(AC1)를 관통하지 않을 수 있다. 제3측벽(SW3)은 제1도핑영역(SR)에 접속될 수 있고, 활성영역(ACT)의 제1에지를 제공할 수 있다. 제3측벽(SW3)은 제1도핑영역(SR)이 될 수도 있다. 활성영역(ACT)은 제1도핑영역(SR)을 포함할 수도 있고, 이에 따라 활성영역(ACT)의 제1에지는 제1도핑영역(SR)에 의해 제공될 수 있다. 한 쌍의 제1측벽들(SW1) 및 한 쌍의 제2측벽들(SW2)은 수평형 측벽일 수 있고, 제3측벽(SW3)은 수직형 측벽일 수 있다. 도 2d 및 도 2e를 참조하면, 제1측벽들(SW1) 중 어느 하나의 제1측벽(SW1)의 타측 에지에 제1채널부(CH1)가 접속될 수 있고, 제1측벽들(SW1) 중 다른 하나의 제1측벽(SW1)의 타측 에지에 제2채널부(CH2)가 접속될 수 있다. 제1측벽들(SW1)의 높이는 제1채널부(CH1) 및 제2채널부(CH2)보다 더 클 수 있다. 제1채널부(CH1) 및 제2채널부(CH2)는 제2측벽들(SW2) 사이에 위치하는 레벨일 수 있다. 예를 들어, 제1채널부(CH1) 및 제2채널부(CH2)는 상위(Upper) 제2측벽(SW2)보다 낮은 레벨에 위치할 수 있고, 제1채널부(CH1) 및 제2채널부(CH2)는 하위(lower) 제2측벽(SW2)보다 높은 레벨에 위치할 수 있다.
제2실린더(AC2)는 한 쌍의 제1측벽들(SW11), 한 쌍의 제2측벽들(SW12) 및 하나의 제3측벽(SW13)을 포함할 수 있다. 한 쌍의 제1측벽들(SW11)은 제1방향(D1)을 따라 연장될 수 있고, 서로 대향할 수 있다. 한 쌍의 제2측벽들(SW12)은 제2방향(D2)을 따라 연장될 수 있고, 서로 대향할 수 있다. 제1측벽들(SW11)과 제2측벽들(SW12)은 서로 접속될 수 있다. 하나의 제3측벽(SW13)은 제3방향(D3)을 따라 연장될 수 있고, 제1측벽들(SW11)의 일측 에지과 제2측벽들(SW12)의 일측 에지를 서로 연결시킬 수 있다. 한 쌍의 제1측벽들(SW11), 한 쌍의 제2측벽들(SW12) 및 하나의 제3측벽(SW13)의 조합에 의해 제2실린더(AC2)의 내부에 제2리세스부(R2)가 정의될 수 있고, 제2리세스부(R2)는 제2방향(D2)을 따라 연장될 수 있다. 제2리세스부(R2)는 제3측벽(SW13)에 의해 제2실린더(AC2)를 관통하지 않을 수 있다. 제3측벽(SW13)은 제2도핑영역(DR)에 접속될 수 있고, 활성영역(ACT)의 제2에지를 제공할 수 있다. 제3측벽(SW13)은 제2도핑영역(DR)이 될 수도 있다. 활성영역(ACT)은 제2도핑영역(DR)을 포함할 수도 있고, 이에 따라 활성영역(ACT)의 제2에지는 제2도핑영역(DR)에 의해 제공될 수 있다. 한 쌍의 제1측벽들(SW11) 및 한 쌍의 제2측벽들(SW12)은 수평형 측벽일 수 있고, 제3측벽(SW13)은 수직형 측벽일 수 있다. 도 2d 및 도 2e를 참조하면, 제1측벽들(SW11) 중 어느 하나의 제1측벽(SW11)의 타측 에지에 제1채널부(CH1)가 접속될 수 있고, 제1측벽들(SW11) 중 다른 하나의 제1측벽(SW11)의 타측 에지에 제2채널부(CH2)가 접속될 수 있다. 제1측벽들(SW11)의 높이는 제1채널부(CH1) 및 제2채널부(CH2)보다 더 클 수 있다. 제1채널부(CH11) 및 제2채널부(CH12)는 제2측벽들(SW12) 사이에 위치하는 레벨일 수 있다. 예를 들어, 제1채널부(CH1) 및 제2채널부(CH2)는 상위(Upper) 제2측벽(SW12)보다 낮은 레벨에 위치할 수 있고, 제1채널부(CH1) 및 제2채널부(CH2)는 하위(lower) 제2측벽(SW12)보다 높은 레벨에 위치할 수 있다.
상술한 바와 같이, 활성영역(ACT)은 제1채널부(CH1) 및 제2채널부(CH2)를 포함할 수 있다. 제1 및 제2채널부(CH1, CH2)의 일측 에지에 제1실린더(AC1)가 접속될 수 있고, 제1 및 제2채널부(CH1, CH2)의 타측 에지에 제2실린더(AC2)가 접속될 수 있다. 제1실린더(AC1)와 제2실린더(AC2)는 제2방향(D2)을 따라 서로 대향할 수 있다. 제1실린더(AC1)와 제2실린더(AC2)는 제2방향(D2)을 따라 서로 대칭될 수 있다. 제1리세스부(R1)와 제2리세스부(R2)는 서로 대칭될 수 있다. 제1리세스부(R1)와 제2리세스부(R2)의 형상, 크기, 깊이, 폭 및 높이는 서로 동일할 수 있다. 제1실린더(AC1) 및 제2실린더(AC2)는 수평형 실린더 형상일 수 있다.
도 3a 및 도 3b는 다른 실시예에 따른 활성영역을 설명하기 위한 단면도이다. 도 3a는 제1채널부, 제1실린더 및 제2실린더를 설명하기 위한 단면도이고, 도 3b는 제2채널부, 제1실린더 및 제2실린더를 설명하기 위한 단면도이다.
도 3a를 참조하면, 제1채널부(CH11)의 일측 에지(이하 제1에지)에 제1실린더(AC1)가 접속될 수 있고, 제1채널부(CH11)의 타측 에지(이하 제2에지)에 제2실린더(AC2)가 접속될 수 있다. 제1채널부(CH11)는 채널바디(CHB11), 제1에지(CHE11) 및 제2에지(CHE12)를 포함할 수 있다. 제1채널부(CH11)의 제1에지(CHE11)는 제1실리더(AC1)의 제1측벽(SW1)에 접속될 수 있고, 제1채널부(CH11)의 제2에지(CHE12)는 제2실리더(AC2)의 제1측벽(SW11)에 접속될 수 있다. 채널바디(CHB11)와 제1에지(CHE11)의 접촉면은 제1실린더(AC1)의 제1측벽(SW1)과 제1에지(CHE11)의 접촉면보다 작을 수 있다. 채널바디(CHB11)와 제2에지(CHE12)의 접촉면은 제2실린더(AC2)의 제1측벽(SW11)과 제2에지(CHE12)의 접촉면보다 작을 수 있다. 제1채널부(CH11)의 제1에지(CHE11) 및 제2에지(CH12)는 각각 라운드형 프로파일(Rounded profile)을 가질 수 있다. 제1에지(CHE11)는 제1실린더(AC1)의 제1측벽(SW1)으로부터 채널바디(CHB11)을 향해 점진적으로 폭이 작아지는 형상일 수 있다. 제2에지(CHE12)는 제2실린더(AC2)의 제1측벽(SW11)으로부터 채널바디(CHB11)을 향해 점진적으로 폭이 작아지는 형상일 수 있다.
도 3b를 참조하면, 제2채널부(CH21)의 일측 에지(이하 제1에지)에 제1실린더(AC1)가 접속될 수 있고, 제2채널부(CH21)의 타측 에지(이하 제2에지)에 제2실린더(AC2)가 접속될 수 있다. 제2채널부(CH21)는 채널바디(CHB21), 제1에지(CHE21) 및 제2에지(CHE22)을 포함할 수 있다. 제2채널부(CH21)의 제1에지(CHE21)는 제1실리더(AC1)의 제1측벽(SW1)에 접속될 수 있고, 제2채널부(CH21)의 제2에지(CHE22)는 제2실리더(AC2)의 제1측벽(SW11)에 접속될 수 있다. 채널바디(CHB21)와 제1에지(CHE21)의 접촉면은 제1실린더(AC1)의 제1측벽(SW1)과 제1에지(CHE21)의 접촉면보다 작을 수 있다. 채널바디(CHB21)와 제2에지(CHE22)의 접촉면은 제2실린더(AC2)의 제1측벽(SW11)과 제2에지(CHE22)의 접촉면보다 작을 수 있다. 제2채널부(CH21)의 제1에지(CHE21) 및 제2에지(CH22)는 각각 라운드형 프로파일(Rounded profile)을 가질 수 있다. 제1에지(CHE21)는 제1실린더(AC1)의 제1측벽(SW1)으로부터 채널바디(CHB21)을 향해 점진적으로 폭이 작아지는 형상일 수 있다. 제2에지(CHE22)는 제2실린더(AC2)의 제1측벽(SW11)으로부터 채널바디(CHB21)을 향해 점진적으로 폭이 작아지는 형상일 수 있다.
도 4a는 도 1의 게이트전극(GAA)을 설명하기 위한 사시도이고, 도 4b는 도 4a의 제2방향(D2)에 따른 단면도이다.
도 4a 및 도 4b를 참조하면, 게이트전극(GAA)은 서라운딩부(GS), 제1매립부(GB1) 및 제2매립부(GB2)를 포함할 수 있다. 서라운딩부(GS)는 제3방향(D3)을 따라 길게 연장될 수 있다. 제1매립부(GB1) 및 제2매립부(GB2)는 제2방향(D2)을 따라 연장될 수 있다. 제1매립부(GB1)와 제2매립부(GB2)는 서라운딩부(GS)의 양측에 접속될 수 있다. 제1매립부(GB1)는 서라운딩부(GS)로부터 제2방향(D2)을 따라 수평적으로 연장될 수 있다. 제2매립부(GB2)는 서라운딩부(GS)로부터 제2방향(D2)을 따라 수평적으로 연장될 수 있다. 서라운딩부(GS)의 높이는 제1 및 제2매립부(GB1, GB2)보다 클 수 있다.
도 4c는 게이트전극(GAA)의 서라운딩부, 제1채널부 및 제2채널부를 설명하기 위한 사시도이다. 도 4d는 게이트전극(GAA), 제1실린더 및 제2실린더를 설명하기 위한 단면도이다.
도 4c 및 도 4d를 참조하면, 게이트전극(GAA)의 서라운딩부(GS)는 제1채널부(CH1) 및 제2채널부(CH2)를 에워싸는 형상일 수 있다. 제1매립부(GB1) 및 제2매립부(GB2)는 제1 및 제2채널부(CH1, CH2)를 서라운딩하지 않을 수 있다. 제1매립부(GB1) 및 제2매립부(GB2)는 제1 및 제2채널부(CH1, CH2)로부터 이격될 수 있다. 제1매립부(GB1)는 제1실린더(AC1)의 제1리세스부(R1) 내에 위치하도록 연장될 수 있다. 제1매립부(GB1)는 제1실린더(AC1)의 제1리세스부(R1)를 채울 수 있다. 제2매립부(GB2)는 제2실린더(AC2)의 제2리세스부(R2) 내에 위치하도록 연장될 수 있다. 제2매립부(GB2)는 제2실린더(AC2)의 제2리세스부(R2)를 채울 수 있다.
도 2a 내지 도 4d에 따르면, 게이트전극(GAA)의 서라운딩부(GS)에 의해 제1채널부(CH1) 및 제2채널부(CH2)에 수평 채널(도 2d 및 도 2e의 도면부호 'LC' 참조)이 정의될 수 있다. 게이트전극(GAA)의 제1매립부(GB1)에 의해 제1실린더(AC1)의 실린더 표면에 제1매립채널(first buried channel, BC1)이 정의될 수 있다. 게이트전극(GAA)의 제2매립부(GB2)에 의해 제2실린더(AC2)의 실린더 표면에 제2매립채널(second buried channel, BC2)이 정의될 수 있다. 제1매립채널(BC1) 및 제2매립채널(BC2)는 도 4d를 참조하기로 한다.
상술한 바와 같이, 트랜지스터(TR)는 게이트올어라운드(GAA) 구조 및 하이브리드 채널(Hybrid channel)을 포함할 수 있다. 하이브리드 채널은 서라운딩부(GS)에 의한 수평 채널(LC) 및 제1 및 제2매립부(GB1, GB2)에 의해 제1,2매립채널(BC1, BC2)이 혼재된 구조를 지칭할 수 있다.
도시하지 않았으나, 게이트전극(GAA)과 제1,2채널부(CH1, CH2) 사이에 게이트절연층이 형성될 수 있다. 게이트절연층은 게이트전극(GAA)의 제1매립부(GB1)와 제1실린더(AC1) 사이에 형성될 수 있다. 게이트절연층은 게이트전극(GAA)의 제2매립부(GB2)와 제2실린더(AC2) 사이에 형성될 수 있다. 게이트절연층은 제1실린더(AC1)의 제1리세스부(R1)의 표면 및 제2실린더(AC2)의 제2리세스부(R2)의 표면을 컨포멀하게 커버링할 수 있다.게이트절연층은 게이트전극(GAA)의 서라운딩부(GS)와 제1채널부(CH2) 사이에 형성될 수 있다. 게이트절연층은 게이트전극(GAA)의 서라운딩부(GS)와 제2채널부(CH2) 사이에 형성될 수 있다. 게이트절연층은 제1채널부(CH1) 및 제2채널부(CH2)를 컨포멀하게 에워싸는 서라운딩 형상일 수 있다. 게이트절연층은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 고유전물질 또는 이들의 조합을 포함할 수 있다.
활성영역(ACT)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 활성영역(ACT)은 도프드 폴리실리콘, 언도프드 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 제1실린더(AC1) 및 제2실린더(AC2)은 N형 불순물 또는 P형 불순물로 도핑되어 있을 수 있다. 제1실린더(AC1) 및 제2실린더(AC2)는 동일 도전형 불순물로 도핑될 수 있다. 제1실린더(AC1) 및 제2실린더(AC2)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제1채널부(CH1) 및 제2채널부(CH2)는 도전형 불순물로 도핑되어 있을 수 있다.
게이트전극(GAA)은 금속(metal), 금속혼합물(metal mixture), 금속합금(metal alloy), 반도체 물질, 일함수물질, 배리어물질 또는 이들의 조합을 포함할 수 있다.
도 5는 일 실시예에 따른 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 장치(200)는 기판 구조물(substrate structure, LS)을 포함할 수 있고, 기판 구조물(LS) 상부에 메모리셀어레이(MCA)가 형성될 수 있다. 메모리셀어레이(MCA)는 기판 구조물(LS)로부터 제1방향(D1)을 따라 수직 배향(VA)될 수 있다. 메모리셀어레이(MCA)는 복수의 메모리셀(MC)을 포함할 수 있고, 개별 메모리셀(MC)은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP) 및 플레이트라인(PL)을 포함할 수 있다. 개별 메모리셀(MC)은 워드라인(WL)을 더 포함할 수 있고, 워드라인(WL)은 제3방향(D3)을 따라 길게 연장될 수 있다. 개별 메모리셀(MC)에서 비트라인(BL), 트랜지스터(TR), 캐패시터(CAP) 및 플레이트라인(PL)은 제2방향(D2)을 따라 수평적인 배열(LA)로 위치할 수 있다.
기판 구조물(LS)은 반도체 프로세싱(semiconductor processing)에 적합한 물질일 수 있다. 기판 구조물(LS)은 도전성 물질(conductive material), 절연성 물질(dielectric material) 및 반도체 물질(semiconductive material) 중 적어도 하나 이상을 포함할 수 있다. 다양한 물질들이 기판 구조물(LS)에 형성되어 있을 수 있다. 기판 구조물(LS)은 반도체 기판을 포함할 수 있고, 반도체 기판은 실리콘을 함유하는 물질로 이루어질 수 있다. 예를 들어, 기판 구조물(LS)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판 구조물(LS)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판 구조물(LS)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판 구조물(LS)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
다른 실시예에서, 기판 구조물(LS)은 반도체 기판 및 반도체 기판 상에 형성된 복수의 집적회로, 멀티레벨 금속배선(MLM) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판 구조물(LS)은 주변회로부(도면부호 'PC' 참조)를 포함할 수 있고, 주변회로부(PC)는 메모리셀어레이(MCA)를 제어하기 위한 복수의 제어회로(control circuit)를 포함할 수 있다. 주변 회로부(PC)의 적어도 하나 이상의 제어회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PC)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부(PC)의 적어도 하나 이상의 제어회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다. 주변 회로부(PC)는 센스 앰프(sense amplifier, SA)를 포함할 수 있고, 센스앰프(SA)는 멀티레벨금속배선(multi-level metal wire, MLM)에 접속될 수 있다.
메모리셀어레이(MCA)는 메모리셀들(MC)의 스택을 포함할 수 잇다. 메모리셀들(MC)은 기판 구조물(LS) 상부에서 제1방향(D1)을 따라 수직하게 적층될 수 있다.
개별 메모리셀(MC)은 비트라인(BL), 트랜지스터(TR), 캐패시터(CAP) 및 플레이트라인(PL)을 포함할 수 있다. 트랜지스터(TR)는 도 1의 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)의 게이트전극(GAA)은 워드라인(WL)이라고 지칭할 수 있다. 비트라인(BL)과 캐패시터(CAP) 사이에 트랜지스터(TR)가 위치할 수 있다. 트랜지스터(TR)는 기판 구조물(LS)의 표면에 대해 평행하는 제2방향(D2)을 따라 수평적인 배열(LA)로 위치할 수 있다. 즉, 비트라인(BL)과 캐패시터(CAP) 사이에 트랜지스터(TR)가 수평적으로 위치할 수 있다.
비트라인(BL)은 기판 구조물(LS)로부터 제1방향(D1)을 따라 길게 연장될 수 있다. 기판 구조물(LS)의 평면(plane)은 제2방향(D2) 및 제3방향(D3)에 의해 제공될 수 있다. 비트라인(BL)은 기판 구조물(LS)로부터 수직하게 배향(vertically oriented)될 수 있다. 여기서, 수직 배향이라 함은 비트라인(BL)이 기판 구조물(LS)에 직접 접촉하여 수직하게 배향되는 것을 지칭할 수 있다. 예를 들어, 비트라인(BL)의 저부(Bottom portion)는 주변회로부(PC)에 직접 접속될 수 있다. 비트라인(BL)은 수직하게 상승된(Vertically elevated) 필라 형상(pillar-shape)을 가질 수 있다. 비트라인(BL)은 수직배향 비트라인 또는 필라형 비트라인이라고 지칭할 수 있다. 수직하게 적층된 메모리셀들(MC)은 하나의 비트라인(BL)을 공유할 수 있다.
도 6a는 도 5의 개별 메모리셀(MC)을 설명하기 위한 개략적인 사시도이다. 도 6b는 도 6a의 개별 메모리셀(MC)을 설명하기 위한 상세 사시도이다. 도 6c는 도 6b의 A-A' 방향에 따른 단면도이다. 도 6d는 도 6c의 B-B'선에 따른 단면도이다. 도 6e는 도 6c의 C-C'선에 따른 단면도이다. 도 6f는 도 6c의 D-D'선에 따른 단면도이다. 도 6g는 도 6c의 E-E'선에 따른 단면도이다.
도 6a 내지 도 6g를 참조하면, 개별 메모리셀(MC)은 비트라인(101), 플레이트라인(102), 워드라인(103)을 포함하는 트랜지스터(TR) 및 캐패시터(104)를 포함할 수 있다. 트랜지스터(TR)는 활성영역(105)을 더 포함할 수 있고, 워드라인(103)은 활성영역(105)의 일부분을 에워싸는 게이트올어라운드(GAA) 구조일 수 있다. 활성영역(105) 및 워드라인(103)은 전술한 실시예들에서 설명한 활성영역(ACT) 및 게이트전극(GAA)에 대응될 수 있다. 워드라인(103)과 활성영역(105) 사이에 게이트절연층(GD)이 형성될 수 있다. 게이트절연층(GD)은 활성영역(105)을 에워싸는 형상일 수 있다.
비트라인(101)은 제1방향(D1)을 따라 수직하게 연장될 수 있다. 플레이트라인(102)은 제1방향(D1)을 따라 수직하게 연장될 수 있다. 캐패시터(104)는 비트라인(101)과 플레이트라인(102) 사이에서 제2방향(D2)을 따라 수평하게 연장될 수 있다. 활성영역(105)은 비트라인(101)과 캐패시터(104) 사이에서 제2방향(D2)을 따라 수평하게 연장될 수 있다. 워드라인(103)은 제3방향(D3)을 따라 길게 연장될 수 있다.
비트라인(101)과 플레이트라인(102) 사이에 트랜지스터(TR)가 위치할 수 있다. 캐패시터(104), 트랜지스터(TR) 및 워드라인(103)은 제2방향(D2)을 따라 수평적인 배열(LA)로 위치할 수 있다.
비트라인(101)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트라인(101)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인(101)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트라인(BL)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다. 비트라인(101)은 금속실리사이드와 같은 오믹콘택층(Ohmic contact)을 더 포함할 수 있다.
플레이트라인(102)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 플레이트라인(102)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 플레이트라인(102)은 티타늄질화물(TiN)을 포함할 수 있다. 플레이트라인(102)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다.
활성영역(105)은 제1실린더(105A), 제2실린더(105B) 및 적어도 하나의 채널부(105C1, 105C2)를 포함할 수 있다. 활성영역(105)의 일측 에지에 소스영역(105S)이 형성될 수 있고, 활성영역(105)의 타측 에지에 드레인영역(105D)이 형성될 수 있다. 드레인영역(105D)은 비트라인(101)에 접속될 수 있고, 소스영역(105S)는 캐패시터(104)의 스토리지노드(SN)에 접속될 수 있다. 소스영역(105S) 및 드레인영역(105D)은 N형 불순물로 도핑되어 있을 수 있다. 소스영역(105S) 및 드레인영역(105D)은 수직형 구조일 수 있다. 활성영역(105)과 소스/드레인영역(105S, 105D)은 일체형일 수 있다. 즉, 활성영역(105)의 일측 에지에 불순물 도핑에 의해 소스영역(105S)이 형성될 수 있고, 활성영역(105)의 타측 에지에 불순물 도핑에 의해 드레인영역(105D)이 형성될 수 있다. 활성영역(105)에 대한 자세한 설명은 도 1 내지 도 4b의 활성영역(ACT)를 참조하기 로한다. 소스영역(105S)과 드레인영역(105D)는 수직형 구조일 수 있다.
워드라인(103)은 채널부들(105C1, 105C2)을 에워싸는 서라운딩부(103S) 및 서라운딩부(103S)의 양측으로부터 각각 연장된 제1매립부(103B1, 103B2)를 포함할 수 있다. 서라운딩부(103S)는 채널부들(105C1, 105C2)을 에워싸는 형상일 수 있다. 서라운딩부(103S)와 채널부들(105C1, 105C2) 사이에 게이트절연층(GD)이 형성될 수 있고, 게이트절연층(GD)은 채널부들(105C1, 105C2)을 에워싸는 형상일 수 있다. 워드라인(103)의 제1매립부(103B1)는 활성영역(105)의 제1실린더(105A) 내에 매립될 수 있다. 워드라인(103)의 제2매립부(103B2)는 활성영역(105)의 제2실린더(105B) 내에 매립될 수 있다. 제1매립부(103B1)와 제1실린더(105A) 사이에 게이트절연층(GD)이 형성될 수 있고, 게이트절연층(GD)은 제1실린더(105A)의 실린더 내부를 컨포멀하게 커버링할 수 있다. 제2매립부(103B2)와 제2실린더(105B) 사이에 게이트절연층(GD)이 형성될 수 있고, 게이트절연층(GD)은 제2실린더(105B)의 실린더 내부를 컨포멀하게 커버링할 수 있다.
캐패시터(104)는 트랜지스터(TR)로부터 수평적으로 배치될 수 있다. 캐패시터(104)는 제2방향(D2)을 따라 수평적으로 연장될 수 있다. 캐패시터(104)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)는 제2방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지노드(SN)은 수평적으로 배향된 실린더 형상일 수 있고, 플레이트노드(PN)는 스토리지노드(SN)의 실린더를 에워싸는 형상일 수 있다. 유전층(DE)은 스토리지노드(SN)의 실린더 표면을 커버링하는 형상일 수 있다. 플레이트노드(PN)는 플레이트라인(102)에 접속될 수 있다. 다른 실시예에서, 플레이트노드(PN)와 플레이트라인(102)은 일체형으로서, 플레이트노드(PN)는 플레이트라인(102)의 일부일 수 있다.
스토리지노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지노드(SN)는 제2방향(D2)을 따라 평행하는 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지노드(SN)는 실린더 형상, 필라 형상(Pillar shape) 또는 필라 형상과 실린더 형상이 머지된(Merged) 필린더 형상(Pylinder shape)을 가질 수 있다. 도시된 실시예에서, 스토리지노드(SN)은 실린더 형상일 수 있다. 유전층(DE)은 스토리지노드(SN)와 플레이트노드(PN) 사이에 형성될 수 있다. 유전층(DE)은 플레이트노드(PN)에 직접 접촉할 수 있다.
캐패시터(104)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지노드(SN)와 플레이트노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다. 유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 스토리지노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면제어층은 플레이트노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
스토리지노드(SN)와 플레이트노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지노드(SN)와 플레이트노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트노드(PN)은 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 스토리지노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 실질적인 캐패시터(104)의 플레이트노드 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
캐패시터(104)의 플레이트노드(PN)는 플레이트라인(102)으로부터 평행하는 제2방향(D2)으로 연장된 브랜치 형상(Branch shape)일 수 있다. 스토리지노드(SN)의 실린더 내부에 플레이트노드(PN)가 위치할 수 있으며, 플레이트노드(PN)는 플레이트라인(102)에 전기적으로 접속될 수 있다.
도 6h는 캐패시터의 상세도로서, 캐패시터(104)의 플레이트노드(PN)는 내부 노드(N2)와 외부 노드들(N21, N22, N23, N24)을 포함할 수 있다. 내부 노드(N2)와 외부 노드들(N21, N22, N23, N24)은 상호 접속될 수 있다. 내부 노드(N2)는 스토리지노드노드(SN)의 실린더 내부에 위치할 수 있다. 외부 제노드들(N21, N22, N23, N24)은 유전층(DE)을 사이에 두고 스토리지노드(SN)의 외측에 위치할 수 있다. 내부 노드(N2)는 유전층(DE)을 사이에 두고 스토리지노드(SN)의 실린더 내부에 위치할 수 있다. 외부 노드들(N21, N22, N23, N24)은 스토리지노드노드(SN)의 실린더 외벽을 에워싸도록 위치할 수 있다. 외부 노드들(N21, N22, N23, N24)은 서로 연속될 수 있다.
도 7a 및 도 7b는 일 실시예에 따른 메모리셀어레이(MCA)를 설명하기 위한 도면이다.
도 7a을 참조하면, 메모리셀어레이(MCA)는 복수의 메모리셀(MC)을 포함할 수 있다. 메모리셀들(MC)은 제1방향(D1)을 따라 수직하게 적층될 수 있다. 개별 메모리셀(MC)은 비트라인(101), 트랜지스터(TR), 캐패시터(104) 및 플레이트라인(102)을 포함할 수 있다. 개별 메모리셀(MC)에서 비트라인(101), 트랜지스터(TR), 캐패시터(104) 및 플레이트라인(102)은 제2방향(D2)을 따라 수평적인 배열로 위치할 수 있다. 비트라인(101) 및 플레이트라인(102)은 제1방향(D1)을 따라 수직하게 배향될 수 있다. 개별 메모리셀(MC)은 워드라인(103)을 더 포함할 수 있고, 워드라인(103)은 제3방향(D3)을 따라 길게 연장될 수 있다. 비트라인(102)과 캐패시터(104) 사이에 트랜지스터(TR)가 수평적으로 위치할 수 있다.
개별 메모리셀(MC)은 도 6a의 메모리셀(MC)과 동일할 수 있다.
제1방향(D1)을 따라 적층되는 메모리셀들(MC)은 비트라인(101)을 공유할 수 있다. 제1방향(D1)을 따라 적층되는 메모리셀들(MC)은 플레이트라인(102)을 공유할 수 있다.
도 7b를 참조하면, 메모리셀어레이(MCA)는 복수의 메모리셀(MC1~MC6)을 포함할 수 있다. 메모리셀들(MC1~MC3)은 제1방향(D1)을 따라 수직하게 적층될 수 있다. 메모리셀들(MC4~MC6)은 제1방향(D1)을 따라 수직하게 적층될 수 있다. 메모리셀들(MC1, MC4), 메모리셀들(MC2, MC5) 및 메모리셀들(MC3, MC6)은 각각 제3방향(D3)을 따라 수평하게 배열될 수 있고, 하나의 워드라인(103)을 공유할 수 있다. 개별 메모리셀(MC1~MC6)은 비트라인(101), 트랜지스터(TR), 캐패시터(104) 및 플레이트라인(102)을 포함할 수 있다. 개별 메모리셀(MC1~MC6)에서 비트라인(101), 트랜지스터(TR), 캐패시터(104) 및 플레이트라인(102)은 제2방향(D2)을 따라 수평적인 배열로 위치할 수 있다. 비트라인(101) 및 플레이트라인(102)은 제1방향(D1)을 따라 수직하게 배향될 수 있다. 개별 메모리셀(MC1~MC6)은 워드라인(103)을 더 포함할 수 있고, 워드라인(103)은 제3방향(D3)을 따라 길게 연장될 수 있다. 비트라인(102)과 캐패시터(104) 사이에 트랜지스터(TR)가 수평적으로 위치할 수 있다.
개별 메모리셀(MC1~MC6)은 도 6a의 메모리셀(MC)과 동일할 수 있다.
제1방향(D1)을 따라 적층되는 메모리셀들(MC1~MC3, MC4~MC6)은 하나의 비트라인(101)을 공유할 수 있다. 제1방향(D1)을 따라 적층되는 메모리셀들(MC1~MC3, MC4~MC6)은 하나의 플레이트라인(102)을 공유할 수 있다.
도 8는 비트라인을 공유하는 미러형 메모리셀어레이를 설명하기 위한 도면이다. 도 9는 플레이트라인을 공유하는 미러형 메모리셀어레이를 설명하기 위한 도면이다.
도 8을 참조하여, 비트라인(101)을 공유하는 미러형 메모리셀어레이(200)를 설명한다. 도 8b는 도 8a의 A-A' 방향에 따른 단면도이다.
제2방향(D2)을 따라 수평하게 어레이되는 메모리셀들(MC)은 서로 다른 플레이트라인(102)에 접속되면서 하나의 비트라인(101)을 공유하는 미러형 구조로 배열될 수 있다.
도 9를 참조하여, 플레이트라인(102)을 공유하는 미러형 메모리셀어레이(210)를 설명한다. 도 9b는 도 9a의 A-A' 방향에 따른 단면도이다.
제2방향(D2)을 따라 어레이되는 메모리셀들(MC)은 서로 다른 비트라인(101)에 접속되면서 하나의 플레이트라인(102)을 공유하는 미러형 구조로 배열될 수 있다.
다른 실시예에서, 메모리 장치는 비트라인(101)을 공유하는 미러형 메모리셀어레이(200) 및 플레이트라인(210)을 공유하는 미러형 메모리셀어레이(210)를 모두 포함할 수 있다.
도 10a 및 도 10b를 다른 실시예에 따른 메모리장치를 설명하기 위한 도면이다.
도 10a 및 도 10b를 참조하면, 메모리 장치(301, 302)는 주변회로부(310) 및 메모리셀어레이(320)을 포함할 수 있다. 메모리셀어레이(320)는 도 7a 내지 도 9b에 도시된 메모리셀어레이(MCA, 200, 210) 중 적어도 어느 하나를 포함할 수 있다. 메모리셀어레이(MCA)은 DRAM 메모리 셀어레이를 포함할 수 있다.
도 10a를 참조하면, 메모리셀어레이(320)는 주변회로부(310)보다 위에 위치할 수 있다. 따라서, 메모리 장치(301)는 PUC(Peri under Cell) 구조가 될 수 있다.
도 10b를 참조하면, 메모리셀어레이(320)는 주변회로부(310)보다 아래에 위치할 수 있다. 따라서, 메모리 장치(302)는 CUP(Cell under Peri) 구조가 될 수 있다.
주변 회로부(310)는, 리드/라이트 동작시 메모리셀어레이(320)를 구동하기 위한 회로를 지칭할 수 있다. 주변 회로부(310)는, N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(310)는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부(310)는 반도체 기판(312) 및 반도체 기판(312) 상에 센스 앰프(313)가 배열되는 구조일 수 있다. 센스 앰프(313)는 반도체 기판(312)을 채널로 하는 트랜지스터들을 포함할 수 있고, 트랜지스터들은 채널이 반도체 기판(312)의 표면에 평행한 플라나 채널 트랜지스터(Planar channel transistor)일 수 있다. 센스 앰프(313) 내의 트랜지스터 구조는 플라나 채널 트랜지스터 외에 리세스채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀채널 트랜지스터 (Fin channel transistor, FinFET) 등을 포함할 수도 있다.
메모리셀어레이(320)의 비트라인들(BL)은 센스앰프(313)의 트랜지스터들에 전기적으로 접속될 수 있다. 도시 하지 않았으나, 비트라인들(BL)과 센스앰프(313)의 트랜지스터들은 멀티레벨금속배선(MLM)을 통해 상호 접속될 수도 있다. 다층 레벨 금속배선(MLM)은 다마신 프로세스에 의해 형성될 수 있다.
도시하지 않았으나, 또다른 실시예로서, 메모리 장치(301, 302)는 제1반도체 기판 및 제1반도체기판에 본딩된 제2반도체기판을 포함할 수 있다. 메모리셀어레이(320)는 제1반도체기판 상에 형성될 수 있고, 주변회로부(310)는 제2반도체 기판 상에 형성될 수 있다. 제1반도체기판과 제2반도체기판은 각각 도전성 본딩패드들(Conductive bonding pad)을 포함할 수 있고, 도전성 본딩패드들을 통해 제1반도체기판과 제2반도체기판이 본딩될 수 있다. 이에 따라, 메모리셀어레이(320)와 주변회로부(310)가 전기적으로 접속될 수 있다.
도 11a 및 도 11b는 다른 실시예에 따른 개별 메모리셀을 설명하기 위한 도면이다. 도 11a 및 도 11b의 개별 메모리셀은 도 6a 내지 도 6h와 유사할 수 있다.
도 11a 및 도 11b를 참조하면, 개별 메모리셀(MC100)은 비트라인(101), 플레이트라인(102), 워드라인(103)을 포함하는 트랜지스터(TR) 및 캐패시터(104)를 포함할 수 있다. 트랜지스터(TR)는 활성영역(105')을 더 포함할 수 있고, 워드라인(103)은 활성영역(105')의 일부분을 에워싸는 게이트올어라운드(GAA) 구조일 수 있다. 워드라인(103)과 활성영역(105') 사이에 게이트절연층(GD)이 형성될 수 있다.
활성영역(105')은 제1실린더(105A'), 제2실린더(105B'), 제1실린더(105A')와 제2실린더(105B') 사이에서 수평 배향된 적어도 하나의 채널부(105C1, 105C2)를 포함할 수 있다. 제1실린더(105A')는 제1도핑영역(105S)에 접속될 수 있고, 제2실린더(105B')는 제2도핑영역(105D)에 접속될 수 있다.
제1실린더(105A')와 제2실린더(105B')는 서로 비대칭일 수 있다. 도 11a에 도시된 바와 같이, 제1실린더(105A')의 수평적인 길이는 제2실린더(105B')의 수평적인 길이보다 작을 수 있다. 도 11b에 도시된 바와 같이, 제1실린더(105A')의 수평적인 길이는 제2실린더(105B')의 수평적인 길이보다 클 수 있다.
상술한 바와 같이, 비대칭된 제1실린더(105A')와 제2실린더(105B')를 포함하는 활성영역(105')은 도 1 내지 도 4b의 활성영역(ACT)에 적용될 수 있다.
도 12는 다른 실시예에 따른 캐패시터를 설명하기 위한 도면이다. 도 12의 캐패시터는 도 6a 내지 도 6h와 유사할 수 있다.
도 12를 참조하면, 캐패시터(104')는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN')를 포함할 수 있다. 플레이트노드(PN')는 내부 노드(N2) 및 외부 노드들(N21', N22', N23', N24')을 포함할 수 있다.
외부 노드들((N21', N22', N23', N24')은 제1외부노드(N21'), 제2외부노드(N22'), 제3외부노드(N23') 및 제4외부노드(N24')를 포함할 수 있다. 제1외부노드(N21')와 제2외부노드(N22')는 제1방향(D1)을 따라 스토리지노드(SN)의 상부측과 하부측에 위치할 수 있고, 제3외부노드(N23')와 제4외부노드(N24')는 제3방향(D3)을 따라 스토리지노드(SN)의 측면들에 위치할 수 있다.
제1외부노드(N21')와 제2외부노드(N22')의 수평적인 길이는 서로 동일할 수 있다. 제3외부노드(N23') 및 제4외부노드(N24')의 수평적인 길이는 서로 동일할 수 있다. 제1외부노드(N21')와 제2외부노드(N22')의 수평적인 길이는 제3외부노드(N23') 및 제4외부노드(N24')의 수평적인 길이보다 작을 수 있다.
제3외부노드(N23') 및 제4외부노드(N24')의 수평적인 길이가 크므로, 스토리지노드(SN)를 보다 안정적으로 지지(Support)할 수 있다.
상술한 실시예들에 따르면, 3차원 DRAM에서 소스영역/드레인영역의 오버랩 컨트롤(overlap control)이 가능하다. 트랜지스터의 디멘젼(dimension), 예를 들어, 채널크기, 워드라인 디멘젼에 따른 식각프로파일 변동에 영향을 받지 않으므로, 양산성이 우수한 3차원 DRAM을 구현할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
MC : 메모리셀
101 : 비트라인
102 : 플레이트라인
103 : 워드라인
TR : 트랜지스터
104 : 캐패시터
105 : 활성층

Claims (30)

  1. 제1실린더, 제2실린더 및 상기 제1실린더와 상기 제2실린더 사이에서 수평 배향된 적어도 하나의 채널부를 포함하는 활성영역;
    상기 적어도 하나의 채널부를 에워싸는 서라운딩 게이트전극;
    상기 서라운딩 게이트전극의 일측으로부터 연장되며, 상기 제1실린더의 실린더 내부에 매립된 제1매립게이트전극; 및
    상기 서라운딩 게이트전극의 타측으로부터 연장되며, 상기 제2실린더의 실린더 내부에 매립된 제2매립게이트전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 채널부는, 서로 이격되어 평행하는 한 쌍의 채널부를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 채널부는,
    제1채널부; 및
    상기 제1채널부로부터 이격된 제2채널부
    를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 적어도 하나의 채널부는, 반도체 물질을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 서라운딩 게이트전극, 제1매립게이트전극 및 제2매립게이트전극은 동일 물질을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 서라운딩 게이트전극, 제1매립게이트전극 및 제2매립게이트전극은 금속함유물질을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1실린더에 접속된 제1도핑영역 및 상기 제2실린더에 접속된 제2도핑영역을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 서라운딩 게이트전극에 의해 상기 적어도 하나의 채널부에 정의된 수평 채널; 및
    상기 제1 및 제2매립게이트전극에 의해 상기 제1 및 제2실린더에 정의된 매립채널
    을 더 포함하는 반도체 장치.
  9. 서로 이격되어 제1방향을 따라 각각 수직 배향된 비트라인 및 플레이트라인;
    상기 비트라인과 교차하는 제2방향으로 수평 배향하되, 제1실린더, 제2실린더 및 상기 제1실린더와 상기 제2실린더 사이에서 수평 배향된 적어도 하나의 채널부를 포함하는 활성영역을 포함하는 트랜지스터;
    상기 활성영역의 적어도 하나의 채널부를 서라운딩하면서 제3방향을 따라 연장된 워드라인; 및
    상기 활성영역과 플레이트라인 사이에서 상기 제2방향을 따라 수평 배향된 캐패시터
    를 포함하는 메모리셀.
  10. 제9항에 있어서,
    상기 제1실린더, 제2실린더 및 적어도 하나의 채널부는 상기 제2방향을 따라 수평적인 배열로 위치하는 메모리셀.
  11. 제9항에 있어서,
    상기 워드라인은,
    상기 적어도 하나의 채널부를 에워싸는 서라운딩 게이트전극; 및
    상기 서라운딩 게이트전극의 일측으로부터 연장되며, 상기 제1실린더의 실린더 내부에 매립된 제1매립게이트전극; 및
    상기 서라운딩 게이트전극의 타측으로부터 연장되며, 상기 제2실린더의 실린더 내부에 매립된 제2매립게이트전극
    을 포함하는 메모리셀.
  12. 제11항에 있어서,
    상기 활성영역은 상기 제1매립게이트전극 및 제2매립게이트전극에 의해 정의되는 매립채널을 포함하는 메모리셀.
  13. 제9항에 있어서,
    상기 캐패시터와 상기 제1실린더 사이의 수직형 소스영역; 및
    상기 제2실린더와 상기 비트라인 사이의 수직형 드레인영역
    을 더 포함하는 메모리셀.
  14. 제9항에 있어서,
    상기 워드라인과 활성영역 사이에 형성된 게이트절연층을 더 포함하는 메모리셀.
  15. 제9항에 있어서,
    상기 캐패시터는,
    상기 활성영역의 제1실린더에 접속된 실린더형 스토리지노드;
    상기 플레이트라인에 접속된 플레이트노드; 및
    상기 스토리지노드와 플레이트노드 사이의 유전물질을 포함하고,
    상기 스토리지노드, 유전물질 및 플레이트노드는 상기 제2방향을 따라 수평적인 배열로 위치하는
    메모리셀.
  16. 제15항에 있어서
    상기 플레이트노드는,
    상기 플레이트라인으로부터 수평배향되어 상기 스토리지노드의 실린더 내부로 확장된 내부 노드; 및
    상기 플레이트라인으로부터 수평배향되어 상기 스토리지노드의 실린더 외부를 에워싸는 복수의 외부 노드
    를 포함하는 메모리셀.
  17. 제16항에 있어서
    상기 복수의 외부 노드는,
    상기 제1방향을 따라 상기 스토리지노드의 실린더 외측에 위치하는 제1 및 제2외부노드; 및
    상기 제3방향을 따라 상기 스토리지노드의 실린더 외측에 위치하는 제3 및 제4외부노드를 포함하되,
    상기 제1외부노드 및 제2외부노드의 수평적인 길이는 상기 제3외부노드 및 제4외부노드의 수평적인 길이보다 작은 메모리셀.
  18. 제17항에 있어서
    상기 제1외부노드의 수평적인 길이와 상기 제2외부노드의 수평적인 길이는 서로 동일하고, 상기 제3외부노드의 수평적인 길이와 상기 제4외부노드의 수평적인 길이는 서로 동일한
    메모리셀.
  19. 제9항에 있어서,
    상기 제1실린더와 제2실린더는 동일 레벨에 위치하되, 상기 제2방향을 따라 서로 대향하는 수평 배향 실린더 형상을 갖는 메모리셀.
  20. 제9항에 있어서,
    상기 제1실린더의 제2방향에 따른 수평적 길이와 상기 제2실린더의 제2방향에 따른 수평적 길이가 서로 다른 메모리셀.
  21. 제9항에 있어서,
    상기 적어도 하나의 채널부는,
    상기 제1실린더 및 제2실린더에 접촉된 에지들 및 상기 에지들 사이의 채널바디를 포함하되, 상기 채널바디와 에지들의 접촉면은 상기 제1,2실린더와 에지들의 접촉면보다 작은 메모리셀.
  22. 제21항에 있어서,
    상기 적어도 하나의 채널부는 상기 에지들로부터 상기 채널바디로 점진적으로 감소되는 두께를 갖는 메모리셀.
  23. 제9항에 있어서,
    상기 제1실린더는 수평 배향 제1리세스부를 포함하고, 상기 제2실린더는 수평 배향 제2리세스부를 포함하되, 상기 수평 배향 제1리세스부와 수평 배향 제2리세스부는 상기 제2방향을 따라 서로 대향하는 메모리셀.
  24. 제23항에 있어서,
    상기 제1실린더는 상기 캐패시터와 수평 배향 제1리세스부 사이에 위치하되 상기 캐패시터에 접속된 제1 수직형 측벽을 포함하는 메모리셀.
  25. 제23항에 있어서,
    상기 제2실린더는 상기 비트라인과 수평 배향 제2리세스부 사이에 위치하되 상기 비트라인에 접속된 제2 수직형 측벽을 포함하는 메모리셀.
  26. 제9항에 있어서,
    상기 캐패시터와 상기 제1실린더 사이의 수직형 소스영역; 및
    상기 제2실린더와 비트라인 사이의 수직형 드레인영역
    을 더 포함하는 메모리셀.
  27. 제1방향을 따라 수직하게 어레이된 복수의 메모리셀을 포함하는 메모리셀어레이를 포함하되,
    상기 메모리셀들 각각은,
    서로 이격되어 상기 제1방향을 따라 각각 수직 배향된 비트라인 및 플레이트라인;
    상기 비트라인과 교차하는 제2방향으로 수평 배향하되, 제1실린더, 제2실린더 및 상기 제1실린더와 상기 제2실린더 사이에서 수평 배향된 적어도 하나의 채널부를 포함하는 활성영역을 포함하는 트랜지스터;
    상기 활성영역의 적어도 하나의 채널부를 서라운딩하면서 제3방향을 따라 연장된 워드라인; 및
    상기 활성영역과 플레이트라인 사이에서 상기 제2방향을 따라 수평 배향된 캐패시터
    를 포함하는 메모리 장치.
  28. 제27항에 있어서,
    상기 워드라인은,
    상기 적어도 하나의 채널부를 에워싸는 서라운딩 게이트전극; 및
    상기 서라운딩 게이트전극의 일측으로부터 연장되며, 상기 제1실린더의 실린더 내부에 매립된 제1매립게이트전극; 및
    상기 서라운딩 게이트전극의 타측으로부터 연장되며, 상기 제2실린더의 실린더 내부에 매립된 제2매립게이트전극
    을 포함하는 메모리 장치.
  29. 제27항에 있어서,
    상기 메모리셀어레이보다 아래에 위치하되, 상기 메모리셀들을 제어하기 위한 적어도 하나의 제어회로를 포함하는 주변회로부
    를 더 포함하는 메모리 장치.
  30. 제27항에 있어서,
    상기 메모리셀어레이보다 위에 위치하되, 상기 메모리셀들을 제어하기 위한 적어도 하나의 제어회로를 포함하는 주변회로부
    를 더 포함하는 메모리 장치.
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