TW202131498A - 記憶裝置 - Google Patents

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Abstract

記憶單元包括：位元線和板線，所述位元線和所述板線彼此間隔開並且沿第一方向垂直定向；電晶體，其設置有主動區，所述主動區沿第二方向橫向定向為與位元線交叉，並且包括第一主動圓柱體、第二主動圓柱體以及至少一個通道部，所述至少一個通道部橫向定向在第一主動圓柱體與第二主動圓柱體之間；字元線，其在圍繞主動區的至少一個通道部的同時沿第三方向延伸；以及電容器，其沿第二方向橫向定向在主動區與板線之間。

Description

記憶裝置
本發明的各種實施例總體而言涉及一種半導體裝置，更具體而言，涉及一種具有提高的整合密度的三維半導體裝置。 相關申請的交叉引用
本申請主張2020年1月31日提交的申請號為10-2020-0012086的韓國專利申請的優先權，其全部內容通過引用合併於本文中。
由於二維（2D）或平面半導體裝置的整合密度主要由單位記憶單元佔據的面積確定，因此整合密度在很大程度上受到精細圖案形成技術水平的影響。圖案的小型化需要非常昂貴的設備。因此，儘管2D半導體裝置的整合密度不斷增加，但是整合密度的增加程度受到限制。為了克服2D半導體裝置的這些限制，已經提出了具有以三維配置的記憶單元的三維（3D）記憶裝置。
本發明的實施例針對具有提高的整合密度的3D記憶裝置。
根據本發明的一個實施例，一種記憶單元包括：位元線和板線，所述位元線和板線彼此間隔開並且沿第一方向垂直定向；電晶體，其設置有主動區，所述主動區沿第二方向橫向定向為與所述位元線交叉，並且包括第一主動圓柱體、第二主動圓柱體以及至少一個通道部，所述至少一個通道部橫向定向在所述第一主動圓柱體與所述第二主動圓柱體之間；字元線，其在圍繞所述主動區的至少一個通道部的同時沿第三方向延伸；以及電容器，其沿所述第二方向橫向定向在所述主動區與所述板線之間。
根據本發明的另一個實施例，一種記憶裝置包括記憶單元陣列，所述記憶單元陣列包括沿一個方向垂直配置的多個記憶單元，其中所述記憶單元中的每一個包括：位元線和板線，所述位元線和板線彼此間隔開並且沿第一方向垂直定向；電晶體，其設置有主動區，所述主動區沿第二方向橫向定向為與所述位元線交叉，並且包括第一主動圓柱體、第二主動圓柱體以及至少一個通道部，所述至少一個通道部橫向定向在第一主動圓柱體與第二主動圓柱體之間；字元線，其圍繞所述主動區的至少一個通道部的同時沿第三方向延伸；以及電容器，其沿所述第二方向橫向定向在所述主動區與所述板線之間。
根據本發明的又一個實施例，一種記憶單元包括：基板；主動層，其包括第一凹陷部、第二凹陷部以及橫向定向在所述第一凹陷部與所述第二凹陷部之間的至少一個奈米線通道，所述主動層與所述基板間隔開；字元線，其圍繞所述至少一個奈米線通道；位元線，其耦接至所述主動層的一側並且從所述基板垂直定向；電容器，其耦接至所述主動層的另一側並且從所述主動層橫向定向。所述字元線可以包括埋入於所述第一凹陷部和所述第二凹陷部中的埋入部。
根據本發明的又一個實施例，一種半導體裝置包括：主動區，其包括第一主動圓柱體、第二主動圓柱體以及至少一個通道部，所述至少一個通道部橫向定向在所述第一主動圓柱體與所述第二主動圓柱體之間；包圍閘電極，其圍繞所述至少一個通道部；第一埋入式閘電極，其從所述包圍閘電極的一側延伸並且埋入於所述第一主動圓柱體中；以及第二埋入式閘電極，其從所述包圍閘電極的另一側延伸並且埋入於所述第二主動圓柱體中。
下面將參考附圖更詳細地描述本發明的各種實施例。然而，本發明可以採用不同的形式實施，並且不應被解釋為限於本文中闡述的實施例。確切地說，提供這些實施例，使得本公開將是詳盡且完整的，並且將向本領域技術人員充分地傳達本發明的範圍。貫穿本公開，在本發明的各個附圖和實施例中，相同的附圖標記指代相同的部分。
附圖不一定按比例繪製，並且在某些情況下，可能對比例進行了誇大處理，以便清楚地示出實施例的特徵。當第一層被稱為在第二層“上”或在基板“上”時，其不僅指第一層直接形成在第二層或基板上的情況，還指在第一層與第二層或基板之間存在第三層的情況。
圖1是示出根據本發明的一個實施例的半導體裝置100的立體圖。
參見圖1，半導體裝置100可以包括環閘（a gate all-around）半導體裝置。半導體裝置100可以包括電晶體TR。電晶體TR可以包括橫向電晶體。電晶體TR可以包括環閘電晶體。
電晶體TR可以包括：第一摻雜區SR、第二摻雜區DR、在第一摻雜區SR與第二摻雜區DR之間的主動區ACT、以及圍繞主動區ACT的一部分的閘電極GAA。
第一摻雜區SR和第二摻雜區DR可以沿著第一方向D1延伸。第一摻雜區SR和第二摻雜區DR可以沿著第二方向D2配置在電晶體TR的相對端部區域處。第一摻雜區SR和第二摻雜區DR中的每一個可以具有沿第一方向D1和第三方向D3延伸的垂直平板形狀。第一摻雜區SR和第二摻雜區DR可以在第二方向D2上彼此間隔開設置。第一摻雜區SR和第二摻雜區DR可以經由主動區ACT電連接。第一摻雜區SR和第二摻雜區DR可以是主動區ACT的摻雜部分。第一摻雜區SR和第二摻雜區DR可以包括含矽材料。第一摻雜區SR和第二摻雜區DR可以包括單晶矽層、多晶矽層、摻雜矽層、摻雜多晶矽層或它們的組合。第一摻雜區SR和第二摻雜區DR可以包括N型雜質或P型雜質。第一摻雜區SR和第二摻雜區DR可以包括：磷（P）、砷（As）、硼（B）、銦（In）或其組合。第一摻雜區SR和第二摻雜區DR可以摻雜有相同的雜質。第一摻雜區SR和第二摻雜區DR可以被稱為第一源極/汲極區和第二源極/汲極區。可以在主動區ACT的第一邊緣之上形成第一摻雜區SR，並且可以在主動區ACT的第二邊緣之上形成第二摻雜區DR。根據本發明的另一個實施例，第一摻雜區SR可以提供主動區ACT的第一邊緣，而第二摻雜區DR可以提供主動區ACT的第二邊緣。換言之，第一摻雜區SR和第二摻雜區DR可以分別形成在主動區ACT的第一邊緣和第二邊緣中。第一摻雜區SR和第二摻雜區DR中的每一個可以具有沿第一方向D1延伸的垂直結構。
主動區ACT可以位於第一摻雜區SR與第二摻雜區DR之間。主動區ACT可以在第一摻雜區SR與第二摻雜區DR之間沿第二方向D2延伸。第二方向D2可以垂直於第一方向D1。主動區ACT可以被稱為橫向主動區或橫向主動層。主動區ACT可以包括：第一主動圓柱體AC1和第二主動圓柱體AC2以及至少一個通道部CH1和CH2，所述通道部橫向定向在第一主動圓柱體AC1與第二主動圓柱體AC2之間。第一主動圓柱體AC1可以耦接至第一摻雜區SR，並且第二主動圓柱體AC2可以耦接至第二摻雜區DR。第一主動圓柱體AC1和第二主動圓柱體AC2可以分別具有圓柱形狀的內部。圓柱形狀的內部形狀也可以稱為圓柱內部或凹陷內部。
閘電極GAA可以包括包圍部GS，包圍部GS圍繞主動區ACT的至少一個通道部CH1和CH2。包圍部GS可以在第一主動圓柱體AC1與第二主動圓柱體AC2之間延伸。閘電極GAA可以進一步包括第一埋入部GB1，第一埋入部GB1從包圍部GS的第一側延伸並且被埋入第一主動圓柱體AC1的圓柱形內部。閘電極GAA可以進一步包括第二埋入部GB2，第二埋入部GB2從包圍部GS的第二側延伸並且被埋入第二主動圓柱體AC2的圓柱形內部。包圍部GS的第一側和第二側可以在第二方向D2上彼此相對。包圍部GS可以沿第三方向D3延伸。第三方向D3可以與第一方向D1和第二方向D2垂直。第一方向D1、第二方向D2和第三方向D3可以彼此正交。包圍部GS可以被稱為包圍閘電極，並且第一埋入部GB1和第二埋入部GB2可以分別被稱為第一埋入式閘電極和第二埋入式閘電極。
圖2A是主動區ACT的詳細視圖。圖2B是第一主動圓柱體AC1的詳細視圖。圖2C是第二主動圓柱體AC2的詳細視圖。圖2D是示出第一通道部CH1、第一主動圓柱體AC1和第二主動圓柱體AC2的截面圖。圖2E是示出第二通道部CH2、第一主動圓柱體AC1和第二主動圓柱體AC2的截面圖。
參見圖2A至圖2E，主動區ACT可以包括：第一主動圓柱體（AC1）、第二主動圓柱體（AC2）以及在第一主動圓柱體AC1與第二主動圓柱體AC2之間的至少一個通道部CH1和CH2。第一主動圓柱體AC1和第二主動圓柱體AC2可以在第二方向D2上彼此間隔開。至少一個通道部CH1和CH2可以形成為細長束的形狀，該細長束在第一主動圓柱體AC1與第二主動圓柱體AC2之間沿第二方向D2橫向延伸。至少一個通道部CH1和CH2可以包括第一通道部CH1和第二通道部CH2。第一通道部CH1和第二通道部CH2可以在第三方向D3上彼此間隔開。第一通道部CH1和第二通道部CH2可以彼此平行。第一通道部CH1和第二通道部CH2可以被稱為奈米線通道。
主動區ACT可以進一步包括第一凹陷部R1和第二凹陷部R2。第一凹陷部R1可以形成在第一主動圓柱體AC1中，而第二凹陷部R2可以形成在第二主動圓柱體AC2中。第一凹陷部R1和第二凹陷部R2可以是橫向凹陷並且可以具有沿第二方向D2凹陷的形狀。第一凹陷部R1在第二方向D2上可以不穿透第一主動圓柱體AC1，並且第二凹陷部R2在第二方向D2上可以不穿透第二主動圓柱體AC2。第一主動圓柱體AC1可以被稱為具有第一凹陷部R1的第一主動層。第二主動圓柱體AC2可以被稱為具有第二凹陷部R2的第二主動層。第一通道部CH1和第二通道部CH2可以分別橫向地定向在第一凹陷部R1和第二凹陷部R2之間。主動區ACT可以包括：第一凹陷部R1、第二凹陷部R2以及至少一個通道部CH1、CH2，該通道部橫向定向在第一凹陷部R1與第二凹陷部R2之間。
第一主動圓柱體AC1可以包括：一對第一側壁SW1、一對第二側壁SW2和第三側壁SW3。一對第一側壁SW1可以沿第一方向D1延伸並且可以在第三方向D3上彼此相對。一對第二側壁SW2可以沿第二方向D2延伸並且可以在第一方向D1上彼此相對。第一側壁SW1和第二側壁SW2可以彼此耦接。第三側壁SW3可以沿第三方向D3延伸並且將第一側壁SW1和第二側壁SW2的相對側邊緣彼此耦接。第一凹陷部R1可以通過一對第一側壁SW1、一對第二側壁SW2和第三側壁SW3的組合而被限定在第一主動圓柱體AC1的內部，並且第一凹陷部R1可以沿第二方向D2延伸。由於第三側壁SW3，第一凹陷部R1在第二方向D2上可以不穿透第一主動圓柱體AC1。第三側壁SW3可以耦接至第一摻雜區SR並且可以提供主動區ACT的第一邊緣。第三側壁SW3可以是第一摻雜區SR。主動區ACT可以包括第一摻雜區SR，因此，主動區ACT的第一邊緣可以由第一摻雜區SR提供。一對第一側壁SW1和一對第二側壁SW2可以被稱為第一主動圓柱體AC1的橫向側壁，而第三側壁SW3可以被稱為其的垂直側壁。參見圖2B、圖2D和圖2E，第一通道部CH1可以耦接至第一側壁SW1中的一個第一側壁SW1的側邊緣，並且第二通道部CH2可以耦接至第一側壁SW1中的另一個第一側壁SW1的側邊緣。第一側壁SW1的每一個的高度可以高於第一通道部CH1和第二通道部CH2的每一個的高度。第一通道部CH1和第二通道部CH2可以位於第二側壁SW2之間的水平處。例如，第一通道部CH1和第二通道部CH2可以位於比上第二側壁SW2更低的水平處，並且第一通道部CH1和第二通道部CH2可以位於比下第二側壁SW2更高的水平處。
參見圖2C，第二主動圓柱體AC2可以包括：一對第一側壁SW11、一對第二側壁SW12和第三側壁SW13。一對第一側壁SW11可以沿第一方向D1延伸並且可以彼此相對。一對第二側壁SW12可以在第二方向D2上延伸並且可以彼此相對。第一側壁SW11和第二側壁SW12可以彼此耦接。第三側壁SW13可以沿第三方向D3延伸，並且將第一側壁SW11的相對側邊緣和第二側壁SW12的相對側邊緣彼此耦接。第二凹陷部R2可以通過一對第一側壁SW11、一對第二側壁SW12和第三側壁SW13的組合而限定在第二主動圓柱體AC2內部，並且第二凹陷部R2可以沿第二方向D2延伸。由於第三側壁SW13，第二凹陷部R2可以不穿透第二主動圓柱體AC2。第三側壁SW13可以耦接至第二摻雜區DR，並且可以提供主動區ACT的第二邊緣。第三側壁SW13可以是第二摻雜區DR。主動區ACT可以包括第二摻雜區DR，因此，主動區ACT的第二邊緣可以由第二摻雜區DR提供。一對第一側壁SW11和一對第二側壁SW12可以被稱為第一主動圓柱體AC1的橫向側壁，並且第三側壁SW13可以是垂直側壁。參見圖2C、圖2D和圖2E，第一通道部CH1可以耦接至第一側壁SW11中的一個第一側壁SW11的側邊緣，並且第二通道部CH2可以耦接至第一側壁SW11中的另一個第一側壁SW11的側邊緣。第一側壁SW11的高度可以高於第一通道部CH1和第二通道部CH2的高度。第一通道部CH1和第二通道部CH2可以位於第二側壁SW12之間的高度處。例如，第一通道部CH1和第二通道部CH2可以位於比上第二側壁SW12更低的水平處，而第一通道部CH1和第二通道部CH2可以位於比下第二側壁SW12更高的水平處。第一通道部CH1和第二通道部CH2可以具有相同的形狀和尺寸。
如上所述，主動區ACT可以包括第一通道部CH1和第二通道部CH2。第一主動圓柱體AC1可以耦接至第一通道部CH1和第二通道部CH2的第一側邊緣，並且第二主動圓柱體AC2可以耦接至第一通道部CH1和第二通道部CH2的第二側邊緣。第一主動圓柱體AC1和第二主動圓柱體AC2可以在第二方向D2上彼此相對。第一主動圓柱體AC1和第二主動圓柱體AC2可以在第二方向D2上彼此對稱。第一凹陷部R1和第二凹陷部R2可以彼此對稱。第一凹陷部R1和第二凹陷部R2的形狀、大小、深度、寬度和高度可以相同。第一主動圓柱體AC1和第二主動圓柱體AC2可以具有橫向圓柱形狀。
圖3A和圖3B是示出根據本發明的另一個實施例的主動區的截面圖。在圖1至圖3B中，相同的附圖標記表示相同的元件，並且省略其詳細描述。圖3A是示出第一通道部CH11、第一主動圓柱體AC1和第二主動圓柱體AC2的截面圖，而圖3B是示出第二通道部CH21、第一主動圓柱體AC1和第二主動圓柱體AC2的截面圖。
參見圖3A，第一主動圓柱體AC1可以耦接至第一通道部CH11的第一側邊緣（在下文中，稱為第一邊緣），並且第二主動圓柱體AC2可以耦接至第一通道部CH11的第二側邊緣（在下文中，稱為第二邊緣）。第一通道部CH11可以包括：通道主體CHB11、第一邊緣CHE11和第二邊緣CHE12。第一通道部CH11的第一邊緣CHE11可以耦接至第一主動圓柱體AC1的第一側壁SW1，並且第一通道部CH11的第二邊緣CHE12可以耦接至第二主動圓柱體AC2的第一側壁SW11。通道主體CHB11與第一邊緣CHE11之間的接觸表面CT1可以比第一主動圓柱體AC1的第一側壁SW1與第一邊緣CHE11之間的接觸表面CT2小。通道主體CHB11與第二邊緣CHE12之間的接觸表面CT1可以比第二主動圓柱體AC2的第一側壁SW11與第二邊緣CHE12之間的接觸表面CT2小。第一通道部CH11的第一邊緣CHE11和第二邊緣CHE12可以分別具有圓化輪廓（rounded profile），並且可以具有相同的截面區域。第一邊緣CHE11可以具有寬度從第一主動圓柱體AC1的第一側壁SW1朝向通道主體CHB11逐漸減小的形狀。第二邊緣CHE12可以具有寬度從第二主動圓柱體AC2的第一側壁SW11朝向通道主體CHB11逐漸減小的形狀。
參見圖3B，第一主動圓柱體AC1可以耦接至第二通道部CH21的第一側邊緣（在下文中，稱為第一邊緣），而第二主動圓柱體AC2可以耦接至第二通道部CH21的第二側邊緣（在下文中，稱為第二邊緣）。第二通道部CH21可以包括：通道主體CHB21、第一邊緣CHE21和第二邊緣CHE22。第二通道部CH21的第一邊緣CHE21可以耦接至第一主動圓柱體AC1的第一側壁SW1，而第二通道部CH21的第二邊緣CHE22可以耦接至第二主動圓柱體AC2的第一側壁SW11。通道主體CHB21與第一邊緣CHE21之間的接觸表面CT1可以比第一主動圓柱體AC1的第一側壁SW1與第一邊緣CHE21之間的接觸表面CT2小。通道主體CHB21與第二邊緣CHE22之間的接觸表面CT1可以比第二主動圓柱體AC2的第一側壁SW11與第二邊緣CHE22之間的接觸表面CT2小。第二通道部CH21的第一邊緣CHE21和第二邊緣CH22可以分別具有圓化輪廓。第一邊緣CHE21可以具有寬度從第一主動圓柱體AC1的第一側壁SW1朝向通道主體CHB21逐漸減小的形狀。第二邊緣CHE22可以具有寬度從第二主動圓柱體AC2的第一側壁SW11朝向通道主體CHB21逐漸減小的形狀。
圖4A是示出圖1中所示的閘電極GAA的立體圖。圖4B是沿著圖4A中所示的第二方向D2截取的截面圖。
參見圖4A和圖4B，閘電極GAA可以包括：包圍部GS、第一埋入部GB1和第二埋入部GB2。包圍部GS可以沿第三方向D3延伸。包圍部GS可以沿第二方向D2位於第一埋入部GB1與第二埋入部GB2之間。第一埋入部GB1和第二埋入部GB2可以沿第二方向D2從包圍部GS的垂直側延伸。第一埋入部GB1和第二埋入部GB2可以耦接至包圍部GS的兩側。第一埋入部GB1可以沿第二方向D2從包圍部GS橫向地延伸。第二埋入部GB2可以沿第二方向D2從包圍部GS橫向地延伸。包圍部GS的高度（在第一方向D1上的尺寸）可以比第一埋入部GB1和第二埋入部GB2中的每一個的高度高。
圖4C是示出閘電極GAA的包圍部、第一通道部和第二通道部的立體圖。圖4D是示出閘電極GAA、第一主動圓柱體和第二主動圓柱體的截面圖。
參見圖4C和圖4D，閘電極GAA的包圍部GS可以具有圍繞第一通道部CH1和第二通道部CH2的形狀。第一埋入部GB1和第二埋入部GB2可以不圍繞第一通道部CH1和第二通道部CH2。第一埋入部GB1和第二埋入部GB2可以與第一通道部CH1和第二通道部CH2間隔開。第一埋入部GB1可以延伸成位於第一主動圓柱體AC1的第一凹陷部R1中。第一埋入部GB1可以填充第一主動圓柱體AC1的第一凹陷部R1。第二埋入部GB2可以延伸成位於第二主動圓柱體AC2的第二凹陷部R2中。第二埋入部GB2可以填充第二主動圓柱體AC2的第二凹陷部R2。
參見圖2A至圖4D，橫向通道（參見圖2D和圖2E中的附圖標記“LC”）可以通過閘電極GAA的包圍部GS而限定在第一通道部CH1和第二通道部CH2中。第一埋入式通道BC1可以通過閘電極GAA的第一埋入部GB1而限定在第一主動圓柱體AC1的圓柱表面上。第二埋入式通道BC2可以通過閘電極GAA的第二埋入部GB2而限定在第二主動圓柱體AC2的圓柱表面上。將參照圖4D來描述第一埋入式通道BC1和第二埋入式通道BC2。
如上所述，電晶體TR可以包括環閘（GAA）結構和混合通道。混合通道可以指如下的結構：混合了通過包圍部GS限定的橫向通道LC，以及通過第一埋入部GB1和第二埋入部GB2限定的第一埋入式通道BC1和第二埋入式通道BC2。
儘管未示出，但是閘極介電質層可以形成在閘電極GAA與第一通道部CH1和第二通道部CH2之間。閘極介電質層可以形成在閘電極GAA的第一埋入部GB1與第一主動圓柱體AC1之間。閘極介電質層可以形成在閘電極GAA的第二埋入部GB2與第二主動圓柱體AC2之間。閘極介電質層可以保形地覆蓋第一主動圓柱體AC1的第一凹陷部R1的表面和第二主動圓柱體AC2的第二凹陷部R2的表面。閘極介電質層可以形成在閘電極GAA的包圍部GS與第一通道部CH1之間。閘極介電質層可以形成在閘電極GAA的包圍部GS與第二通道部CH2之間。閘極介電質層可以具有保形地圍繞第一通道部CH1和第二通道部CH2的包圍形狀。閘極介電質層可以包括：氧化矽、氮化矽、氮氧化矽、高k材料或它們的組合。
主動區ACT可以包括諸如多晶矽的半導體材料。主動區ACT可以包括：摻雜的多晶矽、未摻雜的多晶矽或非晶矽。第一主動圓柱體AC1和第二主動圓柱體AC2可以摻雜有N型雜質或P型雜質。第一主動圓柱體AC1和第二主動圓柱體AC2可以摻雜有相同導電類型的雜質。第一主動圓柱體AC1和第二主動圓柱體AC2可以包括至少一種雜質，所述雜質選自包括砷（As）、磷（P）、硼（B）、銦（In）及其組合的組。第一通道部CH1和CH11可以摻雜有導電雜質。第二通道部CH2和CH21可以摻雜有導電雜質。第一通道部CH1和第二通道部CH2可以分別包括矽奈米線。第一通道部CH11和第二通道部CH21可以分別包括矽奈米線。
閘電極GAA可以包括：金屬、金屬混合物、金屬合金、半導體材料、功函數材料、阻擋材料（barrier material）或其組合。
圖5示意性地示出了根據本發明的一個實施例的記憶裝置200。
參見圖5，記憶裝置200可以包括基板結構LS，並且記憶單元陣列MCA可以形成在基板結構LS之上。記憶單元陣列MCA可以從基板結構LS起在第一方向D1上垂直定向VA。記憶單元陣列MCA可以包括多個記憶單元MC，並且記憶單元MC中的每一個可以包括：位元線BL、電晶體TR、電容器CAP和板線PL。記憶單元MC中的每一個可以進一步包括字元線WL。字元線WL可以沿第三方向D3延伸。在每個記憶單元MC中，位元線BL、電晶體TR、電容器CAP和板線PL可以沿第二方向D2以橫向配置LA定位。
基板結構LS可以是適合於半導體處理的材料。基板結構LS可以包括導電材料、介電質介電材料和半導體材料中的至少一種。可以在基板結構LS中形成各種材料。基板結構LS可以包括半導體基板，並且半導體基板可以由含矽材料形成。例如，基板結構LS可以包括：矽、單晶矽、多晶矽、非晶矽、矽鍺、單晶矽鍺、多晶矽鍺、碳摻雜的矽、及其組合或其多層。基板結構LS可以包括其它半導體材料，例如鍺。基板結構LS可以包括III/V族半導體基板，例如，諸如GaAs的化合物半導體基板。基板結構LS可以包括絕緣體上矽（SOI）基板。
根據本發明的另一個實施例，基板結構LS可以包括：半導體基板、以及形成在半導體基板之上的多個整合電路、多層級金屬線MLM或它們的組合。例如，基板結構LS可以包括外圍電路單元（參見附圖標記“PC”），並且外圍電路單元PC可以包括用於控制記憶單元陣列MCA的多個控制電路。外圍電路單元PC的至少一個控制電路可以包括：N通道電晶體、P通道電晶體、CMOS電路或其組合。外圍電路單元PC的至少一個控制電路可以包括：位址解碼電路、讀取電路和寫入電路。外圍電路單元PC的至少一個控制電路可以包括：平面通道電晶體、凹陷通道電晶體、埋入式閘極電晶體、鰭式通道電晶體（FinFET）等。外圍電路單元PC可以包括感測放大器SA，並且感測放大器SA可以耦接至多層級金屬線（MLM）。
記憶單元陣列MCA可以包括記憶單元MC的堆疊。記憶單元MC可以在第一方向D1上垂直地堆疊在基板結構LS之上。
每個單獨的記憶單元MC可以包括：位元線BL、電晶體TR、電容器CAP和板線PL。電晶體TR可以包括圖1所示的電晶體TR。電晶體TR的閘電極GAA可以被稱為字元線WL。電晶體TR可以位於位元線BL與電容器CAP之間。電晶體TR可以在與基板結構LS的表面平行的第二方向D2上以橫向配置LA定位。簡言之，電晶體TR可以橫向地定位於位元線BL與電容器CAP之間。
位元線BL可以從基板結構LS沿第一方向D1延伸。基板結構LS的平面可以由第二方向D2和第三方向D3提供。位元線BL可以從基板結構LS垂直定向。在本文中，垂直定向可以指位元線BL通過直接地接觸基板結構LS而垂直定向。例如，位元線BL的底部可以直接耦接至外圍電路單元PC。位元線BL可以具有垂直升高的圓柱形。位元線BL可以被稱為垂直定向的位元線或柱型的位元線。垂直堆疊的記憶單元MC可以共用一個位元線BL。
圖6A是示意性地示出了圖5所示的單個記憶單元MC的立體圖。圖6B是詳細示出圖6A所示的單個記憶單元MC的立體圖。圖6C是沿著圖6B所示的線A-A’截取的截面圖。圖6D是沿著圖6C所示的線B-B’截取的截面圖。圖6E是沿著圖6C所示的線C-C’截取的截面圖。圖6F是沿著圖6C所示的線D-D’截取的截面圖。圖6G是沿著圖6C所示的線E-E’截取的截面圖。
參見圖6A至圖6G，單個記憶單元MC可以包括：位元線101、板線102、包括字元線103的電晶體TR、以及電容器104。電晶體TR可以進一步包括主動區105，並且字元線103可以是環閘結構，該環閘結構圍繞主動區105的一部分。主動區105和字元線103可以對應於在上述實施例中描述的主動區ACT和閘電極GAA。閘極介電質層GD可以形成在字元線103與主動區105之間。閘極介電質層GD可以具有圍繞主動區105的形狀。
位元線101可以沿第一方向D1垂直延伸。板線102可以沿第一方向D1垂直地延伸。電容器104可以在第二方向D2上在位元線101與板線102之間橫向延伸。主動區105可以在第二方向D2上在位元線101與電容器104之間橫向延伸。字元線103可以沿第三方向D3延伸。
電晶體TR可以位於位元線101與板線102之間。電容器104、電晶體TR和字元線103可以在第二方向D2上以橫向配置LA定位。
位元線101可以包括：矽基材料、金屬基材料或其組合。位元線101可以包括：多晶矽、氮化鈦、鎢或它們的組合。例如，位元線101可以包括摻雜有N型雜質或氮化鈦（TiN）的多晶矽。位元線BL可以包括氮化鈦和鎢（TiN/W）的堆疊。位元線101還可以包括諸如金屬矽化物的歐姆接觸層。
板線102可以包括：矽基材料、金屬基材料或其組合。板線102可以包括多晶矽、氮化鈦、鎢或其組合。例如，板線102可以包括氮化鈦（TiN）。板線102可以包括氮化鈦和鎢（TiN/W）的堆疊。
主動區105可以包括：第一主動圓柱體105A、第二主動圓柱體105B以及至少一個通道部105C1和105C2。源極區105S可以形成在主動區105的一側邊緣上，並且汲極區105D可以形成在主動區105的另一側邊緣上。汲極區105D可以耦接至位元線101，並且源極區105S可以耦接至電容器104的儲存節點SN。源極區105S和汲極區105D可以摻雜有N型雜質。源極區105S和汲極區105D可以具有垂直結構。可以整合主動區105與源極區105S/汲極區105D。換言之，可以通過雜質摻雜而在主動區105的一側邊緣上形成源極區105S，並且可以通過在主動區105的另一側邊緣上的雜質摻雜來形成汲極區105D。對於主動區105的詳細描述，將參見圖1至圖4B的主動區ACT。源極區105S和汲極區105D可以具有垂直結構。
字元線103可以包括圍繞通道部105C1和105C2的包圍部103S、以及分別從包圍部103S的兩側延伸的第一埋入部103B1和第二埋入部103B2。包圍部103S可以具有圍繞通道部105C1和105C2的形狀。閘極介電質層GD可以形成在包圍部103S與通道部105C1和105C2之間，並且閘極介電質層GD可以具有圍繞通道部105C1和105C2的形狀。字元線103的第一埋入部103B1可以埋入於主動區105的第一主動圓柱體105A中。字元線103的第二埋入部103B2可以埋入於主動區105的第二主動圓柱體105B中。閘極介電質層GD可以形成在第一埋入部103B1與第一主動圓柱體105A之間，並且閘極介電質層GD可以保形地覆蓋第一主動圓柱體105A的圓柱形內部。閘極介電質層GD可以形成在第二埋入部103B2與第二主動圓柱體105B之間，並且閘極介電質層GD可以保形地覆蓋第二主動圓柱體105B的圓柱形內部。
電容器104可以橫向於電晶體TR定位。電容器104可以沿第二方向D2橫向延伸。電容器104可以包括：儲存節點SN、介電質層DE和極板節點PN。儲存節點SN、介電質層DE和極板節點PN可以在第二方向D2上橫向配置。儲存節點SN可以具有橫向定向的圓柱形，並且極板節點PN可以具有圍繞儲存節點SN的圓柱體的形狀。介電質層DE可以具有覆蓋儲存節點SN的圓柱體的表面的形狀。極板節點PN可以耦接至板線102。根據本發明的另一個實施例，可以整合極板節點PN和板線102，並且極板節點PN可以是板線102的一部分。
儲存節點SN可以具有3D結構，並且3D結構的儲存節點SN可以具有與第二方向D2平行的橫向3D結構。作為3D結構的示例，儲存節點SN可以具有圓柱形、柱形或它們的組合，例如可以組合柱形、圓柱形的圓柱體形（pylinder shape）。在所示的實施例中，儲存節點SN可以具有圓柱形。介電質層DE可以形成在儲存節點SN與極板節點PN之間。介電質層DE可以直接地接觸極板節點PN。
電容器104可以包括金屬-絕緣體-金屬（MIM）電容器。儲存節點SN和極板節點PN可以包括金屬基材料。介電質層DE可以包括：氧化矽、氮化矽、高k材料或其組合。高k材料可以具有比氧化矽更高的介電常數。氧化矽（SiO2 ）可以具有大約3.9的介電常數，並且介電質層DE可以包括具有大約4或更大的介電常數的高k介電質介電材料。高k材料可以具有大約20或更大的介電常數。高k材料可以包括：氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）、氧化鑭（La2 O3 ）、氧化鈦（TiO2 ）、氧化鉭（Ta2 O5 ）、氧化鈮（Nb2 O5 ）或氧化鍶鈦（SrTiO3 ）。根據本發明的另一個實施例，介電質層DE可以由包括兩層或更多層上述高k材料的複合層形成。
介電質層DE可以由鋯基氧化物形成。介電質層DE可以具有包括氧化鋯（ZrO2 ）的堆疊結構。包括氧化鋯（ZrO2 ）的堆疊結構可以包括：ZA（ZrO2 /Al2 O3 ）堆疊或ZAZ（ZrO2 /Al2 O3 /ZrO2 ）堆疊。ZA堆疊可以具有其中氧化鋁（Al2 O3 ）堆疊在氧化鋯（ZrO2 ）之上的結構。ZAZ堆疊可以具有其中氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）和氧化鋯（ZrO2 ）順序堆疊的結構。ZA堆疊和ZAZ堆疊可以被稱為基於氧化鋯的層（基於ZrO2 的層）。根據本發明的另一個實施例，介電質層DE可以由鉿基氧化物形成。介電質層DE可以具有包括氧化鉿（HfO2 ）的堆疊結構。包括氧化鉿（HfO2 ）的堆疊結構可以包括：HA（HfO2 /Al2 O3 ）堆疊或HAH（HfO2 /Al2 O3 /HfO2 ）堆疊。HA堆疊可以具有其中氧化鋁（Al2 O3 ）堆疊在氧化鉿（HfO2 ）之上的結構。HAH堆疊可以具有其中氧化鉿（HfO2 ）、氧化鋁（Al2 O3 ）和氧化鉿（HfO2 ）順序地堆疊的結構。HA堆疊和HAH堆疊可以被稱為基於氧化鉿的層（基於HfO2 的層）。在ZA堆疊、ZAZ堆疊、HA堆疊和HAH堆疊中，氧化鋁（Al2 O3 ）的帶隙可以比氧化鋯（ZrO2 ）和氧化鉿（HfO2 ）的更大。氧化鋁（Al2 O3 ）的介電常數可以比氧化鋯（ZrO2 ）和氧化鉿（HfO2 ）的更小。因此，介電質層DE可以包括高k材料和高帶隙材料的堆疊，所述高帶隙材料具有比高介電質介電材料更大的帶隙。除了氧化鋁（Al2 O3 ）之外，介電質層DE可以包括氧化矽（SiO2 ）作為高帶隙材料。由於介電質層DE包括高帶隙材料，所以可以抑制洩漏電流。高帶隙材料可以非常薄。高帶隙材料可以比高k材料更薄。根據本發明的另一個實施例，介電質層DE可以具有其中高k材料和高帶隙材料交替地堆疊的層壓結構（laminated structure）。例如ZAZA（ZrO2 /Al2 O3 /ZrO2 /Al2 O3 ）、ZAZAZ（ZrO2 /Al2 O3 /ZrO2 /Al2 O3 /ZrO2 ）、HAHA（HfO2 /Al2 O3 /HfO2 /Al2 O3）、或者HAHAH（HfO2 /Al2 O3 /HfO2 /Al2 O3 /HfO2 ）。在上述層壓結構中，氧化鋁（Al2 O3 ）可以非常薄。
根據本發明的另一個實施例，介電質層DE可以包括包含氧化鋯、氧化鉿和氧化鋁的堆疊結構、其的層壓結構或其的混合結構。
根據本發明的另一個實施例，可以在儲存節點SN與介電質層DE之間進一步形成用於改善洩漏電流的界面控制層。界面控制層可以包括二氧化鈦（TiO2 ）。界面控制層也可以形成在極板節點PN與介電質層DE之間。
儲存節點SN和極板節點PN可以包括：金屬、貴金屬、金屬氮化物、導電金屬氧化物、導電貴金屬氧化物、金屬碳化物、金屬矽化物或其組合。例如，儲存節點SN和極板節點PN可以包括：鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）、釕（Ru）、氧化釕（RuO2 ）、銥（Ir）、 氧化銥（IrO2 ）、鉑（Pt）、鉬（Mo）、氧化鉬（MoO）、氮化鈦/鎢（TiN/W）堆疊、氮化鎢/鎢（WN/W）堆疊。極板節點PN還可以包括金屬基材料和矽基材料的組合。例如，極板節點PN可以是氮化鈦/矽鍺/氮化鎢（TiN/SiGe/WN）的堆疊。在氮化鈦/矽鍺/氮化鎢（TiN/SiGe/WN）的堆疊中，矽鍺可以是填充儲存節點SN的圓柱體內部的間隙填充材料，而氮化鈦（TiN）實際上可以用作電容器104的極板節點，並且氮化鎢可以是低電阻材料。
電容器104的極板節點PN可以具有沿與板線102平行的第二方向D2延伸的分支形狀。極板節點PN可以位於儲存節點SN的圓柱體內部，並且極板節點PN可以電連接到板線102。
圖6H是電容器104的詳細視圖，並且電容器104的極板節點PN可以包括內部節點N2和外部節點N21、N22、N23和N24。內部節點N2和外部節點N21、N22、N23和N24可以互連。內部節點N2可以位於儲存節點SN的圓柱體內部。外部節點N21、N22、N23和N24可以位於儲存節點SN的外部，並且它們之間插置有介電質層DE。內部節點N2可以位於儲存節點SN的圓柱體內部，並且它們之間插置有介電質層DE。外部節點N21、N22、N23和N24可以定位為圍繞儲存節點SN的圓柱體的外壁。外部節點N21、N22、N23和N24可以是連續的。
圖7A和圖7B示出了根據本發明的一個實施例的記憶單元陣列MCA。
參見圖7A，記憶單元陣列MCA可以包括多個記憶單元MC。記憶單元MC可以沿第一方向D1垂直堆疊。每個記憶單元MC可以包括：位元線101、電晶體TR、電容器104和板線102。在單個記憶單元MC中，位元線101、電晶體TR、電容器104和板線102可以在第二方向D2上以橫向配置定位。位元線101和板線102可以在第一方向D1上垂直定向。單個記憶單元MC還可以包括沿第三方向D3延伸的字元線103。電晶體TR可以橫向地定位在位元線101與電容器104之間。
單個記憶單元MC可以與圖6A的記憶單元MC相同。
沿第一方向D1堆疊的記憶單元MC可以共用位元線101。沿第一方向D1堆疊的記憶單元MC可以共用板線102。
參見圖7B，記憶單元陣列MCA可以包括多個記憶單元MC1至MC6。記憶單元MC1至MC3可以沿第一方向D1垂直堆疊。記憶單元MC4至MC6可以沿第一方向D1垂直堆疊。記憶單元MC1和MC4可以沿第三方向D3橫向配置在第一水平處，並且共用第一字元線103。記憶單元MC2和MC5可以沿第三方向D3橫向配置在第二水平處，並且共用第二字元線103。記憶單元MC3和MC6可以沿第三方向D3橫向配置在第三水平處，並且共用第三字元線103。記憶單元MC1至MC6中的每一個可以包括：位元線101、電晶體TR、電容器104和板線102。在單個記憶單元MC1至MC6中，位元線101、電晶體TR、電容器104和板線102可以在第二方向D2上以橫向配置定位。位元線101和板線102可以在第一方向D1上垂直定向。記憶單元MC1至MC6中的每一個還可以包括字元線103，並且字元線103可以沿第三方向D3延伸。電晶體TR可以橫向地定位在位元線101與電容器104之間。
單個記憶單元MC1至MC6可以與圖6A中所示的記憶單元MC相同。
沿第一方向D1堆疊的記憶單元MC1至MC3和記憶單元MC4至MC6可以共用一個位元線101。沿第一方向D1堆疊的記憶單元MC1至MC3和記憶單元MC4至MC6可以共用一個板線102。
圖8示出共用位元線101的鏡像型記憶單元陣列200。圖9是示出共用板線102的鏡像型記憶單元陣列210的立體圖。
參見圖8，將描述共用位元線101的鏡像型記憶單元陣列200。
在圖8的實施例中，沿第二方向D2橫向配置的記憶單元陣列MCA可以配置為耦接至不同的板線102的同時共用一個位元線101的鏡像型結構。
參見圖9，將描述共用板線102的鏡像型記憶單元陣列210。
如圖9所示，沿第二方向D2配置的記憶單元陣列MCA可以配置為耦接至不同的位元線101的同時共用一個板線102的鏡像型結構。
根據本發明的另一個實施例，記憶裝置可以包括共用位元線101的鏡像型記憶單元陣列200和共用板線102的鏡像型記憶單元陣列210兩者。
圖10A和圖10B是示出根據本發明的其它實施例的記憶裝置的立體圖。
參見圖10A和圖10B，記憶裝置301和302可以包括外圍電路單元310和記憶單元陣列320。記憶單元陣列320可以包括圖7A至圖9B中所示的記憶單元陣列MCA、200和210中的至少一個。記憶單元陣列320可以包括DRAM記憶單元陣列。
參見圖10A，記憶單元陣列320可以位於外圍電路單元310之上。因此，記憶裝置301可以具有PUC（Peripheral circuit unit-Under-Cell，記憶單元之下外圍電路單元）結構。
參見圖10B，記憶單元陣列320可以位於外圍電路單元310之下。因此，記憶裝置302可以具有CUP（Cell-Under-Peripheral circuit unit，外圍電路單元之下記憶單元）結構。
外圍電路單元310可以指用於在讀取/寫入操作期間驅動記憶單元陣列320的電路。外圍電路單元310可以包括：N通道電晶體、P通道電晶體、CMOS電路或其組合。外圍電路單元310可以包括：位址解碼電路、讀取電路、寫入電路等。外圍電路單元310可以具有包括半導體基板312和感測放大器313的結構，該感測放大器313配置在半導體基板312之上。感測放大器313可以包括具有半導體基板312作為通道的電晶體，並且該電晶體可以是其通道與半導體基板312的表面平行的平面通道電晶體。除了平面通道電晶體之外，感測放大器313中的電晶體結構可以包括：凹陷通道電晶體、埋入式閘極電晶體或鰭式通道電晶體（FinFET）。
記憶單元陣列320的位元線BL可以電連接到感測放大器313的電晶體。儘管未示出，但是位元線BL和感測放大器313的電晶體可以通過多層級金屬線（MLM）互連。多層級金屬線（MLM）可以通過鑲嵌製程（Damascene process）形成。
儘管未示出，但是根據本發明的又一個實施例，記憶裝置301和302可以包括第一半導體基板和結合至第一半導體基板的第二半導體基板。記憶單元陣列320可以形成在第一半導體基板之上，並且外圍電路單元310可以形成在第二半導體基板之上。第一半導體基板和第二半導體基板中的每一個可以包括導電接合焊盤，並且第一半導體基板和第二半導體基板可以通過導電接合焊盤彼此接合。因此，記憶單元陣列320和外圍電路單元310可以電連接。
圖11A和圖11B示出了根據本發明的另一個實施例的單個記憶單元。圖11A和圖11B的單個記憶單元可以類似於圖6A至圖6H。
參見圖11A和圖11B，單個記憶單元MC100和MC101可以包括：位元線101、板線102、包括字元線103的電晶體TR、以及電容器104。電晶體TR還可以包括主動區105’，並且字元線103可以具有環閘結構，該環閘結構圍繞主動區105’的一部分。閘極介電質層GD可以形成在字元線103與主動區105’之間。
主動區105’可以包括第一主動圓柱體105A’和第二主動圓柱體105B’。儘管未示出，但是主動區105’還可以包括多個通道部，所述通道部可以包括圖2A至圖3B的通道部CH1、CH2、CH11、CH21中的至少一個。第一主動圓柱體105A’可以耦接至第一摻雜區105S，而第二主動圓柱體105B’可以耦接至第二摻雜區105D。
第一主動圓柱體105A’和第二主動圓柱體105B’可以彼此不對稱。參見圖11A，第一主動圓柱體105A’的橫向長度可以小於第二主動圓柱體105B’的橫向長度。參見圖11B，第一主動圓柱體105A’的橫向長度可以大於第二主動圓柱體105B’的橫向長度。
如上所述，可以將主動區105’應用於圖1至圖4B所示的主動區ACT，該主動區105’包括非對稱的第一主動圓柱體105A’和第二主動圓柱體105B’。
圖12A是示出根據本發明的另一個實施例的電容器的立體圖。圖12A的電容器可以類似於圖6A至圖6H的那些電容器。
參見圖12A，電容器104’可以包括儲存節點SN’和極板節點PN’。極板節點PN’可以耦接至板線102。
圖12B是電容器104’的極板節點PN’的詳細視圖。極板節點PN’可以包括內部節點N2’和外部節點N21’、N22’、N23’和N24’。
外部節點N21’、N22’、N23’和N24’可以包括第一外部節點N21’、第二外部節點N22’、第三外部節點N23’和第四外部節點N24’。第一外部節點N21’和第二外部節點N22’可以位於儲存節點SN’的上側和下側，第三外部節點N23’和第四外部節點N24’可以位於儲存節點SN’的兩側。第三外部節點N23’和第四外部節點N24’可以位於儲存節點SN’的側面。
第一外部節點N21’和第二外部節點N22’的橫向長度可以相同。第三外部節點N23’和第四外部節點N24’的橫向長度可以相同。第一外部節點N21’和第二外部節點N22’的橫向長度可以小於第三外部節點N23’和第四外部節點N24’的橫向長度。
由於第三外部節點N23’和第四外部節點N24’的橫向長度較大，因此儲存節點SN’可以更穩定地被支撐。
根據上述本發明的實施例，可以對3D DRAM中的源極區/汲極區執行重疊控制。由於其不受刻蝕輪廓根據電晶體的尺寸（例如，通道尺寸和字元線尺寸）的變化的影響，因此可以實現具有優異的量產性的3D DRAM。
根據本發明的實施例，3D記憶裝置包括以三維堆疊在基板上的電晶體和電容器。結果，可以提高記憶裝置的整合密度。
儘管已經針對特定實施例描述了本發明，但是對於本領域技術人員而言顯而易見的是，在不脫離如所附請求項所限定的本發明的精神和範圍的情況下，可以進行各種改變和修改。
100:半導體裝置 101:位元線 102:板線 103:字元線 103S:包圍部 103B1:第一埋入部 103B2:第二埋入部 104、104’:電容器 105、105’:主動區 105A、105A’:第一主動圓柱體 105B、105B’:第二主動圓柱體 105C1:通道部 105C2:通道部 105D:汲極區 105S:源極區 200:記憶裝置 210:記憶單元陣列 301:記憶裝置 302:記憶裝置 310:外圍電路單元 312:半導體基板 313:感測放大器 320:記憶單元陣列 AC1:第一主動圓柱體 AC2:第二主動圓柱體 ACT:主動區 BC1:第一埋入式通道 BC2:第二埋入式通道 BL:位元線 CAP:電容器 CH1:通道部/第一通道部 CH11:第一通道部 CH2:通道部/第二通道部 CH21:第二通道部 CHB11:通道主體 CHB21:通道主體 CHE11:第一邊緣 CHE12:第二邊緣 CHE21:第一邊緣 CHE22:第二邊緣 CT1:接觸表面 CT2:接觸表面 DE:介電質 層 DR:第二摻雜區 GAA:閘電極 GB1:第一埋入部 GB2:第二埋入部 GD:閘極介電質 層 GS:包圍部 LA:橫向配置 LC:橫向通道 LS:基板結構 MC、MC1-MC6:記憶單元 MC100、MC101:單個記憶單元 MCA:記憶單元陣列 N2、N2’:內部節點 N21、N21’:外部節點 N22、N22’:外部節點 N23、N23’:外部節點 N24、N24’:外部節點 PC:外圍電路單元 PL:板線 PN、PN’:極板節點 R1:第一凹陷部 R2:第二凹陷部 SN、SN’:儲存節點 SR:第一摻雜區 SW1:第一側壁 SW11;第一側壁 SW12:第二側壁 SW13:第三側壁 SW2:第二側壁 SW3:第三側壁 TR:電晶體 VA:垂直定向 WL:字元線
[圖1]是示出根據本發明的一個實施例的電晶體TR的立體圖。
[圖2A]是主動區的詳細視圖。
[圖2B]是源極區的詳細視圖。
[圖2C]是汲極區的詳細視圖。
[圖2D]是示出第一通道部、源極區和汲極區的截面圖。
[圖2E]是示出第二通道部、源極區和汲極區的截面圖。
[圖3A]和[圖3B]是示出根據本發明的另一個實施例的主動區的截面圖。
[圖4A]是示出圖1中所示的閘電極GAA的立體圖。
[圖4B]是沿著圖4A所示的第二方向D2截取的截面圖。
[圖4C]是示出閘電極GAA的包圍部、第一通道部和第二通道部的立體圖。
[圖4D]是示出閘電極GAA、第一主動圓柱體和第二主動圓柱體的截面圖。
[圖5]示意性地示出了根據本發明的一個實施例的記憶裝置。
[圖6A]是示意性地示出了圖5中所示的單個記憶單元MC的立體圖。
[圖6B]是詳細示出圖6A中所示的單個記憶單元MC的立體圖。
[圖6C]是沿著圖6B所示的線A-A’截取的截面圖。
[圖6D]是沿著圖6C所示的線B-B’截取的截面圖。
[圖6E]是沿著圖6C所示的線C-C’截取的截面圖。
[圖6F]是沿著圖6C所示的線D-D’截取的截面圖。
[圖6G]是沿著圖6C所示的線E-E’截取的截面圖。
[圖6H]是詳細示出電容器的立體圖。
[圖7A]和[圖7B]示出了根據本發明的一個實施例的記憶單元陣列MCA。
[圖8]示出了共用位元線的鏡像型記憶單元陣列。
[圖9]是示出共用板線的鏡像型記憶單元陣列的立體圖。
[圖10A]和[圖10B]是示出根據本發明的其它實施例的記憶裝置的立體圖。
[圖11A]和[圖11B]示出了根據本發明的另一個實施例的單個記憶單元。
[圖12A]是示出根據本發明的另一個實施例的電容器的立體圖。
[圖12B]是圖12A的電容器的極板節點的詳細視圖。
100:半導體裝置
101:位元線
102:板線
103:字元線
103S:包圍部
103B1:第一埋入部
103B2:第二埋入部
104:電容器
105:主動區
105A:第一主動圓柱體
105B:第二主動圓柱體
105C1:通道部
105C2:通道部
105D:汲極區
105S:源極區
MC:記憶單元
TR:電晶體

Claims (30)

  1. 一種記憶單元，其包括：  位元線和板線，所述位元線和所述板線彼此間隔開並且沿第一方向垂直定向； 電晶體，所述電晶體設置有主動區，所述主動區沿第二方向橫向定向以與所述位元線交叉，並且包括第一主動圓柱體、第二主動圓柱體以及至少一個通道部，所述至少一個通道部橫向定向在所述第一主動圓柱體與所述第二主動圓柱體之間； 字元線，所述字元線在圍繞所述主動區的至少一個通道部的同時沿第三方向延伸；以及 電容器，所述電容器沿所述第二方向橫向定向在所述主動區與所述板線之間。
  2. 根據請求項1所述的記憶單元，其中，所述第一主動圓柱體、所述第二主動圓柱體和所述至少一個通道部沿所述第二方向以橫向配置定位。
  3. 根據請求項1所述的記憶單元，其中，所述字元線包括： 包圍閘電極，所述包圍閘電極圍繞所述至少一個通道部； 第一埋入式閘電極，所述第一埋入式閘電極從所述包圍閘電極的一側延伸並且埋入於所述第一主動圓柱體中；以及 第二埋入式閘電極，所述第二埋入式閘電極從所述包圍閘電極的另一側延伸並且埋入於所述第二主動圓柱體中。
  4. 根據請求項3所述的記憶單元，其中，所述主動區包括埋入式通道，所述埋入式通道由所述第一埋入式閘電極和所述第二埋入式閘電極限定。
  5. 根據請求項1所述的記憶單元，還包括： 垂直源極區，所述垂直源極區在所述電容器與所述第一主動圓柱體之間；以及 垂直汲極區，所述垂直汲極區在所述第二主動圓柱體與所述位元線之間。
  6. 根據請求項1所述的記憶單元，還包括： 閘極介電質層，所述閘極介電質層形成在所述字元線與所述主動區之間。
  7. 根據請求項1所述的記憶單元，其中，所述電容器包括： 圓柱形的儲存節點，所述儲存節點耦接至所述主動區的所述第一主動圓柱體； 極板節點，所述極板節點耦接至所述板線；以及 介電質介電材料，所述介電質介電材料在所述儲存節點與所述極板節點之間， 其中，所述儲存節點、所述介電質介電材料和所述極板節點沿所述第二方向以橫向配置方式定位。
  8. 根據請求項7所述的記憶單元，其中，所述極板節點包括： 內部節點，所述內部節點從所述板線橫向定向並且延伸入所述儲存節點中；以及 多個外部節點，所述外部節點從所述板線橫向定向並且圍繞所述儲存節點。
  9. 根據請求項8所述的記憶單元，其中，所述外部節點包括： 第一外部節點和第二外部節點，所述第一外部節點和所述第二外部節點沿所述第一方向定位於所述儲存節點之上；以及 第三外部節點和第四外部節點，所述第三外部節點和所述第四外部節點沿所述第三方向定位於所述儲存節點之上， 其中，所述第一外部節點和所述第二外部節點的橫向長度比所述第三外部節點和所述第四外部節點的橫向長度短。
  10. 根據請求項9所述的記憶單元，其中， 所述第一外部節點的橫向長度與所述第二外部節點的橫向長度相同，並且 所述第三外部節點的橫向長度與所述第四外部節點的橫向長度相同。
  11. 根據請求項1所述的記憶單元，其中，所述第一主動圓柱體和所述第二主動圓柱體定位於相同的水平處，並且具有圓柱形狀，所述圓柱形狀沿所述第二方向橫向定向為彼此相對。
  12. 根據請求項1所述的記憶單元，其中，所述第一主動圓柱體沿所述第二方向的橫向長度不同於所述第二主動圓柱體沿所述第二方向的橫向長度。
  13. 根據請求項1所述的記憶單元，其中，所述至少一個通道部包括： 邊緣，所述邊緣接觸所述第一主動圓柱體和所述第二主動圓柱體，以及 通道主體，所述通道主體在所述邊緣之間， 其中，所述通道主體與所述邊緣之間的接觸表面小於所述第一主動圓柱體和所述第二主動圓柱體與所述邊緣之間的接觸表面。
  14. 根據請求項13所述的記憶單元，其中，所述至少一個通道部的厚度從所述邊緣朝向所述通道主體逐漸減小。
  15. 根據請求項1所述的記憶單元， 其中，所述第一主動圓柱體包括橫向定向的第一凹陷部，並且所述第二主動圓柱體包括橫向定向的第二凹陷部，以及 其中，所述橫向定向的第一凹陷部和所述橫向定向的第二凹陷部在所述第二方向上彼此相對。
  16. 根據請求項15所述的記憶單元，其中，所述第一主動圓柱體定位於所述電容器與所述橫向定向的第一凹陷部之間，並且包括耦接至所述電容器的第一垂直側壁。
  17. 根據請求項15所述的記憶單元，其中，所述第二主動圓柱體定位於所述位元線與所述橫向定向的第二凹陷部之間，並且包括耦接至所述位元線的第二垂直側壁。
  18. 根據請求項1所述的記憶單元，還包括： 垂直源極區，所述垂直源極區在所述電容器與所述第一主動圓柱體之間；以及 垂直汲極區，所述垂直汲極區在所述第二主動圓柱體與所述位元線之間。
  19. 一種記憶裝置，其包括： 記憶單元陣列，所述記憶單元陣列包括沿一個方向垂直配置的多個記憶單元， 其中，所述記憶單元中的每一個包括： 位元線和板線，所述位元線和所述板線彼此間隔開並且沿第一方向垂直定向； 電晶體，所述電晶體設置有主動區，所述主動區沿第二方向橫向定向為與所述位元線交叉，並且包括第一主動圓柱體、第二主動圓柱體以及至少一個通道部，所述至少一個通道部橫向定向在所述第一主動圓柱體與所述第二主動圓柱體之間； 字元線，所述字元線在圍繞所述主動區的至少一個通道部的同時沿第三方向延伸；以及 電容器，所述電容器沿所述第二方向橫向定向在所述主動區與所述板線之間。
  20. 根據請求項19所述的記憶裝置，其中，所述字元線包括： 包圍閘電極，所述包圍閘電極圍繞至少一個通道部；以及 第一埋入式閘電極，所述第一埋入式閘電極從所述包圍閘電極的一側延伸並且埋入於所述第一主動圓柱體中；以及 第二埋入式閘電極，所述第二埋入式閘電極從所述包圍閘電極的另一側延伸並且埋入於所述第二主動圓柱體中。
  21. 根據請求項19所述的記憶裝置，還包括： 外圍電路單元，所述外圍電路單元包括至少一個控制電路，所述至少一個控制電路設置在所述記憶單元陣列之下，並且控制所述記憶單元。
  22. 根據請求項19所述的記憶裝置，還包括： 外圍電路單元，所述外圍電路單元包括至少一個控制電路，所述至少一個控制電路定位於所述記憶單元陣列之上，並且控制所述記憶單元。
  23. 一種半導體裝置，其包括： 主動區，所述主動區包括第一主動圓柱體、第二主動圓柱體以及至少一個通道部，所述至少一個通道部橫向定向在所述第一主動圓柱體與所述第二主動圓柱體之間； 包圍閘電極，所述包圍閘電極圍繞所述至少一個通道部； 第一埋入式閘電極，所述第一埋入式閘電極從所述包圍閘電極的一側延伸並且埋入於所述第一主動圓柱體中；以及 第二埋入式閘電極，所述第二埋入式閘電極從所述包圍閘電極的另一側延伸並且埋入式在所述第二主動圓柱體中。
  24. 根據請求項23所述的半導體裝置，其中，所述至少一個通道部包括一對平行且間隔開的通道部。
  25. 根據請求項23所述的半導體裝置，其中，所述至少一個通道部包括： 第一通道部；以及 第二通道部，所述第二通道部與所述第一通道部間隔開。
  26. 根據請求項23所述的半導體裝置，其中，所述至少一個通道部包括半導體材料。
  27. 根據請求項23所述的半導體裝置，其中，所述包圍閘電極、所述第一埋入式閘電極和所述第二埋入式閘電極包括相同的材料。
  28. 根據請求項23所述的半導體裝置，其中，所述包圍閘電極、所述第一埋入式閘電極和所述第二埋入式閘電極包括含金屬的材料。
  29. 根據請求項23所述的半導體裝置，還包括： 第一摻雜區，所述第一摻雜區耦接至所述第一主動圓柱體；以及 第二摻雜區，所述第二摻雜區耦接至所述第二主動圓柱體。
  30. 根據請求項23所述的半導體裝置，還包括： 橫向通道，所述橫向通道藉由所述包圍閘電極而被限定在所述至少一個通道部中；以及 埋入式通道，所述埋入式通道藉由所述第一埋入式閘電極和所述第二埋入式閘電極而被限定在所述第一主動圓柱體和所述第二主動圓柱體中。
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