TWI835951B - 直立式記憶體裝置 - Google Patents

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TWI835951B
TWI835951B TW108146619A TW108146619A TWI835951B TW I835951 B TWI835951 B TW I835951B TW 108146619 A TW108146619 A TW 108146619A TW 108146619 A TW108146619 A TW 108146619A TW I835951 B TWI835951 B TW I835951B
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金承煥
鄭璲鈺
車宣龍
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南韓商愛思開海力士有限公司
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Abstract

一種記憶體裝置，包括：基板；相對於基板垂直定向的位元線；相對於基板垂直定向的板線；以及記憶單元，被提供有按照橫向佈置置於位元線與板線之間的電晶體和電容器，其中該電晶體包括：主動層，其在位元線和電容器之間橫向定向為平行於基板；以及線形下字線和線形上字線，其與它們之間的主動層垂直地堆疊以及定向為與主動層相交。

Description

直立式記憶體裝置
本發明的各種實施例總體上涉及一種半導體裝置，更具體地，涉及一種記憶體裝置。
相關申請的交叉引用
本申請案主張2019年2月28日向韓國知識產權局提交的申請號為10-2019-0024083的韓國申請的優先權，其通過引用整體合併於此。
近來，記憶單元的尺寸持續減小以增多記憶體裝置的淨晶粒。
隨著記憶單元尺寸的小型化，在增大電容的同時寄生電容必須減小。然而，由於記憶單元的結構限制，難以增多淨晶粒。
本發明的實施例針對高度整合的垂直記憶單元陣列，以及包括該高度整合的垂直記憶單元陣列的記憶體裝置。
該記憶體裝置可以表現出增大的記憶單元密度。該記憶體裝置可以表現出減小的寄生電容。
根據本發明的實施例，一種記憶體裝置包括：基板；相對於基板垂直定向的位元線；相對於基板垂直定向的板線；以及記憶單元，其提供有按照橫向佈置置於位元線與板線之間的電晶體和電容器，其中，該電晶體包括：主動 層，在位元線和電容器之間橫向定向為與基板平行；線形下字線和線形上字線，在主動層之間垂直地堆疊以及定向為與主動層相交。
在根據本發明的另一實施例，一種記憶體裝置包括：基板；相對於基板垂直定向的位元線；相對於基板垂直定向的板線；在位元線和板線之間沿垂直於基板的方向堆疊的多個記憶單元，其中記憶單元中的每個包括：電晶體，提供有在位元線和板線之間橫向定向為與基板平行的主動層，以及提供有線形字線對，線形字線對與它們之間的主動層垂直地堆疊並且延伸而與主動層相交；電容器，被提供有在電晶體和板線之間的橫向定向為與基板平行的筒形第一節點、第二節點以及在筒形第一節點和第二節點之間的介電質材料。
100:記憶體裝置
100A:第一鏡狀結構
100B:第二鏡狀結構
110:外圍結構
200:記憶體裝置
200’:記憶體裝置
210:外圍電路部分
211:半導體基板
212:感測放大器
213:多層級金屬線
A1-A1’:方向
A2-A2”:方向
ACT:主動層
BL:位元線
BL1:位元線
BL2:位元線
BL3:位元線
BL4:位元線
CH:通道
CP:平面
CP1:第一平面
CP2:第二平面
CL1:電容器
CL2:電容器
CL3:電容器
CL4:電容器
CL5:電容器
CL6:電容器
CU1:電容器
CU2:電容器
CU3:電容器
CU4:電容器
CU5:電容器
CU6:電容器
D1:第一方向
D2:第二方向
D3:第三方向
G1:上字線
G2:下字線
GD:閘極介電質層
GD1:第一介電質部分
GD2:第二介電質部分
ILD:介電質材料
LA:橫向佈置
LC:橫向筒體
LP:柱形的第一節點/橫向柱體
MCL1:記憶單元
MCL2:記憶單元
MCL3:記憶單元
MCL4:記憶單元
MCL5:記憶單元
MCL6:記憶單元
MCU1:記憶單元
MCU2:記憶單元
MCU3:記憶單元
MCU4:記憶單元
MCU5:記憶單元
MCU6:記憶單元
MCA:記憶單元陣列疊體
MCAL:記憶單元陣列/下記憶單元陣列
MCAL1:下記憶單元陣列
MCAL2:下記憶單元陣列
MCAU:記憶單元陣列/上記憶單元陣列
MCAU1:上記憶單元陣列
MCAU2:上記憶單元陣列
N1:第一節點
N2:第二節點
N3:介電質材料
N21:外部第二節點
N22:外部第二節點
N23:外部第二節點
N24:外部第二節點
PL1:板線
PL2:板線
SA_T:電晶體
T1:第一源極/汲極區
T2:第二源極/汲極區
TL1:電晶體
TL2:電晶體
TL3:電晶體
TL4:電晶體
TL5:電晶體
TL6:電晶體
TU1:電晶體
TU2:電晶體
TU3:電晶體
TU4:電晶體
TU5:電晶體
TU6:電晶體
WL1:字線
WLL1:字線
WLL2:字線
WLL3:字線
WLL5:字線
WLU1:字線
WLU2:字線
WLU3:字線
WLU5:字線
圖1示出了根據本發明實施例的記憶體裝置的等效電路圖。
圖2示出了共享圖1的板線的鏡狀結構的立體圖。
圖3示出了圖2所示的鏡狀結構的等效電路圖。
圖4示出了共享圖1所示的位元線的鏡狀結構的立體圖。
圖5示出了圖1所示的記憶體裝置的截面圖。
圖6示出了圖1所示的記憶體裝置的平面圖。
圖7示出了記憶單元的細節的立體圖。
圖8是沿圖7的A1-A1'方向截取的截面圖。
圖9是沿圖7的A2-A2'方向截取的平面圖。
圖10是電容器的詳細立體圖。
圖11A至圖11C示出了根據本發明的另一實施例的具有三維結構的電容器的第一節點的視圖。
圖12A與圖12B示出了根據本發明的另一實施例的記憶體裝置的 視圖。
下面將參考附圖更詳細地描述本發明的各種實施例。然而，本發明可以以不同的形式實施，並且不應被解釋為限於這裡闡述的實施例。而是，提供這些實施例以使得本揭示內容將是透徹和完整的，並將向本領域技術人員充分傳達本發明的範圍。貫穿本揭示內容，在本發明的各個附圖和實施例中，相同的元件符號指代相同的部分。
附圖不一定按比例(繪製)，並且在某些情況下，比例可能已被誇大以清楚地示出實施例的特徵。當第一層被稱為在第二層“上”或在基板“上”時，不僅指第一層直接形成在第二層或基板上的情況，而且還指第三層存在於第一層和第二層之間或第三層存在於第一層和基板之間的情況。
根據本發明的以下實施例，可以通過垂直堆疊記憶單元來增大記憶單元的密度以及可以減小寄生電容。
圖1示出了根據本發明實施例的記憶體裝置的等效電路圖。圖2示出了共享圖1的板線的第一鏡狀結構100A的立體圖。圖3示出了圖2所示的鏡狀結構的等效電路圖。圖4示出了共享圖1所示的位元線的第二鏡狀結構100B的立體圖。圖5示出了圖1所示的記憶體裝置的截面圖。圖6示出了圖1所示的記憶體裝置的平面圖。
記憶體裝置100可以包括外圍結構110和記憶單元陣列疊體MCA。記憶單元陣列疊體MCA可以置於外圍結構110之上。記憶單元陣列疊體MCA可以包括多個記憶單元陣列MCAL和MCAU。記憶單元陣列疊體MCA相對於外圍結構110的位置可以根據本發明的各種實現而變化。例如，根據本發明的另一實施例，記憶單元陣列疊體MCA可以置於外圍結構110之下。記憶單元陣列 疊體MCA可以包括DRAM記憶單元陣列。
記憶單元陣列疊體MCA可以包括堆疊在外圍結構110之上的至少兩個記憶單元陣列MCAL和MCAU。至少兩個記憶單元陣列MCAL和MCAU可以垂直堆疊在外圍結構110之上。一般來說，n個記憶單元陣列可以堆疊在記憶單元陣列疊體中，其中n是等於或大於2的整數。根據實施例，至少兩個記憶單元陣列MCAL和MCAU可以形成一對記憶單元陣列，以及記憶單元陣列疊體MCA可包括堆疊在外圍結構110之上的多對記憶單元陣列。多對記憶單元陣列可以垂直地堆疊在外圍結構110之上。在另一個實施例中，多對記憶單元陣列可以橫向(laterally)佈置在外圍結構110之上，每對與具有至少兩個記憶單元陣列MCAL和MCAU的記憶單元陣列對相同。
外圍結構110可以包括適合於半導體製程的材料，包括例如半導體材料。例如，外圍結構110可以包括由半導體材料製成的基板，例如矽基板、單晶矽基板、多晶矽基板、非晶矽基板、矽鍺基板、單晶矽鍺基板、多晶矽鍺基板、碳摻雜矽基板或它們的組合。外圍結構110可以包括單層半導體基板。外圍結構110可以包括多層半導體基板。外圍結構110可以包括其他半導體材料，例如鍺。外圍結構110可以包括III/V族半導體基板，例如，諸如GaAs的化合物半導體基板。外圍結構110可以包括SOI(絕緣體上矽)基板。外圍結構110可以具有半導體基板與介電質材料的堆疊結構。
外圍結構110的表面可以包括基板的表面。例如，外圍結構110的表面可以包括平面CP。記憶單元陣列疊體MCA可以垂直地置於外圍結構110的平面CP之上。記憶單元陣列疊體MCA可以沿垂直於外圍結構110的表面(即平面CP)的第一方向D1形成。第一方向D1可以是垂直於平面CP的方向，第二方向D2和第三方向D3可以是平行於平面CP的方向。第二方向D2和第三方向D3可以彼此相交，以及第一方向D1可以與第二方向D2和第三方向D3相交。兩個記憶單元陣 列MCAL和MCAU可以被分組為一對，以及多對可以在第一方向D1上垂直地堆疊在外圍結構110之上。
外圍結構110的平面CP可以包括第一平面CP1和第二平面CP2。第一平面CP1和第二平面CP2可以在垂直於第一方向D1的第二方向D2上彼此間隔開。第一平面CP1和第二平面CP2可以是相同材料的表面。第一平面CP1和第二平面CP2可以是不同材料的表面。第一平面CP1和第二平面CP2可以是電絕緣的。平面CP可以由介電質材料提供。外圍結構110的頂表面可以提供平面CP。外圍結構110的頂表面可以是基板的頂表面。外圍結構110的頂表面可以是介電質材料或導電材料的頂表面。第一平面CP1和第二平面CP2可以是介電質材料或導電材料的平面。第一平面CP1可以是導電材料的平面，第二平面CP2可以是介電質材料的平面。
外圍結構110可以包括用於控制記憶單元陣列疊體MCA的至少一個外圍電路部分。該至少一個外圍電路部分形成在記憶單元陣列疊體MCA之下。該至少一個外圍電路部分可以包括從感測放大器和子字線驅動器中選擇的至少一個電路。
兩個記憶單元陣列MCAL和MCAU可以佈置在外圍結構110的平面CP之上。為了便於描述，兩個記憶單元陣列MCAL和MCAU可以分別稱為下記憶單元陣列MCAL和上記憶單元陣列MCAU。其中的每一對包括兩個記憶單元陣列MCAL和MCAU的多對記憶單元陣列可以在第三方向D3上橫向地佈置在外圍結構110之上。例如，參見圖2和圖3，下記憶單元陣列MCAL1和MCAL2可以沿著第三方向D3橫向佈置，以及上記憶單元陣列MCAU1和MCAU2可以沿著第三方向D3橫向佈置。
記憶單元陣列疊體MCA可以包括多條字線WLL1、WLL2、WLL3、WLU1、WLU2和WLU3，多條位元線BL1、BL2、BL3和BL4，多個記憶單元MCL1、 MCL2、MCL3、MCL4、MCL5、MCL6、MCU1、MCU2、MCU3、MCU4、MCU5和MCU6，以及多條板線PL1和PL2。字線的數量、位元線的數量、記憶單元的數量和板線的數量不受限制，而可以根據本發明的各種實施方式而變化。
下記憶單元陣列MCAL可以包括多條字線WLL1、WLL2和WLL3，多條位元線BL1、BL2、BL3和BL4，多個記憶單元MCL1、MCL2、MCL3、MCL4、MCL5和MCL6，以及多條板線PL1和PL2。上記憶單元陣列MCAU可以包括多條字線WLU1、WLU2和WLU3，多條位元線BL1、BL2、BL3和BL4，多個記憶單元MCU1、MCU2、MCU3、MCU4、MCU5和MCU6，以及多條板線PL1和PL2。
位元線BL1、BL2、BL3和BL4可以相對於外圍結構110的平面CP沿著第一垂直方向D1延伸。例如，位元線BL1、BL2、BL3和BL4可以相對於基板沿著第一垂直方向D1延伸。位元線BL1、BL2、BL3和BL4可以各自與外圍結構110的平面CP直接接觸。位元線BL1、BL2、BL3和BL4可以各自相對於平面CP垂直定向。位元線BL1、BL2、BL3和BL4可以被稱為垂直定向位元線VBL。位元線BL1、BL2、BL3和BL4可以彼此間隔開的同時彼此平行。位元線BL1、BL2、BL3和BL4可以在第二方向D2和第三方向D3上彼此間隔開的同時橫向地獨立地佈置。位元線BL1和BL2可以沿著第二方向D2獨立地佈置。位元線BL1和BL3可以沿著第三方向D3獨立地佈置。位元線BL2和BL4可以沿著第三方向D3獨立地佈置。
記憶單元MCL1可以耦接到位元線BL1。記憶單元MCU1可以耦接到位元線BL1。記憶單元MCL1和MCU1可以沿著第一方向D1垂直地佈置，以及可以耦接到位元線BL1。下記憶單元陣列MCAL和上記憶單元陣列MCAU可以共享位元線BL1。記憶單元MCL1和MCU1可以相對於平面CP垂直地堆疊在位元線BL1和板線PL1之間。位元線BL3可以沿著第三方向D3橫向遠離位元線BL1放置。位元線BL3可以相對於平面CP垂直定向。記憶單元MCL3和MCU3可以相對於平面CP垂直地堆疊在位元線BL3和板線PL1之間。記憶單元MCL1和MCU1可以各自與板線 PL1和位元線BL1共同耦接。記憶單元MCL3和MCU3可以各自與板線PL1和位元線BL3共同耦接。
現在參見位元線BL2，記憶單元MCL2可以耦接到位元線BL2。記憶單元MCU2可以耦接到位元線BL2。記憶單元MCL2和MCU2可以在第一方向D1上垂直佈置以及可以耦接到位元線BL2。下記憶單元陣列MCAL和上記憶單元陣列MCAU可以共享位元線BL2。位元線BL4可以沿著第三方向D3橫向遠離位元線BL2放置。位元線BL4可以相對於平面CP垂直定向。記憶單元MCL4和MCU4可以相對於平面CP垂直地堆疊在位元線BL4和板線PL1之間。記憶單元MCL2和MCU2可以相對於平面CP垂直地堆疊在位元線BL2和板線PL1之間。記憶單元MCL2和MCU2可以各自與板線PL1和位元線BL2共同耦接。記憶單元MCL4和MCU4可以各自與板線PL1和位元線BL4共同耦接。
記憶單元MCL3可以耦接到位元線BL3。記憶單元MCU3可以耦接到位元線BL3。沿第一方向D1垂直佈置的記憶單元MCL3和MCU3可以耦接到位元線BL3。下記憶單元陣列MCAL和上記憶單元陣列MCAU可以共享位元線BL3。
記憶單元MCL4可以耦接到位元線BL4。記憶單元MCU4可以耦接到位元線BL4。沿第一方向D1垂直佈置的記憶單元MCL4和MCU4可以耦接到位元線BL4。下記憶單元陣列MCAL和上記憶單元陣列MCAU可以共享位元線BL4。
如上所述，下記憶單元陣列MCAL可以包括位元線BL1、BL2、BL3和BL4。上記憶單元陣列MCAU可以包括位元線BL1、BL2、BL3和BL4。下記憶單元陣列MCAL和上記憶單元陣列MCAU可以各自與位元線BL1、BL2、BL3和BL4中的每一個共同耦接。
字線WLL1、WLL2、WLU1、WLU2、WLL3和WLU3可以平行於外圍結構110的表面，以及可以各自在與第一方向D1相交的第三方向D3上延伸。字線WLL1、WLL2、WLU1、WLU2、WLL3和WLU3可以被稱為橫向字線。字線WLL1、WLL2、 WLU1、WLU2、WLL3和WLU3可以沿與位元線BL1、BL2、BL3和BL4相交的方向佈置。字線WLL1、WLL2和WLL3可以置於第一方向D1的第一層級。字線WLL1、WLL2和WLL3可以置於下記憶單元陣列MCAL中。字線WLL1、WLL2和WLL3可以沿著第二方向D2以規則的間隔佈置以及可以各自在第三方向D3上延伸。字線WLU1、WLU2和WLU3可以置於第一方向D1的第二層級。字線WLU1、WLU2和WLU3可以置於上記憶單元陣列MCAU中。字線WLU1、WLU2和WLU3可以沿著第二方向D2以規則的間隔佈置以及可以分別在第三方向D3上延伸。第二層級可以比第一層級更遠離外圍結構110。
現在參見字線WLL1，記憶單元MCL1可以耦接到字線WLL1。記憶單元MCL3可以耦接到字線WLL1。記憶單元MCL1和MCL3可以橫向地佈置而沿著第三方向D3彼此間隔開，以及可以耦接到字線WLL1。要注意的是，提到字線與記憶單元相連意味著記憶單元的閘極與字線耦接。
記憶單元MCL2可以耦接到字線WLL2。記憶單元MCL4可以耦接到字線WLL2。記憶單元MCL2和記憶單元MCL4可以橫向地佈置而沿著第三方向D3彼此間隔開，以及可以耦接到字線WLL2。
記憶單元MCL5可以耦接到字線WLL3。記憶單元MCL6可以耦接到字線WLL3。記憶單元MCL5和MCL6可以橫向地佈置而沿著第三方向D3彼此間隔開，以及可以耦接到字線WLL3。
記憶單元MCU1可以耦接到字線WLU1。記憶單元MCU3可以耦接到字線WLU1。記憶單元MCU1和MCU3可以橫向地佈置而沿著第三方向D3彼此間隔開，以及可以耦接到字線WLU1。
記憶單元MCU2可以耦接到字線WLU2。記憶單元MCU4可以耦接到字線WLU2。記憶單元MCU2和MCU4可以橫向地佈置而沿著第三方向D3彼此間隔開，以及可以耦接到字線WLU2。
記憶單元MCU5可耦接到字線WLU3。記憶單元MCU6可以耦接到字線WLU3。記憶單元MCU5和MCU6可以橫向地佈置而沿著第三方向D3彼此間隔開，以及可以耦接到字線WLU3。
如上所述，下記憶單元陣列MCAL可以包括彼此平行而在第二方向D2上彼此間隔開的字線WLL1、WLL2和WLL3，以及上記憶單元陣列MCAU可以包括彼此平行而在第二方向D2上彼此間隔開的字線WLU1、WLU2和WLU3。
參見圖3，在一個實施例中，第二平面CP2可以設置在左側第一平面CP1與右側第一平面CP1之間。下記憶單元陣列MCAL的字線WLL1與上記憶單元陣列MCAU的字線WLU1可以在第一方向D1上彼此間隔開以及相對於左側第一平面CP1垂直地佈置。下記憶單元陣列MCAL的字線WLL2與上記憶單元陣列MCAU的字線WLU2可以在第一方向D1上彼此間隔開以及相對於第二平面CP2垂直地佈置。下記憶單元陣列MCAL的字線WLL3和上記憶單元陣列MCAU的字線WLU3可以在第一方向D1上彼此間隔開以及相對於右側第一平面CP1垂直地佈置。
下記憶單元陣列MCAL和上記憶單元陣列MCAU可以均共享板線PL1和PL2。(參見圖1)板線PL1和PL2可各自在第一方向D1上相對於外圍結構110的平面CP垂直定向。如圖1所示，板線PL1和PL2可以直接接觸外圍結構110的平面CP。然而，根據所描述的實施例的變形，板線PL1和PL2可以不接觸外圍結構110的平面CP。板線PL1和PL2可以與字線WLL1、WLL2、WLL3、WLU1、WLU2和WLU3相交以及可以平行於位元線BL1、BL2、BL3和BL4。板線PL1和PL2可以被設置為固定電位(例如，地電位)。根據本發明的實施例，板線PL1和PL2可以在第一方向D1上相對於外圍結構110的平面CP垂直定向，以及可以在與第一方向D1相交的方向D3上伸長。板線PL1和PL2可以相對於平面CP垂直定向。例如，板線PL1和PL2可以從基板沿著第一垂直方向D1延伸。板線PL1和PL2可以被稱為垂直 板線VPL。板線PL1和PL2可以是在沿第三方向D3橫向延伸的同時沿第一方向D1垂直定向的線形柱。
位元線BL1、BL2、BL3和BL4以及板線PL1和PL2可以在平面CP之上彼此間隔開。更具體地，板線PL1可以沿著第二方向D2置於位元線BL1和BL2之間。參見圖3，位元線BL1、BL2、BL3和BL4可以耦接到第一平面CP1，以及平板線PL1和PL2可以耦接到第二平面CP2。更具體地，位元線BL1和BL3可以耦接到左側第一平面CP1，位元線BL2和BL4可以耦接到右側第一平面CP1，板線PL1可以耦接到第二平面CP2(其被示出為設置在左側平面CP1與右側平面CP2之間)，以及板線PL2可以耦接到圖3中未示出的另一個第二平面CP2。位元線BL1、BL2、BL3和BL4以及板線PL1和PL2可以被電性絕緣。
記憶單元MCL1、MCL3、MCU1和MCU3中的每一個可以置於由位元線BL1和BL3限定的平面與由板線PL1限定的平面之間。記憶單元MCL2、MCL4、MCU2和MCU4中的每一個可以置於由位元線BL2和BL4限定的平面與由板線PL2限定的平面之間。記憶單元MCL1、MCL2和MCL5可以按照在第二方向D2上的橫向佈置(LA)放置。記憶單元MCU1、MCU2和MCU5可以按照在第二方向D2上的橫向佈置(LA)放置。記憶單元MCL3、MCL4和MCL6可以按照在第二方向D2上的橫向佈置(LA)放置，以及記憶單元MCU3、MCU4和MCU6可以按照在第二方向D2上的橫向佈置(LA)放置。記憶單元MCL1、MCL2、MCL3、MCL4、MCL5、MCL6、MCU1、MCU2、MCU3、MCU4、MCU5和MCU6可以置於外圍結構110上方，沿著第一方向D1以四個層級與平面CP間隔開，每一層級具有沿第三方向D3間隔開的兩列，每一列在第二方向D2上延伸。
記憶單元MCL1可以耦接到板線PL1。在第一方向D1上垂直佈置的記憶單元MCL1和MCU1可以耦接到板線PL1。記憶單元MCL1和MCL2可以在第二方向D2上橫向地佈置的同時彼此間隔開，以及可以耦接到板線PL1。記憶單元MCL1 和MCL3可以在沿著第三方向D3橫向地佈置的同時彼此間隔開，以及可以耦接到板線PL1。
記憶單元MCL1、MCL2、MCL3、MCL4、MCU1、MCU2、MCU3和MCU4可以分別包括電晶體TL1、TL2、TL3、TL4、TU1、TU2、TU3和TU4以及電容器CL1、CL2、CL3、CL4、CU1、CU2、CU3和CU4。電晶體TL1、TL3、TU1和TU3以及它們相應的電容器CL1、CL3、CU1和CU3可以置於由位元線BL1和BL3限定的平面與板線PL1的平面之間。電晶體TL2、TL4、TU2和TU4以及它們相應的電容器CL2、CL4、CU2和CU4可以在第二方向D2上置於由位元線BL2和BL4限定的平面與板線PL2的平面之間。電晶體TL1、TL2、TL3、TL4、TU1、TU2、TU3和TU4中的每一個可以與電容器CL1、CL2、CL3、CL4、CU1、CU2、CU3和CU4中的其相應的電容器按照在第二方向D2上延伸的橫向佈置(LA)放置。電容器CL1、CL2、CL3、CL4、CU1、CU2、CU3和CU4中的每一個可以置於電晶體TL1、TL2、TL3、TL4、TU1、TU2、TU3和TU4中的其相應的電晶體與板線PL1之間。
參見圖1、2和3，描述共享板線的第一鏡狀結構100A。
記憶單元MCL1可以包括電晶體TL1和電容器CL1。電晶體TL1的一端可以耦接到位元線BL1以及電晶體TL1的另一端可以耦接到電容器CL1的一端。電容器CL1的另一端可以耦接到板線PL1。記憶單元MCL2可以包括電晶體TL2和電容器CL2。電晶體TL2的一端可以耦接到位元線BL2以及電晶體TL2的另一端可以耦接到電容器CL2的一端。電容器CL2的另一端可以耦接到板線PL1。如上所述，記憶單元MCL1和MCL2可以相對於板線PL1對稱地設置。
即，記憶單元MCL1和MCL2可以按照共享板線PL1的鏡狀結構佈置，而耦接到不同的位元線BL1和BL2。記憶單元MCL1和MCL2可以在平行於平面CP的第二方向D2上橫向佈置。
類似地，記憶單元MCL3和MCL4可以按照共享板線PL1的鏡狀結構 佈置，而耦接到不同的位元線BL3和BL4。記憶單元MCL3和MCL4可以在平行於平面CP的第二方向D2上橫向佈置。
記憶單元MCU1和MCU2可以按照共享板線PL1的鏡狀結構佈置，而耦接到不同的位元線BL1和BL2。記憶單元MCU1和MCU2可以在平行於平面CP的第二方向D2上橫向佈置。
記憶單元MCU3和MCU4可以按照共享板線PL1的鏡狀結構佈置，而耦接到不同的位元線BL3和BL4。記憶單元MCU3和MCU4可以在平行於平面CP的第二方向D2上橫向佈置。
參見圖1和圖4，描述共享位元線的第二鏡狀結構100B。
記憶單元MCL2可以包括電晶體TL2和電容器CL2。電晶體TL2的一端可以耦接到位元線BL2，以及電晶體TL2的另一端可以耦接到電容器CL2的一端。電容器CL2的另一端可以耦接到板線PL1。記憶單元MCL5可以包括電晶體TL5和電容器CL5。電晶體TL5的一端可以耦接到位元線BL2，以及電晶體TL5的另一端可以耦接到電容器CL5的一端。電容器CL5的另一端可以耦接到板線PL2。如上所述，記憶單元MCL2和MCL5相對於位元線BL2對稱地設置。
即，記憶單元MCL2和MCL5可以按照共享位元線BL2的鏡狀結構佈置，而耦接到不同的板線PL1和PL2。記憶單元MCL2和MCL5可以在平行於平面CP的第二方向D2上橫向佈置。
記憶單元MCL4和MCL6可以按照共享位元線BL4的鏡狀結構佈置，而耦接到不同的板線PL1和PL2。記憶單元MCL4和MCL6可以在平行於平面CP的第二方向D2上橫向佈置。
記憶單元MCU2和MCU5可以按照共享位元線BL2的鏡狀結構佈置，而耦接到不同的板線PL1和PL2。記憶單元MCU2和MCU5可以在平行於平面CP的第二方向D2上橫向佈置。
記憶單元MCU4和MCU6可以按照共享位元線BL4的鏡狀結構佈置，而耦接到不同的板線PL1和PL2。記憶單元MCU4和MCU6可以在平行於平面CP的第二方向D2上橫向佈置。
圖1所示的記憶體裝置100可以包括共享板線的第一鏡狀結構100A和共享位元線的第二鏡狀結構100B二者。
圖5示出了圖1的記憶體裝置100的一部分的截面圖，示出了耦接到位元線BL1和BL2以及板線PL1和PL2的記憶單元。
參見圖1至圖5，記憶體裝置100可以包括置於外圍結構110上方的記憶單元陣列疊體MCA，以及記憶單元陣列疊體MCA可以包括垂直地堆疊的下記憶單元陣列MCAL和上記憶單元陣列MCAU。記憶體裝置100可以包括彼此間隔開以及相對於外圍結構110垂直定向的位元線BL1和BL2以及板線PL1和PL2。
分別包括電晶體TL1和TU1以及電容器CL1和CU1的記憶單元MCL1和MCU1可以形成在位元線BL1和板線PL1之間。此外，分別包括電晶體TL2和TU2以及電容器CL2和CU2的記憶單元MCL2和MCU2可以形成在板線PL1和位元線BL2之間。分別包括電晶體TL5和TU5以及電容器CL5和CU5的記憶單元MCL5和MCU5可以形成在位元線BL2和板線PL2之間。記憶單元MCL1、MCL2和MCL5可以置於相對於第一方向D1的相同的層級，且按照沿第二方向D2彼此間隔開的橫向佈置來放置。記憶單元MCU1、MCU2和MCU5可以置於相對於第一方向D1的相同的層級，且按照沿第二方向D2彼此間隔開的橫向佈置來放置。形成每一個記憶單元的電晶體和電容器可以沿著第二方向D2彼此橫向地佈置。
電晶體TL1、TL2、TL5、TU1、TU2和TU5中的每一個可以包括關於外圍結構110橫向定向的主動層ACT，以及主動層ACT可以包括第一源極/汲極區T1、通道CH和第二源極/汲極區T2。第一源極/汲極區T1、通道CH和第二源極/汲極區T2可以沿著平行於外圍結構110的第二方向D2按照橫向佈置來放置。電晶體 TL1、TL2、TL5、TU1、TU2和TU5可以分別包括字線WLL1，WLL2、WLL5、WLU1、WLU2和WLU5，以及字線WLL1、WLL2、WLL5、WLU1、WLU2和WLU5可以是延伸而與主動層ACT相交的線形。如圖5所示，字線WLL1、WLL2、WLL5、WLU1、WLU2和WLU5可以是雙字線結構，其中字線與在它們之間的主動層ACT垂直地堆疊。字線WLL1、WLL2、WLL5、WLU1、WLU2和WLU5中的每一個可以包括兩個導電層(它們之間具有主動層ACT)。閘極介電質層GD可以形成在字線WLL1、WLL2、WLL5、WLU1、WLU2和WLU5中的每一個與相對應的主動層ACT之間。
電容器CL1、CL2、CL5、CU1、CU2和CU5可以均包括第一節點N1、第二節點N2以及在第一節點N1與第二節點N2之間的介電質材料N3。第一節點N1、介電質材料N3和第二節點N2可以按照平行於外圍結構110的橫向佈置放置。根據圖5的截面圖，每一個第一節點N1可以具有面向對應的板線的方括號形狀。具體地，電容器CL1、CL2、CU1和CU2的每一個第一節點N1可以具有面向板線PL1的方括號形狀(“[”或“]”)，以及電容器CL5和CU5的每一個第一節點N1可以具有面向板線PL2的方括號形狀。換句話說，第一節點N1可以具有一端是敞開的筒形。如圖5所示，第一節點N1中的每一個的方括號形狀的在第二方向D2上延伸的水平部分可以比在第一方向D1上延伸的部分長。介電質材料N3可以保形地形成在每一個第一節點N1的內表面之內，而將每一個第一節點N1之內的中心區域留給第二節點N2來填充。第二節點N2可以從相應的板線PL1或PL2延伸以填充第一節點N1的中心區域的內部。介電質材料N3可以設置在每對第一節點N1和第二節點N2之間。
介電質材料ILD可以形成在垂直堆疊的下記憶單元MCL1、MCL2和MCL5與上記憶單元MCU1、MCU2和MCU5之間。因此，在記憶單元陣列疊體MCA中，介電質材料ILD可以置於下記憶單元陣列MCAL與上記憶單元陣列MCAU之間。當多個記憶單元陣列被堆疊時，下記憶單元陣列MCAL、介電質材料ILD和 上記憶單元陣列MCAU可以垂直地交替堆疊。
圖6示出了記憶單元陣列疊體MCA的下記憶單元陣列MCAL的平面圖。
參見圖1至圖6，下記憶單元陣列MCAL可以包括位元線BL1、BL2、BL3和BL4以及板線PL1和PL2。位元線BL1、BL2、BL3和BL4以及板線PL1和PL2可以各自地相對於外圍結構110垂直定向。位元線BL1、BL2、BL3和BL4以及板線PL1和PL2可以彼此間隔開。
可以形成包括電晶體TL1和電容器CL1的記憶單元MCL1，電晶體TL1和電容器CL1按照橫向佈置(LA)置於位元線BL1和板線PL1之間。可以形成包括電晶體TL3和電容器CL3的記憶單元MCL3，電晶體TL3和電容器CL3按照橫向佈置(LA)置於位元線BL3和板線PL1之間。可以形成包括電晶體TL2和電容器CL2的記憶單元MCL2，電晶體TL2和電容器CL2按照橫向佈置(LA)置於位元線BL2和板線PL1之間。可以形成包括電晶體TL4和電容器CL4的記憶單元MCL4，電晶體TL4和電容器CL4按照橫向佈置(LA)置於位元線BL4和板線PL1之間。
可以形成包括電晶體TL5和電容器CL5的記憶單元MCL5，電晶體TL5和電容器CL5按照橫向佈置(LA)置於位元線BL2和板線PL2之間。可以形成包括電晶體TL6和電容器CL6的記憶單元MCL6，電晶體TL6和電容器CL6按照橫向佈置(LA)置於位元線BL4和板線PL2之間。
電晶體TL1、TL2、TL3、TL4、TL5和TL6中的每一個可以包括相對於外圍結構110橫向定向的主動層ACT，以及主動層ACT可以包括第一源極/汲極區T1、通道CH和第二源極/汲極區T2。第一源極/汲極區T1、通道CH和第二源極/汲極區T2可以按照平行於外圍結構110的橫向佈置LA放置。電晶體TL1、TL3可以包括字線WLL1，電晶體TL2、TL4可以包括字線WLL2，以及電晶體TL5和TL6可包括字線WLL3。字線WLL1、WLL2和WLL3可以各自具有在第三方向D3上延伸的線形。 字線WLL1、WLL2和WLL3可以各自具有在第三方向D3上延伸以與相應的電晶體的通道CH的主動區ACT交疊的線形。具體地，字線WLL1可以與電晶體TL1和TL3的通道CH的主動區ACT交疊，字線WLL2可以與電晶體TL2和TL4的通道CH的主動區ACT交疊，以及WLL3可以與電晶體TL5和TL6的通道CH的主動區ACT交疊。字線WLL1、WLL2和WLL3可以具有雙字線結構，其中字線WLL1、WLL2和WLL3與在它們之間相應的主動層ACT垂直堆疊。電晶體TL1和TL3可以各自與字線WLL1共同耦接，電晶體TL2和TL4可以各自與字線WLL2共同耦接，以及電晶體TL5和TL6可以各自與字線WLL3共同耦接。
電容器CL1、CL2、CL3、CL4、CL5和CL6中的每一個可以包括第一節點N1、第二節點N2以及在第一節點N1和第二節點N2之間的介電質材料N3。根據圖6的視圖，每一個第一節點N1可以具有面向相應板線的方括號形狀。具體地，電容器CL1、CL2、CL3和CL4的每一個第一節點N1可以具有面向板線PL1的方括號形狀(“[”或“]”)，以及電容器CL5和CL6的每一個第一節點N1可以具有面向板線PL2的方括號形狀。如圖6所示，每一個第一節點N1的方括號形狀的在第二方向D2上延伸的水平部分可以比在第三方向D3上延伸的部分長。介電質材料N3可以保形地形成在每一個第一節點N1的內表面之內，將每一個第一節點N1之內的中心區域留給第二節點N2來填充。第二節點N2可以從相應的板線PL1或PL2延伸以填充第一節點N1的中心區域的內部。介電質材料N3可以設置在每對第一節點N1和第二節點N2之間。
圖7示出了記憶單元的細節的立體圖。圖8是沿圖7的A1-A1'方向截取的截面圖。圖9是沿圖7的A2-A2’方向截取的平面圖。圖10是電容器的詳細立體圖。圖7至圖10示出了記憶單元MCL1。
參見圖7至圖10，記憶單元MCL1可以在位元線BL1和板線PL1之間按照在與外圍結構110的平面CP平行的第二方向D2上的橫向佈置(LA)放置。
記憶單元MCL1可以包括電晶體TL1和電容器CL1。電晶體TL1和電容器CL1可以按照在與外圍結構110的平面CP平行的第二方向D2上延伸的橫向佈置(LA)放置。
電晶體TL1可以包括主動層ACT、閘極介電質層GD和字線WLL1。字線WLL1可以包括上字線G1和下字線G2。即，字線WLL1可以具有雙字線結構，其中上字線G1和下字線G2與它們之間的主動層ACT堆疊。
主動層ACT可以包括耦接到位元線BL1的第一源極/汲極區T1、耦接到電容器CL1的第二源極/汲極區T2以及置於第一源極/汲極區T1和第二源極/汲極區T2之間的通道CH。主動層ACT可以在位元線BL1和電容器CL1之間沿第二方向D2橫向定向。主動層ACT可以具有細長平板的形狀。第一源極/汲極區T1、通道CH和第二源極/汲極區T2可以按照在與平面CP平行的第二方向D2上定向的橫向佈置LA來放置。第一源極/汲極區T1、第二源極/汲極區T2和通道CH可以形成在主動層ACT中。主動層ACT可以形成為包括任何合適的半導體材料。例如，主動層ACT可以包括摻雜的多晶矽、未摻雜的多晶矽或者非晶矽。第一源極/汲極區T1和第二源極/汲極區T2可以用N型雜質或P型雜質來摻雜。第一源極/汲極區T1和第二源極/汲極區T2可以用相同導電類型的雜質來摻雜。第一源極/汲極區T1和第二源極/汲極區T2可包括從包括砷(As)、磷(P)、硼(B)、銦(In)及它們的組合的組中選擇的至少一種雜質。在本發明的一些實施例中，通道CH可以用導電的雜質來摻雜。參見圖9，通道CH沿第三方向D3的寬度可以大於第一源極/汲極區T1和第二源極/汲極區T2的寬度。
上字線G1和下字線G2可以形成單對。上字線G1和下字線G2可以在第一方向D1上垂直堆疊而彼此間隔開，通道CH插入其間，以及可以沿著第三方向D3定向。上字線G1和下字線G2可以平行於平面CP，以及平行於第二方向D2而沿著第三方向D3延伸。上字線G1和下字線G2可以具有沿著第三方向D3延伸的 線形。上字線G1和下字線G2的對可以形成垂直堆疊的雙閘極極。上字線G1和下字線G2可以包括矽基材料、金屬基材料或它們的組合。上字線G1和下字線G2可以包括多晶矽、氮化鈦、鎢、鋁、銅、矽化鎢、矽化鈦、矽化鎳、矽化鈷或它們的組合。
上字線G1和下字線G2可以被設置為相同的電位，以及上字線G1的一端和下字線G2的一端可以在具有多個記憶單元的區塊(mat)單元或塊(block)單元的陣列的一端彼此電連接。在一個實施例中，記憶單元MCL1的上字線G1和下字線G2可以連接到不同的節點。上字線G1可以連接到用於施加第一電壓的節點，下字線G2可以連接到施加第二電壓的另一個節點。第一電壓和第二電壓彼此不同。例如，可以向上字線G1施加字線驅動電壓，可以向下字線G2施加地電壓。上字線G1和下字線G2可以在第二方向D2上具有相同的寬度，以及在第三方向D3上具有相同的長度。上字線G1和下字線G2可以具有相同的厚度(在第一方向D1上的尺寸)。上字線G1、下字線G2和主動層ACT可以具有相同的厚度或不同的厚度。上字線G1的兩個側邊緣與下字線G2的兩個側邊緣可以彼此對準。根據本發明的另一實施例，上字線G1的兩個側邊緣與下字線G2的兩個側邊緣彼此可以不對準。上字線G1和下字線G2可以在第一方向D1上與主動層ACT的通道CH交疊。上字線G1和下字線G2可以部分覆蓋主動層ACT的上部分和下部分。上字線G1和下字線G2可以由與主動層ACT的材料不同的材料形成。上字線G1和下字線G2可以成對。因為形成了包括上字線G1和下字線G2的字線對，所以字線電阻可以降低。另外，由於形成了上字線G1和下字線G2的對，所以垂直地彼此相鄰的記憶單元之間的干擾可以被防止。例如，記憶單元MCU1的下字線G2可以被提供在記憶單元MCL1的上字線G1與記憶單元MCU1的上字線G1之間。下字線G2可以用於抑制/防止相鄰的上字線G1彼此電性耦接。
閘極介電質層GD可以各自地形成在主動層ACT的上表面和下表 面上。閘極介電質層GD可以包括第一介電質部分GD1和第二介電質部分GD2。第一介電質部分GD1可以形成在上字線G1和通道CH之間，以及第二介電質部分GD2可以形成在下字線G2和通道CH之間。第一介電質部分GD1可以與第二介電質部分GD2不連續。第一介電質部分GD1和第二介電質部分GD2可以具有相同的厚度以及可以由相同的材料形成。閘極介電質層GD可以包括氧化矽、氮化矽或它們的組合。可以通過主動層ACT的熱氧化來形成閘極介電質層GD。根據本發明的另一實施例，閘極介電質GD可以包括高介電質材料，以及高介電質材料可以包括氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化鉭(Ta2O5)、氧化鈮(Nb2O5)或鍶鈦氧化物(SrTiO3)。根據本發明的另一實施例，閘極介電質層GD可以包括氧化矽和高介電質材料的疊體，氧化矽可以與通道CH直接接觸，以及高介電質材料可以與上字線G1和下字線G2直接接觸。
電容器CL1可以包括耦接至電晶體TL1的第一節點N1、耦接至板線PL1的第二節點N2以及設置在第一節點N1與第二節點N2之間的介電質材料N3。介電質材料N3可以在第一節點N1和第二節點N2之間形成連續層。第一節點N1、介電質材料N3和第二節點N2可以按照平行於平面CP的橫向佈置放置。
電容器CL1的第一節點N1可以具有三維結構。三維結構的第一節點N1可以是平行於平面CP的橫向三維結構。作為三維結構的示例，電容器CL1的第一節點N1可以具有筒形(cylindrical shape)、柱形(pillar shape)或柱-筒(pylinder)形(即，筒形和柱形的合併形式)。第一節點N1可以包括多晶矽、金屬、貴金屬、金屬氮化物、導電金屬氧化物、導電貴金屬氧化物、金屬碳化物、金屬矽化物或它們的組合。例如，第一節點N1可以包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、釕(Ru)、氧化釕(RuO2)、銥(Ir)、氧化銥(IrO2)、鉑(Pt)、鉬(Mo)、氧化鉬(MoO)、氮化鈦與鎢的疊 體(TiN/W)或氮化鎢與鎢的疊體(WN/W)。
電容器CL1的第二節點N2可以具有從板線PL1平行於平面CP而沿第二方向D2延伸的分支形狀。介電質材料N3可以具有圍繞具有分支形式的第二節點N2的形狀，以及第一節點N1可以具有圍繞第二節點N2的形狀，介電質材料N3插入其間。例如，具有筒形狀的第一節點N1可以電連接到電晶體TL1的第二源極/汲極區T2，以及第二節點N2可以置於第一節點N1的筒形內部，以及第二節點N2可以電連接到板線PL1。
參見圖10，電容器CL1的第二節點N2還可以包括耦接到板線PL1的外部第二節點N21、N22、N23和N24。外部第二節點N21、N22、N23和N24可以置於第一節點N1的外部，介電質材料N3插入其間。第二節點N2可以縮寫為“內部第二節點”，以及內部第二節點N2可以置於第一節點N1的筒形狀內部。
外部第二節點N21、N22、N23和N24可以被放置成圍繞第一節點N1的筒形狀的外壁。外部第二節點N21、N22、N23和N24可以彼此連續一體。
電容器CL1可以包括金屬-絕緣體-金屬(MIM)電容器。第一節點N1和第二節點N2、N21、N22、N23和N24可以包括金屬基材料，以及介電質材料N3可以包括氧化矽、氮化矽或它們的組合。介電質材料N3可以包括具有高介電(高k)材料，其具有比氧化矽(SiO2)的約為3.9的介電常數更高的介電常數。介電質材料N3可以包括介電常數約為4或更高的高介電質材料。高介電質材料可以具有大約為20或更大的介電常數。高介電質材料可以包括氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化鉭(Ta2O5)、氧化鈮(Nb2O5)或鍶氧化鈦(SrTiO3)。根據本發明的另一個實施例，介電質材料N3可以是包括兩層或更多層上述高介電質材料的複合層。
第一節點N1和第二節點N2、N21、N22、N23和N24可以包括金屬、貴金屬、金屬氮化物、導電金屬氧化物、導電貴金屬氧化物、金屬碳化物、 金屬矽化物或它們的組合。例如，第一節點N1和第二節點N2、N21、N22、N23和N24可以包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、鎢氮化物(WN)、釕(Ru)、氧化釕(RuO2)、銥(Ir)、氧化銥(IrO2)、鉑(Pt)、鉬(Mo)、氧化鉬(MoO)、氮化鈦/鎢的疊體(TiN/W)、氮化鎢/鎢(WN/W)的疊體。第一節點N1和第二節點N2、N21和N22可以包括金屬基材料和矽基材料的組合。例如，第二節點N2、N21、N22、N23和N24可以是氮化鈦/矽鍺/氮化鎢(TiN/SiGe/WN)的疊體。
介電質材料N3可以由鋯基氧化物形成。介電質材料N3可以具有包括氧化鋯(ZrO2)的堆疊結構。包括氧化鋯(ZrO2)的堆疊結構可以包括ZA(ZrO2/Al2O3)疊體或ZAZ(ZrO2/Al2O3/ZrO2)疊體。ZA疊體可以是這樣的結構：其中氧化鋁(Al2O3)堆疊在氧化鋯(ZrO2)之上，以及氧化鋯(ZrO2)可以接觸第一節點N1，而氧化鋁(Al2O3)可以接觸第二節點N2。ZAZ疊體可以是氧化鋯(ZrO2)、氧化鋁(Al2O3)和氧化鋯(ZrO2)順序堆疊的結構。ZA疊體和ZAZ疊體可以被稱為氧化鋯基層。根據本發明的另一實施例，介電質材料N3可以由鉿基氧化物形成。介電質材料N3可以具有包括氧化鉿(HfO2)的堆疊結構。包括氧化鉿(HfO2)的堆疊結構可以包括HA(HfO2/Al2O3)疊體或HAH(HfO2/Al2O3/HfO2)疊體。HA疊體可以是這樣的結構：其中氧化鋁(Al2O3)堆疊在氧化鉿(HfO2)之上，以及氧化鉿(HfO2)可以接觸第一節點N1，而氧化鋁(Al2O3)可以接觸第二節點N2。HAH疊體可以是其中氧化鉿(HfO2)、氧化鋁(Al2O3)和氧化鉿(HfO2)依序堆疊的結構。HA疊體和HAH疊體可以被稱為氧化鉿基層(HfO2基層)。在ZA疊體、ZAZ疊體、HA疊體和HAH疊體中，氧化鋁(Al2O3)可以具有比氧化鋯(ZrO2)和氧化鉿(HfO2)的帶隙能量大的帶隙能量。氧化鋁(Al2O3)可以具有低於氧化鋯(ZrO2)和氧化鉿(HfO2)的介電常數。因此，介電質材料N3可以包括高介電質材料與高帶隙能量材料的疊體， 高帶隙能量材料的帶隙能量比高介電質材料大。介電質材料N3可以包括氧化矽(SiO2)作為氧化鋁(Al2O3)以外的另一種高帶隙能量材料。介電質材料N3可以包括高帶隙能量材料，使得可以抑制漏電流。高帶隙能量材料可以非常薄。高帶隙能量材料可以比高介電質材料薄。
根據本發明的另一實施例，介電質材料N3可以具有高介電質材料和高帶隙材料交替堆疊的層壓結構(laminated structure)。例如，介電質材料N3可以具有ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)。在層壓結構中，氧化鋁(Al2O3)可以非常薄。
根據本發明的另一實施例，介電質材料N3可以包括堆疊結構、層壓結構或包括氧化鋯、氧化鉿和氧化鋁的混合結構。
根據本發明的另一實施例，可以進一步形成界面控制層以改善第一節點N1和介電質材料N3之間的漏電流。界面控制層可以包括二氧化鈦(TiO2)。界面控制層可以形成在第二節點N2和介電質材料N3之間。
位元線BL1和板線PL1可以包括矽基材料、金屬基材料或它們的組合。位元線BL1可以包括多晶矽、氮化鈦、鎢或它們的組合。例如，位元線BL1可以包括用N型雜質摻雜的多晶矽或氮化鈦(TiN)。位元線BL1可以包括氮化鈦與鎢(TiN/W)的疊體。在位元線BL1與電晶體TL1的第一源極/汲極區T1之間可以進一步形成諸如金屬矽化物的歐姆接觸。板線PL1可以由與第二節點N2、N21、N22、N23和N24相同的材料形成。板線PL1和第二節點N2、N21、N22、N23和N24可以同時形成。
位元線BL1可以具有在第一方向D1上自平面CP垂直延伸的柱的形式。位元線BL1在第二方向D2上截取的截面可以是圓形或橢圓形。柱形位元線BL1可以具有低電阻。
板線PL1可以是在第一方向D1上自平面CP垂直延伸的線形。板線PL1在第一方向D1、第二方向D2和第三方向D3上的橫截面可以是不同面積的矩形。板線PL1可以具有小於其長度(沿第三方向D3的尺寸)也小於其高度(沿第一方向D1的尺寸)的寬度(沿第二方向D2的尺寸)。更具體地，如圖7所示，板線PL1的寬度(在第二方向D2上的尺寸)可以與字線WL1的寬度(在第二方向D2上的尺寸)相同。板線PL1的高度(在第一方向D1上的尺寸)可以是這樣的：板線PL1的頂表面放置得比上記憶單元陣列MCAU的頂部記憶單元(例如，MCU2)中的電容器(例如，CU2)的節點N1的頂表面高。板線PL1的長度(在第三方向D3上的尺寸)可以使得板線可以在第三方向上與字線共同延伸(coextensive)。
根據以上描述，上字線G1和下字線G2可以形成為與位元線BL1和板線PL1橫向地間隔開。因此，字線WLL1和電容器CL1之間的寄生電容可以減小，以及字線WLL1和位元線BL1之間的寄生電容可以減小。
形成圖7至圖10的記憶單元MCL1的方法可包括形成電晶體TL1的過程、形成位元線BL1的過程、形成電容器CL1的過程以及形成板線PL1的過程。
現在將描述形成電晶體TL1的過程。主動層ACT可以形成為與外圍結構110的頂表面的平面CP垂直(即，在第一方向D1上)間隔開，以及閘極介電質層GD1和GD2可以形成在主動層ACT的上表面和下表面上。隨後，可以分別在閘極介電質層GD1和GD2之上形成上字線G1和下字線G2。隨後，可以通過將雜質離子佈植到主動層ACT中來形成第一源極/汲極區T1和第二源極/汲極區T2。
位元線BL1可以形成為相對於外圍結構110的平面CP垂直定向。位元線BL1可以形成為耦接至第一源極/汲極區T1。
現在將描述形成電容器CL1的過程。首先，第一節點N1可以形成為耦接到第二源極/汲極區T2。隨後，可以在第一節點N1之上形成介電質材料N3。隨後，可以在介電質材料N3之上形成第二節點N2。可以在形成第二節點N2的同 時形成板線PL1。板線PL1可以相對於外圍結構110的平面CP垂直定向。
圖11A至圖11C示出了根據本發明的另一實施例的具有三維結構的電容器的第一節點的視圖。圖11A示出了柱形的第一節點LP以及圖11B和圖11C顯示出具有柱-筒形(即，柱體與筒體結構的組合)的第一節點N1。
參見圖11A，柱形的第一節點LP可以是橫向柱體。柱形的第一節點LP可以包括金屬基材料、矽基材料或它們的組合。例如，柱形的第一節點LP可以僅由氮化鈦形成，或者可以由氮化鈦與多晶矽的疊體形成。
參見圖11B和圖11C，具有柱-筒的形式的第一節點N1可以包括平行於平面CP的橫向筒體LC和橫向柱體LP。參見圖11B，橫向柱體LP可以置於橫向筒體LC的內部。橫向筒體LC的橫向長度可以比橫向柱體LP的橫向長度長。例如，橫向筒體LC的入口可以不被橫向柱體LP填充。參見圖11C，橫向筒體LC可以按照橫向佈置形成在橫向柱體LP上。
參見圖11B，橫向筒體LC和橫向柱體LP可以是相同的材料或不同的材料。橫向筒體LC和橫向柱體LP可以包括金屬基材料、矽基材料或它們的組合。例如，橫向筒體LC可以是氮化鈦，以及橫向柱體LP可以是多晶矽。
參見圖11C，橫向筒體LC和橫向柱體LP可以是相同的材料或不同的材料。橫向筒體LC和橫向柱體LP可以包括金屬基材料、矽基材料或它們的組合。例如，橫向筒體LC和橫向柱體LP可以是氮化鈦。另外，橫向筒體LC可以是氮化鈦，而橫向柱體LP可以是多晶矽。
圖12A和12B示出了根據本發明的另一實施例的記憶體裝置200和200'的視圖。
參見圖12A和12B，記憶體裝置200和200'可以包括外圍電路部分210和記憶單元陣列疊體MCA。記憶單元陣列疊體MCA可以與圖1的記憶單元陣列疊體MCA相同。記憶單元陣列疊體MCA可以包括DRAM記憶單元陣列。
參見圖12A，記憶單元陣列疊體MCA可以置於外圍電路部分210之上。外圍電路部分210可以對應於圖1的外圍結構110。因此，記憶體裝置200可以具有PUC(單元下外圍)結構。記憶單元陣列疊體MCA可以置於外圍電路部分210的半導體基板211之上。
參見圖12B，記憶單元陣列疊體MCA可以置於外圍電路部分210之下。外圍電路部分210可以對應於圖1的外圍結構110。例如，在圖1中，外圍結構110可以堆疊在記憶單元陣列疊體MCA之上。因此，記憶體裝置200’可以具有CUP(外圍下單元)結構。記憶單元陣列疊體MCA可以置於外圍電路部分210的半導體基板211之下。
外圍電路部分210可以指的是用於在對記憶體的驅動操作(包括讀取或寫入操作)期間驅動和控制記憶單元陣列疊體MCA的電路。外圍電路部分210可以包括N通道電晶體、P通道電晶體、CMOS電路或它們的組合。外圍電路部分210可以包括位址解碼器電路、讀取電路和寫入電路。外圍電路部分210可以包括從感測放大器和子字線驅動器中選擇的至少一個電路。在實施例中，外圍電路部分210可以具有包括半導體基板211和佈置在半導體基板211的表面上的感測放大器212的結構。感測放大器212可以包括使用半導體基板211作為通道的電晶體SA_T。電晶體SA_T可以包括平面通道電晶體，該平面通道電晶體的通道平行於半導體基板211的表面。除了平面通道電晶體，感測放大器212中的電晶體結構可以包括凹陷通道電晶體、掩埋閘極電晶體和鰭式通道電晶體(FinFET)。
記憶單元陣列疊體MCA的位元線BL可以電連接到感測放大器212的電晶體SA_T。位元線BL和電晶體SA_T可以通過多層級金屬線MLM 213彼此耦接。多層級金屬線MLM 213可以通過鑲嵌製程形成。應該理解到，電晶體SA_T被描述為可以包括在外圍電路部分210中的多個電晶體的示例。
儘管未示出，但是根據本發明的另一實施例，記憶體裝置200和 200'可以包括第一半導體基板和接合(bond)到第一半導體基板的第二半導體基板。記憶單元陣列疊體MCA可以形成在第一半導體基板之上，以及外圍電路部分210可以形成在第二半導體基板之上。第一半導體基板和第二半導體基板中的每一個可以包括導電接合焊盤，以及第一半導體基板和第二半導體基板可以通過導電接合焊盤彼此接合。因此，記憶單元陣列疊體MCA和外圍電路部分210可以彼此電連接。
根據本發明的實施例，可以通過從外圍結構的平面垂直堆疊記憶單元以形成三維結構來增大單元密度並減小寄生電容。
根據本發明的實施例，因為記憶單元的電晶體包括與其間的主動層堆疊的雙字線，所以可以防止垂直堆疊的記憶單元之間的干擾。
根據本發明的實施例，由於位元線形成為相對於外圍結構的平面垂直定向，所以可以減小位元線電阻。
根據本發明的實施例，在有限區域內高度集成的記憶體裝置可以通過在外圍電路部分的上部分或下部分中垂直堆疊的記憶單元來實現。
儘管已經針對特定實施例描述了本發明，但是對於本領域技術人員將顯而易見的是，在不脫離如所附申請專利範圍所定義的本發明的精神和範圍的情況下，可以進行各種改變和修改。
100:記憶體裝置
110:外圍結構
ACT:主動層
BL1:位元線
BL2:位元線
CH:通道
CP:平面
CL1:電容器
CL2:電容器
CL5:電容器
CU1:電容器
CU2:電容器
CU5:電容器
D1:第一方向
D2:第二方向
GD:閘極介電質層
ILD:介電質材料
LA:橫向佈置
MCL1:記憶單元
MCL2:記憶單元
MCL5:記憶單元
MCU1:記憶單元
MCU2:記憶單元
MCU5:記憶單元
MCA:記憶單元陣列疊體
MCAL:記憶單元陣列/下記憶單元陣列
MCAU:記憶單元陣列/上記憶單元陣列
N1:第一節點
N2:第二節點
N3:介電質材料
PL1:板線
PL2:板線
T1:第一源極/汲極區
T2:第二源極/汲極區
TL1:電晶體
TL2:電晶體
TL5:電晶體
TU1:電晶體
TU2:電晶體
TU5:電晶體
WLL1:字線
WLL2:字線
WLL5:字線
WLU1:字線
WLU2:字線
WLU5:字線

Claims (29)

  1. 一種記憶體裝置，包括： 基板； 位元線，相對於所述基板垂直定向； 板線，與所述位元線間隔開並相對於所述基板垂直定向；以及 記憶單元，包括按照橫向佈置置於所述位元線與所述板線之間的電晶體和電容器， 其中，所述電晶體包括： 主動層，在所述位元線與所述電容器之間橫向定向為平行於所述基板；以及 線形下字線和線形上字線，與在所述線形下字線和所述線形上字線之間的所述主動層垂直地堆疊，以及定向為與所述主動層相交。
  2. 根據請求項1所述的記憶體裝置，其中，所述電晶體的所述主動層包括： 第一源極/汲極區，耦接到所述位元線； 第二源極/汲極區，耦接到所述電容器；以及 通道，在所述第一源極/汲極區與第二源極/汲極區之間，以及 所述第一源極/汲極區、所述通道和所述第二源極/汲極區按照橫向佈置置於所述位元線和所述電容器之間。
  3. 根據請求項2所述的記憶體裝置，其中，所述線形下字線與所述線形上字線與在所述線狀形下字線和所述線狀形上字線之間的所述電晶體的所述通道垂直地堆疊。
  4. 根據請求項2所述的記憶體裝置，其中，所述電晶體還包括： 第一閘極介電質層，形成在所述線形上字線與所述通道之間；以及 第二閘極介電質層，形成在所述線形下字線與所述通道之間。
  5. 根據請求項1所述的記憶體裝置，其中，所述線形下字線和所述線形上字線用不同的電壓施加。
  6. 根據請求項1所述的記憶體裝置，其中，所述電容器包括： 第一節點，耦接到所述電晶體； 第二節點，耦接到所述板線；以及 介電質材料，在所述第一節點和所述第二節點之間， 其中，所述第一節點、所述介電質材料和所述第二節點按照橫向佈置置於所述電晶體和所述板線之間。
  7. 根據請求項6所述的記憶體裝置，其中，所述電容器的所述第一節點具有三維結構，以及所述三維結構橫向定向為平行於所述基板。
  8. 根據請求項6所述的記憶體裝置，其中，所述電容器的所述第一節點具有橫向筒形、橫向柱形或柱-筒形，其中所述柱-筒形是所述橫向筒形和所述橫向柱形的合併形式。
  9. 根據請求項6所述的記憶體裝置，其中，所述電容器的所述第一節點具有橫向筒形，以及 所述電容器的所述第二節點包括： 內部第二節點，自所述板線橫向定向以及延伸進入所述第一節點的所述筒形；以及 多個外部第二節點，自所述板線橫向定向以及圍繞所述第一節點的所述筒形的外部。
  10. 根據請求項1所述的記憶體裝置，其中，所述線形下字線和所述線形上字線與所述位元線、所述板線和所述電容器橫向地間隔開。
  11. 根據請求項1所述的記憶體裝置，其中，所述基板包括用於控制所述記憶單元的外圍電路部分，以及所述外圍電路部分形成在所述記憶單元之下。
  12. 根據請求項1所述的記憶體裝置，其中，所述基板包括用於控制所述記憶單元的外圍電路部分，以及所述外圍電路部分形成在所述記憶單元之上。
  13. 根據請求項1所述的記憶體裝置，還包括： 相鄰位元線，與所述位元線橫向間隔開以及相對於所述基板垂直定向；以及 相鄰記憶單元，在所述相鄰位元線和所述板線之間沿垂直於所述基板的方向堆疊， 其中，所述記憶單元和所述相鄰記憶單元按照共享所述板線的鏡狀結構橫向地佈置。
  14. 根據請求項1所述的記憶體裝置，還包括： 相鄰板線，與所述板線橫向間隔開以及相對於所述基板垂直定向；以及 相鄰記憶單元，在所述相鄰板線和所述位元線之間沿垂直於所述基板的方向堆疊， 其中，所述記憶單元和所述相鄰記憶單元按照共享所述位元線的鏡狀結構橫向地佈置。
  15. 根據請求項1所述的記憶體裝置，還包括： 相鄰位元線，與所述位元線橫向間隔開以及相對於所述基板垂直定向；以及 相鄰記憶單元，在所述相鄰位元線和所述板線之間沿垂直於所述基板的方向堆疊， 其中，所述相鄰記憶單元包括： 相鄰電晶體，包括相鄰主動層，所述相鄰主動層在所述相鄰位元線和所述板線之間橫向定向為與所述基板平行；以及 相鄰電容器，在所述相鄰電晶體和所述板線之間橫向定向為與所述基板平行，以及 所述相鄰電晶體與所述電晶體共享所述線形下字線和所述線形上字線。
  16. 一種記憶體裝置，包括： 基板； 位元線，相對於所述基板垂直定向； 板線，相對於所述基板垂直定向；以及 多個記憶單元，其在所述位元線和所述板線之間沿著垂直於所述基板的方向堆疊， 其中，所述記憶單元中的每個包括： 電晶體，提供有：主動層，所述主動層在所述位元線和所述板線之間橫向定向為與所述基板平行；以及線形字線對，所述線形字線對與所述線形字線對之間的所述主動層垂直地堆疊並且延伸而與所述主動層相交；以及 電容器，提供有筒形第一節點、第二節點以及在所述筒形第一節點與所述第二節點之間的介電質材料，所述筒形第一節點在所述電晶體和所述板線之間橫向定向為與所述基板平行。
  17. 根據請求項16所述的記憶體裝置，其中，所述電晶體的所述主動層包括： 第一源極/汲極區，耦接到所述位元線； 第二源極/汲極區，耦接到所述電容器；以及 通道，在所述第一源極/汲極區和第二源極/汲極區之間，以及 所述第一源極/汲極區、所述通道和所述第二源極/汲極區按照與所述基板平行的橫向佈置來放置。
  18. 根據請求項17所述的記憶體裝置，其中，所述字線對與所述字線對之間的所述電晶體的所述通道垂直地堆疊。
  19. 根據請求項17所述的記憶體裝置，其中，所述電晶體還包括： 閘極介電層，形成在所述字線對與所述通道之間。
  20. 根據請求項16所述的記憶體裝置，其中，所述字線對用不同的電壓施加。
  21. 根據請求項16所述的記憶體裝置，其中，所述電容器的所述筒形第一節點耦接到所述電晶體，以及 所述電容器的所述第二節點耦接到所述板線。
  22. 根據請求項16所述的記憶體裝置，其中，所述電容器的所述第二節點包括： 內部第二節點，自所述板線橫向定向以及延伸進入所述筒形第一節點的筒形；以及 多個外部第二節點，自所述板線橫向定向以及圍繞所述筒形第一節點的所述筒形的外部。
  23. 根據請求項16所述的記憶體裝置，還包括： 相鄰位元線，與所述位元線橫向地間隔開以及相對於所述基板垂直定向；以及 多個相鄰記憶單元，在所述相鄰位元線和所述板線之間沿垂直於所述基板的方向堆疊， 其中，所述記憶單元和所述相鄰記憶單元按照共享所述板線的鏡狀結構橫向地佈置。
  24. 根據請求項16所述的記憶體裝置，還包括： 相鄰板線，與所述板線橫向地間隔開以及相對於所述基板垂直定向；以及 多個相鄰記憶單元，在所述相鄰板線和所述位元線之間沿垂直於所述基板的方向堆疊， 其中，所述記憶單元和所述相鄰記憶單元按照共享所述位元線的鏡狀結構橫向地佈置。
  25. 根據請求項16所述的記憶體裝置，還包括： 相鄰位元線，與所述位元線橫向地間隔開以及相對於所述基板垂直定向；以及 多個相鄰記憶單元，在所述相鄰位元線和所述板線之間沿垂直於所述基板的方向堆疊， 其中，所述相鄰記憶單元中的每個包括： 相鄰電晶體，提供有相鄰主動層，所述相鄰主動層在所述相鄰位元線和所述板線之間橫向定向為與所述基板平行；以及 相鄰電容器，在所述相鄰電晶體和所述板線之間橫向定向為與所述基板平行，以及 所述電晶體和所述相鄰電晶體共享所述字線對。
  26. 根據請求項16所述的記憶體裝置，其中，所述基板包括用於控制所述記憶單元的外圍電路部分，以及所述外圍電路部分形成在所述記憶單元之下。
  27. 根據請求項16所述的記憶體裝置，其中，所述基板包括用於控制所述記憶單元的外圍電路部分，以及所述外圍電路部分形成在所述記憶單元之上。
  28. 根據請求項16所述的記憶體裝置，其中，所述基板包括形成在所述記憶單元之下的至少一個外圍電路部分，所述至少一個外圍電路部分包括從感測放大器和子字線驅動器中選擇的至少一個電路。
  29. 根據請求項16所述的記憶體裝置，還包括： 多種介電質材料，置於垂直堆疊的所述記憶單元之間， 其中，所述記憶單元與所述介電質材料垂直地交替堆疊。
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