CN115425025A - 半导体结构及其制作方法 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，结构包括：基底及形成于基底上的多个半导体柱，半导体柱沿第一方向延伸，且沿第二方向和第三方向上排列，半导体柱包括沟道区、源极和漏极，源极和漏极位于沟道区的相对两侧；字线，至少覆盖部分半导体柱的沟道区，字线沿第二方向延伸，且沿第二方向上，多个半导体柱连接同一字线；位线，连接半导体柱的源极或者漏极中的一者，位线沿第三方向延伸，且沿第三方向上，多个半导体柱连接同一位线；电荷存储单元，连接半导体柱的源极或者漏极中的另一者，电荷存储单元沿第一方向延伸；其中，至少有两个位线所连接的半导体柱的数量不同，以降低半导体结构中的寄生电容。

Description

半导体结构及其制作方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

背景技术

随着动态存储器的集成密度朝着更高的方向发展，对动态存储器阵列结构中晶体管的排布方式产生了更高的要求。

为了进一步提高半导体结构的集成度，三维结构的半导体结构正在被研究。三维结构的半导体结构是指三维堆叠的半导体结构，即半导体结构中的晶体管排布方式为堆叠式排布。三维堆叠的半导体结构具有高密度、大容量且速度快的特点。

然而，对于三维结构的半导体结构而言，如何降低晶体管结构之间的寄生电容成为亟待解决的问题。

发明内容

本公开实施例提供一种半导体结构及其制作方法，以降低半导体结构中的寄生电容。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底及形成于基底上的多个半导体柱，半导体柱沿第一方向延伸，且沿第二方向和第三方向上排列，半导体柱包括沟道区、源极和漏极，源极和漏极位于沟道区的相对两侧；字线，至少覆盖部分半导体柱的沟道区，字线沿第二方向延伸，且沿第二方向上，多个半导体柱连接同一字线；位线，连接半导体柱的源极或者漏极中的一者，位线沿第三方向延伸，且沿第三方向上，多个半导体柱连接同一位线；电荷存储单元，连接半导体柱的源极或者漏极中的另一者，电荷存储单元沿第一方向延伸；其中，至少有两个位线所连接的半导体柱的数量不同。

在一些实施例中，沿第二方向，半导体柱排列的最大数量为A，沿第三方向，半导体柱排列的最大数量为B，其中，A≥B＞1。

在一些实施例中，沿第三方向上，部分位线所连接的半导体柱的数量依次递增。

在一些实施例中，半导体柱沿第二方向排列的最大数量A至少为半导体柱沿第三方向排列的最大数量B的两倍，即A≥2B＞1，其中，沿第三方向上，部分位线所连接的半导体柱的数量先依次递增再依次递减。

在一些实施例中，半导体结构还包括：字线延伸线，字线延伸线沿第三方向延伸，且沿第二方向排列，沿第二方向上，不同字线延伸线底部连接不同的字线，其中，至少两条相邻的字线所连接的字线延伸线位于字线的相对两端。

在一些实施例中，电荷存储单元包括电容，电容包括柱状电容或者杯状电容。

在一些实施例中，相邻的位线在第一方向和第三方向所在的平面上的投影仅部分重合或者不重合。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供基底，并于基底上形成多个半导体柱，半导体柱沿第一方向延伸，且沿第二方向和第三方向上排列，半导体柱包括沟道区、源极和漏极，源极和漏极位于沟道区的相对两侧；形成字线，字线至少覆盖部分半导体柱的沟道区，字线沿第二方向延伸，且沿第二方向上，多个半导体柱连接同一字线；形成位线，位线连接半导体柱的源极或者漏极中的一者，位线沿第三方向延伸，且沿第三方向上，多个半导体柱连接同一位线，其中，至少有两个位线所连接的半导体柱的数量不同；形成电荷存储单元，连接半导体柱的源极或者漏极中的另一者，电荷存储单元沿第一方向延伸。

在一些实施例中，形成多个半导体柱，包括：于基底上形成交替层叠的牺牲层和半导体层；于牺牲层和半导体层内形成多个第一绝缘层，第一绝缘层沿第一方向延伸，且沿第二方向间隔排列；去除部分牺牲层和半导体层，至少部分剩余牺牲层和半导体层呈阶梯结构；形成第二绝缘层，第二绝缘层覆盖并填充第一绝缘层之间的间隙，剩余半导体层作为半导体柱，沿第二方向，半导体柱排列的最大数量为A，沿第三方向，半导体柱排列的最大数量为B，其中，A≥B＞1。

在一些实施例中，形成字线，包括：沿第二方向形成第一隔离层，半导体柱贯穿第一隔离层，且半导体柱的沟道区位于第一隔离层之间；于第一隔离层之间的半导体柱表面形成字线。

在一些实施例中，形成字线还包括：沿第二方向在第一隔离层之间形成第二隔离层，第二隔离层位于相邻的字线之间。

在一些实施例中，在形成第一隔离层之后，在形成字线之前，还包括：形成绝缘层，绝缘层填充半导体柱的源极到第一隔离层之间的间隙，且填充半导体柱的漏极到第一隔离层之间的间隙。

在一些实施例中，在形成字线之后，还包括：形成字线延伸线，字线延伸线沿第三方向延伸，且沿第二方向排列，沿第二方向上，不同字线延伸线底部连接不同的字线。

在一些实施例中，沿第一方向上，字线延伸线的宽度小于字线的宽度。

在一些实施例中，形成位线，包括：沿第三方向去除部分半导体柱的源极或者漏极中的一端，并填充导电材料以形成位线。

本公开实施例提供的技术方案至少具有以下优点：通过使半导体柱沿第一方向延伸，且沿第二方向和第三方向上排列，可以使半导体柱对应形成的晶体管沿第一方向延伸，并沿第二方向和第三方向排列，以增加晶体管的排列密度；其中，沿第二方向上多个半导体柱连接同一字线，沿第三方向上多个半导体柱连接同一位线，可以减少半导体结构中字线和位线的控制端；与半导体柱的源极或者漏极连接的电荷存储单元沿第一方向延伸，可以有利于增加电荷存储单元纵横比，即长度与宽度或者直径之比，从而使相邻的晶体管之间的电荷存储单元距离增加，避免电荷存储单元之间产生寄生电容，且相较于垂直晶体管结构，可以避免电荷存储单元的纵横比较大时发生倾斜，避免半导体结构的损坏；其中，至少两个位线连接的半导体柱的数量不同，可以适当的减少半导体柱的排列数量，相应的使半导体柱形成的晶体管结构对应电荷存储单元的间距增加，从而避免高密度堆积的结构中产生寄生电容影响半导体结构的性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种半导体结构的示意图；

图2为本公开一实施例提供的另一种半导体结构的示意图；

图3至图11为本公开另一实施例提供的一种半导体结构的制作方法对应的各个步骤的结构示意图。

具体实施方式

由背景技术可知，三维结构的半导体结构中存在寄生电容的问题。

分析发现，动态随机存取存储器(DRAM)利用电容来存储一定量的电荷，一些DRAM电容结构包括杯状电容或者筒状电容，电容结构中的其中一个电极形成为容器状，而介电材料和另一电极形成在容器状电极的内部(例如，单侧孔电容结构)；或仅在容器状电极的外部(例如，单侧柱状电容结构)；或在容器状电极的内部和外部(例如，双侧电容结构)。为增加半导体结构的集成密度，晶体管排布方式为堆叠式排布，相应的电容结构之间的堆叠密度增加，从而造成相邻的电容结构之间的距离减小、寄生电容增加。

根据本公开一些实施例，本公开一实施例一方面提供一种半导体结构，以降低半导体结构中的寄生电容。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的一种半导体结构的示意图，图2为本公开一实施例提供的另一种半导体结构的示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，具体如下：

参考图1，半导体结构包括：基底(图中未示出)及形成于基底上的多个半导体柱100，半导体柱100沿第一方向X延伸，且沿第二方向Y和第三方向Z上排列，半导体柱100包括沟道区、源极和漏极，源极和漏极位于沟道区的相对两侧；字线101，至少覆盖部分半导体柱100的沟道区，字线101沿第二方向Y延伸，且沿第二方向Y上，多个半导体柱100连接同一字线101；位线102，连接半导体柱100的源极或者漏极中的一者，位线102沿第三方向Z延伸，且沿第三方向Z上，多个半导体柱100连接同一位线102；电荷存储单元103，连接半导体柱100的源极或者漏极中的另一者，电荷存储单元103沿第一方向X延伸；其中，至少有两个位线102所连接的半导体柱100的数量不同。

通过使半导体柱100沿第一方向X延伸，且沿第二方向Y和第三方向Z上排列，可以使半导体柱100对应形成的晶体管沿第一方向X延伸，并沿第二方向Y和第三方向Z排列，以增加晶体管的排列密度；其中，沿第二方向Y上多个半导体柱100连接同一字线101，沿第三方向Z上多个半导体柱100连接同一位线102，可以减少半导体结构中字线101和位线102的控制端；与半导体柱100的源极或者漏极连接的电荷存储单元103沿第一方向X延伸，可以有利于增加电荷存储单元103纵横比，即长度与宽度或者直径之比，从而使相邻的晶体管之间的电荷存储单元103距离增加，避免电荷存储单元103之间产生寄生电容，且相较于垂直晶体管结构，可以避免电荷存储单元103的纵横比较大时发生倾斜，避免半导体结构的损坏；其中，至少两个位线102连接的半导体柱100的数量不同，可以适当的减少半导体柱100的排列数量，相应的使半导体柱100形成的晶体管结构对应电荷存储单元103的间距增加，从而避免高密度堆积的结构中产生寄生电容影响半导体结构的性能。

需要说明的是，在本实施例中，第一方向X与第二方向Y的夹角为90°，且第一方向X与第二方向Y所在的平面与基底的表面平行，第三方向Z与基底的表面垂直，即第一方向和第二方向所在的平面与第三方向的夹角为90°；在其他实施例中，第一方向X与第二方向Y的夹角可以为30°、45°或者60°，且第一方向与第二方向所在的平面与基底的表面之间的夹角可以为30°、45°或者90°，其中，第三方向与基底表面的夹角可以为30°、45°或者60°，第一方向和第二方向所在的平面与第三方向的夹角可以为30°、45°或者60°，本实施例并不构成对第一方向、第二方向和第三方向之间的夹角的限定。

对于半导体柱100，半导体柱100的材料包括元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以为硅或者锗中的一种；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等中的一种。半导体柱100的材料还可以是IGZO(铟镓锌氧化物，Indium Gallium Zinc Oxide)、IZO(氧化铟锌，Indium Zinc Oxide)或者ITO(氧化铟锡，Indium Tin Oxide)中的一种。

在本实施例中，半导体柱100为四棱柱体；在其他实施例中，半导体柱还可以是多棱柱、圆柱体或者椭圆柱体，本实施例不构成对半导体柱形状的限定。可以理解的是，当半导体柱为圆柱体或者椭圆柱体时，半导体柱的表面可以圆滑过渡，以避免半导体柱形成的晶体管结构在工作过程中发生尖端放电或者漏电现象；当半导体柱为四棱柱体或者多棱柱体时，可以对半导体柱的棱角进行倒角处理，以使半导体柱的棱角平缓过渡，也可以避免尖端导致漏电或者放电现象。

需要说明的是，在本实施例中，半导体柱的源极用于连接位线，半导体柱的漏极用于连接电荷存储单元，前述定义的具体“源极”和“漏极”的连接方式，并不构成对本申请实施例的限定，在其他实施例中，可以采用“漏极”替换“源极”，“源极”替换“漏极”的连接方式。本实施例提供的附图仅表示半导体结构中的部分半导体柱的排列结构示意图，并不构成对半导体柱排列的数量的限定。

在一些实施例中，沿第二方向，半导体柱排列的最大数量为A，沿第三方向，半导体柱排列的最大数量为B，其中，A≥B＞1。由于至少两个位线连接的半导体柱的数量不同，通过将半导体柱沿第二方向排列的最大数量设置为A，沿第三方向排列的最大数量设置为B，其中，A≥B＞1，即半导体柱的横向排列数量大于纵向堆叠的数量，以此半导体柱的排列可以形成阶梯结构，从而适当减少半导体柱的排列密度，进而使半导体柱形成的晶体管对应电荷存储单元之间的间距增加，降低晶体管结构之间的寄生电容。

继续参考图1，在一些实施例中，沿第三方向Z上，部分位线102所连接的半导体柱100的数量依次递增。通过依次递增的形式逐渐增加半导体柱的堆叠数量，可以使对应形成的晶体管结构呈阶梯结构排列，从而适当减少晶体管结构的排列密度，降低晶体管结构之间的寄生电容。

在另一些实施例中，半导体柱沿第二方向排列的最大数量A至少为半导体柱沿第三方向排列的最大数量B的两倍，即A≥2B＞1，其中，沿第三方向上，部分位线所连接的半导体柱的数量先依次递增再依次递减。通过先依次递增再依次递减的形式，逐渐增加半导体柱的堆叠数量再逐渐减少半导体柱的堆叠数量，可以使对应形成的晶体管结构呈金字塔结构排列，从而适当减少晶体管结构的排列密度，降低晶体管结构之间的寄生电容。

进一步地，在一些实施例中，沿第二方向上，与半导体柱的源极或者漏极中的另一者连接的电荷存储单元呈阶梯状排列。可以理解的是，电荷存储单元与半导体柱的延伸方向相同，当半导体柱的排列呈阶梯状或者金字塔状时，相应的，半导体柱的漏极所连接的电荷存储单元呈阶梯状或者金字塔状排列，进而电荷存储单元之间的间距增大，降低了电荷存储单元之间的寄生电容。

对于字线101，字线101的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧、铜或者钨中的至少一种。

在本实施例中，字线101覆盖半导体柱100沟道区的全部表面，即字线101环绕半导体柱100设置；在其他实施例中，字线还可以穿过半导体柱的内部设置，即沟道区包裹字线的结构。从而形成全环绕栅结构的晶体管，增加沟道区的面积以提高晶体管对电流的控制能力，克服短沟道效应，进而提高半导体结构的使用性能。

在另一些实施例中，字线还可以仅覆盖半导体柱沟道区的顶部表面，以形成单面栅的结构；或者，字线覆盖半导体柱沟道区的顶部表面以及侧壁，以形成鳍型栅的结构。

在一些实施例中，字线覆盖半导体柱的表面还可以包括介质层，介质层覆盖半导体柱的沟道区的表面，字线覆盖半导体柱的介质层表面，介质层可以防止后续工艺过程中字线与半导体柱发生反应，避免半导体结构的损坏。

继续参考图1，在一些实施例中，半导体结构还包括：字线延伸线111，字线延伸线111沿第三方向Z延伸，且沿第二方向Y排列，沿第二方向Y上，不同字线延伸线111底部连接不同的字线101。可以理解的是，当通过依次递增的形式逐渐增加半导体柱100的堆叠数量时，字线101从下到上连接的半导体柱100的数量逐渐减少，相应的，字线101的长度从下到上可以逐渐缩短，即字线101可以形成阶梯结构，进而通过字线延伸线111可以将字线101的延伸方向从第二方向Y转变为第三方向Z，对应的字线101的控制端与位线102的控制端可以位于同一方向，以便于字线101相应的控制端口的连接。

对于字线延伸线111，字线延伸线111的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧、铜或者钨中的至少一种。

在本实施例中，字线延伸线111的材料与字线101的材料相同，并以相同的特征表示，从而降低字线与字线接触线的接触电阻；在其他实施例中，字线延伸线的材料可以与字线的材料不同。

参考图2，在一些实施例中，当沿第三方向Z上，部分位线102所连接的半导体柱100的数量先依次递增再依次递减时，至少两条相邻的字线101所连接的字线延伸线111可以位于字线101的相对两端。也就是说，当半导体柱100的堆叠数量先逐渐增加再逐渐减少时，对应形成的晶体管结构呈金字塔结构排列，字线101的长度从下到上逐渐缩短，字线101的两端均可以形成阶梯结构，相应的字线延伸线111可以交替分布于字线101的两端，从而减少字线延伸线111之间的距离，降低字线延伸线111之间的寄生电容。

在另一些实施例中，还可以将一部分字线延伸线先依次排布于字线的一端，将另一部分字线延伸线依次排布于字线的另一端。

对于位线102，位线102的材料可以为单金属、金属化合物或者合金。其中，单金属可以为铜、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为铜、铝、钨、金或者银中至少2者构成的合金材料。将位线102的材料设置为金属材料，可以使位线102具有较小的电阻率，有利于位线102的电阻，提高位线102中的电学信号的传输速率，降低位线102的寄生电容，且降低热损耗以降低功耗。

在一些实施例中，相邻的位线在第一方向和第三方向所在的平面上的投影仅部分重合或者不重合。即在第二方向上，相邻的位线可以错位分布，从而可以增加相邻位线之间的距离，降低相邻位线之间的寄生电容。

对于电荷存储单元，电荷存储单元包括电容，电容包括柱状电容或者杯状电容。柱状电容的结构简单，便于半导体结构的制作；杯状电容可以提高电容的上极板与下极板之间的相对面积，提高电容的存储能力。

本公开实施例提供的半导体结构，通过使半导体柱100沿第一方向X延伸，且沿第二方向Y和第三方向Z上排列，可以使半导体柱100对应形成的晶体管沿第一方向X延伸，并沿第二方向Y和第三方向Z排列，以增加晶体管的排列密度；其中，沿第二方向Y上多个半导体柱100连接同一字线101，沿第三方向Z上多个半导体柱100连接同一位线102，可以减少半导体结构中字线101和位线102的控制端；与半导体柱100的源极或者漏极连接的电荷存储单元103沿第一方向X延伸，可以有利于增加电荷存储单元103纵横比，即长度与宽度或者直径之比，从而使相邻的晶体管之间的电荷存储单元103距离增加，避免电荷存储单元103之间产生寄生电容，且相较于垂直晶体管结构，可以避免电荷存储单元103的纵横比较大时发生倾斜，避免半导体结构的损坏；其中，至少两个位线102连接的半导体柱100的数量不同，可以适当的减少半导体柱100的排列数量，相应的使半导体柱100形成的晶体管结构对应电荷存储单元103的间距增加，从而避免高密度堆积的结构中产生寄生电容影响半导体结构的性能。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，以降低半导体结构中的寄生电容。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。

图3至图11为本公开又一实施例提供的一种半导体结构的制作方法对应的各个步骤的结构示意图，其中，图6为图5沿AA1方向的剖面结构示意图，图8为图7沿AA1和BB1方向的剖面结构示意图，图9至图11为图7沿BB1方向的剖面结构示意图，以下将结合附图对本实施例提供的半导体结构的制作方法进行详细说明，具体如下：

提供基底，并于基底上形成多个半导体柱，半导体柱沿第一方向延伸，且沿第二方向和第三方向上排列，半导体柱包括沟道区、源极和漏极，源极和漏极位于沟道区的相对两侧。

具体地，参考图3至图7，形成多个半导体柱，包括：参考图3，于基底200上形成交替层叠的牺牲层201和半导体层202；参考图4，于牺牲层201和半导体层202内形成多个第一绝缘层203，第一绝缘层203沿第一方向X延伸，且沿第二方向Y间隔排列；参考图5，去除部分牺牲层201和半导体层202，参考图6，至少部分剩余牺牲层201和半导体层202呈阶梯结构；参考图7，形成第二绝缘层204，第二绝缘层204覆盖并填充第一绝缘层203之间的间隙，剩余半导体层202作为半导体柱212，沿第二方向Y，半导体柱212排列的最大数量为A，沿第三方向Z，半导体柱212排列的最大数量为B，其中，A≥B＞1。

通过将半导体柱沿第二方向排列的最大数量设置为A，沿第三方向排列的最大数量设置为B，其中，A≥B＞1，即半导体柱的横向排列数量大于纵向堆叠的数量，以此半导体柱的排列可以形成阶梯结构，从而适当减少半导体柱的排列密度，进而使半导体柱形成的晶体管对应电荷存储单元之间的间距增加，降低晶体管结构之间的寄生电容。

需要说明的是，在本实施例中，牺牲层201和半导体层202交替层叠的数量为3层，即牺牲层201的层数为3层，半导体层202的层数为3层；在其他实施例中，牺牲层201和半导体层202交替层叠的数量还可以为4层、6层、10层或者20层，即牺牲层201的层数和半导体层202的层数均为4层、6层、10层或者20层，本实施例并不构成对牺牲层201和半导体层202交替层叠数量的限定。

对于基底200，形成基底200的材料包括元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以为硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。

对于半导体层202，形成半导体层的材料包括元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以为硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。

对于牺牲层201，形成牺牲层201的材料包括锗化硅。

对于第一绝缘层203和第二绝缘层204，形成第一绝缘层203和第二绝缘层204的材料均包括氧化硅、氮化硅或者氮氧化硅等。

在本实施例中，形成第一绝缘层203的材料与形成第二绝缘层204的材料相同，并以相同的特征表示；在其他实施例中，形成第一绝缘层的材料可以与形成第二绝缘层的材料不同。

在一些实施例中，牺牲层和半导体层的厚度均为20nm～60nm。可以理解的是，半导体层用于形成半导体柱，半导体层的厚度越大，相应的形成半导体柱的直径越大，单位空间内半导体柱的堆叠数量减少；半导体层的厚度越薄，相应的形成半导体柱的直径越小，半导体柱之间的排列密度相应增加，对应形成电荷存储单元之间的距离减少，电荷存储单元之间容易产生寄生电容，对半导体结构的性能产生影响，因此，半导体层的厚度需在一定范围内调整，以使半导体柱的排列密度尽量增加的同时避免电荷存储单元之间产生寄生电容，提高半导体结构的可靠性。同理，牺牲层位于半导体层之间，牺牲层的厚度对应为半导体柱之间的距离，相应的半导体柱之间的距离需要在一定范围内根据半导体柱的排列需求进行调整，避免半导体柱之间的距离过近对半导体结构的性能造成影响，同时避免半导体柱之间的距离过远使半导体结构的集成密度降低。

进一步地，形成字线，字线至少覆盖部分半导体柱的沟道区，字线沿第二方向延伸，且沿第二方向上，多个半导体柱连接同一字线。

具体地，参考图8，形成字线206，包括：沿第二方向Y形成第一隔离层205，半导体柱212贯穿第一隔离层205，且半导体柱212的沟道区位于第一隔离层205之间；去除第一隔离层205之间的牺牲层201，于第一隔离层205之间的半导体柱212表面形成字线206。

在一些实施例中，在形成字线206之前还包括形成介质层216，介质层216覆盖半导体柱212的沟道区的表面，字线206覆盖半导体柱212的介质层216表面，介质层216可以防止后续工艺过程中字线206与半导体柱212发生反应，避免半导体结构的损坏。

对于字线206，形成字线206的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧、铜或者钨中的至少一种。

对于第一隔离层205，形成第一隔离层205的材料包括氧化硅、氮化硅或者氮氧化硅中的至少一种。

对于介质层216，形成介质层216的材料包括氧化硅、氮化硅或者氮氧化硅中的至少一种。

在本实施例中，形成介质层216的材料与形成第一绝缘层203的材料相同，并以相同的特征表示；在其他实施例中，形成介质层的材料可以与形成第一绝缘层的材料不同。

进一步地，在一些实施例中，形成字线206还包括：沿第二方向Y在第一隔离层205之间形成第二隔离层207，第二隔离层207位于相邻的字线206之间。第一隔离层205和第二隔离层207可以将不同的字线206隔离，避免相邻的字线206之间相互连通导致半导体结构的性能受到影响，提高半导体结构的稳定性。

对于第二隔离层207，形成第二隔离层207的材料包括氧化硅、氮化硅或者氮氧化硅等。

在本实施例中，形成第一隔离层的材料205与形成第二隔离层207的材料相同，并以相同的特征表示；在其他实施例中，形成第一隔离层的材料可以与形成第二隔离层的材料不同。

具体地，在一些实施例中，形成字线和第二隔离层的步骤包括：在半导体柱的表面形成介质层之后，在形成字线之前，于第一隔离层之间的最底层半导体柱之间先形成第一字线，第一字线填充最底层半导体柱之间的间隙；于第一字线的表面形成一层第二隔离层；于第二隔离层上的半导体柱之间形成第二字线，第二字线填充沿远离基底方向的第二层半导体柱之间的间隙；于第二字线的表面形成再形成一层第二隔离层；继续于第二隔离层上的半导体柱之间形成第三字线，第三字线填充沿远离基底方向的第三层半导体柱之间的间隙；于第三字线的表面形成再形成一层第二隔离层，以此反复形成字线和第二隔离层。

在另一些实施例中，形成字线和第二隔离层的步骤包括：在半导体柱的表面形成介质层之后，在形成字线之前，形成初始字线填充第一隔离层之间的所有半导体柱之间的间隙；沿第二方向形成多个字线隔离槽，字线隔离槽位于第一隔离层之间的初始字线内，且位于相邻的半导体柱之间；采用绝缘材料填充字线隔离槽以形成第二隔离层，剩余初始字线作为字线。

继续参考图8，在一些实施例中，在形成字线206之后，还包括：形成字线延伸线226，字线延伸线226沿第三方向Z延伸，且沿第二方向Y排列，沿第二方向Y上，不同字线延伸线226底部连接不同的字线206。可以理解的是，当通过依次递增的形式逐渐增加半导体柱的堆叠数量时，字线从下到上连接的半导体柱的数量逐渐减少，相应的，字线的长度从下到上可以逐渐缩短，即字线可以形成阶梯结构，进而通过字线延伸线可以将字线的延伸方向从第二方向转变为第三方向，对应的字线的控制端与位线的控制端可以位于同一方向，以便于字线相应的控制端口的连接。

对于字线延伸线226，形成字线延伸线226的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧、铜或者钨中的至少一种。

在一些实施例中，沿第一方向上，字线延伸线的宽度小于字线的宽度。可以理解的是，字线延伸线的底部与字线相接触，从而使字线与字线延伸线电连接即可，字线延伸线的宽度小于字线的宽度可以便于半导体结构的制作，且字线延伸线的直径较小可以避免占用过多的空间，避免对半导体结构的其他器件造成影响。

在本实施例中，形成字线延伸线226的材料与形成字线206的材料相同，并以相同的特征表示；在其他实施例中，字线延伸线的材料可以与字线的材料不同。

参考图9，在一些实施例中，在形成第一隔离层205之后，在形成字线206之前，还包括：形成绝缘层208，绝缘层208填充半导体柱212的源极到第一隔离层205之间的间隙，且填充半导体柱212的漏极到第一隔离层205之间的间隙。绝缘层填充半导体柱之间的间隙，可以隔离不同的半导体柱形成的晶体管结构，避免相邻的晶体管结构之间相互连通，提高半导体结构的可靠性。

参考图10，形成位线209，位线209连接半导体柱212的源极或者漏极中的一者，位线209沿第三方向Z延伸，且沿第三方向Z上，多个半导体柱212连接同一位线209，其中，至少有两个位线209所连接的半导体柱212的数量不同。

在一些实施例中，形成位线209，包括：沿第三方向Z去除部分半导体柱212的源极或者漏极中的一端以及部分绝缘层208，并填充导电材料以形成位线209。

参考图11，形成电荷存储单元300，电荷存储单元300连接半导体柱212的源极或者漏极中的另一者，电荷存储单元300沿第一方向延伸X。

具体地，电荷存储单元300包括：下电极层301、电容介质层302以及上电极层303，下电极层301覆盖半导体柱212源极或者漏极的表面，电容介质层302覆盖下电极层301的表面，上电极层303覆盖电容介质层302的表面。

对于下电极层301和上电极层303，形成下电极层301和上电极层303的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。对于电容介质层302，形成电容介质层302的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。

在本实施例中，形成上电极层303的材料与形成下电极层301的材料相同，并以相同的特征表示；在其他实施例中，形成上电极层的材料与形成下电极层的材料可以不同。

本公开实施例提供的半导体结构制作方法，通过形成沿第一方向X延伸，且沿第二方向Y和第三方向Z上排列的半导体柱212，可以使半导体柱212对应形成的晶体管沿第一方向X延伸，并沿第二方向Y和第三方向Z排列，以增加晶体管的排列密度；其中，沿第二方向Y上多个半导体柱212连接同一字线206，沿第三方向Z上多个半导体柱212连接同一位线209，可以减少半导体结构中字线206和位线209的控制端；与半导体柱212的源极或者漏极连接的电荷存储单元300沿第一方向X延伸，可以有利于增加电荷存储单元300纵横比，即长度与宽度或者直径之比，从而使相邻的晶体管之间的电荷存储单元300距离增加，避免电荷存储单元300之间产生寄生电容，且相较于垂直晶体管结构，可以避免电荷存储单元300的纵横比较大时发生倾斜，避免半导体结构的损坏；其中，至少两个位线209连接的半导体柱212的数量不同，可以适当的减少半导体柱212的排列数量，相应的使半导体柱212形成的晶体管结构对应电荷存储单元103的间距增加，从而避免高密度堆积的结构中产生寄生电容影响半导体结构的性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (15)

1.一种半导体结构，其特征在于，包括：

基底及形成于所述基底上的多个半导体柱，所述半导体柱沿第一方向延伸，且沿第二方向和第三方向上排列，所述半导体柱包括沟道区、源极和漏极，所述源极和所述漏极位于所述沟道区的相对两侧；

字线，至少覆盖部分所述半导体柱的沟道区，所述字线沿所述第二方向延伸，且沿所述第二方向上，多个所述半导体柱连接同一所述字线；

位线，连接所述半导体柱的源极或者漏极中的一者，所述位线沿所述第三方向延伸，且沿所述第三方向上，多个所述半导体柱连接同一所述位线；

电荷存储单元，连接所述半导体柱的源极或者漏极中的另一者，所述电荷存储单元沿所述第一方向延伸；

其中，至少有两个所述位线所连接的所述半导体柱的数量不同。

2.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，所述半导体柱排列的最大数量为A，沿所述第三方向，所述半导体柱排列的最大数量为B，其中，A≥B＞1。

3.如权利要求2所述的半导体结构，其特征在于，沿所述第三方向上，部分所述位线所连接的所述半导体柱的数量依次递增。

4.如权利要求2所述的半导体结构，其特征在于，所述半导体柱沿所述第二方向排列的最大数量A至少为所述半导体柱沿所述第三方向排列的最大数量B的两倍，即A≥2B＞1，其中，沿所述第三方向上，部分所述位线所连接的所述半导体柱的数量先依次递增再依次递减。

5.如权利要求4所述的半导体结构，其特征在于，还包括：

字线延伸线，所述字线延伸线沿所述第三方向延伸，且沿所述第二方向排列，沿所述第二方向上，不同所述字线延伸线底部连接不同的所述字线，其中，至少两条相邻的所述字线所连接的所述字线延伸线位于所述字线的相对两端。

6.如权利要求1所述的半导体结构，其特征在于，所述电荷存储单元包括电容，所述电容包括柱状电容或者杯状电容。

7.如权利要求1所述的半导体结构，其特征在于，相邻的所述位线在所述第一方向和所述第三方向所在的平面上的投影仅部分重合或者不重合。

8.一种半导体结构的制作方法，其特征在于，包括：

提供基底，并于所述基底上形成多个半导体柱，所述半导体柱沿第一方向延伸，且沿第二方向和第三方向上排列，所述半导体柱包括沟道区、源极和漏极，所述源极和所述漏极位于所述沟道区的相对两侧；

形成字线，所述字线至少覆盖部分所述半导体柱的沟道区，所述字线沿所述第二方向延伸，且沿所述第二方向上，多个所述半导体柱连接同一所述字线；

形成位线，所述位线连接所述半导体柱的源极或者漏极中的一者，所述位线沿所述第三方向延伸，且沿所述第三方向上，多个所述半导体柱连接同一所述位线，其中，至少有两个所述位线所连接的所述半导体柱的数量不同；

形成电荷存储单元，连接所述半导体柱的源极或者漏极中的另一者，所述电荷存储单元沿所述第一方向延伸。

9.如权利要求8所述的半导体结构的制作方法，其特征在于，形成所述多个半导体柱，包括：

于所述基底上形成交替层叠的牺牲层和半导体层；

于所述牺牲层和所述半导体层内形成多个第一绝缘层，所述第一绝缘层沿所述第一方向延伸，且沿所述第二方向间隔排列；

去除部分所述牺牲层和所述半导体层，至少部分剩余所述牺牲层和所述半导体层呈阶梯结构；

形成第二绝缘层，所述第二绝缘层覆盖并填充所述第一绝缘层之间的间隙，剩余所述半导体层作为所述半导体柱，沿所述第二方向，所述半导体柱排列的最大数量为A，沿所述第三方向，所述半导体柱排列的最大数量为B，其中，A≥B＞1。

10.如权利要求9所述的半导体结构的制作方法，其特征在于，形成所述字线，包括：

沿所述第二方向形成第一隔离层，所述半导体柱贯穿所述第一隔离层，且所述半导体柱的沟道区位于所述第一隔离层之间；

于所述第一隔离层之间的所述半导体柱表面形成所述字线。

11.如权利要求10所述的半导体结构的制作方法，其特征在于，所述形成字线还包括：

沿所述第二方向在所述第一隔离层之间形成第二隔离层，所述第二隔离层位于相邻的所述字线之间。

12.如权利要求10所述的半导体结构的制作方法，其特征在于，在形成所述第一隔离层之后，在形成所述字线之前，还包括：形成绝缘层，所述绝缘层填充所述半导体柱的源极到所述第一隔离层之间的间隙，且填充所述半导体柱的漏极到所述第一隔离层之间的间隙。

13.如权利要求8所述的半导体结构的制作方法，其特征在于，在形成所述字线之后，还包括：形成字线延伸线，所述字线延伸线沿所述第三方向延伸，且沿所述第二方向排列，沿所述第二方向上，不同所述字线延伸线底部连接不同的所述字线。

14.如权利要求13所述的半导体结构的制作方法，其特征在于，沿所述第一方向上，所述字线延伸线的宽度小于所述字线的宽度。

15.如权利要求8所述的半导体结构的制作方法，其特征在于，形成所述位线，包括：沿所述第三方向去除部分所述半导体柱的源极或者漏极中的一端，并填充导电材料以形成所述位线。

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