CN115064496A - 半导体结构及其制作方法 - Google Patents

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，方法包括：提供半导体基底，半导体基底设置有沿第一方向延伸的多个第一位线；于半导体基底上形成第一晶体管阵列，第一晶体管阵列包括多个第一半导体柱；形成第一字线，每一第一半导体柱连接对应的第一字线和第一位线；于第一晶体管阵列上形成第二晶体管阵列，第二晶体管阵列包括多个第二半导体柱，第一半导体柱与第二半导体柱一一对应；形成第二字线和第二位线，每一第二半导体柱连接对应的第二字线和第二位线，以形成一种2T0C的半导体结构，可以简化半导体结构的制作过程中的电容工艺。

Description

半导体结构及其制作方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体市场需求的不断增长，半导体存储器技术迅速发展，特别是动态随机存储器DRAM(Dynamic random access memory)在存储器市场中，占据了最为主要的位置。常见的DRAM单元由一个晶体管(Transistor)和一个电容器(Capacitor)构成1T1C结构，为了提高单元性能并缩小单元面积，需要在单位面积上制备大电容值的电容器。
随着对DRAM单元的存储性能和单元尺寸提出越来越高的要求，给1T1C单元带来了严峻的挑战。研究表明，晶体管在一定的尺寸以及适当的掺杂剂下，也可以在不需要任何电容的情况下容纳少量的电荷，因为，晶体管的栅极是一个天然的电容。通过形成2T0C嵌入式DRAM结构，制作出两个晶体管且没有电容的结构，可以简化半导体结构的制作过程中的电容工艺。
发明内容
本公开实施例提供一种半导体结构及其制作方法，形成一种2T0C的半导体结构，可以简化半导体结构的制作过程中的电容工艺。
本公开一实施例提供一种半导体结构的制作方法，包括：提供半导体基底，半导体基底设置有沿第一方向延伸的多个第一位线；于半导体基底上形成第一晶体管阵列，第一晶体管阵列包括多个第一半导体柱；形成第一字线，每一第一半导体柱连接对应的第一字线和第一位线；于第一晶体管阵列上形成第二晶体管阵列，第二晶体管阵列包括多个第二半导体柱，第一半导体柱与第二半导体柱一一对应；形成第二字线和第二位线，每一第二半导体柱连接对应的第二字线和第二位线。
在一些实施例中，形成的第一半导体柱沿第三方向延伸，且在第一方向和第二方向阵列排布；形成的第一字线沿第二方向延伸且环绕第一半导体柱。
在一些实施例中，形成第一晶体管阵列的步骤包括：形成第一牺牲层，第一牺牲层覆盖半导体基底的表面；形成多条沿第一方向延伸的第一沟槽和多条沿第二方向延伸的第二沟槽，第一沟槽和第二沟槽位于第一牺牲层内，底部与第一位线的顶部表面齐平，且在第二方向上，第一沟槽的投影与第一位线的投影相互平行且交替设置；形成第一隔离结构以填充第一沟槽和第二沟槽；去除第一隔离结构之间的第一牺牲层，并形成第一半导体柱以填充第一隔离结构之间的间隙。
在一些实施例中，形成第一晶体管阵列的步骤包括：形成初始第一隔离结构，初始第一隔离结构覆盖半导体基底的表面；形成多个沿第三方向延伸的第一半导体孔，第一半导体孔位于初始第一隔离结构内，且在第一方向和第二方向上阵列排布，第一半导体孔暴露出第一位线的表面，剩余初始第一隔离结构作为第一隔离结构；形成第一半导体柱以填充第一半导体孔。
在一些实施例中，形成第一字线的步骤包括：去除部分高度第一隔离结构；形成第一字线覆盖第一隔离结构的表面；形成第二隔离结构覆盖第一字线的表面；形成第一隔离层，第一隔离层沿第二方向延伸，位于相邻两列第一半导体柱之间，在第一方向上，第一隔离层与第一半导体柱交替间隔设置。
在一些实施例中，形成第一晶体管阵列和形成第一字线的步骤包括：形成初始第一隔离结构，初始第一隔离结构覆盖半导体基底的表面；形成多个沿第二方向延伸的第一隔离槽和多个沿第三方向延伸的第一半导体孔，第一隔离槽和第一半导体孔位于初始第一隔离结构内，第一半导体孔在第一方向和第二方向上阵列排布，且暴露出第一位线的表面，在第一方向上，第一隔离槽与第一半导体孔交替间隔设置；形成第一隔离层以填充第一隔离槽，并且形成第一半导体柱以填充第一半导体孔；去除部分高度初始第一隔离结构，剩余初始第一隔离结构作为第一隔离结构；形成第一字线覆盖第一隔离结构的表面；形成第二隔离结构覆盖第一字线。
在一些实施例中，在形成第一字线后，在形成第二晶体管层之前，还包括：形成接触结构，接触结构位于第一半导体柱的顶部表面；形成介质层，介质层至少覆盖接触结构的表面。
在一些实施例中，形成的第二半导体柱沿第三方向延伸，且在第一方向和第二方向阵列排布；形成第二晶体管阵列还包括：形成第三隔离结构，第三隔离结构填充第二半导体柱之间的间隙。
在一些实施例中，形成第二晶体管阵列的步骤，包括：形成初始第三隔离结构，初始第三隔离结构位于第一晶体管阵列上方；形成多个沿第三方向延伸的第二半导体孔，第二半导体孔位于初始第三隔离结构内，且与第一半导体柱一一对应，剩余初始第三隔离结构作为第三隔离结构；形成第二半导体柱以填充第二半导体孔。
在一些实施例中，形成第二晶体管阵列的步骤，包括：形成第二半导体层，第二半导体层位于第一晶体管阵列上方；形成多条沿第一方向延伸的第一凹槽和多条沿第二方向延伸的第二凹槽，第一凹槽和第二凹槽位于第二半导体层内，剩余第二半导体层作为第二半导体柱，与第一半导体柱一一对应；形成第三隔离结构以填充第一凹槽和第二凹槽。
在一些实施例中，形成第二晶体管阵列的步骤，包括：形成第二牺牲层，第二牺牲层位于第一晶体管阵列上方；形成多条沿第一方向延伸的第三凹槽和多条沿第二方向延伸的第四凹槽，第三凹槽和第四凹槽位于第二牺牲层内，剩余第二牺牲层与第一半导体柱一一对应；形成第三隔离结构以填充第三凹槽和第四凹槽；去除第三隔离结构内的第二牺牲层，并形成第二半导体柱以填充第三隔离结构之间的间隙。
在一些实施例中，形成第二字线和第二位线的步骤，包括：形成第一绝缘层，第一绝缘层覆盖第二晶体管阵列的表面；形成多条沿第二方向延伸的第二字线和第二位线，第二字线和第二位线位于第一绝缘层内，在第一方向上相互平行且交替间隔设置，在第二方向上，同一第二字线或第二位线连接相邻两列第二半导体柱的部分表面。
在一些实施例中，形成第二字线和第二位线的步骤，包括：形成第二绝缘层，第二绝缘层覆盖第二晶体管阵列的表面；形成多条沿第二方向延伸的第二字线，第二字线位于第二绝缘层内，在第二方向上，同一第二字线连接相邻两列第二半导体柱的部分表面，在第一方向上，每两列第二半导体柱表面连接同一第二字线；形成第三绝缘层，第三绝缘层覆盖第二字线和第二绝缘层的表面；形成多个第二位线，第二位线包括多个沿第三方向延伸的第二位线接触线和多个沿第一方向延伸的第二位线延伸线，第二位线接触线位于第二绝缘层和第三绝缘层内，第二位线延伸线位于第三绝缘层内；第二位线接触线在第一方向和第二方向上阵列排布，在第一方向上第二位线接触线与第二字线交替间隔设置，每一第二位线接触线连接相邻两个第二半导体柱的部分表面，第二位线延伸线的底部与第二位线接触线的顶部连接。
在一些实施例中，形成第一半导体柱和第二半导体柱的材料至少包括IGZO、IZO或者ITO中的一种或多种。
本公开另一实施例还提供一种半导体结构，采用上述实施例中提供的半导体结构的制作方法，包括：半导体基底，半导体基底设置有沿第一方向延伸的多个第一位线；第一晶体管阵列，位于半导体基底上，第一晶体管阵列包括多个第一半导体柱；第一字线，每一第一半导体柱连接对应的第一字线和第一位线；第二晶体管阵列，位于第一晶体管阵列上，第二晶体管阵列包括多个第二半导体柱，第一半导体柱与第二半导体柱一一对应；第二字线和第二位线，每一第二半导体柱连接对应的第二字线和第二位线。
在一些实施例中，半导体结构还包括：第一半导体柱沿第三方向延伸，在第一方向和第二方向阵列排布；第一隔离层，沿第二方向延伸，位于相邻两列第一半导体柱之间，在第一方向上，第一隔离层与第一半导体柱交替间隔设置；第一隔离结构，填充第一隔离层与第一半导体柱之间的间隙，且第一字线位于第一隔离结构表面；第二隔离结构，第二隔离结构位于第一字线表面。
在一些实施例中，半导体结构还包括：接触结构，接触结构位于第一半导体柱表面；介质层，介质层至少覆盖接触结构表面。
在一些实施例中，第二晶体管阵列包括：第二半导体柱沿第三方向延伸，在第一方向和第二方向上阵列排布；第三隔离结构，第三隔离结构填充第二半导体柱之间的间隙。
在一些实施例中，第二字线和第二位线包括：第一绝缘层，覆盖第二晶体管阵列的表面，第二字线和第二位线沿第二方向延伸且相互平行设置于第一绝缘层内，在第二方向上，同一第二字线或第二位线连接相邻两列第二半导体柱的部分表面。
在一些实施例中，第二字线和第二位线包括：第二绝缘层，覆盖第二晶体管阵列的表面，第二字线沿第二方向延伸且相互平行设置于第二绝缘层内，在第二方向上，同一第二字线连接相邻两列第二半导体柱的部分表面，在第一方向上，每两列第二半导体柱的部分表面连接同一第二字线；第三绝缘层，覆盖第二字线和第二绝缘层的表面，第二位线包括第二位线接触线和第二位线延伸线，第二位线接触线沿第三方向设置于第二绝缘层和第三绝缘层内，在第一方向和第二方向阵列排布，在第一方向上第二位线接触线与第二字线交替间隔设置，每一第二位线接触线连接相邻两个第二半导体柱的部分表面；第二位线延伸线沿第二方向设置于第三绝缘层内，底部与第二位线接触线的顶部连接。
本公开实施例提供的技术方案至少具有以下优点：形成具有多个第一半导体柱的第一晶体管阵列和具有多个第二半导体柱的第二晶体管阵列，且第一晶体管连接对应的第一字线和第一位线，第二晶体管连接对应的第二字线和第二位线，第一晶体管与第二晶体管一一对应，以形成两个晶体管且无电容器的结构，解决半导体结构的制作工艺中需要在单位面积上制备大量电容器的问题，两个晶体管且无电容器的结构可以增加半导体结构的空间利用率，提高半导体结构的集成密度。
另外，形成的第一半导体柱沿第三方向延伸，且在第一方向和第二方向阵列排布；形成的第一字线沿第二方向延伸且环绕第一半导体柱，可以构成全环绕栅极结构的第一晶体管阵列，以提高第一晶体管对电流的控制能力，进而提高半导体结构的使用性能，且全环绕栅极结构可以提高半导体结构的集成密度。
此外，形成第一半导体柱和第二半导体柱的材料至少包括IGZO、IZO或者ITO中的一种或多种，有利于提高第一晶体管阵列和第二晶体管阵列中半导体通道的载流子迁移率，从而有利于半导体通道更高效地传递电信号，降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图13为本公开一实施例提供的半导体结构的制作方法各个步骤对应的结构示意图。
具体实施方式
由背景技术可知，通过形成2T0C嵌入式DRAM结构，制作出两个晶体管且没有电容的结构，可以简化半导体结构的制作过程中的电容工艺。
分析发现，晶体管在一定的尺寸以及适当的掺杂剂下，小晶体管也可以在不需要任何电容的情况下容纳少量电荷，因为晶体管的栅极是一个天然的电容，可以储存少量电荷。因此，相较于常规的1T1C式DRAM结构中，需要制作一个晶体管和一个电容一一对应的结构，2T0C嵌入式DRAM结构可以形成两个晶体管且无电容的结构，以省去半导体结构制作工艺中电容的制作过程，从而提高半导体结构的制作效率，同时无需占用过多的空间形成电容，可以进一步提高晶体管的集成密度。
本公开一实施例提供一种半导体结构的制作方法，以形成2T0C的半导体结构，简化半导体结构的制作过程中的电容工艺。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1至图13为本实施例提供的半导体结构的制作方法各个步骤对应的结构示意图，其中，图3至图8以及图11至图13为图1沿AA1和BB1方向的剖面结构示意图，图10为图9沿CC1和DD1方向的剖面结构示意图，以下将结合附图对本实施例提供的半导体结构的制作方法进行详细说明，具体如下：
半导体结构的制作方法，包括：
参考图1，提供半导体基底100，半导体基底100设置有沿第一方向X延伸的多个第一位线201。
具体地，提供半导体基底100的步骤可以包括：提供衬底101，并形成第一绝缘结构102覆盖衬底101表面；在第一绝缘层101内形成多条沿第一方向X延伸的第一位线槽，在第二方向上Y第一位线槽相互平行间隔排布，且填充第一位线槽以形成第一位线201。
需要注意的是，在本实施例中，第一方向X与第二方向Y的夹角为90°，本实施例并不构成对第一方向X与第二方向Y的具体夹角的限定，在具体应用中，第一方向X与第二方向Y的夹角可以根据具体应用场景设置为30°、45°或者60°。
对于衬底101，衬底101的材料可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
对于第一绝缘结构102，形成第一绝缘结构102的材料包括氧化硅、氮化硅、氮氧化硅等绝缘材料，用于隔绝相邻的第一位线201，防止第一位线201之间相互连通，避免影响半导体结构的性能。
对于第一位线201，形成第一位线201的材料包括金属硅化物、铜或者钨中的至少一种。在一些实施例中，形成第一位线201的材料可以为单金属、金属化合物或者合金。其中，单金属可以为铜、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为铜、铝、钨、金或者银中至少2者构成的合金材料。将第一位线201的材料设置为金属材料，可以使第一位线具有较小的电阻率，有利于第一位线201的电阻，提高第一位线201中的电学信号的传输速率，降低第一位线201的寄生电容，且降低热损耗以降低功耗。
参考图1和图2，于半导体基底100上形成第一晶体管阵列200，第一晶体管阵列200包括多个第一半导体柱203。
具体参考图2，第一半导体柱203沿第三方向Z延伸，并在第一方向X和第二方向Y阵列排布，且在第一方向X上不同第一半导体柱203的底部接触同一第一位线201，在第二方向Y上不同第一半导体柱203的底部接触不同第一位线201；形成第一字线202，每一第一半导体柱203连接对应的第一字线202和第一位线201，第一字线202沿第二方向Y延伸且环绕第一半导体柱203。通过形成全环绕栅极结构的第一晶体管阵列，以提高第一晶体管对电流的控制能力，进而提高半导体结构的使用性能，且全环绕栅极结构可以提高半导体结构的集成密度。
需要注意的是，在本实施例中，第三方向Z与第一方向X和第二方向Y所在平面的夹角为90°，本实施例不构成对第三方向Z与第一方向X和第二方向Y所在平面的夹角的限定，根据具体应用场景，第三方向Z与第一方向X和第二方向Y所在平面的夹角可以为30°、45°或者60°。
本实施例提供了两种第一晶体管阵列200的形成方法，具体地，在一个例子中，形成第一晶体管阵列200的步骤包括：参考图3，形成第一牺牲层231，第一牺牲层231覆盖半导体基底100的表面；参考图4，形成多条沿第一方向X延伸的第一沟槽233和多条沿第二方向Y延伸的第二沟槽232，第一沟槽233和第二沟槽232位于第一牺牲层231内，底部与第一位线201的顶部表面齐平，且在第二方向Y上，第一沟槽233的投影与第一位线201的投影相互平行且交替设置；参考图5，形成第一隔离结构211以填充第一沟槽233和第二沟槽232；参考图6，去除第一隔离结构211之间的第一牺牲层231，并形成第一半导体柱203以填充第一隔离结构211之间的间隙。
对于第一牺牲层231和第一隔离结构211，形成第一牺牲层231和第一隔离结构211的材料包括氧化硅、氮化硅、氮氧化硅等；其中，形成第一牺牲层231和第一隔离结构211的材料不同，可以使第一牺牲层231和第一隔离结构211在同种刻蚀条件下，被刻蚀的程度不同，从而使第一牺牲层231被去除，而保留第一隔离结构211，以便于后续填充第一隔离结构211之间的间隙以形成第一半导体柱203。
在一些实施例中，在形成第一沟槽233和第二沟槽232之后，在填充第一隔离结构211之前还可以包括圆角化处理，使剩余的第一牺牲层231形成圆柱状结构，以使后续去除第一牺牲层231并形成第一半导体柱203的表面圆滑过渡，从而使第一半导体柱203在半导体结构中工作时，有利于避免第一半导体柱203发生尖端放电或者漏电的现象。
在另一个例子中，形成第一晶体管阵列的步骤包括：形成初始第一隔离结构，初始第一隔离结构覆盖半导体基底的表面；形成多个沿第三方向延伸的第一半导体孔，第一半导体孔位于初始第一隔离结构内，且在第一方向和第二方向上阵列排布，在第一方向上不同第一半导体孔暴露出同一第一位线的部分顶部表面，在第二方向上不同第一半导体孔暴露出不同第一位线的部分顶部表面，剩余初始第一隔离结构作为第一隔离结构；形成第一半导体柱以填充第一半导体孔。
对于初始第一隔离结构，形成初始第一隔离结构的材料包括氧化硅、氮化硅、氮氧化硅等。
在一些实施例中，形成第一半导体孔的形状可以是圆形、椭圆形或者多边形，以便于后续填充形成第一半导体柱的表面圆滑过渡，从而防止第一半导体柱在工作时发生尖端放电或者漏电现象。可以理解的是，多边形的棱角可以进行倒角处理，从而使第一半导体柱的角度平缓过渡，也可以避免形成尖端导致漏电或者放电现象。
对于第一半导体柱203，形成第一半导体柱203的材料至少包括IGZO(铟镓锌氧化物，Indium Gallium Zinc Oxide)、IZO(氧化铟锌，Indium ZincOxide)或者ITO(氧化铟锡，Indium Tin Oxide)中的一种。第一半导体柱203由上述材料组成时，有利于提高第一半导体柱203的载流子迁移率，从而有利于第一半导体柱203更高效地传递电信号。例如，当第一半导体柱203的材料为IGZO时，IGZO的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高第一半导体柱203中的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。此外，由IGZO形成第一半导体柱203构成的全环绕栅极晶体管配置的存储器单元的保留时间可超过400s，有利于降低存储器的刷新率和功耗。
基于上述两种形成第一晶体管阵列200的形成方法，形成第一字线202，每一第一半导体柱203连接对应的第一字线202和第一位线201；其中，形成第一字线202的步骤包括：参考图7，去除部分高度第一隔离结构211；形成第一字线202覆盖第一隔离结构211的表面，且第一字线202的顶部表面低于第一半导体柱203的顶部表面；形成第二隔离结构212覆盖第一字线202的表面，且第二隔离结构212的顶部表面与第一半导体柱203的顶部表面齐平；参考图8，形成第一隔离层213，第一隔离层213沿第二方向Y延伸，位于相邻两列第一半导体柱203之间，高度与第一半导体柱203的高度相等，在第一方向X上，第一隔离层213与第一半导体柱203交替间隔设置。第一隔离层213沿第二方向Y位于相邻两列第一半导体柱203之间，可以将第一字线202沿第二方向Y分隔开，从而使在第二方向Y上的同一列第一半导体柱203共用同一条第一字线202，进而提高第一字线202对第一晶体管阵列200的控制能力。
对于第一字线202，在一些实施例中，形成第一字线的步骤包括：形成栅介质层，栅介质层覆盖第一半导体柱的表面；形成栅导电层，栅导电层覆盖栅介质层的表面，且填充第一半导体柱之间的间隙。栅介质层覆盖第一半导体柱的表面，可以防止后续工艺过程中，栅导电层与第一半导体柱发生反应，避免半导体结构的损坏。
对于栅介质层，形成栅介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的至少一种。
对于栅导电层，形成栅导电层的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧或者钨中的至少一种。
对于第二隔离结构212和第一隔离层213，形成第二隔离结构212和第一隔离层213的材料包括氧化硅、氮化硅、氮氧化硅等。在本实施例中，形成第二隔离结构212与形成第一隔离结构211的材料相同，以相同的特征表示；形成第一隔离层213的材料与形成第一隔离结构211的材料不同，以不同的特征表示。在其他实施例中，形成第二隔离结构212与形成第一隔离结构211的材料可以不同，形成第一隔离层213的材料与形成第一隔离结构211的材料可以相同。
本实施例还提供了一种形成第一晶体管阵列和形成第一字线的方法，具体地，参考图9，形成初始第一隔离结构230，初始第一隔离结构230覆盖半导体基底100的表面；形成多个沿第二方向Y延伸的第一隔离槽250和多个沿第三方向Z延伸的第一半导体孔240，第一隔离槽250和第一半导体孔240位于初始第一隔离结构230内，第一半导体孔240在第一方向X和第二方向Y上阵列排布，在第一方向X上不同第一半导体孔240暴露出同一第一位线201的部分顶部表面，在第二方向Y上不同第一半导体孔240暴露出不同第一位线201的部分顶部表面，且在第一方向X上，第一隔离槽250与第一半导体孔240交替间隔设置，第一隔离槽250的深度与第一半导体孔240的深度相等；参考图10，形成第一隔离层213以填充第一隔离槽250，并且形成第一半导体柱203以填充第一半导体孔240；返回参考图8，去除部分高度初始第一隔离结构230，剩余初始第一隔离结构230作为第一隔离结构211；形成第一字线202覆盖第一隔离结构211的表面，且第一字线202的顶部表面低于第一半导体柱203的顶部表面；形成第二隔离结构212覆盖第一字线202，且第二隔离结构212的顶部表面与第一半导体柱203的顶部表面齐平，从而形成第一晶体管阵列200。此方法通过先形成第一隔离层213和第一半导体柱203，再形成第一字线202的方法，可以避免后续形成第一字线202之后再对第一字线202进行刻蚀的工艺过程，简化第一字线202的形成方法，提高半导体结构的制作效率。
通过上述三种实施方式提供的第一晶体管阵列200和第一字线202的形成方法，可以减少对第一半导体柱203的刻蚀，例如，第一半导体柱203的材料为IGZO等非晶材料时，刻蚀需要消耗大量的成本，如干法蚀刻中设备主体、废气处理系统和外围供气系统的功耗较大，且维护费用较高，并且还存在颗粒污染设备，使设备的使用寿命缩短的问题；而湿法刻蚀是各向同性进行的，存在掩模下咬边的问题，因此采用上述实施例中的第一晶体管阵列200和第一字线202的形成方法，可以减少对IGZO等非晶材料的刻蚀，从而避免上述问题。
参考图11，在一些实施例中，在形成第一字线202后，在形成第二晶体管层之前，还包括：去除部分高度第一半导体柱203并形成接触结构320，接触结构320位于第一半导体柱203的顶部表面；形成介质层310，介质层310至少覆盖接触结构320的表面，且还覆盖第二隔离结构212和第一隔离层213的顶部表面。接触结构320将第一晶体管源极或者漏极一端和第二晶体管的栅极连接，介质层310可以构成第二晶体管阵列栅极部分的绝缘层，通过接触结构320和介质层310形成第一半导体柱203与第二半导体柱一一对应的结构。
对于接触结构320，形成接触结构320的材料包括金属硅化物、铜或者钨中的至少一种。在一些实施例中，形成接触结构320的材料可以为单金属、金属化合物或者合金。其中，单金属可以为铜、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为铜、铝、钨、金或者银中至少2者构成的合金材料。
对于介质层310，形成介质层310的材料包括氧化硅、氮化硅、氮氧化硅等。在本实施例中，形成介质层310的材料与形成第一隔离层213的材料相同，以相同的特征表示；在其他实施例中，形成介质层310的材料与形成第一隔离层213的材料可以不同。
参考图12，于第一晶体管阵列200上形成第二晶体管阵列300，第二晶体管阵列300覆盖介质层310的表面，包括多个沿第三方向Z延伸的第二半导体柱303，且第二半导体柱303在第一方向X和第二方向Y阵列排布，第一半导体柱203与第二半导体柱303一一对应；形成第三隔离结构311，第三隔离结构311填充第二半导体柱303之间的间隙；形成第二字线302和第二位线301，每一第二半导体柱303连接对应的第二字线302和第二位线301。
对于第二半导体柱303，形成第二半导体柱303的材料至少包括IGZO或者ITO中的一种或多种。例如，当第二半导体柱303的材料为IGZO时，IGZO的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高第二半导体柱303中的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。
对于第三隔离结构311，形成第三隔离结构311的材料包括氧化硅、氮化硅、氮氧化硅等。在本实施例中，形成第三隔离结构311的材料与形成第一隔离结构211的材料相同，以相同的特征表示；在其他实施例中，形成第三隔离结构311的材料与形成第一隔离结构211的材料可以不同。
对于第二字线302，形成第二字线302的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧或者钨中的至少一种。在本实施例中，形成第二字线302的材料与形成第一字线202的材料相同，以相同的特征表示；在其他实施例中，形成第二字线302的材料与形成第一字线202的材料可以不同。
对于第二位线301，形成第二位线的材料包括金属硅化物、铜或者钨中的至少一种。在一些实施例中，形成第二位线301的材料可以为单金属、金属化合物或者合金。其中，单金属可以为铜、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为铜、铝、钨、金或者银中至少2者构成的合金材料。在本实施例中，形成第二位线301的材料与形成第一位线201的材料相同，以相同的特征表示；在其他实施例中，形成第二位线301的材料与形成第一位线201的材料可以不同。
在一些实施例中，形成第二晶体管阵列的步骤，包括：形成初始第三隔离结构，初始第三隔离结构位于第一晶体管阵列上方，覆盖介质层的表面；形成多个沿第三方向延伸的第二半导体孔，第二半导体孔位于初始第三隔离结构内，且与第一半导体柱一一对应，剩余初始第三隔离结构作为第三隔离结构；形成第二半导体柱以填充第二半导体孔。
在另一些实施例中，形成第二晶体管阵列的步骤，包括：形成第二牺牲层，第二牺牲层位于第一晶体管阵列上方；形成多条沿第一方向延伸的第三凹槽和多条沿第二方向延伸的第四凹槽，第三凹槽和第四凹槽位于第二牺牲层内，第四凹槽暴露出第一隔离层的顶部表面，第三凹槽与第四凹槽的深度相等，且在第二方向上，第三凹槽与接触结构交替间隔设置，剩余第二牺牲层与第一半导体柱一一对应；形成第三隔离结构以填充第三凹槽和第四凹槽；去除第三隔离结构内的第二牺牲层，并形成第二半导体柱以填充第三隔离结构之间的间隙。
通过上述两种实施例提供的第二晶体管阵列的形成方法，可以减少对第二半导体柱的刻蚀，例如，当第二半导体柱的材料为IGZO等非晶材料时，刻蚀需要消耗大量的成本，如干法蚀刻中设备主体、废气处理系统和外围供气系统的功耗较大，且维护费用较高，并且还存在颗粒污染设备，使设备的使用寿命缩短的问题；而湿法刻蚀是各向同性进行的，存在掩模下咬边的问题，因此采用上述实施例中的第二晶体管阵列，可以减少对IGZO等非晶材料的刻蚀，从而避免上述问题。
在另一些实施例中，形成第二晶体管阵列的步骤，包括：形成第二半导体层，第二半导体层位于第一晶体管阵列上方；形成多条沿第一方向延伸的第一凹槽和多条沿第二方向延伸的第二凹槽，第一凹槽和第二凹槽位于第二半导体层内，剩余第二半导体层作为第二半导体柱，与第一半导体柱一一对应；形成第三隔离结构以填充第一凹槽和第二凹槽。通过直接对第二半导体层进行刻蚀，可以简化半导体结构的制作工艺，提高半导体结构的制作效率。
继续参考图12，在一些实施例中，形成第二字线302和第二位线301的步骤，包括：形成第一绝缘层314，第一绝缘层314覆盖第二晶体管阵列300的表面；形成多条沿第二方向Y延伸的第二字线302和第二位线301，第二字线302和第二位线301位于第一绝缘层314内，在第一方向X上相互平行且交替间隔设置，在第二方向Y上，同一第二字线302或第二位线301连接相邻两列第二半导体柱303的部分表面。此方法形成的第二字线302与第二位线301平行设置，且在第二方向Y上，相邻两列第二半导体柱303可以共用一条第二字线302或者第二位线301，从而增加了半导体结构的空间利用率，进一步增加半导体结构的集成密度。
参考图13，在另一些实施例中，形成第二字线302和第二位线301的步骤，包括：形成第二绝缘层312，第二绝缘层312覆盖第二晶体管阵列300的表面；形成多条沿第二方向Y延伸的第二字线302，第二字线302位于第二绝缘层312内，在第二方向Y上，同一第二字线302连接相邻两列第二半导体柱303的部分顶部表面，在第一方向X上，每两列第二半导体柱303表面连接同一第二字线302；形成第三绝缘层313，第三绝缘层313覆盖第二字线302和第二绝缘层312的表面；形成多个第二位线301，第二位线301包括多个沿第三方向Z延伸的第二位线接触线334和多个沿第一方向X延伸的第二位线延伸线333，第二位线接触线334位于第二绝缘层312和第三绝缘层313内，第二位线延伸线333位于第二绝缘层312内；第二位线接触线334在第一方向X和第二方向Y上阵列排布，在第一方向X上第二位线接触线334与第二字线302交替间隔设置，每一第二位线接触线334连接相邻两个第二半导体柱303的部分顶部表面，第二位线延伸线333的底部与第二位线接触线334的顶部连接。
通过形成上述结构的第二字线302和第二位线301，第二位线301包括第二位线接触线334和第二位线延伸线333，以使第二字线302和第二位线301的延伸方向不同，从而防止第二字线302和第二位线301平行设置时，第二字线302和第二位线301之间产生寄生电容，避免半导体结构的使用性能受到影响。可以理解的是，第二字线302和第二位线301的位置结构可以互换，同样可以构成一个第二半导体柱303对应一个第二字线302和一个第二位线301的结构。
对于第一绝缘层314、第二绝缘层312和第三绝缘层313，在本实施例中第一绝缘层314、第二绝缘层312和第三绝缘层313的材料相同，且与第三隔离结构311的材料相同，并以相同的特征表示；在其他实施例中，第一绝缘层314、第二绝缘层312和第三绝缘层313的材料可以不同，第一绝缘层314、第二绝缘层312和第三绝缘层313的材料包括氧化硅、氮化硅、氮氧化硅等绝缘材料。
在一些实施例中，可以将上述实施例中提供的半导体结构的制作方法重复堆叠形成堆叠结构，以实现在单位体积内集成更多的晶体管结构，从而提高半导体结构的集成密度以及半导体结构的使用性能。
本公开实施例提供的半导体结构的制作方法，形成具有多个第一半导体柱的第一晶体管阵列和具有多个第二半导体柱的第二晶体管阵列，且第一晶体管连接对应的第一字线和第一位线，第二晶体管连接对应的第二字线和第二位线，第一晶体管与第二晶体管一一对应，以形成两个晶体管且无电容器的结构，解决半导体结构的制作工艺中需要在单位面积上制备大量电容器的问题，两个晶体管且无电容器的结构可以增加半导体结构的空间利用率，提高半导体结构的集成密度。
本公开另一实施例提供一种半导体结构，采用上述半导体结构的制作方法，以改善形成的半导体结构的性能。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
继续参考图12，本实施例提供的半导体结构，包括：
半导体基底100，半导体基底100设置有沿第一方向X延伸的多个第一位线201；第一晶体管阵列200，位于半导体基底100上，第一晶体管阵列包括多个第一半导体柱203，且第一半导体柱203沿第三方向Z延伸，在第一方向X和第二方向Y阵列排布；第一隔离层213，沿第二方向Y延伸，位于相邻两列第一半导体柱203之间，在第一方向X上，第一隔离层213与第一半导体柱203交替间隔设置；第一隔离结构211，填充第一隔离层213与第一半导体柱203之间的间隙；第一字线202，每一第一半导体柱203连接对应的第一字线202和第一位线201，且第一字线202位于第一隔离结构211表面；第二隔离结构212，第二隔离结构212位于第一字线202表面；第二晶体管阵列300，位于第一晶体管阵列200上，第二晶体管阵列300包括多个沿第三方向Z延伸的第二半导体柱303，在第一方向X和第二方向Y上阵列排布，且与第一半导体柱203一一对应；第三隔离结构311，填充第二半导体柱303之间的间隙；第二字线302和第二位线301，每一第二半导体柱连接对应的第二字线302和第二位线301。
在一些实施例中，半导体结构还包括：接触结构320，接触结构320位于第一半导体柱203表面；介质层310，介质层310至少覆盖接触结构320表面，且还覆盖第二隔离结构212和第一隔离层213的顶部表面。接触结构320将第一晶体管源极或者漏极一端和第二晶体管的栅极连接，介质层310可以构成第二晶体管阵列的栅极部分的绝缘层，从而通过接触结构320和介质层310形成第一半导体柱203与第二半导体柱一一对应的结构。
在一些实施例中，参考图12，第二字线302和第二位线301包括：第一绝缘层314，覆盖第二晶体管阵列300的表面，第二字线302和第二位线301沿第二方向Y延伸且相互平行设置于第一绝缘层314内，在第二方向Y上，同一第二字线302或第二位线301连接相邻两列第二半导体柱303的部分表面。第二字线302与第二位线301平行设置，且在第二方向Y上，相邻两列第二半导体柱303可以共用一条第二字线302或者第二位线301，从而增加了半导体结构的空间利用率，进一步增加半导体结构的集成密度。
参考图13，在另一些实施例中，第二字线302和第二位线301包括：第二绝缘层312，覆盖第二半导体柱303和第三隔离结构311的顶部表面，第二字线302沿第二方向Y延伸且相互平行设置于第二绝缘层312内，在第二方向Y上，同一第二字线302连接相邻两列第二半导体柱303的部分表面，在第一方向X上，每两列第二半导体柱303的部分表面连接同一第二字线302；第三绝缘层313，覆盖第二字线302和第二绝缘层312的表面，第二位线301包括第二位线接触线334和第二位线延伸线333，第二位线接触线334沿第三方向Z设置于第二绝缘层312和第三绝缘层313内，在第一方向X和第二方向Y阵列排布，在第一方向X上第二位线接触线334与第二字线302交替间隔设置，每一第二位线接触线334连接相邻两个第二半导体柱303的部分表面；第二位线延伸线333沿第二方向Y设置于第三绝缘层313内，底部与第二位线接触线334的顶部连接。通过形成上述结构的第二字线302和第二位线301，第二位线301包括第二位线接触线334和第二位线延伸线333，以使第二字线302和第二位线301的延伸方向不同，从而防止第二字线302和第二位线301平行设置时，第二字线302和第二位线301之间产生寄生电容，避免半导体结构的使用性能受到影响。
可以理解的是，在一些实施例中，上述实施例提供的半导体结构可以进行堆叠，以形成堆叠而成的2T0C式半导体结构，从而增加半导体结构的集成密度，提高半导体结构的使用性能。
本公开提供的半导体结构，具有多个第一半导体柱的第一晶体管阵列和具有多个第二半导体柱的第二晶体管阵列，且第一晶体管连接对应的第一字线和第一位线，第二晶体管连接对应的第二字线和第二位线，第一晶体管与第二晶体管一一对应，以形成两个晶体管且无电容器的结构，解决半导体结构的制作工艺中需要在单位面积上制备大量电容器的问题，两个晶体管且无电容器的结构可以增加半导体结构的空间利用率，提高半导体结构的集成密度。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (20)

1.一种半导体结构的制作方法，其特征在于，包括：
提供半导体基底，所述半导体基底设置有沿第一方向延伸的多个第一位线；
于所述半导体基底上形成第一晶体管阵列，所述第一晶体管阵列包括多个第一半导体柱；
形成第一字线，每一所述第一半导体柱连接对应的所述第一字线和所述第一位线；
于所述第一晶体管阵列上形成第二晶体管阵列，所述第二晶体管阵列包括多个第二半导体柱，所述第一半导体柱与所述第二半导体柱一一对应；
形成第二字线和第二位线，每一所述第二半导体柱连接对应的所述第二字线和所述第二位线。
2.如权利要求1所述的半导体结构的制作方法，其特征在于，形成的所述第一半导体柱沿第三方向延伸，且在所述第一方向和第二方向阵列排布；形成的所述第一字线沿第二方向延伸且环绕所述第一半导体柱。
3.如权利要求2所述的半导体结构的制作方法，其特征在于，所述形成第一晶体管阵列的步骤包括：
形成第一牺牲层，所述第一牺牲层覆盖所述半导体基底的表面；
形成多条沿所述第一方向延伸的第一沟槽和多条沿所述第二方向延伸的第二沟槽，所述第一沟槽和所述第二沟槽位于所述第一牺牲层内，底部与所述第一位线的顶部表面齐平，且在所述第二方向上，所述第一沟槽的投影与所述第一位线的投影相互平行且交替设置；
形成第一隔离结构以填充所述第一沟槽和所述第二沟槽；
去除所述第一隔离结构之间的所述第一牺牲层，并形成所述第一半导体柱以填充所述第一隔离结构之间的间隙。
4.如权利要求2所述的半导体结构的制作方法，其特征在于，所述形成第一晶体管阵列的步骤包括：
形成初始第一隔离结构，所述初始第一隔离结构覆盖所述半导体基底的表面；
形成多个沿所述第三方向延伸的第一半导体孔，所述第一半导体孔位于所述初始第一隔离结构内，且在所述第一方向和所述第二方向上阵列排布，所述第一半导体孔暴露出所述第一位线的表面，剩余所述初始第一隔离结构作为第一隔离结构；
形成所述第一半导体柱以填充所述第一半导体孔。
5.如权利要求3或4所述的半导体结构的制作方法，其特征在于，所述形成第一字线的步骤包括：
去除部分高度所述第一隔离结构；
形成第一字线覆盖所述第一隔离结构的表面；
形成第二隔离结构覆盖所述第一字线的表面；
形成第一隔离层，所述第一隔离层沿所述第二方向延伸，位于相邻两列所述第一半导体柱之间，在所述第一方向上，所述第一隔离层与所述第一半导体柱交替间隔设置。
6.如权利要求2所述的半导体结构的制作方法，其特征在于，所述形成第一晶体管阵列和所述形成第一字线的步骤包括：
形成初始第一隔离结构，所述初始第一隔离结构覆盖所述半导体基底的表面；
形成多个沿所述第二方向延伸的第一隔离槽和多个沿所述第三方向延伸的第一半导体孔，所述第一隔离槽和所述第一半导体孔位于所述初始第一隔离结构内，所述第一半导体孔在所述第一方向和第二方向上阵列排布，且暴露出所述第一位线的表面，在所述第一方向上，所述第一隔离槽与所述第一半导体孔交替间隔设置；
形成第一隔离层以填充所述第一隔离槽，并且形成所述第一半导体柱以填充所述第一半导体孔；
去除部分高度所述初始第一隔离结构，剩余所述初始第一隔离结构作为所述第一隔离结构；
形成第一字线覆盖所述第一隔离结构的表面；
形成第二隔离结构覆盖所述第一字线。
7.如权利要求1所述的半导体结构的制作方法，其特征在于，在所述形成第一字线后，在所述形成第二晶体管层之前，还包括：
形成接触结构，所述接触结构位于所述第一半导体柱的顶部表面；
形成介质层，所述介质层至少覆盖所述接触结构的表面。
8.如权利要求1所述的半导体结构的制作方法，其特征在于，形成的所述第二半导体柱沿第三方向延伸，且在所述第一方向和第二方向阵列排布；所述形成第二晶体管阵列还包括：形成第三隔离结构，所述第三隔离结构填充所述第二半导体柱之间的间隙。
9.如权利要求8所述的半导体结构的制作方法，其特征在于，所述形成第二晶体管阵列的步骤，包括：
形成初始第三隔离结构，所述初始第三隔离结构位于所述第一晶体管阵列上方；
形成多个沿所述第三方向延伸的第二半导体孔，所述第二半导体孔位于所述初始第三隔离结构内，且与所述第一半导体柱一一对应，剩余所述初始第三隔离结构作为第三隔离结构；
形成所述第二半导体柱以填充所述第二半导体孔。
10.如权利要求8所述的半导体结构的制作方法，其特征在于，所述形成第二晶体管阵列的步骤，包括：
形成第二半导体层，所述第二半导体层位于所述第一晶体管阵列上方；
形成多条沿所述第一方向延伸的第一凹槽和多条沿所述第二方向延伸的第二凹槽，所述第一凹槽和所述第二凹槽位于所述第二半导体层内，剩余所述第二半导体层作为所述第二半导体柱，与所述第一半导体柱一一对应；
形成第三隔离结构以填充所述第一凹槽和所述第二凹槽。
11.如权利要求8所述的半导体结构的制作方法，其特征在于，所述形成第二晶体管阵列的步骤，包括：
形成第二牺牲层，所述第二牺牲层位于所述第一晶体管阵列上方；
形成多条沿所述第一方向延伸的第三凹槽和多条沿所述第二方向延伸的第四凹槽，所述第三凹槽和所述第四凹槽位于所述第二牺牲层内，剩余所述第二牺牲层与所述第一半导体柱一一对应；
形成第三隔离结构以填充所述第三凹槽和所述第四凹槽；
去除所述第三隔离结构内的所述第二牺牲层，并形成所述第二半导体柱以填充所述第三隔离结构之间的间隙。
12.如权利要求8所述的半导体结构的制作方法，其特征在于，所述形成第二字线和第二位线的步骤，包括：
形成第一绝缘层，所述第一绝缘层覆盖所述第二晶体管阵列的表面；
形成多条沿所述第二方向延伸的所述第二字线和所述第二位线，所述第二字线和所述第二位线位于所述第一绝缘层内，在所述第一方向上相互平行且交替间隔设置，在所述第二方向上，同一所述第二字线或所述第二位线连接相邻两列所述第二半导体柱的部分表面。
13.如权利要求8所述的半导体结构的制作方法，其特征在于，所述形成第二字线和第二位线的步骤，包括：
形成第二绝缘层，所述第二绝缘层覆盖所述第二晶体管阵列的表面；
形成多条沿所述第二方向延伸的第二字线，所述第二字线位于所述第二绝缘层内，在所述第二方向上，同一所述第二字线连接相邻两列所述第二半导体柱的部分表面，在所述第一方向上，每两列所述第二半导体柱表面连接同一所述第二字线；
形成第三绝缘层，所述第三绝缘层覆盖所述第二字线和所述第二绝缘层的表面；
形成多个第二位线，所述第二位线包括多个沿所述第三方向延伸的第二位线接触线和多个沿所述第一方向延伸的第二位线延伸线，所述第二位线接触线位于所述第二绝缘层和所述第三绝缘层内，所述第二位线延伸线位于所述第三绝缘层内；所述第二位线接触线在所述第一方向和所述第二方向上阵列排布，在所述第一方向上所述第二位线接触线与所述第二字线交替间隔设置，每一所述第二位线接触线连接相邻两个所述第二半导体柱的部分表面，所述第二位线延伸线的底部与所述第二位线接触线的顶部连接。
14.如权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一半导体柱和所述第二半导体柱的材料至少包括IGZO、IZO或者ITO中的一种或多种。
15.一种半导体结构，基于如权利要求1～14中任意一项所述的半导体结构的制作方法，其特征在于，包括：
半导体基底，所述半导体基底设置有沿第一方向延伸的多个第一位线；
第一晶体管阵列，位于所述半导体基底上，所述第一晶体管阵列包括多个第一半导体柱；
第一字线，每一所述第一半导体柱连接对应的所述第一字线和所述第一位线；
第二晶体管阵列，位于所述第一晶体管阵列上，所述第二晶体管阵列包括多个第二半导体柱，所述第一半导体柱与所述第二半导体柱一一对应；
第二字线和第二位线，每一所述第二半导体柱连接对应的所述第二字线和所述第二位线。
16.如权利要求15所述的半导体结构，其特征在于，包括：
所述第一半导体柱沿第三方向延伸，在所述第一方向和第二方向阵列排布；
第一隔离层，沿所述第二方向延伸，位于相邻两列所述第一半导体柱之间，在所述第一方向上，所述第一隔离层与所述第一半导体柱交替间隔设置；
第一隔离结构，填充所述第一隔离层与所述第一半导体柱之间的间隙，且所述第一字线位于所述第一隔离结构表面；
第二隔离结构，所述第二隔离结构位于所述第一字线表面。
17.如权利要求15所述的半导体结构，其特征在于，包括：
接触结构，所述接触结构位于所述第一半导体柱表面；
介质层，所述介质层至少覆盖所述接触结构表面。
18.如权利要求15所述的半导体结构，其特征在于，所述第二晶体管阵列包括：
所述第二半导体柱沿第三方向延伸，在所述第一方向和第二方向上阵列排布；
第三隔离结构，所述第三隔离结构填充所述第二半导体柱之间的间隙。
19.如权利要求18所述的半导体结构，其特征在于，所述第二字线和所述第二位线包括：
第一绝缘层，覆盖所述第二晶体管阵列的表面，所述第二字线和所述第二位线沿所述第二方向延伸且相互平行设置于所述第一绝缘层内，在所述第二方向上，同一所述第二字线或所述第二位线连接相邻两列所述第二半导体柱的部分表面。
20.如权利要求18所述的半导体结构，其特征在于，所述第二字线和所述第二位线包括：
第二绝缘层，覆盖所述第二晶体管阵列的表面，所述第二字线沿第二方向延伸且相互平行设置于所述第二绝缘层内，在所述第二方向上，同一所述第二字线连接相邻两列所述第二半导体柱的部分表面，在所述第一方向上，每两列所述第二半导体柱的部分表面连接同一所述第二字线；
第三绝缘层，覆盖所述第二字线和所述第二绝缘层的表面，所述第二位线包括第二位线接触线和第二位线延伸线，所述第二位线接触线沿所述第三方向设置于所述第二绝缘层和所述第三绝缘层内，在所述第一方向和所述第二方向阵列排布，在所述第一方向上所述第二位线接触线与所述第二字线交替间隔设置，每一所述第二位线接触线连接相邻两个所述第二半导体柱的部分表面；所述第二位线延伸线沿所述第二方向设置于所述第三绝缘层内，底部与所述第二位线接触线的顶部连接。
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