KR20220057032A - 반도체 장치 - Google Patents

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KR20220057032A
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Abstract

본 기술은 고집적화된 메모리셀 및 그를 구비한 반도체 장치를 제공하며, 본 기술에 따른 반도체 장치는, 기판에 수직한 제1방향을 따라 적층되고 상기 제1방향과 교차하는 제2방향을 따라 수평 배향된 복수의 활성층들; 상기 활성층들 각각의 일측과 연결되고 상기 제1방향 및 제2방향과 교차하는 방향으로 수평 배향된 복수의 비트라인; 상기 활성층들 각각의 타측에 연결된 복수의 캐패시터; 상기 제1방향을 따라 상기 활성층들을 관통하여 수직 배향된 워드라인; 상기 워드라인의 상단부에 접속된 상위 레벨 인터커넥션; 및 상기 워드라인의 하단부에 접속된 하위 레벨 인터커넥션을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEDVICE}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 메모리셀 및 그를 구비한 반도체 장치에 관한 것이다.
최근에 메모리 장치의 넷다이(Net die)를 증가시키기 위해서 메모리셀의 크기를 지속적으로 감소시키고 있다.
메모리셀의 크기가 미세화됨에 따라 기생캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
본 발명의 실시예들은 고집적화된 메모리셀 및 그를 구비한 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 기판에 수직한 제1방향을 따라 적층되고 상기 제1방향과 교차하는 제2방향을 따라 수평 배향된 복수의 활성층들; 상기 활성층들 각각의 일측과 연결되고 상기 제1방향 및 제2방향과 교차하는 방향으로 수평 배향된 복수의 비트라인; 상기 활성층들 각각의 타측에 연결된 복수의 캐패시터; 상기 제1방향을 따라 상기 활성층들을 관통하여 수직 배향된 워드라인; 상기 워드라인의 상단부에 접속된 상위 레벨 인터커넥션; 및 상기 워드라인의 하단부에 접속된 하위 레벨 인터커넥션을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 기판에 수직한 제1방향을 따라 배향된 제1워드라인 및 상기 제1워드라인을 공유하되 상기 제1방향을 따라 수직하게 적층된 제1메모리셀스택; 상기 제1방향을 따라 수직 배향된 제2워드라인 및 상기 제2워드라인을 공유하되 상기 제1방향을 따라 수직하게 적층된 제2메모리셀스택; 상기 제1워드라인의 상단부와 상기 제2워드라인의 상단부에 각각 접속된 상위 레벨 인터커넥션들; 및 상기 제1워드라인의 하단부와 상기 제2워드라인의 하단부를 상호 연결하는 하위 레벨 인터커넥션을 포함하되, 상기 제2메모리셀스택 및 제2워드라인은 상기 제1방향에 교차하는 제2방향을 따라 상기 제1메모리셀스택 및 제1워드라인으로부터 수평하게 이격될 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 기판에 수직한 제1방향을 따라 배향된 제1워드라인을 공유하여 상기 제1방향을 따라 수직하게 적층된 제1메모리셀들의 상기 제1방향에 대해 교차하는 제2방향에 따른 수평적인 어레이를 포함하는 제1메모리셀어레이; 상기 제1방향을 따라 수직 배향된 제2워드라인을 공유하여 상기 제1방향을 따라 수직하게 적층된 제2메모리셀들의 상기 제1방향에 대해 교차하는 제2방향에 따른 수평적인 어레이를 포함하되, 상기 제1메모리셀어레이로부터 이격된 제2메모리셀어레이; 상기 제1메모리셀어레이의 상기 제1워드라인들을 상호 접속시키는 제1수평형인터커넥션; 및 상기 제2메모리셀어레이의 상기 제2워드라인들을 상호 접속시키는 제2수평형인터커넥션을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 기판 상부에 수직하게 적층된 복수의 활성층들; 상기 활성층들 각각의 일측과 연결되고 수평 배향된 복수의 비트라인; 상기 활성층들 각각의 타측에 연결된 복수의 캐패시터; 상기 활성층들을 관통하여 수직 배향된 워드라인; 상기 워드라인의 상단부 및 하단부를 지그 재그 방식으로 접속시키는 인터커넥션을 포함할 수 있다.
본 기술은 수평하게 배열되는 수직 워드라인들(WL)을 체인(Chain)으로 연결하므로써, 수직 워드라인들(WL)의 엑세스라인(acess line)의 갯수를 줄일 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 2는 도 1의 A-A' 선에 따른 레이아웃이다.
도 3은 도 2의 B-B'선에 따른 단면도이다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 5는 도 4의 C-C' 선에 따른 워드라인들의 체인 구조를 설명하기 위한 단면도이다.
도 6은 다른 실시예에 따른 워드라인들의 체인 구조를 개략적으로 설명하기 위한 도면이다.
도 7 내지 도 9는 다른 실시예들에 따른 워드라인들의 체인구조를 개략적으로 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리셀을 수직하게 적층하여 메모리셀 밀도(memory cell density)를 높이고 기생캐패시턴스를 감소시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다. 도 2는 도 1의 A-A' 선에 따른 레이아웃이다. 도 3은 도 2의 B-B'선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 기판(substrate, LS)을 포함할 수 있고, 기판(LS) 상부에 복수의 메모리셀스택(Memory Cell stack, MCS1/MCS2)이 형성될 수 있다. 메모리셀스택들(MCS1, MCS2)은 기판(LS)에 대해 수직하게 배향될 수 있다. 기판(LS)은 평면(Plane)을 포함할 수 있고, 메모리셀스택들(MCS1, MCS2)은 기판(LS)의 평면에 대해 수직하게 배향될 수 있다. 메모리셀스택들(MCS1, MCS2)은 기판(LS)으로부터 제1방향(D1)을 따라 상향하여(upwardly) 수직 배향될 수 있다. 메모리셀스택들(MCS1, MCS2)은 메모리셀들(MC)의 3차원 어레이(three-dimensional array)를 포함할 수 있다. 메모리셀스택들(MCS1, MCS2)은 복수의 메모리셀(MC)을 포함할 수 있다. 메모리셀스택들(MCS1, MCS2)에서, 복수의 메모리셀(MC)은 수직하게 적층될 수 있다. 메모리셀스택들(MCS1, MCS2)의 개별 메모리셀(MC)은 비트라인(BL), 트랜지스터(TR), 캐패시터(CAP) 및 플레이트라인(PL)을 포함할 수 있다. 트랜지스터(TR) 및 캐패시터(CAP)는 제2방향(D2)을 따라 수평 배향될 수 있다. 개별 메모리셀(MC)은 워드라인(WL)을 더 포함하고, 워드라인(WL)은 기판(LS)의 상면에 수직하는 제1방향(D1)을 따라 수직 배향될 수 있다. 비트라인(BL)은 기판(LS)의 상면에 평행하는 제3방향(D3)을 따라 수평 배향될 수 있다. 개별 메모리셀(MC)에서 비트라인(BL), 트랜지스터(TR), 캐패시터(CAP) 및 플레이트라인(PL)은 제2방향(D2)을 따라 수평적인 배열로 위치할 수 있다. 메모리셀스택들(MCS1, MCS2)은 메모리셀어레이(Memory cell array)라고 지칭할 수 있다. 메모리셀스택들(MCS1, MCS2)은 DRAM 메모리셀 어레이를 포함할 수 있다. 다른 실시예에서, 메모리셀스택들(MCS1, MCS2)은 PCRAM, RERAM, MRAM 등을 포함할 수 있고, 캐패시터(CAP)는 다른 메모리요소(Memory element)로 대체될 수도 있다.
기판(LS)은 반도체 프로세싱(semiconductor processing)에 적합한 물질일 수 있다. 기판(LS)은 도전성 물질(conductive material), 절연성 물질(dielectric material) 및 반도체 물질(semiconductive material) 중 적어도 하나 이상을 포함할 수 있다. 다양한 물질들이 기판(LS) 상부에 형성되어 있을 수 있다. 기판(LS)은 반도체 기판을 포함할 수 있다. 기판(LS)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(LS)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(LS)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(LS)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(LS)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
다른 실시예에서, 기판(LS)은 주변회로부(미도시)를 포함할 수 있다. 주변회로부는 메모리셀 어레이(MCA)를 제어하기 위한 복수의 제어회로(control circuit)를 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로부의 적어도 하나의 제어회로는 비트라인(BL)에 전기적으로 접속될 수 있다. 주변 회로부는 센스 앰프(sense amplifier, SA)를 포함할 수 있고, 센스앰프(SA)는 비트라인에 전기적으로 접속될 수 있다. 도시하지 않았으나, 메모리셀스택(MCS1, MCS2)와 기판(LS) 사이에 멀티레벨금속배선(multi-level metal wire, MLM)이 위치할 수 있고, 주변회로부와 비트라인(BL)은 멀티레벨금속배선(MLM)을 통해 상호 접속될 수 있다.
비트라인(BL)은 기판(LS)의 상면에 평행하는 제3방향(D3)을 따라 연장될 수 있다. 비트라인(BL)은 기판(LS)으로부터 이격되어 수평하게 배향(Laterally oriented)될 수 있다. 비트라인(BL)은 수평 배향 비트라인 또는 수직 비트라인이라고 지칭할 수 있다. 비트라인(BL)은 도전물질을 포함할 수 있다. 비트라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제3방향(D3)을 따라 수평하게 배열된 메모리셀들(MC)은 하나의 비트라인(BL)을 공유할 수 있다. 비트라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트라인(BL)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다. 비트라인(BL)은 금속실리사이드와 같은 오믹콘택층(Ohmic contact)을 더 포함할 수 있다.
트랜지스터(TR)는 기판(LS)의 표면에 대해 평행하는 제2방향(D2)을 따라 수평적인 배열로 위치할 수 있다. 즉, 비트라인(BL)과 캐패시터(CAP) 사이에 트랜지스터(TR)가 수평적으로 위치할 수 있다. 트랜지스터(TR)는 기판(LS)보다 높은 레벨에 위치할 수 있고, 트랜지스터(TR)와 기판(LS)은 상호 이격될 수 있다.
트랜지스터(TR)는 활성층(ACT), 게이트절연층(GD) 및 워드라인(WL)을 포함할 수 있다. 워드라인(WL)은 제1방향(D1)을 따라 수직하게 연장될 수 있고, 활성층(ACT)은 제2방향(D2)을 따라 수평하게 연장될 수 있다. 제1방향(D1)은 제2방향(D2)에 대해 수직하는 방향일 수 있다. 활성층(ACT)은 비트라인(BL)으로부터 수평적으로 배열될 수 있다. 활성층(ACT)은 기판(LS)의 평면에 대해 평행하게 배향될 수 있다.
워드라인(WL)은 활성층(ACT)을 관통하는 필라 형상(Pillar-shape)일 수 있다. 워드라인(WL)은 필라형 워드라인 또는 수직 워드라인이라고 지칭할 수 있다. 워드라인(WL)의 측벽에 게이트절연층(GD)이 형성될 수 있다. 게이트절연층(GD)은 워드라인(WL)의 측벽을 서라운딩할 수 있다.
게이트절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체물질(ferroelectric material), 반강유전체물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 등을 포함할 수 있다.
워드라인(WL)은 금속(metal), 금속혼합물(metal mixture), 금속합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 워드라인(WL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드라인(WL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 워드라인(WL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5 이상의 고일함수(High workfunction)를 가질 수 있다.
워드라인(WL)과 비트라인(BL)은 서로 교차하는 방향으로 연장될 수 있다.
활성층(ACT)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 활성층(ACT)은 복수의 불순물영역들을 포함할 수 있다. 불순물영역들은 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)을 포함할 수 있다. 활성층(ACT)은 도프드 폴리실리콘, 언도프드 폴리실리콘, 비정질 실리콘, 또는 산화물 반도체 물질(Oxide semiconductor material)을 포함할 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 N형 불순물 또는 P형 불순물로 도핑되어 있을 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 동일 도전형 불순물로 도핑될 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 N형 불순물로 도핑될 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 P형 불순물로 도핑될 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 활성층(ACT)의 제1에지부(first edge portion)에 비트라인(BL)이 전기적으로 접속될 수 있고, 활성층(ACT)의 제2에지부(second edge portion)에 캐패시터(CAP)가 전기적으로 접속될 수 있다. 활성층(ACT)의 제1에지부는 제1소스/드레인영역(SD1)에 의해 제공될 수 있고, 활성층(ACT)의 제2에지부는 제2소스/드레인영역(SD2)에 의해 제공될 수 있다.
제3방향(D3)을 따라 이웃하는 활성층들(ACT)은 분리층(IL)에 의해 분리 및 서포팅될 수 있다. 분리층(IL)은 제3방향(D3)을 따라 이웃하는 메모리셀들(MC) 사이에 위치할 수 있다. 분리층(IL)은 제2방향(D2)을 따라 이웃하는 메모리셀들(MC) 사이에 위치할 수도 있다. 분리층(IL)은 제1방향(D1)을 따라 이웃하는 메모리셀들(MC) 사이에 위치할 수도 있다. 분리층(IL)은 산화물과 같은 절연물질을 포함할 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장될 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)는 제2방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지노드(SN)은 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있고, 플레이트노드(PN)는 스토리지노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 유전층(DE)은 플레이트노드(PN)를 에워싸면서 스토리지노드(SN)의 내부에 위치할 수 있다. 플레이트노드(PN)는 플레이트라인(PL)에 접속될 수 있다. 스토리지노드(SN)는 제2소스/드레인영역(SD2)에 전기적으로 접속될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지노드(SN)와 플레이트노드(PN)은 금속-베이스 물질(Metal-base material)을 포함할 수 있다. 유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 스토리지노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층(도시 생략)이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면제어층은 플레이트노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
스토리지노드(SN)와 플레이트노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지노드(SN)와 플레이트노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트노드(PN)은 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 스토리지노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 실질적인 캐패시터(CAP)의 플레이트노드 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다. 이웃하는 플레이트노드들(PN)은 플레이트라인(PL)에 공통으로 접속될 수 있다. 플레이트라인(PL)의 저부는 기판(LS)으로부터 절연될 수 있다.
스토리지노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지노드(SN)는 제2방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지노드(SN)는 실린더 형상(Cylinder shape), 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 여기서, 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
도 3을 다시 참조하면, 제1방향(D1)을 따라 분리층들(IL)과 활성층들(ACT)이 교번하여 적층되고, 활성층들(ACT)과 분리층들(IL)을 수직으로 관통하는 복수의 워드라인(WL)이 형성될 수 있다. 워드라인들(WL)과 교차하는 방향으로 제3방향(D3)을 따라 수평 배향된 복수의 비트라인(BL)이 형성될 수 있다. 제2방향(D2)을 따라 수평하게 이웃하는 워드라인들(WL)은 상호 전기적으로 접속될 수 있다. 예를 들어, 워드라인들(WL)은 복수의 인터커넥션(LHWL, UHWL)에 의해 상호 접속될 수 있다. 복수의 인터커넥션(LHWL, UHWL)은 예를 들어, 하위 레벨 인터커넥션(LHWL), 상위 레벨 인터커넥션(UHWL)을 포함할 수 있다. 하위 레벨 인터커넥션(LHWL)은 워드라인들(WL)의 저부를 상호 접속시킬 수 있다. 상위 레벨 인터커넥션(UHWL)은 워드라인들(WL) 중 어느 하나의 워드라인(WL)의 상부에 접속될 수 있다. 하위 레벨 인터커넥션(LHWL)은 워드라인(WL)보다 낮은 레벨에 위치할 수 있고, 상위 레벨 인터커넥션(UHWL)은 워드라인(WL)보다 높은 레벨에 위치할 수 있다. 복수의 인터커넥션(LHWL, UHWL)에 의해 워드라인들(WL) 사이에 전기적인 경로가 제공될 수 있다. 복수의 인터커넥션(LHWL, UHWL)은 텅스텐과 같은 금속-베이스 물질을 포함할 수 있다. 복수의 인터커넥션(LHWL, UHWL)은 제2방향(D2)을 따라 수평 배향될 수 있다.
상술한 바와 같이, 제2방향(D2)을 따라 수평하게 배열되는 워드라인들(WL)을 체인(Chain)으로 연결하므로써, 워드라인들(WL)의 엑세스라인(acess line)의 갯수를 줄일 수 있다. 워드라인들(WL)은 필라형 워드라인(Pillar-shape Word Line, PWL)이라고 지칭할 수 있고, 인터커넥션들(LHWL, UHWL)은 수평형 워드라인(Horizontal Word Line, HWL)이라고 지칭할 수 있다. 다른 실시예에서, 인터커넥션들(LHWL, UHWL)은 수평형 엑세스라인(Horizontal access Line)이라고 지칭할 수도 있다.
상술한 바와 같이, 반도체 장치(100)는 기판(LS)으로부터 제1방향(D1)을 따라 수직 배향된 워드라인(WL) 및 워드라인(WL)을 공유하되 제1방향(D1)을 따라 수직하게 적층된 메모리셀스택(MCS1), 제1방향(D1)을 따라 수직 배향된 워드라인(WL) 및 워드라인(WL)을 공유하되 제1방향(D1)을 따라 수직하게 적층된 메모리셀스택(MCS2), 메모리셀스택(MCS1)의 워드라인(WL)의 상단부와 메모리셀스택(MCS2)의 워드라인(WL)의 상단부에 각각 접속된 상위 레벨 인터커넥션들(UHWL) 및 메모리셀스택(MCS1)의 워드라인(WL)의 하단부와 메모리셀스택(MCS2)의 워드라인(WL)의 하단부를 상호 연결하는 하위 레벨 인터커넥션(LHWL)을 포함할 수 있다. 메모리셀스택(MCS2)의 워드라인(WL)은 제1방향(D1)에 교차하는 제2방향(D2)을 따라 메모리셀스택(MCS1)의 워드라인(WL)으로부터 수평하게 이격될 수 있다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 5는 도 4의 C-C' 선에 따른 워드라인들의 체인 구조를 개략적으로 설명하기 위한 도면이다.
도 4에서, 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 반도체 장치(200)는 도 1 내지 도 3의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 4 및 도 5를 참조하면, 반도체 장치(200)는 플레이트라인(PL)을 공유하는 미러형 메모리셀어레이들(MCA)을 포함할 수 있다. 미러형 메모리셀어레이들(MCA) 각각은 도 1 내지 도 3에 도시된 메모리셀들(MC)을 포함할 수 있다. 미러형 메모리셀어레이들(MCA)은 미러형 메모리셀스택들(MCS)이라고 지칭할 수 있다. 개별 메모리셀(MC)은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT), 활성층(ACT)을 관통하는 워드라인(WL) 및 워드라인(WL)의 측벽을 서라운딩하는 게이트절연층(GD)을 포함할 수 있다. 워드라인들(WL)은 제1방향(D1)을 따라 수직 배향될 수 있고, 제2방향(D2) 및 제3방향(D3)을 따라 서로 이격되어 수평하게 배열될 수 있다. 제2방향(D2)을 따라 수평하게 배열되는 워드라인들(WL)은 복수의 인터커넥션(UHWL, LHWL)에 의해 상호 연결될 수 있다. 제2방향(D2)을 따라 수평하게 배열되는 워드라인들(WL)은 복수의 인터커넥션(UHWL, LHWL)에 의해 지그-재그(Zig-zag) 방식으로 상호 연결된 체인 형상(Chain shape)을 가질 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 워드라인들(WL)은 상호 접속되지 않을 수 있다. 즉, 복수의 인터커넥션(UHWL, LHWL)은 제3방향(D3)을 따라 수평하게 배열되는 워드라인들(WL)을 상호 연결시키지 않을 수 있다.
도 6은 다른 실시예에 따른 워드라인들의 체인 구조를 개략적으로 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 장치(300)는 복수의 메모리셀어레이(301, 302, 303)를 포함할 수 있다. 제1방향(D1)을 따라 수직하게 배열된 메모리셀어레이(301)는 워드라인(WL)을 공유할 수 있다. 제2방향(D2)을 따라 수평하게 배열된 메모리셀어레이(302)의 워드라인들(WL)은 복수의 인터커넥션(UHWL, LHWL)에 의해 지그-재그 방식으로 상호 연결된 체인 형상을 가질 수 있다. 제3방향(D3)을 따라 수평하게 배열된 메모리셀어레이(303)의 워드라인들(WL)은 상호 연결되지 않을 수 있다.
도 7 내지 도 9는 다른 실시예들에 따른 워드라인들의 체인구조를 개략적으로 설명하기 위한 도면이다. 도 7 내지 도 9에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 반도체 장치(401, 402, 403)는 도 1 내지 도 6의 반도체 장치(100, 200, 300)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 반도체 장치(401)는 복수의 메모리셀어레이(도 6의 301, 302, 303)를 포함할 수 있다. 제1방향(D1)을 따라 수직하게 배열된 메모리셀어레이(301)는 워드라인(WL)을 공유할 수 있다. 제2방향(D2)을 따라 수평하게 배열된 메모리셀어레이(302)의 워드라인들(WL)은 상위 레벨 인터커넥션(UHWL)에 의해 상호 연결된 체인 형상을 가질 수 있다. 제3방향(D3)을 따라 수평하게 배열된 메모리셀어레이(303)의 워드라인들(WL)은 상호 연결되지 않을 수 있다. 도 7의 반도체 장치(401)는 도 6의 반도체 장치(300)와 다르게, 하위 레벨 인터커넥션(LHWL)이 생략될 수 있다.
도 6 및 도 8을 참조하면, 반도체 장치(402)는 복수의 메모리셀어레이(도 6의 301, 302, 303)를 포함할 수 있다. 제1방향(D1)을 따라 수직하게 배열된 메모리셀어레이(301)는 워드라인(WL)을 공유할 수 있다. 제2방향(D2)을 따라 수평하게 배열된 메모리셀어레이(302)의 워드라인들(WL)은 하위 레벨 인터커넥션(LHWL)에 의해 상호 연결된 체인 형상을 가질 수 있다. 제3방향(D3)을 따라 수평하게 배열된 메모리셀어레이(303)의 워드라인들(WL)은 상호 연결되지 않을 수 있다. 도 8의 반도체 장치(402)는 도 6의 반도체 장치(300)와 다르게, 상위 레벨 인터커넥션(UHWL)이 생략될 수 있다.
도 6 및 도 9를 참조하면, 반도체 장치(403)는 복수의 메모리셀어레이(도 6의 301, 302, 303)를 포함할 수 있다. 제1방향(D1)을 따라 수직하게 배열된 메모리셀어레이(301)는 워드라인(WL)을 공유할 수 있다. 제2방향(D2)을 따라 수평하게 배열된 홀수번째 메모리셀어레이(302)의 워드라인들(WL)은 상위 레벨 인터커넥션(UHWL)에 의해 상호 연결된 체인 형상을 가질 수 있다. 제2방향(D2)을 따라 수평하게 배열된 짝수번째 메모리셀어레이(302)의 워드라인들(WL)은 하위 레벨 인터커넥션(LHWL)에 의해 상호 연결된 체인 형상을 가질 수 있다. 제3방향(D3)을 따라 수평하게 배열된 메모리셀어레이(303)의 워드라인들(WL)은 상호 연결되지 않을 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
LS : 기판 WL : 워드라인
ACT : 활성층 GD : 게이트절연층
BL : 비트라인 TR : 트랜지스터
CAP : 캐패시터 MCS : 메모리셀스택
MC : 메모리셀 UHWL, LHWL : 인터커넥션

Claims (20)

  1. 기판에 수직한 제1방향을 따라 적층되고 상기 제1방향과 교차하는 제2방향을 따라 수평 배향된 복수의 활성층들;
    상기 활성층들 각각의 일측과 연결되고 상기 제1방향 및 제2방향과 교차하는 방향으로 수평 배향된 복수의 비트라인;
    상기 활성층들 각각의 타측에 연결된 복수의 캐패시터;
    상기 제1방향을 따라 상기 활성층들을 관통하여 수직 배향된 워드라인;
    상기 워드라인의 상단부에 접속된 상위 레벨 인터커넥션; 및
    상기 워드라인의 하단부에 접속된 하위 레벨 인터커넥션
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 상위 레벨 인터커넥션 및 하위 레벨 인터커넥션은 상기 제2방향을 따라 수평하게 배향되는 반도체 장치.
  3. 제1항에 있어서,
    상기 활성층들, 비트라인들 및 캐패시터들은 서로 동일 레벨에 위치하는 반도체 장치.
  4. 제1항에 있어서,
    상기 캐패시터들 각각은,
    상기 활성층들 각각의 타측에 접속된 실린더형 스토리지노드;
    상기 스토리지노드 상의 유전층; 및
    상기 유전층 상의 플레이트노드를 포함하되,
    상기 실린더형 스토리지노드는 상기 제2방향을 따라 수평 배향되는 반도체 장치.
  5. 제4항에 있어서,
    상기 캐패시터들의 플레이트노들에 공통으로 접속된 플레이트라인을 더 포함하되, 상기 플레이트라인은 상기 제1방향을 따라 수직하게 배향되는 반도체 장치.
  6. 제1항에 있어서,
    상기 활성층들과 워드라인 사이의 게이트절연층들을 더 포함하는 반도체 장치.
  7. 기판에 수직한 제1방향을 따라 배향된 제1워드라인 및 상기 제1워드라인을 공유하되 상기 제1방향을 따라 수직하게 적층된 제1메모리셀스택;
    상기 제1방향을 따라 수직 배향된 제2워드라인 및 상기 제2워드라인을 공유하되 상기 제1방향을 따라 수직하게 적층된 제2메모리셀스택;
    상기 제1워드라인의 상단부와 상기 제2워드라인의 상단부에 각각 접속된 상위 레벨 인터커넥션들; 및
    상기 제1워드라인의 하단부와 상기 제2워드라인의 하단부를 상호 연결하는 하위 레벨 인터커넥션을 포함하되,
    상기 제2메모리셀스택 및 제2워드라인은 상기 제1방향에 교차하는 제2방향을 따라 상기 제1메모리셀스택 및 제1워드라인으로부터 수평하게 이격되는
    반도체 장치.
  8. 제7항에 있어서,
    상기 상위 레벨 인터커넥션들 및 하위 레벨 인터커넥션은 상기 제2방향을 따라 수평하게 배향되는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1메모리셀스택 및 제2메모리셀스택 각각은,
    상기 기판 상부에 상기 제1방향을 따라 수직하게 적층되고 상기 제2방향을 따라 수평 배향된 복수의 활성층들;
    상기 활성층들 각각의 일측과 연결되고 상기 제1방향 및 제2방향과 교차하는 방향으로 수평적으로 배향된 복수의 비트라인; 및
    상기 활성층들 각각의 타측에 연결된 복수의 캐패시터를 포함하되,
    상기 제1워드라인은 상기 제1메모리셀스택의 활성층들을 상기 제1방향을 따라 수직하게 관통하고, 상기 제2워드라인은 상기 제2메모리셀스택의 활성층들을 상기 제1방향을 따라 수직하게 관통하는
    반도체 장치.
  10. 제9항에 있어서,
    상기 활성층들, 비트라인들 및 캐패시터들은 서로 동일 레벨에 위치하는 반도체 장치.
  11. 제9항에 있어서,
    상기 캐패시터들 각각은,
    상기 활성층들 각각의 타측에 접속된 실린더형 스토리지노드;
    상기 스토리지노드 상의 유전층; 및
    상기 유전층 상의 플레이트노드를 포함하되,
    상기 실린더형 스토리지노드는 상기 제2방향을 따라 수평 배향되는 반도체 장치.
  12. 제11항에 있어서,
    상기 캐패시터들의 플레이트노들에 공통으로 접속된 플레이트라인을 더 포함하되, 상기 플레이트라인은 상기 제1방향을 따라 수직하게 배향되는 반도체 장치.
  13. 제9항에 있어서,
    상기 활성층들과 제1 및 제2워드라인 사이의 게이트절연층들을 더 포함하는 반도체 장치.
  14. 기판에 수직한 제1방향을 따라 배향된 제1워드라인을 공유하여 상기 제1방향을 따라 수직하게 적층된 제1메모리셀들의 상기 제1방향에 대해 교차하는 제2방향에 따른 수평적인 어레이를 포함하는 제1메모리셀어레이;
    상기 제1방향을 따라 수직 배향된 제2워드라인을 공유하여 상기 제1방향을 따라 수직하게 적층된 제2메모리셀들의 상기 제1방향에 대해 교차하는 제2방향에 따른 수평적인 어레이를 포함하되, 상기 제1메모리셀어레이로부터 이격된 제2메모리셀어레이;
    상기 제1메모리셀어레이의 상기 제1워드라인들을 상호 접속시키는 제1수평형인터커넥션; 및
    상기 제2메모리셀어레이의 상기 제2워드라인들을 상호 접속시키는 제2수평형인터커넥션
    을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1수평형인터커넥션 및 제2수평형인터커넥션은 각각,
    상기 제1메모리셀어레이 및 제2메모리셀어레이보다 높은 레벨의 상위 레벨 인터커넥션들 및 상기 제1메모리셀어레이 및 제2메모리셀어레이보다 낮은 레벨의 하위 레벨 인터커넥션들을 포함하되, 상기 상위 레벨 인터커넥션들 및 하위 레벨 인터커넥션들은 상기 제2방향을 따라 수평하게 배향되는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1워드라인들 및 제2워드라인들은 각각,
    상기 상위 레벨 인터커넥션들 및 하위 레벨 인터커넥션들에 지그-재그 방식으로 연결된 체인 형상을 갖는 반도체 장치.
  17. 제15항에 있어서,
    상기 상위 레벨 인터커넥션들 및 하위 레벨 인터커넥션들은 상기 제2방향을 따라 수평 배향되는 반도체 장치.
  18. 제14항에 있어서,
    상기 제1메모리셀들 및 제2메모리셀들은 각각,
    상기 기판 상부에 상기 제1방향을 따라 수직하게 적층되고 상기 제2방향을 따라 수평 배향된 복수의 활성층들;
    상기 활성층들 각각의 일측과 연결되고 상기 제1방향 및 제2방향과 교차하는 방향으로 수평적으로 배향된 복수의 비트라인;
    상기 활성층들 각각의 타측에 연결된 복수의 캐패시터; 및
    상기 캐패시터들에 공통으로 접속된 플레이트라인을 포함하되,
    상기 제1워드라인들 및 제2워드라인들은 각각 상기 제1방향을 따라 상기 활성층들을 관통하는
    반도체 장치.
  19. 제18항에 있어서,
    상기 활성층들, 비트라인들 및 캐패시터들은 서로 동일 레벨에 위치하는 반도체 장치.
  20. 제18항에 있어서,
    상기 캐패시터들 각각은,
    상기 활성층들 각각의 타측에 접속된 실린더형 스토리지노드;
    상기 스토리지노드 상의 유전층; 및
    상기 유전층 상의 플레이트노드를 포함하되,
    상기 실린더형 스토리지노드는 상기 제2방향을 따라 수평 배향되는 반도체 장치.
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