TW202329431A - 半導體裝置 - Google Patents

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金容錫
金炫哲
朴種萬
禹東秀
李玟浚
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Abstract

一種半導體裝置包括：多個閘電極，在基板上在第一水平方向上延伸，且各自包括彼此相對的第一垂直延伸側壁與第二垂直延伸側壁；通道層，佈置於每一閘電極的第一垂直延伸側壁上，且包括垂直延伸部分；鐵電層及閘極絕緣層，依序位於通道層與每一閘電極的第一垂直延伸側壁之間；絕緣層，位於每一閘電極的第二垂直延伸側壁上；以及多個位元線，電性連接至通道層，且在不同於第一水平方向的第二水平方向上延伸。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案是基於在2021年9月29日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0128956號並主張其優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於半導體裝置以及所述半導體裝置的製造方法，且更具體而言，是有關於包括鐵電電晶體的半導體裝置以及所述半導體裝置的製造方法。
用於實施半導體裝置的個別精細電路圖案的大小隨著半導體裝置的按比例縮小（downscaling）而減小。具體而言，隨著動態隨機存取記憶體（dynamic random access memory，DRAM）裝置中所包括的電容器的高度增大，形成電容器的製程難度增加，且需要用於解決在使用電容器時出現的漏電流（leakage current）的再新操作。因此，限制了DRAM裝置的積體度的提高以及DRAM裝置在以低功率運作的裝置中的應用。
本發明概念的一些實例性實施例提供一種包括鐵電電晶體的半導體裝置，其有利於提高積體度。
本發明概念的一些實例性實施例提供一種包括鐵電電晶體的半導體裝置的製造方法，其有利於提高積體度。
根據本發明概念的一些實例性實施例，一種半導體裝置可包括：多個閘電極，在基板上在平行於所述基板的上表面的第一水平方向上延伸，其中所述多個閘電極中的每一閘電極包括彼此相對的第一垂直延伸側壁與第二垂直延伸側壁；通道層，位於每一閘電極的第一垂直延伸側壁上，且包括垂直延伸部分；鐵電層及閘極絕緣層，依序位於通道層與每一閘電極的第一垂直延伸側壁之間；絕緣層，位於每一閘電極的第二垂直延伸側壁上；以及多個位元線，電性連接至通道層，且在不同於第一水平方向且平行於基板的上表面的第二水平方向上延伸。
根據本發明概念的一些實例性實施例，一種半導體裝置可包括：多個源極線，在基板上在平行於所述基板的上表面的第一水平方向上延伸；多個位元線，在垂直於基板的上表面的垂直方向上較源極線高的垂直水平處在第二水平方向上延伸；以及多個鐵電電晶體，佈置於源極線與位元線的交叉點處，其中所述鐵電電晶體中的每一鐵電電晶體包括在第一水平方向上延伸的閘電極、位於閘電極的側壁上的鐵電層、位於鐵電層的側壁上的閘極絕緣層以及位於閘極絕緣層的側壁上的通道層，其中所述多個鐵電電晶體包括第一鐵電電晶體及第二鐵電電晶體，所述第一鐵電電晶體與所述第二鐵電電晶體在第二水平方向上彼此相鄰且相對於彼此鏡像對稱。
根據本發明概念的一些實例性實施例，一種半導體裝置可包括：多個源極線，在基板上在平行於所述基板的上表面的第一水平方向上延伸；絕緣層，位於所述多個源極線上，所述絕緣層包括多個第一側壁及與所述多個第一側壁中分開的相應第一側壁相對的多個第二側壁，以至少部分地界定在第一水平方向上延伸的多個開口中分開的相應開口；多個第一鐵電電晶體，位於所述多個第一側壁中至少部分地界定所述多個開口中分開的相應開口的分開的相應第一側壁上，所述多個第一鐵電電晶體中的每一第一鐵電電晶體包括第一閘電極、第一鐵電層、第一閘極絕緣層以及第一通道層；多個第二鐵電電晶體，位於所述多個第二側壁中至少部分地界定所述多個開口中分開的相應開口的分開的相應第二側壁上，所述多個第二鐵電電晶體中的每一第二鐵電電晶體包括第二閘電極、第二鐵電層、第二閘極絕緣層以及第二通道層；以及多個位元線，在第二水平方向上延伸，所述多個位元線中的每一位元線電性連接至所述多個第一鐵電電晶體及所述多個第二鐵電電晶體中的分開的一組第一與第二鐵電電晶體，其中每一分開的一組第一與第二鐵電電晶體相對於彼此鏡像對稱。
在下文中，將參照附圖詳細闡述本發明概念的一些實例性實施例。在對圖1至圖22的說明中，對實質上相同的組件使用相同的參考編號，且將不再對對應組件予以贅述。此外，在本發明概念的所有各種圖式中，對相似的組件使用相似的參考編號。
應理解，當例如層、膜、區或基板等元件被稱為「位於」另一元件「上」時，所述元件可直接位於所述另一元件上或者亦可存在中間元件。舉例而言，當一元件位於另一元件上且存在中間元件時，所述元件可位於所述另一元件上且與所述另一元件進一步間隔開（例如，被隔離而不與所述另一元件直接接觸），亦被稱為「間接」位於所述另一元件「上」。相反，當一元件被稱為「直接位於」另一元件「上」時，則不存在中間元件。更應理解，當一元件被稱為「位於」另一元件「上」時，所述元件可位於所述另一元件上方或下方或相鄰（例如，在水平方向上相鄰）於所述另一元件。
應理解，可被稱為相對於其他元件及/或其性質（例如，結構、表面、方向或類似性質）而言「垂直（perpendicular）」、「平行（parallel）」、「共面（coplanar）」或處於類似狀態的元件及/或其性質（例如，結構、表面、方向或類似性質）相對於所述其他元件及/或其性質而言可分別「垂直」、「平行」、「共面」或處於類似狀態或者可「實質上垂直（substantially perpendicular）」、「實質上平行（substantially parallel）」、「實質上共面（substantially coplanar）」。
元件及/或其性質（例如，結構、表面、方向或類似性質）相對於其他元件及/或其性質「實質上垂直」應被理解為在製造容差及/或材料容差內相對於所述其他元件及/或其性質「垂直」，及/或與相對於所述其他元件及/或其性質的「垂直」或類似狀態具有等於或小於10%的量值偏差及/或角度偏差（例如，容差為±10%）。
元件及/或其性質（例如，結構、表面、方向或類似性質）相對於其他元件及/或其性質「實質上平行」應被理解為在製造容差及/或材料容差內相對於所述其他元件及/或其性質「平行」，及/或與相對於所述其他元件及/或其性質的「平行」或類似狀態具有等於或小於10%的量值偏差及/或角度偏差（例如，容差為±10%）。
元件及/或其性質（例如，結構、表面、方向或類似性質）相對於其他元件及/或其性質「實質上共面」應被理解為在製造容差及/或材料容差內相對於所述其他元件及/或其性質「共面」，及/或與相對於所述其他元件及/或其性質的「共面」或類似狀態具有等於或小於10%的量值偏差及/或角度偏差（例如，容差為±10%）。
應理解，元件及/或其性質可在本文中被陳述為與其他元件「相同（the same）」或「相等（equal）」，且更應理解，本文中被陳述為與其他元件「等同（identical）」、「相同」或「相等」的元件及/或其性質可與所述其他元件及/或其性質「等同」、「相同」或「相等」或者「實質上等同（substantially identical）」、「實質上相同（substantially the same）」或「實質上相等（substantially equal）」。與其他元件及/或其性質「實質上等同」、「實質上相同」或「實質上相等」的元件及/或其性質應被理解為包括在製造容差及/或材料容差內與所述其他元件及/或其性質等同、相同或相等的元件及/或其性質。與其他元件及/或其性質等同或實質上等同及/或相同或實質上相同的元件及/或其性質可在結構上相同或實質上相同、在功能上相同或實質上相同及/或在組成上相同或實質上相同。
應理解，本文中被闡述為「實質上（substantially）」相同及/或等同的元件及/或其性質囊括在量值上具有等於或小於10%的相對差異的元件及/或其性質。此外，無論元件及/或其性質是否被潤飾為「實質上」，均應理解該些元件及/或其性質應被闡釋為包括在所敘述元件及/或其性質左右的製造容差或操作容差（例如，±10%）。
當在本說明書中結合數值使用用語「約（about）」或「實質上」時，其旨在使相關聯數值包括在所敘述數值左右為±10%的容差。當規定範圍時，所述範圍包括其間的所有值，例如增量為0.1%。
如本文中所述，當操作被闡述為「藉由（by）」實行附加操作來實行時，應理解，所述操作可「基於（based on）」附加操作來實行，此可包括單獨實行所述附加操作或者與其他進一步的附加操作相組合地實行所述附加操作。
圖1示出根據一些實例性實施例的半導體裝置100的佈局。圖2示出圖1所示胞元陣列區域（cell array area）MCA的放大佈局。圖3是沿圖2所示的線A1-A1'截取的半導體裝置100的剖視圖。
參照圖1至圖3，半導體裝置100可包括基板110，基板110包括胞元陣列區域MCA及周邊電路區域（peripheral circuit area）PCA。在一些實施例中，胞元陣列區域MCA可為鐵電記憶體裝置的記憶體胞元區域，而周邊電路區域PCA可為鐵電記憶體裝置的核心區域或周邊電路區域。舉例而言，周邊電路區域PCA可包括周邊電路電晶體（未示出），所述周邊電路電晶體被配置成向胞元陣列區域MCA中所包括的記憶體胞元陣列傳輸訊號及/或功率。在一些實例性實施例中，周邊電路電晶體（未示出）可配置各種電路，例如命令解碼器、控制邏輯、位址緩衝器、列解碼器、行解碼器、感測放大器及資料輸入/輸出電路。
如圖2中所示，在基板110的胞元陣列區域MCA中，可佈置在第一水平方向X上延伸的多個字元線WL及在第二水平方向Y上延伸的多個位元線BL。在所述多個字元線WL與所述多個位元線BL交叉的分開的相應（例如，不同的）交叉點處，可佈置（例如，定位）多個鐵電電晶體FTR。交叉點可被理解為至少一個源極線SL與至少一個位元線BL在垂直方向Z上交疊（例如，垂直交疊）的點，進而使得位於分開的相應交叉點處的鐵電電晶體FTR可各自在垂直方向Z上與至少一個源極線SL及至少一個位元線BL交疊。
所述多個字元線WL可包括在第二水平方向Y上交替佈置的第一字元線WL1與第二字元線WL2，且所述多個鐵電電晶體FTR可包括在第二水平方向Y上交替佈置的第一鐵電電晶體FTR1與第二鐵電電晶體FTR2。第一鐵電電晶體FTR1可佈置於第一字元線WL1上，且第二鐵電電晶體FTR2可佈置於第二字元線WL2上。
第一鐵電電晶體FTR1與第二鐵電電晶體FTR2可相對於彼此具有鏡像對稱結構（例如，可相對於彼此鏡像對稱，可關於中心線鏡像對稱，等等）。舉例而言，第一鐵電電晶體FTR1與第二鐵電電晶體FTR2可相對於在第一鐵電電晶體FTR1與第二鐵電電晶體FTR2之間在第一水平方向X上延伸的中心線CL1具有鏡像對稱結構（例如，可為鏡像對稱，可具有鏡像對稱性，等等）。
第一字元線WL1與第二字元線WL2之間可佈置有在第一水平方向X上延伸的源極線SL。一個源極線SL可與第一鐵電電晶體FTR1的至少一部分及第二鐵電電晶體FTR2的至少一部分垂直交疊。在圖2中所示的一些實例性實施例中，源極線SL的數目可為字元線WL的數目的一半，且兩個字元線WL（即，第一字元線WL1與第二字元線WL2）可共同地對應於一個源極線SL。然而，在其他實施例中，源極線SL的數目可等同於字元線WL的數目，且一個源極線SL可對應於一個字元線WL。
在一些實例性實施例中，字元線WL的寬度可為1F，字元線WL的節距（pitch）（即，寬度與間隙之和）可為2F，位元線BL的寬度可為1F，位元線BL的節距（即，寬度與間隙之和）可為2F，且用於形成一個鐵電電晶體FTR的單位面積可為4F 2。因此，由於鐵電電晶體FTR可為需要相對小的單位面積的交叉點類型，因此其可有利於提高半導體裝置100的積體度。
如圖3中所示，基板110上可佈置有下部絕緣層112。基板110可包含矽，例如單晶矽、複晶矽或非晶矽。在其他實施例中，基板110可包含鍺（Ge）、矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷化銦（InP）中的至少一者。在一些實施例中，基板110可包括導電區域，例如摻雜有雜質的阱或摻雜有雜質的結構。下部絕緣層112可包括氧化物層、氮化物層或其組合。
在下部絕緣層112上，可佈置在第一水平方向X上延伸的源極線SL。源極線SL的側壁上可佈置有源極線絕緣層122。在一些實例性實施例中，源極線SL可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）、氮化鈦矽（TiSiN）、氮化鎢矽（WSiN）、複晶矽或其組合。
源極線SL及源極線絕緣層122上可佈置有第一絕緣層130。第一絕緣層130可包括在第一水平方向X上延伸的多個開口130H（例如，至少如圖2至圖3中所示，可具有至少部分地界定所述多個開口130H的一或多個內表面及/或側壁）。所述多個開口130H可包括彼此相對的（例如，作為彼此面對的相對側壁的）第一側壁130H1與第二側壁130H2。在一些實例性實施例中，第一側壁130H1及第二側壁130H2可被理解為第一絕緣層130的至少部分地界定所述多個開口130H中的一或多個開口的相應側壁。每一開口130H可包括在第一水平方向X上延伸的底部開口130E，且源極線SL的上表面可在底部開口130E的底部部分處暴露出。第一絕緣層130可包含氧化矽、氮化矽及氮氧化矽中的至少一者。
開口130H的第一側壁130H1及第二側壁130H2上可佈置有多個閘電極140。在一些實例性實施例中，閘電極140可各自包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合。
舉例而言，閘電極140可包括在第二水平方向Y上交替佈置的第一閘電極140_1與第二閘電極140_2，第一閘電極140_1可佈置於開口130H的第一側壁130H1上，且第二閘電極140_2可佈置於開口130H的第二側壁130H2上。
在一些實例性實施例中，第一閘電極140_1與第二閘電極140_2可相對於中心線CL1具有鏡像對稱結構（例如，關於中心線CL1具有鏡像對稱性、相對於中心線CL1鏡像對稱，等等）。舉例而言，第一閘電極140_1可具有L形垂直橫截面（例如，平行於Y-Z平面的橫截面），且第二閘電極140_2可具有與所述L形鏡像對稱的垂直橫截面。
在一些實例性實施例中，每一閘電極140可包括主閘極部分140M及水平延伸部分140E。主閘極部分140M可在第一側壁130H1上在垂直方向Z上延伸，且水平延伸部分140E可連接至主閘極部分140M的下部部分且在第二水平方向Y上延伸。主閘極部分140M可包括在垂直方向Z上延伸且彼此相對的第一垂直延伸側壁140V1與第二垂直延伸側壁140V2。第二垂直延伸側壁140V2可接觸第一絕緣層130且在第一水平方向X上延伸。
如本文中所述，第一水平方向X及第二水平方向Y可各自被理解為平行於基板110的上表面110s，且垂直方向Z可被理解為垂直於基板110的上表面110s。因此，垂直方向Z可被理解為垂直於第一水平方向X及第二水平方向Y。另外，應理解，第一水平方向X與第二水平方向Y可彼此不同。舉例而言，至少如圖2至圖3中所示，第一水平方向X與第二水平方向Y可彼此垂直。
在每一閘電極140的第一垂直延伸側壁140V1上，可依序佈置鐵電層152、閘極絕緣層154及通道層160。每一閘電極140與鐵電層152之間可佈置有障壁層142。通道層160上可佈置有對開口130H的其餘空間進行填充的第二絕緣層162，且第一絕緣層130的上表面上可佈置有第三絕緣層164。
如圖3中所示，鐵電層152、閘極絕緣層154及通道層160可佈置於每一閘電極140的主閘極部分140M的上表面及第一垂直延伸側壁140V1上，在水平延伸部分140E的上表面及側壁上延伸，且在開口130H的底部開口130E的內壁上延伸。通道層160可覆蓋在底部開口130E的底部部分處暴露出的源極線SL的上表面。
在一些實例性實施例中，鐵電層152可包括第一部分152P1及第二部分152P2，第一部分152P1可在垂直方向Z上在第一垂直延伸側壁140V1上延伸，且第二部分152P2可在第二水平方向Y上在水平延伸部分140E的上表面上延伸。
如圖3中所示，通道層160可包括垂直延伸部分160VE。鐵電層152的第一部分152P1及閘極絕緣層154可夾於通道層160的垂直延伸部分160VE與每一閘電極140的第一垂直延伸側壁140V1之間，且可在垂直方向Z上延伸。
在一些實例性實施例中，閘電極140可具有不對稱閘極結構。此處，用語「不對稱閘極結構」可表示每一閘電極140在第二水平方向Y上可具有不對稱形狀，且亦可表示僅第一垂直延伸側壁140V1及第二垂直延伸側壁140V2之中的第一垂直延伸側壁140V1被佈置成面對通道層160的垂直延伸部分160VE，且僅第一垂直延伸側壁140V1用作有效閘電極區域。此外，通道層160的垂直延伸部分160VE可用作鐵電電晶體FTR的通道區域。
在一些實例性實施例中，每一閘電極140可在第二水平方向Y上具有第一寬度W1且在垂直方向Z上具有第一高度H1。每一閘電極140的第一高度H1對第一寬度W1的比例可處於約1與約10之間。舉例而言，每一閘電極140可具有相對大的第一高度H1對第一寬度W1的比率。因此，通道層160的垂直延伸部分160VE亦可具有相對大的高度，且鐵電電晶體FTR的通道區域的有效面積亦可相對大。
在一些實例性實施例中，鐵電層152可包含具有鐵電性且在電偶極矩（electric dipole moment）在鐵電層152中對齊時維持自發極化（spontaneous polarization）的材料。鐵電電晶體FTR可以利用鐵電電晶體FTR的臨限電壓根據鐵電層152中剩餘的極化的方向而改變的現象來儲存資料以及對所述資料進行感測的方式運作。舉例而言，鐵電電晶體FTR具有相對低的第一臨限電壓Vth1的狀態被指定為資料1，且鐵電電晶體FTR具有相對高的第二臨限電壓Vth2的狀態被指定為資料0。當施加高於第一臨限電壓Vth1且低於第二臨限電壓Vth2的讀取電壓時，可在感測到在鐵電電晶體FTR中流動的電流的值時儲存/讀取資料。
在一些實例性實施例中，鐵電層152可包含具有斜方晶體結構（orthorhombic crystal structure）的鉿系氧化物，且舉例而言，所述鉿系氧化物可包括具有斜方晶體結構的o相（o-phase）。在一些實例性實施例中，鐵電層152可包含氧化鉿（HfO 2）且可更包括包含金屬元素的雜質。舉例而言，鐵電層152可包含具有化學式Hf xM 1-xO y（0 ＜ x ＜ 1，2 ≤ y ≤ 4，且M是鋯（Zr）、矽（Si）、鋁（Al）、釔（Y）、釓（Gd）、鑭（La）、鈧（Sc）及鍶（Sr）中的至少一者）的鐵電材料。舉例而言，鐵電層152可包含摻雜有約3莫耳%至約8莫耳%的Al、約2莫耳%至約10莫耳%的Si、約2莫耳%至約10莫耳%的Y或約1莫耳%至約7莫耳%的Gd的氧化鉿（HfO x）。在一些實施例中，鐵電層152可包含Hf xZr 1-xO y（0.2 ≤ x ≤ 0.8且2 ≤ y ≤ 4）。在一些實例性實施例中，包含HfO x的鐵電層152的厚度可小於或等於約10奈米。
在一些實例性實施例中，閘極絕緣層154可包含氧化矽、氮化矽、氮氧化矽、高介電常數（high-k）介電材料或其組合。通道層160可包含複晶矽、Si-Ge、Ge、InGaZnO x（IGZO）、摻雜Sn的IGZO、摻雜W的InO x（IWO）、InZnO x（IZO）、ZnSnO x（ZTO）、YZnO x（YZO）、硫化銅（CuS 2）、二硒化銅（CuSe 2）、二硫化鉬（MoS 2）、二硒化鉬（MoSe 2）、二硒化鎢（WSe 2）及二硫化鎢（WS 2）中的至少一者。障壁層142可包含TiN、TaN、鋁化鈦（TiAl）及碳化鈦鋁（TiAlC）中的至少一者。
第三絕緣層164上可佈置有第四絕緣層166，且位元線BL可在第二水平方向Y上在第四絕緣層166上延伸。穿透過第四絕緣層166的位元線接觸件168可電性連接至通道層160，且位元線BL可佈置於位元線接觸件168上。在一些實例性實施例中，位元線BL及位元線接觸件168可各自包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合。
第一閘電極140_1以及鐵電層152、閘極絕緣層154及通道層160的佈置於第一閘電極140_1上的相應部分可被稱為第一鐵電電晶體FTR1，且第二閘電極140_2以及鐵電層152、閘極絕緣層154及通道層160的佈置於第二閘電極140_2上的相應部分可被稱為第二鐵電電晶體FTR2。舉例而言，第一鐵電電晶體FTR1可佈置於開口130H的第一側壁130H1上，且第二鐵電電晶體FTR2可佈置於開口130H的第二側壁130H2上。相對於中心線CL1，第一鐵電電晶體FTR1與第二鐵電電晶體FTR2可相對於彼此具有鏡像對稱形狀。
在一些實例性實施例中，可理解，第一絕緣層130可包括多個第一側壁（例如，第一側壁130H1）及與所述多個第一側壁中分開的相應第一側壁相對的多個第二側壁（例如，第二側壁130H2），以至少部分地界定在第一水平方向上延伸的多個開口（例如，開口130H）中分開的相應開口，其中所述多個第一鐵電電晶體FTR1位於所述多個第一側壁中至少部分地界定所述多個開口中分開的相應開口的分開的相應第一側壁上（例如，位於分開的相應第一側壁130H1上），且多個第二鐵電電晶體FTR2位於所述多個第二側壁中分開的相應第二側壁上（例如，位於分開的相應第二側壁130H2上）。
一般而言，動態隨機存取記憶體（DRAM）裝置可具有包括一胞元電晶體及一電容器的單電晶體單電容器（one-transistor-one-capacitor，1T-1C）結構，且具體而言，形成其電容器的製程可能高度複雜，其在再新操作期間消耗的功率量等可能相對大。
然而，根據一些實例性實施例，鐵電電晶體FTR可被配置成利用在鐵電層152中形成的殘餘極化（residual polarization）來儲存資料，且可形成具有1T結構的非揮發性記憶體裝置，所述非揮發性記憶體裝置不需要被配置成對資料進行儲存的單獨電容器。因此，可在半導體裝置100中防止漏電流、浮體效應（floating body effect）等，且可以相對低的功率來驅動半導體裝置100。此外，由於具有不對稱閘極結構的閘電極140及佈置於閘電極140的第一垂直延伸側壁140V1上的鐵電層152及通道層160形成鐵電電晶體FTR，因此其可有利於在垂直方向Z上實行按比例縮放（scaling）以及提高半導體裝置100的積體度。
圖4是根據一些實例性實施例的半導體裝置100A的剖視圖。圖1至圖4中相同的參考符號表示相同的元件。
參照圖4，通道層160A可具有相對大的厚度，以完全填充開口130H的底部開口130E。因此，通道層160A的位於底部開口130E中的一部分可提供源極線SL與第一鐵電電晶體FTR1之間以及源極線SL與第二鐵電電晶體FTR2之間的電性連接。舉例而言，通道層160A的位於底部開口130E中的一部分可用作共用源極接觸件。
圖5是根據一些實例性實施例的半導體裝置100B的剖視圖。圖1至圖5中相同的參考符號表示相同的元件。
參照圖5，通道層160B可位於一個開口130H中，在第三絕緣層164的上表面上延伸，且連接至通道層160B的佈置於相鄰開口130H中的一部分。位元線接觸件168可佈置於通道層160B的位於第三絕緣層164的上表面上的一部分上。位元線接觸件168可在位元線BL與佈置於一個開口130H中的第一鐵電電晶體FTR1之間以及在位元線BL與佈置於和以上開口130H相鄰的一個開口130H中的第二鐵電電晶體FTR2之間提供電性連接。舉例而言，位元線接觸件168可用作共用位元線接觸件。
圖6是根據一些實例性實施例的半導體裝置100C的剖視圖。圖1至圖6中相同的參考符號表示相同的元件。
參照圖6，所述多個源極線SL可在第二水平方向Y上延伸，所述多個閘電極140可在第一水平方向X上在源極線SL上延伸，且所述多個位元線BL可在第二水平方向Y上延伸。由於位元線BL被佈置成平行於源極線SL，因此可形成及型（AND type）陣列。
圖7是根據一些實例性實施例的半導體裝置100D的剖視圖。圖1至圖7中相同的參考符號表示相同的元件。
參照圖7，鐵電電晶體FTR可更包括佈置於鐵電層152與閘極絕緣層154之間的浮置閘極170。在一些實例性實施例中，浮置閘極170可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、釕（Ru）、W、Mo、鉑（Pt）、鎳（Ni）、鈷（Co）、TiN、TaN、WN、氮化鈮（NbN）、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、氧化銥（IrO x）、氧化釕（RuO x）或其組合，但不限於此。
浮置閘極170可具有在閘電極140的第一垂直延伸側壁140V1與通道層160的垂直延伸部分160VE之間垂直延伸的一部分。舉例而言，浮置閘極170可具有範圍介於約10奈米至約50奈米的厚度，但不限於此。
圖8是根據一些實例性實施例的半導體裝置200的剖視圖。圖1至圖8中相同的參考符號表示相同的元件。
所述多個源極線SL可在基板110上在第二水平方向Y上延伸，且所述多個鐵電電晶體FTR可在所述多個源極線SL上在第一水平方向X及第二水平方向Y上彼此間隔開。
第一絕緣層130可包括在第一水平方向X上延伸的所述多個開口130H，且所述多個開口130H可包括彼此相對的第一側壁130H1與第二側壁130H2。
開口130H的第一側壁130H1及第二側壁130H2上可具有通道層260。舉例而言，通道層260可包括在第二水平方向Y上交替佈置的第一通道層260_1與第二通道層260_2，第一通道層260_1可佈置於開口130H的第一側壁130H1上，且第二通道層260_2可佈置於開口130H的第二側壁130H2上。
在一些實例性實施例中，第一通道層260_1與第二通道層260_2可相對於中心線CL1具有鏡像對稱結構。舉例而言，第一通道層260_1可具有L形垂直橫截面（例如，平行於Y-Z平面的橫截面），且第二通道層260_2可具有與所述L形鏡像對稱的垂直橫截面。
在一些實例性實施例中，每一通道層260可包括主通道層部分260M及水平延伸部分260E。主通道層部分260M可在垂直方向Z上在第一側壁130H1上延伸，且水平延伸部分260E可連接至主通道層部分260M的下部部分且在第二水平方向Y上延伸。水平延伸部分260E可位於源極線SL的上表面上。
在通道層260上，可依序佈置閘極絕緣層154、鐵電層152及閘電極240。每一閘電極240與鐵電層152之間可佈置有障壁層242。
每一閘電極240可包括第一垂直延伸側壁240V1及第二垂直延伸側壁240V2，第一垂直延伸側壁240V1可面對鐵電層152，且第二垂直延伸側壁240V2可接觸第二絕緣層262。舉例而言，閘電極240可包括在第二水平方向Y上交替佈置的第一閘電極240_1與第二閘電極240_2，第一閘電極240_1可位於第一通道層260_1上，且第二閘電極240_2可位於第二通道層260_2上。舉例而言，第二絕緣層262可佈置於第一閘電極240_1與第二閘電極240_2之間，且第三絕緣層164可佈置於第一閘電極240_1、第二閘電極240_2及第二絕緣層262上。
如圖8中所示，閘極絕緣層154及鐵電層152可自主通道層部分260M的側壁延伸至水平延伸部分260E的上表面。舉例而言，鐵電層152可包括第一部分152P1及第二部分152P2，第一部分152P1在垂直方向Z上在通道層260的主通道層部分260M的側壁上延伸，第二部分152P2在第二水平方向Y上在水平延伸部分260E的上表面上延伸。
如圖8中所示，第一鐵電電晶體FTR1可位於開口130H的第一側壁130H1上，且第二鐵電電晶體FTR2可位於開口130H的第二側壁130H2上。第一鐵電電晶體FTR1及第二鐵電電晶體FTR2可各自具有不對稱結構。此外，相對於中心線CL1，第一鐵電電晶體FTR1與第二鐵電電晶體FTR2可相對於彼此具有鏡像對稱結構。
圖9是根據一些實例性實施例的半導體裝置200A的剖視圖。圖1至圖9中相同的參考符號表示相同的元件。
參照圖9，鐵電電晶體FTR可更包括佈置於鐵電層152與閘極絕緣層154之間的浮置閘極270。在一些實例性實施例中，浮置閘極270可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但不限於此。
浮置閘極270可具有在閘電極240的第一垂直延伸側壁240V1與通道層260的主通道層部分260M之間垂直延伸的一部分。舉例而言，浮置閘極270的厚度可處於約10奈米至約50奈米之間，但不限於此。
圖10是根據一些實例性實施例的半導體裝置300的剖視圖。圖1至圖10中相同的參考符號表示相同的元件。
參照圖10，半導體裝置300可包括第一陣列堆疊ST_1及位於較第一陣列堆疊ST_1高的水平處的第二陣列堆疊ST_2。第一陣列堆疊ST_1可包括：多個第一源極線SL1，佈置於基板110上；多個第一位元線BL1，佈置於第一源極線SL1上；以及多個第一鐵電電晶體FTR_1，佈置於第一源極線SL1與第一位元線BL1的分開的相應（例如，不同的）交叉點處（例如，佈置於第一源極線SL1與第一位元線BL1在垂直方向Z上交疊的點處，進而使得第一鐵電電晶體FTR_1各自在垂直方向Z上與至少一個第一源極線SL1及至少一個第一位元線BL1交疊）。第二陣列堆疊ST_2可包括：多個第二源極線SL2，佈置於較第一位元線BL1高的水平處；多個第二位元線BL2，佈置於第二源極線SL2上；以及多個第二鐵電電晶體FTR_2，佈置於第二源極線SL2與第二位元線BL2的分開的相應（例如，不同的）交叉點處（例如，佈置於第二源極線SL2與第二位元線BL2在垂直方向Z上交疊的點處，進而使得第二鐵電電晶體FTR_2各自在垂直方向Z上與至少一個第二源極線SL2及至少一個第二位元線BL2交疊）。
在本說明書中，用語「水平」可意指在垂直方向（例如，垂直於或實質上垂直於基板110的上表面110s、基板110的下表面或類似位置中的至少一者而延伸的垂直方向Z）上距參考位置（例如，基板110的上表面110s、基板110的下表面或類似位置）的垂直高度及/或距離。舉例而言，當第一元件在本文中被闡述為位於較第二元件高的水平處時，所述第一元件可較所述第二元件在垂直方向上距參考位置更遠。在另一實例中，當第一元件在本文中被闡述為位於較第二元件低的水平處時，所述第一元件可較所述第二元件在垂直方向上更靠近參考位置。在另一實例中，當第一元件在本文中被闡述為與第二元件位於相同的水平處時，所述第一元件可與所述第二元件在垂直方向上相等程度地遠離/靠近參考位置。
第一陣列堆疊ST_1與第二陣列堆疊ST_2之間可進一步佈置有層間絕緣層312。第二鐵電電晶體FTR_2可包括通道層360，通道層360佈置於穿透過絕緣層330、閘極絕緣層354、鐵電層352及閘電極340的開口330H中。位元線接觸件368可將通道層360電性連接至第二位元線BL2。
圖10示出第一陣列堆疊ST_1及第二陣列堆疊ST_2中的每一者包括圖8所示半導體裝置200的鐵電電晶體FTR，且通道層260及360分別佈置於開口130H及330H的側壁上。然而，與例示不同，第一陣列堆疊ST_1及第二陣列堆疊ST_2中的每一者可包括圖3至圖7及圖9所示半導體裝置100、100A、100B、100C、100D及200A中的任一者的鐵電電晶體FTR。
另外，圖10示出具有其中第二陣列堆疊ST_2佈置於第一陣列堆疊ST_1上的雙堆疊結構（two-stack structure）的半導體裝置300，但在其他實施例中，第二陣列堆疊ST_2上可進一步佈置有一或多個附加陣列堆疊。
圖11是根據一些實例性實施例的半導體裝置300A的剖視圖。圖1至圖11中相同的參考符號表示相同的元件。
參照圖11，第一陣列堆疊ST_1與第二陣列堆疊ST_2可共享位元線BL。舉例而言，第一陣列堆疊ST_1可包括佈置於基板110上的所述多個第一源極線SL1、佈置於第一源極線SL1上的所述多個位元線BL以及佈置於第一源極線SL1與位元線BL的交叉點處的所述多個第一鐵電電晶體FTR_1。第二陣列堆疊ST_2可包括多個位元線BL、佈置於位元線BL上的所述多個第二源極線SL2以及佈置於位元線BL與第二源極線SL2的交叉點處的所述多個第二鐵電電晶體FTR_2。可省略層間絕緣層312。
圖12是根據一些實例性實施例的半導體裝置400的剖視圖。圖1至圖12中相同的參考符號表示相同的元件。
參照圖12，半導體裝置400可具有周邊上胞元（cell over periphery，COP）結構。舉例而言，周邊電路區域PCA可佈置於基板110上，且胞元陣列區域MCA可佈置於較周邊電路區域PCA高的垂直水平處。
基板110上可佈置有界定主動區域（active area）AC的裝置隔離層410。在主動區域AC中，可佈置周邊電路電晶體PTR。周邊電路電晶體PTR可包括依序佈置於基板110上的閘極介電層420、周邊電路閘電極430及閘極頂蓋圖案440。
閘極介電層420可包括氧化矽層、氮化矽層、氮氧化矽層、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）及介電常數大於氧化矽層的高介電常數介電層中的至少一者。周邊電路閘電極430可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。閘極頂蓋圖案440可包含氮化矽。
基板110上可佈置有電性連接至周邊電路電晶體PTR的周邊電路配線層450，且基板110上可佈置有覆蓋周邊電路佈線層450的層間絕緣層460。
所述多個源極線SL、所述多個位元線BL以及佈置於源極線SL與位元線BL的交叉點處的所述多個第一鐵電電晶體FTR1及所述多個第二鐵電電晶體FTR2可佈置於層間絕緣層460上。
圖12示出一種結構，在所述結構中，周邊電路電晶體PTR形成於基板110上，且胞元陣列區域MCA形成於較周邊電路電晶體PTR高的水平處。然而，與圖12的例示不同，可達成以下一種結構：在所述結構中，周邊電路電晶體PTR形成於附加基板（未示出）上，胞元陣列區域MCA形成於基板110上，且所述附加基板根據銅對銅接合方法（copper-to-copper bonding method）黏合至基板110。
圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21及圖22是根據一些實例性實施例的半導體裝置100的製造方法的剖視圖。圖1至圖22中相同的參考符號表示相同的元件。
參照圖13，在基板110上形成下部絕緣層112。然後，可在下部絕緣層112上形成在第一水平方向X上延伸的所述多個源極線SL及對源極線SL之間的空間進行填充的源極線絕緣層122。
參照圖14，可在所述多個源極線SL及源極線絕緣層122上形成第一絕緣層130。可使用氧化矽、氮化矽或氮氧化矽中的至少一者將第一絕緣層130形成為在垂直方向Z上具有相對大的高度。
然後，可在第一絕緣層130上形成遮罩圖案（未示出），且可使用所述遮罩圖案作為蝕刻遮罩來形成所述多個開口130H。開口130H可不穿透過第一絕緣層130的整個高度，且源極線SL的上表面可不在開口130H的底部部分處暴露出。
開口130H可在第一水平方向X上延伸，且舉例而言，開口130H可包括彼此相對的第一側壁130H1與第二側壁130H2。第一側壁130H1與第二側壁130H2可彼此面對且在第一水平方向X上延伸。
參照圖15，可在第一絕緣層130上形成導電層140_P，以共形地覆蓋開口130H的內壁，且可在導電層140_P上形成障壁層142。然後，可對導電層140_P的部分及障壁層142的部分進行回蝕，以使得第一絕緣層130的上表面被暴露出，且因此，導電層140_P及障壁層142可保留於開口130H的內壁上。
在一些實例性實施例中，導電層140_P可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合。障壁層142可使用TiN、TaN、TiAl或TiAlC中的至少一者來形成。
參照圖16，可以大到足以完全填充開口130H的內部的厚度在導電層140_P及障壁層142上形成犧牲層190。在一些實例性實施例中，犧牲層190可包含氧化矽、碳化矽、旋塗硬遮罩（spin on hard mask，SOH）或氧化矽碳（SiOC）中的至少一者。
然後，可在犧牲層190上形成遮罩圖案（未示出），且可使用所述遮罩圖案作為蝕刻遮罩來移除犧牲層190的一部分。舉例而言，可將犧牲層190佈置成覆蓋開口130H的第一側壁130H1及第二側壁130H2且在第一水平方向X上延伸。
由於犧牲層190被形成為線形（line shape）以在第一水平方向X上延伸，因此導電層140_P及障壁層142的位於開口130H的底部部分上的部分可不被犧牲層190覆蓋，而是可被暴露出。
參照圖17，對導電層140_P及障壁層142的未被犧牲層190覆蓋的部分進行回蝕，以使開口130H的底部部分在垂直方向Z上向下擴展，且可在開口130H內部形成閘電極140。可藉由進一步移除第一絕緣層130的在開口130H的底部部分處暴露出的一部分來暴露出源極線SL的上表面。此處，開口130H的向下延伸的部分可被稱為底部開口130E。
閘電極140可包括藉由底部開口130E而彼此間隔開的第一閘電極140_1與第二閘電極140_2。第一閘電極140_1可表示導電層140_P的佈置於開口130H的第一側壁130H1上的一部分，且第二閘電極140_2可表示導電層140_P的佈置於開口130H的第二側壁130H2上的一部分。
參照圖18，可在第一絕緣層130以及閘電極140的上表面上依序形成共形地覆蓋開口130H的內部的鐵電層152及閘極絕緣層154。
在一些實例性實施例中，鐵電層152可包含具有斜方晶體結構的鉿系氧化物，且舉例而言，所述鉿系氧化物可包括具有斜方晶體結構的o相。在一些實例性實施例中，鐵電層152可具有小於或等於約10奈米的厚度。
在一些實例性實施例中，可藉由進一步實行移除鐵電層152及閘極絕緣層154的佈置於底部開口130E內部的部分的回蝕製程來再次暴露出源極線SL的上表面。
參照圖19，可在閘極絕緣層154上形成初步通道層160_P。初步通道層160_P可共形地佈置於開口130H的內壁上。
在一些實例性實施例中，可使用複晶矽、Si-Ge、Ge、IGZO、摻雜Sn的IGZO、IWO、IZO、ZTO、YZO、CuS 2、CuSe 2、MoS 2、MoSe 2、WSe 2或WS 2中的至少一者來形成初步通道層160_P。可藉由化學氣相沈積（chemical vapor deposition，CVD）製程、低壓CVD製程、電漿增強型CVD製程、金屬有機CVD（metalorganic CVD，MOCVD）製程或原子層沈積製程中的至少一者來形成初步通道層160_P。
參照圖20，可藉由在初步通道層160_P上形成遮罩圖案（未示出）並使用所述遮罩圖案對初步通道層160_P進行圖案化來形成通道層160。通道層160可在第一水平方向X上彼此間隔開。每一通道層160可在第二水平方向Y上具有與一個開口130H的寬度實質上相同或實質上大於所述一個開口130H的寬度的寬度，且因此，通道層160可在第二水平方向Y上與佈置於一個開口130H中的第一閘電極140_1及第二閘電極140_2垂直交疊。
參照圖21，可在通道層160上形成絕緣層（未示出），且可對絕緣層的上部部分進行平坦化，以形成對開口130H的內部進行填充的第二絕緣層162且形成佈置於第一絕緣層130的上表面上的第三絕緣層164。第二絕緣層162及第三絕緣層164可具有位於與通道層160的上表面相同的水平處的上表面。
參照圖22，可在第二絕緣層162及第三絕緣層164上形成第四絕緣層166。然後，可形成穿透過第四絕緣層166的開口（未示出），且可藉由在開口內部填充導電材料來形成位元線接觸件168。
然後，可在位元線接觸件168及第四絕緣層166上形成位元線BL。
可藉由實行以上製程來完整地製造半導體裝置100。
一般而言，DRAM裝置可具有包括一胞元電晶體及一電容器的1T-1C結構。具體而言，形成電容器的製程可能高度複雜，且在再新操作期間消耗的功率量等可能相對大。
然而，根據一些實例性實施例，具有不對稱閘極結構的閘電極140以及佈置於閘電極140的第一垂直延伸側壁140V1上的鐵電層152及通道層160形成第一鐵電電晶體FTR1及第二鐵電電晶體FTR2，且因此，其可有利於在垂直方向Z上實行按比例縮放及提高半導體裝置100的積體度。此外，可利用在鐵電層152中形成的殘餘極化將資料儲存於半導體裝置100中，且可形成具有1T結構的非揮發性記憶體裝置，所述非揮發性記憶體裝置不需要被配置成對資料進行儲存的單獨電容器。因此，可在半導體裝置100中防止漏電流、浮體效應等，且可以相對低的功率來驅動半導體裝置100。
根據參照圖14闡述的製程，可首先在開口130H的內壁上形成通道層160，而非閘電極140，且可在通道層160上依序形成閘極絕緣層154、鐵電層152及閘電極140。在此情形中，可製造參照圖8闡述的半導體裝置200。
此外，根據參照圖18闡述的製程，在開口130H的內壁上形成鐵電層152之後，可在形成閘極絕緣層154之前在鐵電層152上進一步形成浮置閘極170。在此情形中，可製造參照圖7闡述的半導體裝置100C。
此外，根據參照圖19闡述的製程，可在形成初步通道層160_P的製程中以大到足以完全填充底部開口130E的厚度形成初步通道層160_P。在此情形中，可製造參照圖4闡述的半導體裝置100A。
儘管已參照本發明概念的一些實例性實施例具體示出並闡述了本發明概念，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下對其作出形式及細節上的各種改變。
100、100A、100B、100C、100D、200、200A、300、300A、400:半導體裝置 110:基板 110s:上表面 112:下部絕緣層 122:源極線絕緣層 130:第一絕緣層 130E:底部開口 130H、330H:開口 130H1:第一側壁 130H2:第二側壁 140、240、340:閘電極 140_1、240_1:第一閘電極 140_2、240_2:第二閘電極 140_P:導電層 140E、260E:水平延伸部分 140M:主閘極部分 140V1、240V1:第一垂直延伸側壁 140V2、240V2:第二垂直延伸側壁 142、242:障壁層 152、352:鐵電層 152P1:第一部分 152P2:第二部分 154、354:閘極絕緣層 160、160A、160B、260、360:通道層 160_P:初步通道層 160VE:垂直延伸部分 162、262:第二絕緣層 164:第三絕緣層 166:第四絕緣層 168、368:位元線接觸件 170、270:浮置閘極 190:犧牲層 260_1:第一通道層 260_2:第二通道層 260M:主通道層部分 312、460:層間絕緣層 330:絕緣層 410:裝置隔離層 420:閘極介電層 430:周邊電路閘電極 440:閘極頂蓋圖案 450:周邊電路佈線層 A1-A1':線 AC:主動區域 BL:位元線 BL1:第一位元線 BL2:第二位元線 CL1:中心線 FTR:鐵電電晶體 FTR_1、FTR1:第一鐵電電晶體 FTR_2、FTR2:第二鐵電電晶體 H1:第一高度 MCA:胞元陣列區域 PCA:周邊電路區域 PTR:周邊電路電晶體 SL:源極線 SL1:第一源極線 SL2:第二源極線 ST_1:第一陣列堆疊 ST_2:第二陣列堆疊 W1:第一寬度 WL:字元線 WL1:第一字元線 WL2:第二字元線 X:第一水平方向 Y:第二水平方向 Z:垂直方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實例性實施例，在附圖中： 圖1示出根據一些實例性實施例的半導體裝置的佈局。 圖2示出圖1所示胞元陣列區域的放大佈局。 圖3是沿圖2所示的線A1-A1'截取的半導體裝置的剖視圖。 圖4是根據一些實例性實施例的半導體裝置的剖視圖。 圖5是根據一些實例性實施例的半導體裝置的剖視圖。 圖6是根據一些實例性實施例的半導體裝置的剖視圖。 圖7是根據一些實例性實施例的半導體裝置的剖視圖。 圖8是根據一些實例性實施例的半導體裝置的剖視圖。 圖9是根據一些實例性實施例的半導體裝置的剖視圖。 圖10是根據一些實例性實施例的半導體裝置的剖視圖。 圖11是根據一些實例性實施例的半導體裝置的剖視圖。 圖12是根據一些實例性實施例的半導體裝置的剖視圖。 圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21及圖22是根據一些實例性實施例的半導體裝置的製造方法的剖視圖。
100:半導體裝置
110:基板
110s:上表面
112:下部絕緣層
122:源極線絕緣層
130:第一絕緣層
130E:底部開口
130H:開口
130H1:第一側壁
130H2:第二側壁
140:閘電極
140_1:第一閘電極
140_2:第二閘電極
140E:水平延伸部分
140M:主閘極部分
140V1:第一垂直延伸側壁
140V2:第二垂直延伸側壁
142:障壁層
152:鐵電層
152P1:第一部分
152P2:第二部分
154:閘極絕緣層
160:通道層
160VE:垂直延伸部分
162:第二絕緣層
164:第三絕緣層
166:第四絕緣層
168:位元線接觸件
A1-A1':線
BL:位元線
CL1:中心線
FTR1:第一鐵電電晶體
FTR2:第二鐵電電晶體
H1:第一高度
SL:源極線
W1:第一寬度
X:第一水平方向
Y:第二水平方向
Z:垂直方向

Claims (20)

  1. 一種半導體裝置，包括： 多個閘電極，在基板上在平行於所述基板的上表面的第一水平方向上延伸，其中所述多個閘電極中的每一閘電極包括彼此相對的第一垂直延伸側壁與第二垂直延伸側壁； 通道層，位於所述多個閘電極中的每一閘電極的所述第一垂直延伸側壁上，所述通道層包括垂直延伸部分； 鐵電層及閘極絕緣層，依序位於所述通道層與所述多個閘電極中的每一閘電極的所述第一垂直延伸側壁之間； 絕緣層，位於所述多個閘電極中的每一閘電極的所述第二垂直延伸側壁上；以及 多個位元線，電性連接至所述通道層，且在不同於所述第一水平方向且平行於所述基板的所述上表面的第二水平方向上延伸。
  2. 如請求項1所述的半導體裝置，其中所述多個閘電極中的每一閘電極包括： 主閘極部分，在垂直於所述基板的所述上表面的垂直方向上延伸；以及 水平延伸部分，連接至所述主閘極部分且在所述第二水平方向上延伸， 其中所述主閘極部分包括所述閘電極的所述第一垂直延伸側壁及所述閘電極的所述第二垂直延伸側壁。
  3. 如請求項2所述的半導體裝置，其中所述多個閘電極各自具有L形垂直橫截面。
  4. 如請求項2所述的半導體裝置，其中所述鐵電層包括： 第一部分，在所述垂直方向上在所述多個閘電極中的每一閘電極的所述第一垂直延伸側壁上延伸；以及 第二部分，佈置於所述多個閘電極中的每一閘電極的所述水平延伸部分上。
  5. 如請求項2所述的半導體裝置，其中所述多個閘電極包括： 第一閘電極與第二閘電極，在所述第二水平方向上交替佈置， 其中所述第一閘電極與所述第二閘電極相對於彼此鏡像對稱。
  6. 如請求項1所述的半導體裝置，其中所述通道層包括： 主通道層部分，在垂直於所述基板的所述上表面的垂直方向上延伸；以及 水平延伸部分，連接至所述主通道層部分且在所述第二水平方向上延伸。
  7. 如請求項6所述的半導體裝置，其中所述通道層具有L形垂直橫截面。
  8. 如請求項6所述的半導體裝置，其中所述鐵電層包括： 第一部分，在所述垂直方向上在所述多個閘電極中的每一閘電極的所述第一垂直延伸側壁與所述通道層的所述主通道層部分之間延伸；以及 第二部分，位於所述多個閘電極中的每一閘電極的底表面與所述通道層的所述水平延伸部分之間。
  9. 如請求項6所述的半導體裝置，其中所述通道層包括： 第一通道層與第二通道層，在所述第二水平方向上交替佈置，且 所述第一通道層與所述第二通道層相對於彼此鏡像對稱。
  10. 如請求項1所述的半導體裝置，更包括位於所述鐵電層與所述閘極絕緣層之間的浮置閘電極。
  11. 如請求項1所述的半導體裝置，其中 所述鐵電層包含具有化學式Hf xM 1-xO y的鐵電材料，其中0 ＜ x ＜ 1，2 ≤ y ≤ 4，且M是鋯（Zr）、矽（Si）、鋁（Al）、釔（Y）、釓（Gd）、鑭（La）、鈧（Sc）或鍶（Sr）中的至少一者，且 所述鐵電材料具有斜方晶體結構。
  12. 如請求項1所述的半導體裝置，其中所述通道層包含複晶矽、矽鍺、鍺（Ge）、InGaZnO x（IGZO）、摻雜Sn的IGZO、摻雜W的InO x（IWO）、InZnO x（IZO）、ZnSnO x（ZTO）、YZnO x（YZO）、硫化銅（CuS 2）、二硒化銅（CuSe 2）、二硫化鉬（MoS 2）、二硒化鉬（MoSe 2）、二硒化鎢（WSe 2）或二硫化鎢（WS 2）中的至少一者。
  13. 一種半導體裝置，包括： 多個源極線，在基板上在平行於所述基板的上表面的第一水平方向上延伸； 多個位元線，在垂直於所述基板的所述上表面的垂直方向上較所述多個源極線高的垂直水平處在第二水平方向上延伸；以及 多個鐵電電晶體，位於所述多個源極線與所述多個位元線的分開的相應交叉點處， 其中所述多個鐵電電晶體中的每一鐵電電晶體包括 閘電極，在所述第一水平方向上延伸， 鐵電層，位於所述閘電極的側壁上， 閘極絕緣層，位於所述鐵電層的側壁上，以及 通道層，位於所述閘極絕緣層的側壁上， 其中所述多個鐵電電晶體包括第一鐵電電晶體及第二鐵電電晶體，所述第一鐵電電晶體與所述第二鐵電電晶體在所述第二水平方向上彼此相鄰且相對於彼此鏡像對稱。
  14. 如請求項13所述的半導體裝置，其中所述閘電極具有L形垂直橫截面。
  15. 如請求項13所述的半導體裝置，其中所述閘電極包括： 主閘極部分，在所述垂直方向上延伸；以及 水平延伸部分，連接至所述主閘極部分且在所述第二水平方向上延伸。
  16. 如請求項15所述的半導體裝置，其中所述鐵電層位於所述主閘極部分的側壁及所述水平延伸部分的上表面上。
  17. 如請求項13所述的半導體裝置，其中所述通道層具有L形垂直橫截面。
  18. 如請求項13所述的半導體裝置，其中所述通道層包括： 主通道層部分，在所述垂直方向上延伸；以及 水平延伸部分，連接至所述主通道層部分且在所述第二水平方向上延伸。
  19. 如請求項18所述的半導體裝置，其中所述鐵電層包括： 第一部分，在所述垂直方向上在所述閘電極的所述側壁與所述通道層的所述主通道層部分之間延伸；以及 第二部分，位於所述閘電極的底表面與所述通道層的所述水平延伸部分之間。
  20. 一種半導體裝置，包括： 多個源極線，在基板上在平行於所述基板的上表面的第一水平方向上延伸； 絕緣層，位於所述多個源極線上，所述絕緣層包括多個第一側壁及與所述多個第一側壁中分開的相應第一側壁相對的多個第二側壁，以至少部分地界定在所述第一水平方向上延伸的多個開口中分開的相應開口； 多個第一鐵電電晶體，位於所述多個第一側壁中至少部分地界定所述多個開口中分開的相應開口的分開的相應第一側壁上，所述多個第一鐵電電晶體中的每一第一鐵電電晶體包括 第一閘電極， 第一鐵電層， 第一閘極絕緣層，以及 第一通道層； 多個第二鐵電電晶體，位於所述多個第二側壁中至少部分地界定所述多個開口中分開的相應開口的分開的相應第二側壁上，所述多個第二鐵電電晶體中的每一第二鐵電電晶體包括 第二閘電極， 第二鐵電層， 第二閘極絕緣層，以及 第二通道層；以及 多個位元線，在第二水平方向上延伸，所述多個位元線中的每一位元線電性連接至所述多個第一鐵電電晶體及所述多個第二鐵電電晶體中的分開的一組第一與第二鐵電電晶體， 其中每一分開的一組第一與第二鐵電電晶體相對於彼此鏡像對稱。
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