WO2023221468A1 - 半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
一种半导体器件及其制造方法、电子设备，半导体器件包括：层叠结合在一起并且电连接的第一芯片（1000）和第二芯片（2000）；第一芯片（1000）包括：第一衬底（100）；沿垂直于第一衬底（100）的第一方向延伸的多个存储单元列（200），每个存储单元列（200）均包括沿第一方向堆叠设置在第一衬底（100）一侧的多个存储单元（1），不同的存储单元列（200）在第一衬底（100）上沿第二方向和第三方向排列形成阵列，第二方向和第三方向交叉并且构成的平面与第一衬底（100）平行；存储单元（1）包括沿着第二方向依次设置的晶体管（10）和电容器（20），晶体管（10）包括沿第二方向延伸为条状结构的半导体层（11）和栅极（12），半导体层（11）的侧壁依次包括源极区（111）、沟道区（112）和漏极区（113），栅极（12）环绕在沟道区的侧壁；电容器（20）设置在漏极区（113）的侧壁上；第二芯片（2000）包括：第二衬底（500）和设置在第二衬底（500）上的外围电路（600）。
Description
本申请要求于2022年05月17日提交中国专利局、申请号为202210540731.X、发明名称为“一种半导体器件结构及其制造方法、DRAM和电子设备”的中国专利申请的优先权，其内容应理解为通过引用的方式并入本申请中。
本申请涉及但不限于半导体器件领域，尤指一种半导体器件及其制造方法、电子设备。
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，它利用晶体管来对存储电容进行充电和放电进而实现存储“0”和“1”。DRAM存储芯片不仅包括多个重复存储电容的存储阵列，还包括高速运行的外围电路，该外围电路用于解码、检测存储阵列以及读取数据等等。
随着DRAM技术朝向更高密度和高容量发展，半导体结构的微缩遇到了瓶颈，而且电容器的数量提高，并且电容器的尺寸下降。电容器的数量和尺寸的变化可能导致更长的工艺时间以及更复杂的工艺流程。
发明概述
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种半导体器件，包括：第一芯片和第二芯片，所述第一芯片和所述第二芯片层叠结合在一起，并且所述第一芯片的电路和所述第二芯片的电路电连接；
所述第一芯片包括：
第一衬底；
沿垂直于所述第一衬底的第一方向延伸的多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述第一衬底一侧的多个存储单元，不同的所述存储单元列在所述第一衬底上沿第二方向和第三方向排列形成阵列，所述第二方向和所述第三方向交叉并且构成的平面与所述衬底平行；所述存储单元包括沿着所述第二方向依次设置的晶体管和电容器，所述晶体管包括半导体层和栅极，所述半导体层沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，并且在第二方向上的侧壁包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别靠近所述半导体层的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区的侧壁；所述电容器设置在所述漏极区的侧壁上；
所述第二芯片包括：第二衬底和设置在所述第二衬底上的外围电路。
在本申请实施例中，所述第一芯片还可以包括：多条沿第一方向延伸且在第二方向上间隔排列的位线，沿第二方向上相邻的两个存储单元呈镜像分布，所述相邻的两个存储单元的晶体管的源极区与一条共用的位线连接。
在本申请实施例中，所述第一芯片还可以包括：多条沿第三方向延伸且在第一方向上间隔排列的字线，其中，所述第一衬底在第三方向上设置有一个存储单元列，每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述第一衬底在第三方向上设置有多个存储单元列，每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。
在本申请实施例中，所述电容器可以环绕在所述漏极区的侧壁上。在本申请实施例中，沿第一方向间隔排列的多条字线的长度可以不同，形成阶梯状。
在本申请实施例中，所述字线的材料可以选自多晶硅和多晶硅锗中的任意一种或多种。
在本申请实施例中，所述半导体层的材料可以选自第IVA族半导体材料 中的任意一种或多种，例如，所述半导体层的材料可以为单晶硅。
在本申请实施例中，所述电容器可以包括第一电极板、第二电极板、设置在所述第一电极板和所述第二电极板之间的介电质层，所述漏极区与所述第一电极板相连接。
在本申请实施例中，所述存储单元列还可以包括层间隔离层，所述层间隔离层设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
在本申请实施例中，所述半导体器件还可以包括一个或多个沿第一方向延伸的存储单元隔离柱。在第二方向上每间隔两个存储单元列可以设置有一个所述存储单元隔离柱。
在本申请实施例中，所述半导体器件还可以包括内部支撑层，所述内部支撑层可以设置在沿第一方向相邻的两个半导体层之间，配置为对所述半导体层提供支撑。
在本申请实施例中，所述内部支撑层可以位于所述位线两侧，或者可以位于所述位线两侧和所述存储单元隔离柱的侧壁上。
在本申请实施例中，所述第一衬底可以具有相反的第一侧和第二侧，所述第二衬底可以具有相反的第一侧和第二侧，所述外围电路可以设置在所述第二衬底的第一侧并且位于所述第一衬底的第二侧。
在本申请实施例中，所述外围电路可以为互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)晶体管，所述第二芯片还可以包括金属接触层和金属互连层，所述金属接触层设置在所述外围电路远离所述第二衬底的一侧，所述金属互连层设置在所述金属接触层远离所述第二衬底的一侧并且位于所述第一衬底的第二侧，所述金属接触层中设置有金属接触柱，所述金属互连层中设置有金属线，所述金属线的一端与所述第一芯片的位线、字线或电容器电连接，所述金属线的另一端通过所述金属接触柱与所述外围电路电连接。
本申请实施例还提供了一种半导体器件的制造方法，包括：
在第一衬底的第一侧按照牺牲层和沟道层交错的顺序沿第一方向堆叠设 置多个由所述牺牲层和所述沟道层组成的外延层；
在多个所述外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层，所述半导体层沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，并且在第二方向上的侧壁包括靠近两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
在所述半导体层的沟道区的侧壁上设置环绕所述沟道区的栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
在所述半导体层的漏极区的侧壁上设置电容器；
去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体层的所述源极区连接，使得所述多条半导体层的所述源极区共用一条位线，得到第一芯片；
在第二衬底的第一侧设置外围电路，得到第二芯片；
将所述第一芯片和所述第二芯片层叠结合在一起，并将所述第一芯片的电路和所述第二芯片的电路电连接。
在本申请实施例中，所述在多个所述外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料，可以包括：
在多个所述外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。在本申请实施例中，所述在多个所述外延层中定义出存储单元区， 并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料，还可以包括：
沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层。在本申请实施例中，所述牺牲层的材料可以为硅锗。
在本申请实施例中，所述在所述半导体层的沟道区的侧壁上设置环绕所述沟道区的栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线，可以包括：
在所述半导体层的沟道区的侧壁上依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
将沿第一方向间隔排列的多条字线设置为不同的长度，使得沿第一方向间隔排列的多条字线呈现出阶梯状；
在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开。
在本申请实施例中，所述在所述半导体层的漏极区的侧壁上设置电容器，可以包括：
在所述半导体层的漏极区远离所述沟道区一端的侧壁上依次设置环绕所述漏极区侧壁的第一电极板、介电质层和第二电极板，得到环绕所述漏极区侧壁的电容器。
在本申请实施例中，所述在第二衬底的第一侧设置外围电路，得到第二芯片，可以包括：
在第二衬底的第一侧依次设置外围电路、带有金属接触柱的金属接触层、和带有金属线的金属互连层，将所述金属线的一端通过所述金属接触柱与所 述外围电路电连接，得到第二芯片。
在本申请实施例中，所述将所述第一芯片和所述第二芯片层叠结合在一起，并将所述第一芯片的电路和所述第二芯片的电路电连接，可以包括：
采用X-Tracking技术将所述第一芯片的第一衬底的第二侧与所述第二芯片的金属互连层层叠结合在一起，并将所述金属互连层的金属线与所述第一芯片的位线、字线或电容器电连接。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的所述半导体器件。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得更加清楚，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图概述
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1A为本申请示例性实施例的半导体器件的主视剖面结构示意图；
图1B为图1A所示的半导体器件的晶体管的俯视结构示意图；
图2A为本申请示例性实施例的半导体器件的第一芯片的主视剖面结构示意图；
图2B为图1A所示的半导体器件的晶体管的放大图；
图2C为图1A所示的半导体器件的电容器的放大图；
图3为本申请示例性实施例的半导体器件的沿第一方向间隔排列的多条字线在侧视方向上的分布状态图；
图4A为本申请另一示例性实施例的半导体器件的第一芯片的主视剖面 结构示意图；
图4B为图4A所示的半导体器件的第一芯片俯视结构示意图；
图5A为本申请示例性实施例的半导体器件的第二芯片的主视剖面示意图；
图5B为图5A所示的半导体器件的第二芯片的俯视结构示意图；
图6为本申请实施例的半导体器件的制造方法的工艺流程图；
图7A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图7B为图7A所示的中间品的俯视结构示意图；
图8A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图8B为图8A所示的中间品的俯视结构示意图；
图9A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图9B为图9A所示的中间品的俯视结构示意图；
图10A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图10B为图10A所示的中间品的俯视结构示意图；
图11A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图11B为图11A所示的中间品的俯视结构示意图。
附图中的标记符号的含义为：
1000-第一芯片；2000-第二芯片；100-第一衬底；200-存储单元列；300-位线；300’-位线槽；400-字线；500-第二衬底；600-外围电路；601-第一晶体管；6011-第一源极；6012-第一漏极；6013-第一沟道；6014-第一栅极；602-第二晶体管；6021-第二源极；6022-第二漏极；6023-第二沟道；6024-第二栅极；603-P型阱；604-N型阱；700-金属接触层；701-金属接触柱；800-金属 互连层；801-金属线；900-牺牲层；1-存储单元；1’-存储单元区；10-晶体管；11-半导体层；11’-沟道层；111-源极区；112-沟道区；113-漏极区；12-栅极；20-电容器；21-第一电极板；22-第二电极板；23-介电质层；2-层间隔离层；3-存储单元隔离柱；3’-存储单元隔离槽；4-内部支撑层；4’-内部支撑槽；5-隔离材料。
详述
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本申请的宗旨及其范围的条件下被变换为各种各样的形式。因此，本申请不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请中的附图比例可以作为实际工艺中的参考，但不限于此。例如：各个膜层的宽长比、各个膜层的厚度和间距，可以根据实际需要进行调整。本申请中所描述的附图仅是示意图，本申请的一个方式不局限于附图所示的形状或数值等。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是 机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“介电质层”换成为“介电质膜”。
本申请实施例提供了一种半导体器件，包括：第一芯片和第二芯片，所述第一芯片和所述第二芯片层叠结合在一起，并且所述第一芯片的电路和所述第二芯片的电路电连接；
所述第一芯片包括：
第一衬底；
沿垂直于所述第一衬底的第一方向延伸的多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述第一衬底一侧的多个存储单元，不同的所述存储单元列在所述第一衬底上沿第二方向和第三方向排列形成阵列，所述第二方向和所述第三方向交叉并且构成的平面与所述衬底平行；所述存储单元包括沿着所述第二方向依次设置的晶体管和电容器，所述晶体管包括半导体层和栅极，所述半导体层沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，并且在第二方向上的侧壁包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别靠近所述半导体层的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区的侧壁；所述电容器设置在所述漏极区的侧壁上；
所述第二芯片包括：第二衬底和设置在所述第二衬底上的外围电路。
在本申请实施例中，所述第一芯片还可以包括：多条沿第一方向延伸且在第二方向上间隔排列的位线，沿第二方向上相邻的两个存储单元呈镜像分布，所述相邻的两个存储单元的晶体管的源极区与一条共用的位线连接。
在本申请实施例中，所述第一芯片还可以包括：多条沿第三方向延伸且在第一方向上间隔排列的字线，其中，所述第一衬底在第三方向上设置有一 个存储单元列，每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述第一衬底在第三方向上设置有多个存储单元列，每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。
在本申请实施例中，所述电容器可以环绕在所述漏极区的侧壁上。本申请实施例提供的半导体器件可以应用于DRAM领域，例如，可以应用于通过超晶格结构形成的具有3D存储单元的DRAM。
例如，衬底上的多层超晶格可以用于形成多层存储单元，每层存储单元可以是阵列分布的存储单元，各层中在二维平面中相同位置的存储单元构成一个垂直方向的一列存储单元，简称存储单元列。
图1A为本申请示例性实施例的半导体器件的主视剖面结构示意图；图1B为图1A所示的半导体器件的晶体管的俯视结构示意图。如图1A和图1B所示，所述半导体器件可以包括：第一芯片1000和第二芯片2000，所述第一芯片1000和所述第二芯片2000层叠结合在一起，并且所述第一芯片1000的电路和所述第二芯片2000的电路电连接。
图2A为本申请示例性实施例的半导体器件的第一芯片的主视剖面结构示意图；图2B为图1A所示的半导体器件的晶体管的放大图；图2C为图1A所示的半导体器件的电容器的放大图。如图1A和图2A所示，所述第一芯片1000包括：第一衬底100、沿第一方向延伸的多个存储单元列200、多条沿第一方向延伸且在第二方向上间隔排列的位线300(Bit Line,BL)和多条沿第三方向延伸且在第一方向上间隔排列的字线400(Word Line,WL)；在图1A或图2A中，两个存储单元列200共用一条位线300，图1A、图1B或图2A中共有6条位线300；图1A、图1B或图2A为三层超晶格形成的三层存储单元，每层存储单元对应有4条字线400，图1A、图1B或图2A中共有12条字线400。
每个所述存储单元列200均包括沿垂直于所述第一衬底100的第一方向堆叠设置在所述第一衬底100一侧的多个存储单元1，例如，每个所述存储单元列200均由沿第一方向堆叠设置在所述第一衬底100一侧的多个存储单元1形成；不同的所述存储单元列200在所述第一衬底100上沿第二方向和 第三方向排列形成阵列，所述第二方向和所述第三方向交叉并且构成的平面与所述第一衬底100平行。
每个所述存储单元1包括沿着所述第二方向依次设置的晶体管10和电容器20，所述晶体管10包括半导体层11和栅极12，所述半导体层11沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，所述条状结构的横截面可以为矩形、圆形、椭圆形等，并且在第二方向上的侧壁包括源极区111、沟道区112和漏极区113，所述源极区111和所述漏极区113分别靠近所述半导体层11的两端，所述沟道区112位于所述源极区111和所述漏极区113之间，所述栅极12环绕在所述沟道区112的侧壁。
所述电容器20设置在所述漏极区113的侧壁上，例如，可以如图1A所示，所述电容器20环绕在所述漏极区113远离所述沟道区112一端的侧壁，即所述电容器20套设在所述漏极区113四周的侧壁上。在其他实施例中，所述电容器20可以设置在所述漏极区113的相对两侧的侧壁上。
在本申请实施例中，如图1A、图2A和图2C所示，所述电容器20可以包括第一电极板21、第二电极板22、设置在所述第一电极板21和所述第二电极板22之间的介电质层23，所述漏极区113与所述第一电极板21相连接；所述第一电极板21可以为内电极板，所述第二电极板可以为为外电极板。沿第三方向排列的多个电容器20的第二电极板22可以连接在一起，但其第一电极板21是分开的。
沿第二方向上相邻的两个存储单元1呈镜像分布，所述相邻的两个存储单元1的晶体管10的源极区111与一条共用的位线300连接。沿第二方向上每相邻两个存储单元整体作为一个重复单元，第二方向上有2n个存储单元时，有n个重复单元，每个重复单元包含两个结构上镜像对称的存储单元；一个重复单元中，两个晶体管相邻设置，位于一个半导体层上的电容器位于两端，两个相邻设置的晶体管之间设置有沿垂直衬底方向分布的位线300，两个存储单元中的晶体管和电容器关于所述位线300镜像对称分布。
所述第一衬底100在第三方向上可以设置有一个或多个存储单元列200；当所述第一衬底100在第三方向上设置有一个存储单元列200时，每条所述字线400由沿第三方向排列的一个存储单元列200的各个层的一个存储单元 1的晶体管10的栅极12连接形成；或者，当所述第一衬底100在第三方向上设置有多个存储单元列200时，每条所述字线400由沿第三方向排列的多个存储单元1的位于同一层的晶体管10的栅极12连接在一起形成。
如图1A所示，所述第二芯片2000包括：第二衬底500和设置在所述第二衬底上的外围电路600。
在本申请的描述中，“第一方向”定义为与所述第一衬底所在的平面垂直的方向，即所述半导体器件的高度所在的方向；所述第二方向和所述第三方向垂直且构成的平面与所述衬底的主平面平行，“第二方向”可以为所述第一衬底的宽度所在的方向；“第三方向”可以为所述第一衬底的长度所在的方向。“第一方向”、“第二方向”和“第三方向”可以如图1A所示。示例性地，所述第二方向与所述第三方向可以相互垂直。
在本申请的描述中，每个存储单元列均由沿第一方向堆叠设置在第一衬底一侧的多个存储单元形成，本申请将属于同一层的一个或多个存储单元作为一个组，该组存储单元在垂直第一衬底的方向叠层设置，不同叠层的存储单元组构成沿着垂直第一衬底方向延伸的列。
所述的多个组构成一个阵列，也就是说每个层的存储单元组构成一个阵列，或多个叠层的存储单元组形成的多列构成一个阵列。还可以表述为：多个存储单元列沿第二方向和第三方向排列形成阵列。
本申请实施例的半导体器件，将存储单元和外围电路分别设置在不同芯片的衬底上，因此外围电路不会占用存储单元所在的第一芯片的第一衬底的面积，可以在整片第一衬底上都设置存储单元，使得能够在有限的第一衬底面积上设置更多的存储单元，提高半导体存储器的存储密度；另外，通过采用横向晶体管半导体层(即沿第二方向延伸的晶体管半导体层)和横向电容器(即将电容器设置在晶体管半导体层之间，而不是设置在晶体管左右两侧)，使得晶体管和电容器可以形成立体堆叠结构，并且由晶体管和电容器形成的存储单元可以堆叠在一起，增加了半导体器件的存储密度。
另外，本申请实施例的半导体器件在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共可以用一条位线，也可以减小半导体器件的尺寸，进一步增加半导体器件的存储密度，从而减少单位Gb的制作成本， 为DRAM微缩瓶颈下，提供了一种新的技术研发方向。
在本申请实施例中，一个存储单元列可以包括2个至100个存储单元，例如，可以包括2个、3个(如图1A和图2A所示)、4个、5个、10个、13个、15个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元。
在本申请实施例中，所述第一衬底沿第二方向上可以设置有2个至1000个存储单元列，例如，可以设置有2个、4个(如图1A和图2A所示)、6个、8个、10个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个、200个、300个、400个、500个、600个、700个、800个、900个、1000个存储单元列；所述第一衬底沿第三方向上可以设置有1个至100个存储单元列，例如，可以设置有1个、2个、3个(如图1B所示)、4个、5个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元列。
在本申请实施例中，所述第一衬底可以为半导体衬底，例如，可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si
1-xGe
x，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述第一衬底可经掺杂或可未经掺杂；所述第二衬底可以为经掺杂或可未经掺杂的单晶硅衬底。
在本申请实施例中，沿第一方向间隔排列的多条字线的长度可以不同，形成阶梯状，即沿第一方向间隔排列的位于不同层的多条字线形成阶梯状。
图3为本申请示例性实施例的半导体器件的沿第一方向间隔排列的多条字线在侧视方向上的分布状态图。如图3所示，沿第一方向间隔排列的多条字线400在第三方向上的延伸长度不同，使得沿第一方向排列的位于不同层的多条字线400可以呈现出阶梯状。
在本申请实施例中，所述字线的材料可以为与所述半导体层兼容的材料，例如，可以选自多晶硅、多晶硅锗等中的任意一种或多种。
在本申请实施例中，所述位线的材料可以选自钨、Mo、Co等具有相似 性质的其他金属材料中的任意一种或多种。
在本申请实施例中，所述半导体层的材料可以选自第IVA族半导体材料中的任意一种或多种，例如，可以为单晶硅。
在本申请实施例中，所述半导体层沿第一方向上的高度可以根据实际的电性需求来设置，例如，可以为10nm至50nm。
在本申请实施例中，如图1A和图2A所示，一个晶体管10可以对应一个电容器20，即所述存储单元1可以为1T1C结构。
在本申请实施例中，沿第一方向相邻的两个电容器可以共用一个外电极板。
在本申请实施例中，所述第一电极板和所述第二电极板的材料可以各自独立地选自氮化钛(TiN)、钛铝(TiAl)、氮化钽(TaN)等具有相似性质的其他金属材料的任意一种或多种。所述第一电极板的厚度可以为5nm至15nm，所述第二电极板的厚度可以为5nm至15nm。
在本申请实施例中，所述介电质层的材料可以为高介电常数(K)材料，例如，可以选自二氧化铪(HfO
2)、氧化铝(Al
2O
3)、氧化锆(ZrO)和钛酸锶(SrTiO
3,STO)中的任意一种或多种。所述介电质层的厚度可以为5nm至15nm。
在本申请实施例中，如图1A和图2A所示，所述存储单元列200还可以包括层间隔离层2，所述层间隔离层2设置在所述存储单元列200中相邻的两个存储单元1的晶体管10的栅极12之间，将相邻的两个存储单元1的晶体管10的栅极12隔离开。
在本申请实施例中，所述层间隔离层的材料可以为氧化硅，例如，可以为SiO
2。
在本申请实施例中，如图1A和图2A所示，所述半导体器件还可以包括一个或多个沿第一方向延伸的存储单元隔离柱3。例如，在第二方向上每间隔两个存储单元列200可以设置有一个所述存储单元隔离柱3。
在本申请实施例中，所述存储单元隔离柱的材料可以为氧化硅，例如，可以选自旋转涂敷(Spin-On Deposition,SOD)氧化硅薄膜、高密度等离子 体(High Density Plasma,HDP)氧化硅薄膜和高深宽比工艺(High Aspect Ratio Process，HARP)氧化硅薄膜中的任意一种或多种。
在本申请实施例中，所述晶体管还可以包括栅极介电层(又叫栅极绝缘层，图中未示)，所述栅极介电层设置在所述沟道区与所述栅极之间。
在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO
2、ZrO和Al
2O
3中的任意一种或多种。
在本申请实施例中，所述栅极介电层的厚度可以根据实际的电性需求来设置，例如，可以为2nm至5nm。
在本申请实施例中，所述栅极的材料可以选自多晶硅和多晶硅锗中的任意一种或多种。
在本申请实施例中，如图1A和图2A所示，所述半导体器件还可以包括内部支撑层4，所述内部支撑层4设置在沿第一方向相邻的两个半导体层11之间，配置为对所述半导体层11提供支撑。
在本申请实施例中，如图1A和图2A所示，所述内部支撑层4还可以位于所述位线300两侧，或者如图1A和图2A所示，可以位于所述位线300两侧和所述存储单元隔离层3的侧壁上。当所述位线300两侧和所述存储单元隔离层3的侧壁上均设置有内部支撑层4时可以对所述半导体层11提供更牢固的支撑。
在本申请实施例中，所述内部支撑层的材料可以为具有支撑作用的薄膜材料，例如，可以为氮化硅(SiN)。
图4A为本申请另一示例性实施例的半导体器件的第一芯片的主视剖面示意图；图4B为图4A所示的半导体器件的第一芯片的俯视示意图。如图4A和图4B所示，在本申请示例性实施例中，所述半导体层、所述位线和所述字线之间的空白空间中可以填充有隔离材料5。
在本申请实施例中，所述隔离材料可以选自SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
在本申请实施例中，如图1A所示，所述第一衬底100可以具有相反的第一侧和第二侧，所述第二衬底500可以具有相反的第一侧和第二侧，所述 外围电路600可以设置在所述第二衬底500的第一侧并且位于所述第一衬底100的第二侧。此时所述半导体器件具有CuA(CMOS under Array)结构，可以大大节省第一芯片的面积，增加半导体存储器的存储密度。
图5A为本申请示例性实施例的半导体器件的第二芯片的主视剖面示意图；图5B为图5A所示的半导体器件的第二芯片的俯视结构示意图。在本申请实施例中，如图1A和图5A所示，所述第二芯片可以采用常用的外围电路的芯片结构，例如，所述外围电路可以为CMOS晶体管，所述第二芯片还可以包括金属接触层700和金属互连层800，所述金属接触层700设置在所述外围电路600远离所述第二衬底500的一侧，所述金属互连层800设置在所述金属接触层700远离所述第二衬底500的一侧并且位于所述第一衬底100的第二侧，所述金属接触层700包括金属接触柱701和绝缘介质，所述金属互连层800包括金属线801和绝缘介质，所述金属线801的一端与所述第一芯片1000的位线300、字线400或电容器20的外电极板(可以根据具体电路而定)电连接，所述金属线801的另一端通过所述金属接触柱701与所述外围电路600电连接。
在本申请实施例中，所述金属线的材料可以选自铜和铝中的任意一种或多种，例如，可以为铜；所述金属接触柱的材料可以选自钨和钼中的任意一种或多种，例如，可以为钨。
在本申请实施例中，当需要所述金属线与所述电容器电连接时，可以通过将所述金属线与所述电容器的第二电极板，例如外电极板电连接来实现。
在本申请实施例中，如图5A所示，所述CMOS晶体管可以包括第一晶体管601和第二晶体管602，所述第一晶体管601和所述第二晶体管602并排设置在所述第二衬底500的第一侧，并且所述第一晶体管601与所述第二衬底500之间还可以设置有P型阱(P well)603，所述第二晶体管602与所述第二衬底500之间还可以设置有N型阱(N well)604；所述第一晶体管601包括第一源极6011、第一漏极6012、设置在所述第一源极6011和所述第一漏极6012之间的第一沟道6013、设置在所述第一沟道6013一侧的第一栅极6014，所述第一源极6011和所述第一漏极6012的材料可以均为N型半导体材料，所述第一沟道6013的材料可以为P型半导体材料；所述第一沟 道6013与所述第一栅极6014之间还可以设置有第一栅极介电层(或叫栅极绝缘层，图中未示)；所述第二晶体管602包括第二源极6021、第二漏极6022、设置在所述第二源极6021和所述第二漏极6022之间的第二沟道6023、设置在所述第二沟道6023一侧的第二栅极6024，所述第二源极6021和所述第二漏极6022的材料可以均为P型半导体材料，所述第二沟道6023的材料可以为N型半导体材料，所述第二沟道6023与所述第二栅极6024之间还可以设置有第二栅极介电层(或叫栅极绝缘层，图中未示)。
在本申请实施例中，所述半导体器件可以为动态随机存取存储器(DRAM)。
本申请实施例还提供一种半导体器件的制造方法。如上所述本申请实施例提供的半导体器件可以通过该制造方法得到。
图6为本申请实施例的半导体器件的制造方法的工艺流程图。如图6所示，所述制造方法可以包括：
S10：在第一衬底的第一侧按照牺牲层和沟道层交错的顺序沿第一方向堆叠设置多个由所述牺牲层和所述沟道层组成的外延层；
S20：在多个所述外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S30：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层，所述半导体层沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，并且在第二方向上的侧壁包括靠近两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
S40：在所述半导体层的沟道区的侧壁上设置环绕所述沟道区的栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
S50：在所述半导体层的漏极区的侧壁上设置电容器；
S60：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料， 形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体层的所述源极区连接，使得所述多条半导体层的所述源极区共用该一条位线，得到第一芯片；
S70：在第二衬底的第一侧设置外围电路，得到第二芯片；
S80：将所述第一芯片和所述第二芯片层叠结合在一起，并将所述第一芯片的电路和所述第二芯片的电路电连接。
在本申请实施例中，步骤S20可以包括：
S21：在多个所述外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
任选地，S23：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
例如，在本申请示例性实施例中，i)步骤S20可以包括：
S21：在多个所述外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料；
或者，ii)步骤S20可以包括：
S21：在多个所述外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S23：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
在本申请实施例中，步骤S40可以包括：
S41：在所述半导体层的沟道区的侧壁上依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
任选地，S42：将沿第一方向间隔排列的多条字线设置为不同的长度，使得沿第一方向间隔排列的多条字线呈现出阶梯状；
任选地，S43：在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开。
例如，在本申请示例性实施例中，i)步骤S40可以包括：
S41：在所述半导体层的沟道区的侧壁上依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
或者，ii)步骤S40可以包括：
S41：在所述半导体层的沟道区的侧壁上依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
S42：将沿第一方向间隔排列的多条字线设置为不同的长度，使得沿第一方向间隔排列的多条字线呈现出阶梯状；
或者，iii)步骤S40可以包括：
S41：在所述半导体层的沟道区的侧壁上依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
S43：在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开；
或者，iiii)步骤S40可以包括：
S41：在所述半导体层的沟道区的侧壁上依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；
S42：将沿第一方向间隔排列的多条字线设置为不同的长度，使得沿第一方向间隔排列的多条字线呈现出阶梯状；
S43：在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开。
在本申请实施例中，步骤S50可以包括：
在所述半导体层的漏极区远离所述沟道区一端的侧壁上依次设置环绕所述漏极区侧壁的第一电极板、介电质层和第二电极板，得到环绕所述漏极区侧壁的电容器。
在本申请实施例中，步骤S60可以包括：
S61：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体层的所述源极区连接，使得所述多条半导体层的所述源极区共用一条位线；
S62：在所述半导体层、所述位线和所述字线之间的空白空间中填充隔离材料，得到第一芯片。
在本申请实施例中，步骤S70可以包括：在第二衬底的第一侧依次设置外围电路、带有金属接触柱的金属接触层、和带有金属线的金属互连层，将所述金属线的一端通过所述金属接触柱与所述外围电路电连接，得到第二芯片。
在本申请实施例中，步骤S80可以包括：采用X-Tracking技术将所述第一芯片的第一衬底的第二侧与所述第二芯片的金属互连层层叠结合在一起，并将所述金属互连层的金属线与所述第一芯片的位线、字线或电容器(第二电极板)电连接。
图7A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；图7B为图7A所示的中间品的俯视结构示意图；图8A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；图8B为图8A所示的中间品的俯视结构示意图；图9A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；图9B为图9A所示的中间品的俯视结构示意图；图10A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；图10B为图10A所示的中间品的俯视结构示意图；图11A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；图11B为图11A所示的中间品的俯视结构示意图。如图7A至图11B所示，在示例性实施例中，所述半导体器件的制造方法可以包括：
S10：在第一衬底100的第一侧按照牺牲层900和沟道层11’交错的顺序沿第一方向堆叠设置多个由所述牺牲层900和所述沟道层11’组成的外延层，得到如图7A和图7B所示的中间品；
S21：在多个所述外延层中定义出存储单元区1’，并沿第一方向间隔刻蚀出存储单元隔离槽3’和位线槽300’；
S22：沿第二方向对所述位线槽300’与所述牺牲层900对应的部分进行侧边刻蚀，得到内部支撑槽4’，在所述内部支撑槽4’中填充内部支撑层4；
S23：沿第二方向对所述存储单元隔离槽3’与所述牺牲层900对应的部分进行侧边刻蚀，得到内部支撑槽4’，在所述内部支撑槽4’中填充内部支撑 层4；
S24：在所述存储单元隔离槽3’中填充存储单元隔离柱3和在所述位线槽300’中填充隔离材料5，得到如图8A和图8B所示的中间品；
S30：去除牺牲层900，剩余的沟道层11’形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层11，所述半导体层11沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，并且在第二方向上的侧壁包括靠近两端的源极区111和漏极区113、位于所述源极区111和所述漏极区113之间的沟道区112，得到如图9A和图9B所示的中间品；
S41：在所述半导体层11的沟道区112侧壁上依次设置环绕所述沟道区112的栅极介电层(图中未示)和栅极12，得到多个由所述半导体层11和所述栅极12形成的晶体管10；以及，在第三方向上排列的半导体层11有一条，将这一条半导体层11上的栅极12作为字线400；或者，在第三方向上排列的半导体层11有多条，将在第三方向上排列的多条半导体层11上的栅极12在第三方向上连接在一起形成字线400；
S42：将沿第一方向间隔排列的多条字线400设置为不同的长度，使得沿第一方向间隔排列的多条字线400呈现出阶梯状；
S43：在沿第一方向上相邻的两个半导体层11之间设置层间隔离层2，从而将沿第一方向上相邻的两条半导体层11上的栅极12隔离开，得到如图10A和图10B所示的中间品；
S50：在所述半导体层11的漏极区113远离所述沟道区112一端的侧壁上依次设置环绕所述漏极区113侧壁的第一电极板21、介电质层23和第二电极板22，得到环绕所述漏极区113侧壁的电容器20，得到如图11A和图11B所示的中间品；
S61：去除所述位线槽300’中的隔离材料，在所述位线槽300’中填充位线材料，形成沿第一方向延伸的位线300，将所述位线300和与该位线300相接触的多条半导体层11的所述源极区111连接，使得所述多条半导体层11的所述源极区111共用该一条位线300，得到如图1A至图2A所示的第一芯片；
S62：在所述半导体层11、所述位线和所述字线之间的空白空间中填充隔离材料，得到如图4A和图4B所示的第一芯片；
S70：在第二衬底500的第一侧依次设置外围电路600、带有金属接触柱701的金属接触层700、和带有金属线801的金属互连层800，将所述金属线801的一端通过所述金属接触柱701与所述外围电路600电连接，得到第二芯片，得到如图5A和图5B所示的第二芯片；
S80：采用X-Tracking技术将所述第一芯片1000的第一衬底100的第二侧与所述第二芯片2000的金属互连层800层叠结合在一起，并将所述金属互连层800的金属线801与所述第一芯片100的位线300、字线400或电容器20的第二电极板22电连接。
在本申请实施例中，形成第一芯片的步骤S10至S60与形成第二芯片的步骤S70至S80可以同时进行；或者，先进行步骤S10至S60，后进行步骤S70至S80；或者，先进行步骤S70至S80，后进行步骤S10至S60。
在本申请实施例中，所述牺牲层的材料可以为SiGe等具有相似性质的其他导电材料中的任意一种或多种。所述牺牲层的厚度可以为30nm至50nm，例如，可以为30nm、35nm、40nm、45nm、50nm。
在本申请实施例中，步骤S10中可以通过外延设备在所述第一衬底的第一侧生长出牺牲层/沟道层的超晶格(super lattice)薄膜堆叠层，得到多个由牺牲层和沟道层组成的外延层。
在本申请实施例中，步骤S21中可以利用同一层图案光罩(Photo mask)通过光照曝光进行图案化刻蚀，形成沿第三方向排列并沿第二方向延伸的沟槽从而将多个牺牲层/沟道层的外延层在第三方向上形成隔离，得到存储单元区。
在本申请实施例中，步骤S22或S23中，可以通过湿法刻蚀对所述位线槽或所述存储单元隔离槽的与所述牺牲层对应的部分进行侧边刻蚀。
在本申请实施例中，步骤S22或S23中，可以通过ALD工艺在所述内部支撑层槽中填充内部支撑层，例如，可以通过ALD工艺在所述内部支撑层槽中填充SiN，形成内部支撑层。
在本申请实施例中，步骤S24中可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽和所述位线槽中形成氧化硅薄膜。
在本申请实施例中，步骤S30中可以通过刻蚀法、选择超高牺牲层/沟道层刻蚀比将牺牲层刻蚀掉而保留沟道层，所述刻蚀法可以为干法刻蚀或湿法刻蚀。
在本申请实施例中，步骤S42中可以通过修整刻蚀(trim etch)得到阶梯状字线(staircase WL)。
在本申请实施例中，步骤S43中可以通过ALD或化学气相沉积(Chemical Vapor Deposition,CVD)工艺设置层间隔离层，例如，可以通过ALD或CVD工艺填充SiO
2，形成层间隔离层。
在本申请实施例中，步骤S62中可以通过SOD、HDP或HARP工艺在空白空间中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在空白空间中形成SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
在本申请实施例中，步骤S70中可以通过传统的CMOS工艺形成所述外围电路，然后在所述外围电路上制作金属接触层和金属互连层。所述金属接触层可以由金属接触柱和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属接触柱。所述金属互连层可以由金属线和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属线。
在本申请实施例中，步骤S80中可以采用X-Tracking技术实现第一芯片和第二芯片的结合和精确电连接，例如，可以包括将第一芯片和第二芯片结合在一起，根据需要选择将金属线与位线、字线或电容器电连接，例如，若想要金属线与位线电连接，则将金属线与位线对齐，并在第一衬底中开设连接金属线与位线的通孔以及在该通孔中填充导电金属，实现金属线与位线的精确电连接。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的所述 半导体器件。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (24)
- 一种半导体器件，包括：第一芯片和第二芯片，所述第一芯片和所述第二芯片层叠结合在一起，并且所述第一芯片的电路和所述第二芯片的电路电连接；所述第一芯片包括：第一衬底；沿垂直于所述第一衬底的第一方向延伸的多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述第一衬底一侧的多个存储单元，不同的所述存储单元列在所述第一衬底上沿第二方向和第三方向排列形成阵列，所述第二方向和所述第三方向交叉并且构成的平面与所述衬底平行；所述存储单元包括沿着所述第二方向依次设置的晶体管和电容器，所述晶体管包括半导体层和栅极，所述半导体层沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，并且在第二方向上的侧壁包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别靠近所述半导体层的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区的侧壁；所述电容器设置在所述漏极区的侧壁上；所述第二芯片包括：第二衬底和设置在所述第二衬底上的外围电路。
- 根据权利要求1所述的半导体器件，其中，所述第一芯片还包括：多条沿第一方向延伸且在第二方向上间隔排列的位线，沿第二方向上相邻的两个存储单元呈镜像分布，所述相邻的两个存储单元的晶体管的源极区与一条共用的位线连接。
- 根据权利要求1或2所述的半导体器件，其中，所述第一芯片还包括：多条沿第三方向延伸且在第一方向上间隔排列的字线，其中，所述第一衬底在第三方向上设置有一个存储单元列，每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述第一衬底在第三方向上设置有多个存储单元列，每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。
- 根据权利要求3所述的半导体器件，其中，所述电容器环绕在所述漏 极区的侧壁上。
- 根据权利要求3或4所述的半导体器件，其中，沿第一方向间隔排列的多条字线的长度不同，形成阶梯状。
- 根据权利要求3至5中任一项所述的半导体器件，其中，所述字线的材料选自多晶硅和多晶硅锗中的任意一种或多种。
- 根据权利要求1至4中任一项所述的半导体器件，其中，所述半导体层的材料选自第IVA族半导体材料中的任意一种或多种。
- 根据权利要求7所述的半导体器件，其中，所述半导体层的材料为单晶硅。
- 根据权利要求1至4中任一项所述的半导体器件，其中，所述电容器包括第一电极板、第二电极板、设置在所述第一电极板和所述第二电极板之间的介电质层，所述漏极区与所述第一电极板相连接。
- 根据权利要求1至9中任一项所述的半导体器件，其中，所述存储单元列还包括层间隔离层，所述层间隔离层设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
- 根据权利要求10所述的半导体器件，还包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱。
- 根据权利要求1至9中任一项所述的半导体器件，还包括内部支撑层，所述内部支撑层设置在沿第一方向相邻的两个半导体层之间，配置为对所述半导体层提供支撑；其中，所述内部支撑层位于所述位线两侧，或者位于所述位线两侧和所述存储单元隔离柱的侧壁上。
- 根据权利要求1至12中任一项所述的半导体器件，其中，所述第一衬底具有相反的第一侧和第二侧，所述第二衬底具有相反的第一侧和第二侧，所述外围电路设置在所述第二衬底的第一侧并且位于所述第一衬底的第二侧。
- 根据权利要求13所述的半导体器件，其中，所述外围电路为CMOS 晶体管，所述第二芯片还包括金属接触层和金属互连层，所述金属接触层设置在所述外围电路远离所述第二衬底的一侧，所述金属互连层设置在所述金属接触层远离所述第二衬底的一侧并且位于所述第一衬底的第二侧，所述金属接触层中设置有金属接触柱，所述金属互连层中设置有金属线，所述金属线的一端与所述第一芯片的位线、字线或电容器电连接，所述金属线的另一端通过所述金属接触柱与所述外围电路电连接。
- 一种半导体器件的制造方法，包括：在第一衬底的第一侧按照牺牲层和沟道层交错的顺序沿第一方向堆叠设置多个由所述牺牲层和所述沟道层组成的外延层；在多个所述外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层，所述半导体层沿第二方向延伸为条状结构，所述条状结构具有侧壁和两端，并且在第二方向上的侧壁包括靠近两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；在所述半导体层的沟道区的侧壁上设置环绕所述沟道区的栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；在所述半导体层的漏极区的侧壁上设置电容器；去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体层的所述源极区连接，使得所述多条半导体层的所述源极区共用一条位线，得到第一芯片；在第二衬底的第一侧设置外围电路，得到第二芯片；将所述第一芯片和所述第二芯片层叠结合在一起，并将所述第一芯片的电路和所述第二芯片的电路电连接。
- 根据权利要求15所述的制造方法，其中，所述在多个所述外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料，包括：在多个所述外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
- 根据权利要求16所述的制造方法，其中，所述在多个所述外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料还包括：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层。
- 根据权利要求16或17所述的制造方法，其中，所述牺牲层的材料为硅锗。
- 根据权利要求15所述的制造方法，其中，所述在所述半导体层的沟道区的侧壁上设置环绕所述沟道区的栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线，包括：在所述半导体层的沟道区的侧壁上依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体层和所述栅极形成的晶体管；以及，在第三方向上排列的半导体层有一条，将这一条半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多条，将在第三方向上排列的多条半导体层上的栅极在第三方向上连接在一起形成字线；将沿第一方向间隔排列的多条字线设置为不同的长度，使得沿第一方向 间隔排列的多条字线呈现出阶梯状；在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开。
- 根据权利要求15至19中任一项所述的制造方法，其中，所述在所述半导体层的漏极区的侧壁上设置电容器，包括：在所述半导体层的漏极区远离所述沟道区一端的侧壁上依次设置环绕所述漏极区侧壁的第一电极板、介电质层和第二电极板，得到环绕所述漏极区侧壁的电容器。
- 根据权利要求15至20中任一项所述的制造方法，其中，所述在第二衬底的第一侧设置外围电路，得到第二芯片，包括：在第二衬底的第一侧依次设置外围电路、带有金属接触柱的金属接触层、和带有金属线的金属互连层，将所述金属线的一端通过所述金属接触柱与所述外围电路电连接，得到第二芯片。
- 根据权利要求21所述的制造方法，其中，所述将所述第一芯片和所述第二芯片层叠结合在一起，并将所述第一芯片的电路和所述第二芯片的电路电连接，包括：采用X-Tracking技术将所述第一芯片的第一衬底的第二侧与所述第二芯片的金属互连层层叠结合在一起，并将所述金属互连层的金属线与所述第一芯片的位线、字线或电容器电连接。
- 一种电子设备，包括根据权利要求1至14中任一项所述的半导体器件。
- 根据权利要求23所述的电子设备，包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522407A (zh) * | 2011-12-23 | 2012-06-27 | 清华大学 | 具有垂直晶体管的存储器阵列结构及其形成方法 |
| CN109285836A (zh) * | 2018-08-28 | 2019-01-29 | 中国科学院微电子研究所 | 半导体存储设备及其制造方法及包括存储设备的电子设备 |
| US20200098762A1 (en) * | 2018-09-25 | 2020-03-26 | Intel Corporation | Stacked-substrate dram semiconductor devices |
| US20220005809A1 (en) * | 2020-07-01 | 2022-01-06 | SK Hynix Inc. | Memory device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
| US6744089B2 (en) * | 2002-09-09 | 2004-06-01 | Intelligent Sources Development Corp. | Self-aligned lateral-transistor DRAM cell structure |
| ATE519224T1 (de) * | 2007-12-21 | 2011-08-15 | Nxp Bv | Speicherzelle mit einem seitlich von einem transistor angeordneten kondensator |
| US8541826B2 (en) * | 2011-12-23 | 2013-09-24 | Tsinghua University | Memory array structure and method for forming the same |
| KR20160029236A (ko) * | 2014-09-04 | 2016-03-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102609517B1 (ko) * | 2016-04-21 | 2023-12-05 | 삼성전자주식회사 | 메모리 장치 |
| US10535659B2 (en) * | 2017-09-29 | 2020-01-14 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| KR102634622B1 (ko) * | 2019-02-28 | 2024-02-08 | 에스케이하이닉스 주식회사 | 수직형 메모리 장치 |
| US11127588B2 (en) * | 2019-04-12 | 2021-09-21 | Micron Technology, Inc. | Semiconductor processing applying supercritical drying |
| US11217588B2 (en) * | 2019-07-03 | 2022-01-04 | Micron Technology, Inc. | Integrated assemblies comprising voids between active regions and conductive shield plates, and methods of forming integrated assemblies |
| US11502128B2 (en) * | 2020-06-18 | 2022-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of forming the same |
| US11563006B2 (en) * | 2020-06-24 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing thereof |
| KR20220050615A (ko) * | 2020-10-16 | 2022-04-25 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN114121819A (zh) * | 2021-11-19 | 2022-03-01 | 长鑫存储技术有限公司 | 半导体器件的形成方法及半导体器件 |
-
2022
- 2022-05-17 CN CN202210540731.XA patent/CN116234301B/zh active Active
- 2022-12-08 WO PCT/CN2022/137717 patent/WO2023221468A1/zh unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522407A (zh) * | 2011-12-23 | 2012-06-27 | 清华大学 | 具有垂直晶体管的存储器阵列结构及其形成方法 |
| CN109285836A (zh) * | 2018-08-28 | 2019-01-29 | 中国科学院微电子研究所 | 半导体存储设备及其制造方法及包括存储设备的电子设备 |
| US20200098762A1 (en) * | 2018-09-25 | 2020-03-26 | Intel Corporation | Stacked-substrate dram semiconductor devices |
| US20220005809A1 (en) * | 2020-07-01 | 2022-01-06 | SK Hynix Inc. | Memory device |
Also Published As
| Publication number | Publication date |
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