KR20220003270A - 메모리 장치 - Google Patents

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Abstract

본 기술에 따른 메모리 장치는, 기판, 상기 기판의 표면으로부터 이격되어 제1방향을 따라 수평 배향하되, 오픈드 제1측면(opened first side), 밀폐형 제2측면(Closed second surface) 및 제1측면과 제2측면 사이의 채널층을 포함하는 활성층, 상기 채널층을 서라운딩하면서 상기 제1방향에 대해 교차하는 제2방향을 따라 수평 배향된 워드라인, 상기 활성층의 제1측면에 접속되며 상기 기판으로부터 수직 배향된 비트라인 및 상기 활성층의 제2측면에 접속된 캐패시터를 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 집적도가 향상된 3차원 메모리 장치에 관한 것이다.
2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술에 영향을 받는다. 패턴의 미세화를 위해서는 초고가의 장비들이 필요하지만, 2차원 메모리 장치의 집적도를 증가시키는데 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 장치들이 제안되고 있다.
본 발명의 실시예는 집적도가 향상된 3차원 메모리 장치를 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 기판; 상기 기판의 표면으로부터 이격되어 제1방향을 따라 수평 배향하되, 오픈드 제1측면(opened first side), 밀폐형 제2측면(Closed second surface) 및 제1측면과 제2측면 사이의 채널층을 포함하는 활성층; 및 상기 채널층을 서라운딩하면서 상기 제1방향에 대해 교차하는 제2방향을 따라 수평 배향된 워드라인을 포함할 수 있고, 상기 활성층의 제1측면에 접속되며 상기 기판으로부터 수직 배향된 비트라인; 및 상기 활성층의 제2측면에 접속된 캐패시터를 더 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 기판으로부터 이격되어 제1방향을 따라 수평하게 이격된 채널층들을 포함하는 복수의 실린더형 활성층; 및 상기 실린더형 활성층들의 채널층들을 서라운딩하면서 상기 제1방향을 따라 연장된 워드라인을 포함하고, 상기 워드라인은 상기 채널층들보다 높은 레벨의 상위 레벨부; 상기 채널층들보다 낮은 레벨의 하위 레벨부; 및 상기 상위 레벨부와 하위 레벨부 사이에 위치하되, 상기 채널층들과 동일 레벨에 위치하는 인터레벨커넥션들을 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 주변회로부를 포함하는 기판; 상기 기판으로부터 이격되어 수평 배향된 나노-와이어 채널을 포함하는 활성층; 상기 나노-와이어 채널을 서라운딩하면서 상기 나노-와이어 채널에 교차하는 방향으로 수평 배향된 워드라인; 상기 활성층의 일측 끝단에 접속되며, 상기 주변회로부로부터 수직 배향된 비트라인; 및 상기 활성층의 타측 끝단에 접속되며 상기 기판으로부터 이격된 수평형 캐패시터를 포함할 수 있다.
본 기술에 따른 3차원 메모리 장치는 트랜지스터들 및 캐패시터들이 3차원적으로 기판 상부에 적층될 수 있다. 이로써, 메모리 장치의 집적도를 향상시킬 수 있다.
도 1은 일 실시예에 따른 메모리셀의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 도 1의 A1-A1' 선에 따른 단면도이다.
도 3a 내지 도 3c는 활성층(ACT)의 개략적인 구성을 설명하기 위한 도면이다.
도 4는 도 1의 A2-A2'선에 따른 단면도이다.
도 5는 워드라인의 변형예를 설명하기 위한 도면이다.
도 6a 및 도 6b는 워드라인의 또다른 변형예들을 설명하기 위한 도면이다.
도 7a 내지 도 7d는 워드라인의 또다른 변형예들을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 다른 실시예에 따른 활성층을 설명하기 위한 도면이다.
도 9a는 메모리셀어레이를 설명하기 위한 도면이다.
도 9b는 도 9a의 A21-A21'에 따른 단면도이다.
도 10은 플레이트라인을 공유하는 미러형 메모리셀어레이를 설명하기 위한 도면이다.
도 11은 비트라인을 공유하는 미러형 메모리셀어레이를 설명하기 위한 도면이다.
도 12 및 도 13은 메모리셀어레이의 워드라인의 일예를 설명하기 위한 레이아웃도이다.
도 14는 다른 실시예에 따른 메모리셀어레이를 설명하기 위한 레이아웃도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
실시예들에 따른 메모리 장치는 수평형 활성층(lateral active layer), 게이트올어라운드 워드라인(Gate all around WL), 수직형 비트라인(Vertical BL) 및 수평형 캐패시터(Lateral Capacitor)를 포함할 수 있다.
실시예들에서, 트랜지스터의 워드라인은 게이트올어라운드(GAA) 구조를 갖고, 이에 따라 트랜지스터의 제어력(controllability) 향상에 유리하고, 셀 전류(Cell current)가 향상된다. 또한, 게이트올어라운드 구조에 의해 메모리셀 당 워드라인 저항이 감소하고, 이웃하는 메모리셀 동작시의 간섭을 완전히 차폐시킬 수 있다.
도 1은 일 실시예에 따른 메모리셀의 개략적인 구성을 설명하기 위한 도면이다. 도 2는 도 1의 A1-A1' 선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 메모리 장치는 메모리셀(MC)을 포함할 수 있고, 메모리셀(MC)은 기판(LS) 상부에 위치할 수 있다. 메모리셀(MC)은 기판(LS)으로부터 제1방향(D1)을 따라 수직 배향(Vertically oriented)될 수 있다. 메모리셀(MC)은 DRAM의 메모리셀을 포함할 수 있다. 메모리셀(MC)은 3차원 구조일 수 있다.
메모리셀(MC)은 비트라인(BL), 트랜지스터(TR), 캐패시터(CAP) 및 플레이트라인(PL)을 포함할 수 있다. 비트라인(BL)은 제1방향(D1)을 따라 수직 배향될 수 있다. 트랜지스터(TR) 및 캐패시터(CAP)는 비트라인(BL)으로부터 제2방향(D2)을 따라 수평적인 배열(Lateral Arranged)로 위치할 수 있다. 제2방향(D2)은 제1방향(D1)에 대해 교차할 수 있고, 제3방향(D3)은 제1방향(D1) 및 제2방향(D2)에 대해 교차할 수 있다. 메모리셀(MC)은 1T-1C(1 transitor-1 capacitor) 구조의 3차원 DRAM의 메모리셀을 포함할 수 있다.
트랜지스터(TR)는 활성층(ACT) 및 워드라인(WL)을 포함할 수 있다. 활성층(ACT)은 비트라인(BL)과 캐패시터(CAP) 사이에서 제2방향(D2)을 따라 수평하게 배향될 수 있다. 활성층(ACT)은 채널층(CH), 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)을 포함할 수 있다. 활성층(ACT)의 제1소스/드레인영역(SD1)은 비트라인(BL)에 접속될 수 있고, 활성층(ACT)의 제2소스/드레인영역(SD2)은 캐패시터(CAP)에 접속될 수 있다. 트랜지스터(TR)는 게이트올어라운드 트랜지스터, 예를 들어 GAA FET(Gate all around-Field Effect Transistor)을 포함할 수 있다.
워드라인(WL)은 제3방향(D3)을 따라 길게 연장될 수 있다. 플레이트라인(PL)은 제1방향(D1)을 따라 수직하게 배향되면서 제3방향(D3)을 따라 길게 연장될 수 있다. 플레이트라인(PL)은 캐패시터(CAP)에 접속될 수 있다.
캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 캐패시터(CAP)의 스토리지노드(SN)는 활성층(ACT)의 제2소스/드레인영역(SD2)에 접속될 수 있으며, 캐패시터(CAP)의 플레이트노드(PN)는 플레이트라인(PL)에 접속될 수 있다. 플레이트노드(PN)와 플레이트라인(PL)은 일체형 구조일 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지노드(SN)와 플레이트노드(PN)은 금속-베이스 물질(Metal-base material)을 포함할 수 있다. 유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 스토리지노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면제어층은 플레이트노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
스토리지노드(SN)와 플레이트노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지노드(SN)와 플레이트노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트노드(PN)은 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 스토리지노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 실질적인 캐패시터(CAP)의 플레이트노드 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
스토리지노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지노드(SN)는 제2방향(D2)을 따라 평행하는 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지노드(SN)는 실린더 형상(Cylinder shape), 필라 형상(Pillar shape) 또는 필라 형상과 실린더 형상이 머지된(Merged) 필린더 형상(Pylinder shape)을 가질 수 있다.
기판(LS)은 반도체 프로세싱(semiconductor processing)에 적합한 물질일 수 있다. 기판(LS)은 도전성 물질(conductive material), 절연성 물질(dielectric material) 및 반도체 물질(semiconductive material) 중 적어도 하나 이상을 포함할 수 있다. 다양한 물질들이 기판(LS) 상부에 형성되어 있을 수 있다. 기판(LS)은 반도체 기판을 포함할 수 있다. 기판(LS)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(LS)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(LS)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(LS)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(LS)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
다른 실시예에서, 기판(LS)은 주변회로부(도시 생략)를 포함할 수 있다. 주변회로부는 메모리셀(MC)를 제어하기 위한 복수의 제어회로(control circuit)를 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PC)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부(PC)의 적어도 하나 이상의 제어회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로부는 센스 앰프(sense amplifier, SA)를 포함할 수 있고, 센스앰프(SA)는 메모리셀(MC)의 비트라인(BL)에 접속될 수 있다. 주변 회로부는 워드라인드라이버(Wordline driver)를 더 포함할 수 있고, 워드라인드라이버는 메모리셀(MC)의 워드라인(WL)에 접속될 수 있다.
도시하지 않았으나, 플레이트라인(PL)은 다른 주변회로부에 접속되거나, 기판(LS)에 접속될 수 있다.
비트라인(BL)의 저부(Bottom portion)는 기판(LS)에 접속될 수 있다. 비트라인(BL)은 필라 형상(pillar-shape)을 가질 수 있다. 비트라인(BL)은 수직배향 비트라인 또는 필라형 비트라인이라고 지칭할 수 있다. 비트라인(BL)은 저저항 도전물질을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트라인(BL)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다. 비트라인(BL)은 금속실리사이드와 같은 오믹콘택층(Ohmic contact)을 더 포함할 수 있다. 비트라인(BL)은 필라형 텅스텐 및 필라형 텅스텐의 외벽을 에워싸는 티타늄질화물을 포함할 수 있다.
활성층(ACT)은 반도체 물질을 포함할 수 있다. 활성층(ACT)은 실리콘층을 포함할 수 있고, 예를 들어, 도프드 폴리실리콘, 언도프드 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 활성층(ACT)는 폴리실리콘 나노-와이어(Poly-Si nano-wire)를 포함할 수 있다. 다른 실시예에서, 활성층(ACT)은 산화물 반도체(oxide semiconductor) 물질을 포함할 수 있다. 활성층(ACT)은 전이금속(Transistion metal)과 칼코겐(Chalcogen)의 화합물(compound)을 포함할 수 있다. 활성층(ACT)은 IGZO(InGaZnOx) InSnZnOx, ZnSnOx, MoS2, WS2 또는 MoSe2를 포함할 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 활성층(ACT)의 양측 끝단부에 각각 위치할 수 있다.
워드라인(WL)은 활성층(ACT)의 일부분을 서라운딩할 수 있다. 워드라인(WL)은 게이트올어라운드(Gate All Around, GAA) 구조를 포함할 수 있다. 워드라인(WL)에 의해 서라운딩되는 부분은 활성층(ACT)의 채널층(CH)일 수 있다. 워드라인(WL)은 저저항 도전물질을 포함할 수 있다. 워드라인(WL)은 저저항 금속물질을 포함할 수 있다. 워드라인(WL)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 워드라인(WL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 워드라인(WL)은 텅스텐(W), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 탄탈륨카본질화물(TaCN), 몰리브덴(Mo), 몰리브덴질화물(MoN), 루테늄(Ru), 코발트(Co) 또는 이들의 조합을 포함할 수 있다. 워드라인(WL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드라인(WL)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다.
워드라인(WL)과 활성층(ACT) 사이에 게이트절연층(GD)이 위치할 수 있다. 게이트절연층(GD)은 활성층(ACT)의 외측면들을 커버링할 수 있다. 게이트절연층(GD)은 활성층(ACT)을 서라운딩할 수 있다. 게이트절연층(GD)은 실리콘산화물, 실리콘질화물, 고유전율물질, 강유전체물질, 반강유전체물질 또는 이들의 조합을 포함할 수 있다.
도 2를 다시 참조하면, 활성층(ACT) 내에 갭필물질(GM)이 위치할 수 있다. 갭필물질(GM)은 활성층(ACT) 내에 임베디드될 수 있다. 갭필물질(GM)은 절연물질을 포함할 수 있다. 갭필물질(GM)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 갭필물질(GM)의 일측면은 비트라인(BL)에 접속될 수 있다. 갭필물질(GM)은 제2방향(D2)을 따라 연장될 수 있다. 갭필물질(GM)은 캐패시터(CAP)의 스토리지노드(SN)에 접속되지 않을 수 있다. 갭필물질(GM)은 제2소스/드레인영역(SD2)을 관통하지 않을 수 있다. 제1소스/드레인영역(SD1)은 갭필물질(GM)의 일측 끝단부를 서라운딩할 수 있다. 채널층(CH)은 갭필물질(GM)의 중심부를 서라운딩할 수 있다. 제2소스/드레인영역(SD2)은 갭필물질(GM)의 타측 끝단부를 서라운딩할 수 있다.
도 3a 내지 도 3c는 활성층(ACT)의 개략적인 구성을 설명하기 위한 도면이다. 도 3a는 활성층(ACT)의 상세도이고, 도 3b는 임베디드 갭필물질을 포함하는 활성층(ACT)의 상세도이다. 도 3c는 도 3b의 A11-A11' 선에 따른 단면도이다.
도 3a 내지 도 3c를 참조하면, 활성층(ACT)은 3차원 구조의 실린더 형상(Cylinder-shape)일 수 있다. 활성층(ACT)은 제2방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 제1측면(S1) 및 제1측면(S1)에 대향하는 제2측면(S2)을 포함할 수 있다. 제1측면(S1)과 제2측면(S2)은 제2방향(D2)을 따라 서로 대향할 수 있다. 활성층(ACT)은 제1측면(S1)과 제2측면(S2) 사이의 채널층(CH)을 포함할 수 있다.
본 실시예에서, 채널층(CH)은 4개의 외측표면(S11, S12, S13, S14)을 포함할 수 있다. 제1외측표면(S11)과 제2외측표면(S12)은 제1방향(D1)을 따라 서로 대향할 수 있고, 제2방향(D2)을 따라 평행할 수 있다. 제3외측표면(S13)과 제4외측표면(S14)은 제3방향(D3)을 따라 서로 대향할 수 있고, 제2방향(D2)을 따라 평행할 수 있다. 제1외측표면(S11) 내지 제4외측표면(S14)은 제2방향(D2)을 따라 연장될 수 있다.
제1측면(S1)은 오픈드 형상(opened shape)의 측면일 수 있고, 제2측면(S2)은 클로즈드 형상의 측면일 수 있다. 제1측면(S1)은 제1방향(D1)에 따른 단면이 사각형 링 형상일 수 있고, 제2측면(S1)은 제1방향(D1)에 따른 단면이 사각형 형상일 수 있다. 다른 실시예에서, 제1측면(S1)의 제1방향(D1)에 따른 단면은 원형 링 형상, 타원형 링 형상 또는 다각형 링 형상일 수 있다. 제2측면(S1)의 제1방향(D1)에 따른 단면은 원형 형상, 타원형 형상 또는 다각형 형상일 수 있다.
활성층(ACT)은 내부 빈공간 즉, 이너 갭(Inner, gap, IG)을 더 포함할 수 있다. 이너 갭(IG)은 제2방향(D2)을 따라 연장될 수 있다. 이너 갭(IG)은 제1측면(S1), 제2측면(S2) 및 채널층(CH)에 의해 활성층(ACT)의 내부에 정의될 수 있다. 이너 갭(IG)은 제1측면(S1)에 의해 오픈될 수 있고, 제2측면(S2)에 의해 클로즈될 수 있다. 이너 갭(IG), 제1측면(S1) 및 제2측면(S2)을 갖는 활성층(ACT)은 실린더 형상 또는 마카로니(Macaroni) 형상일 수 있다. 활성층(ACT)은 마카로니 형상의 나노-와이어(nano-wire) 구조일 수 있다. 활성층(ACT)은 마카로니 형상의 폴리실리콘 나노-와이어, 산화물 반도체 나노-와이어 또는 전이금속과 칼코겐의 화합물 나노-와이어를 포함할 수 있다. 채널층(CH)은 나노-와이어 채널을 포함할 수 있고, 예를 들어, 마카로니 형상의 폴리실리콘 나노-와이어, 산화물 반도체 나노-와이어 또는 전이금속과 칼코겐의 화합물 나노-와이어를 포함할 수 있다. 본 실시예에서, 채널층(CH)은 마카로니 형상의 폴리실리콘 나노-와이어를 포함할 수 있다.
채널층(CH)의 양측에 각각 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)이 위치할 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 불순물의 도핑공정에 의해 형성될 수 있다. 예를 들어, 활성층(ACT)의 제1측면(S1)에 불순물의 도핑 및 확산을 실시하여 제1소스/드레인영역(SD1)을 형성할 수 있다. 활성층(ACT)의 제2측면(S2)에 불순물의 도핑 및 확산을 실시하여 제2소스/드레인영역(SD2)을 형성할 수 있다. 제1소스/드레인영역(SD1)과 제2소스/드레인영역(SD2)의 제2방향(D2)에 따른 폭은 채널층(CH)의 제2방향(D2)에 따른 폭보다 작을 수 있다. 제1소스/드레인영역(SD1)은 비트라인(BL)에 접속될 수 있고, 제2소스/드레인영역(SD2)는 캐패시터(CAP)의 스토리지노드(SN)에 접속될 수 있다. 비트라인(BL)이 필라형 텅스텐 및 필라형 텅스텐의 외벽을 에워싸는 티타늄질화물을 포함하는 경우, 제1소스/드레인영역(SD1)은 티타늄질화물에 직접 접촉할 수 있다. 비트라인(BL)의 일부분은 활성층(ACT)의 오픈드 제1측면(S1)을 클로즈시킬 수 있다.
도 3b에 도시된 바와 같이, 이너 갭(IG)은 갭필물질(GM)으로 채워질 수 있다. 갭필물질(GM)은 제2방향(D2)을 따라 수평하게 연장되는 수평형 필라 형상일 수 있다. 갭필물질(GM)이 채워진 활성층(ACT)은 임베디드 갭필물질(GM)을 포함하는 활성층(ACT)이라고 지칭할 수 있다. 갭필물질(GM)은 채널층(CH)의 내측 표면들과 직접 접촉할 수 있다. 갭필물질(GM)은 제1소스/드레인영역(SD1)의 내측 표면들과 직접 접촉할 수 있다. 갭필물질(GM)은 제2소스/드레인영역(SD2)의 내측 표면들과 직접 접촉할 수 있다. 제1소스/드레인영역(SD1)은 갭필물질(GM)의 외측면들을 서라운딩할 수 있다. 제2소스/드레인영역(SD2)의 일부분들은 갭필물질(GM)의 외측면들을 서라운딩할 수 있, 제2소스/드레인영역(SD2)의 에지부는 갭필물질(GM)의 에지부를 커버링할 수 있다.
활성층(ACT)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 활성층(ACT)은 도프드 폴리실리콘, 언도프드 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 N형 불순물 또는 P형 불순물로 도핑되어 있을 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 동일 도전형 불순물로 도핑될 수 있다. 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 채널층(CH)은 트랜지스터(TR)의 채널로 작용할 수 있다. 다른 실시예에서, 활성층(ACT)은 InGaZnOx, InSnZnOx, ZnSnOx, MoS2, WS2 또는 MoSe2를 포함할 수 있다.
도 3b 및 도 3c를 참조하면, 제1소스/드레인영역(SD1)은 제1측면(S1)을 제공할 수 있고, 갭필물질(GM)의 일측 끝단부(S41)를 서라운딩할 수 있다. 제2소스/드레인영역(SD2)은 제2측면(S2)을 제공하는 수직형 측벽(SD21) 및 수직형 측벽(SD21)으로부터 연장된 돌출부(SD22)를 포함할 수 있다. 돌출부(SD22)는 갭필물질(GM)의 타측 끝단부(S42)를 서라운딩할 수 있다. 채널층(CH)은 갭필물질(GM)을 서라운딩할 수 있다. 일부 실시예에서, 갭필물질(GM)은 임베디드 에어갭(Embedded air gap, S43)을 포함할 수 있다.
도 4는 도 1의 A2-A2'선에 따른 단면도이다.
도 4를 참조하면, 워드라인(WL)은 제3방향을 따라 길게 연장될 수 있다. 워드라인(WL)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL)의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인라인(WL)의 서라운딩부(SWL)와 활성층(ACT)의 채널층(CH) 사이에 게이트절연층(GD)이 위치할 수 있다. 게이트절연층(GD)은 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 활성층(ACT)의 내부에는 갭필물질(GM)이 임베디드되어 있을 수 있다. 워드라인(WL)의 서라운딩부(SWL)는 게이트절연층(GD)을 사이에 두고 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL)의 확장부들(EWL)은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL)의 서라운딩부(SWL)와 확장부들(EWL)은 제1방향(D1)에 따라 동일한 높이(H1=H2)를 가질 수 있다. 워드라인(WL)의 서라운딩부(SWL)와 확장부들(EWL)은 채널층(CH)의 높이(H3)보다 더 클 수 있다.
워드라인(WL)의 서라운딩부(SWL)와 확장부들(EWL)은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다.
도 1 및 도 4를 참조하면, 워드라인(WL)의 서라운딩부(SWL)와 확장부들(EWL)은 제2방향(D2)에 따라 동일한 폭을 가질 수 있다.
워드라인(WL)의 서라운딩부(SWL)와 확장부들(EWL)은 서로 동일한 물질로 형성될 수 있다.
도 5는 워드라인의 변형예를 설명하기 위한 도면이다. 도 5의 워드라인(WL')은 도 4의 워드라인(WL)과 유사할 수 있다. 도 5에서, 도 4에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 5을 참조하면, 워드라인(WL')은 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL')은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL')를 포함할 수 있다.
워드라인(WL')의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인라인(WL')의 서라운딩부(SWL)와 활성층(ACT)의 채널층(CH) 사이에 게이트절연층(GD)이 위치할 수 있다. 게이트절연층(GD)은 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 활성층(ACT)의 내부에는 갭필물질(GM)이 임베디드되어 있을 수 있다. 워드라인(WL')의 서라운딩부(SWL)는 게이트절연층(GD)을 사이에 두고 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL')의 확장부들(EWL')은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL')의 서라운딩부(SWL)와 확장부들(EWL')은 제1방향(D1)에 따라 서로 다른 높이(H1>H2)를 가질 수 있다. 서라운딩부(SWL)의 높이(H1)가 확장부들(EWL')의 높이(H2)보다 더 클 수 있다. 워드라인(WL)의 확장부들(EWL)의 높이(H2)는 채널층(CH)의 높이(H3)와 동일할 수 있다. 다른 실시예에서, 워드라인(WL)의 확장부들(EWL)의 높이(H2)는 채널층(CH)의 높이(H3)보다 더 크거나 작을 수 있다.
서라운딩부(SWL)의 상부 표면은 확장부들(EWL')의 상부 표면보다 높은 레벨일 수 있다. 서라운딩부(SWL)의 하부 표면은 확장부들(EWL')의 하부 표면보다 낮은 레벨일 수 있다.
워드라인(WL)의 서라운딩부(SWL)와 확장부들(EWL')은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다.
도 6a 및 도 6b는 워드라인의 또다른 변형예들을 설명하기 위한 도면이다. 이하, 워드라인들(WL11, WL12)은 도 4 및 도 5에 도시된 워드라인들(WL, WL')과 유사할 수 있다. 도 6a 및 도 6b에서, 도 4 및 도 5에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 6a를 참조하면, 워드라인(WL11)은 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL11)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL11)의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL11)의 확장부들(EWL)은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL11)의 서라운딩부(SWL)와 확장부들(EWL)은 제2방향(D2)에 따라 서로 다른 폭(W1>W2)를 가질 수 있다. 서라운딩부(SWL)의 폭(W1)이 확장부들(EWL)의 폭(W2)보다 더 클 수 있다.
워드라인(WL11)의 서라운딩부(SWL)와 확장부들(EWL)은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다.
도 6b를 참조하면, 워드라인(WL12)은 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL12)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL12)의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL12)의 확장부들(EWL)은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL12)의 서라운딩부(SWL)와 확장부들(EWL)은 제2방향(D2)에 따라 서로 다른 폭을 가질 수 있다. 서라운딩부(SWL)의 폭이 확장부들의 폭보다 더 클 수 있다. 아울러, 워드라인(WL12)의 서라운딩부(SWL)와 확장부들(EWL)은 제1방향(D1)에 따라 서로 다른 높이를 가질 수 있다. 서라운딩부(SWL)의 높이가 확장부들(EWL)의 높이보다 더 클 수 있다. 워드라인(WL12)의 확장부들(EWL)은 채널층(CH)의 높이와 동일할 수 있다. 서라운딩부(SWL)의 상부 표면은 확장부들(EWL)의 상부 표면보다 높은 레벨일 수 있다. 서라운딩부(SWL)의 하부 표면은 확장부들(EWL)의 하부 표면보다 낮은 레벨일 수 있다.
워드라인(WL12)의 서라운딩부(SWL)와 확장부들(EWL)은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다.
도 7a 내지 도 7d는 워드라인의 또다른 변형예들을 설명하기 위한 도면이다. 이하, 워드라인들(WL21, WL22, WL23, WL24)은 도 4, 도 5, 도 6a 및 도 6b에 도시된 워드라인들(WL, WL')과 유사할 수 있다. 도 7a 내지 도 7d에서, 도 4 내지 도 6b에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 7a를 참조하면, 워드라인(WL21)은 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL21)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL21)의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL21)의 확장부들(EWL)은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL21)의 확장부들(EWL)은 제1부분(E1), 제1부분(E1)의 양측에 각각 위치하는 제2부분(E2) 및 제3부분(E3)을 포함할 수 있다. 제2부분(E2)은 서라운딩부(SWL)에 접속될 수 있다. 제3방향(D3)을 따라 제3부분(E3), 제1부분(E1) 및 제2부분(E2)이 수평하게 배열될 수 있다. 제1부분(E1), 제2부분(E2) 및 제3부분(E3)은 일체형으로서, 도그본 형상(Dog bone shape)을 가질 수 있다. 확장부들(EWL)의 제1부분(E1)은 제2방향(D2)을 따라 제2부분(E2) 및 제3부분(E3)보다 작은 폭을 가질 수 있다.
워드라인(WL21)의 서라운딩부(SWL), 확장부들(EWL)의 제2부분(E2) 및 제3부분(E3)은 제2방향(D2)에 따라 동일한 폭을 가질 수 있다.
워드라인(WL21)의 서라운딩부(SWL)와 확장부들(EWL)은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다.
도 7b를 참조하면, 워드라인(WL22)은 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL22)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL22)의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL22)의 확장부들(EWL)은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL22)의 확장부들(EWL)은 제1부분(E1), 제1부분(E1)의 양측에 각각 위치하는 제2부분(E2) 및 제3부분(E3)을 포함할 수 있다. 제2부분(E2)은 서라운딩부(SWL)에 접속될 수 있다. 제3방향(D3)을 따라 제3부분(E3), 제1부분(E1) 및 제2부분(E2)이 수평하게 배열될 수 있다. 제1부분(E1), 제2부분(E2) 및 제3부분(E3)은 일체형으로서, 도그본 형상을 가질 수 있다. 확장부들(EWL)의 제1부분(E1)은 제2방향(D2)을 따라 제2부분(E2) 및 제3부분(E3)보다 작은 폭을 가질 수 있다.
확장부들(EWL)의 제2부분(E2) 및 제3부분(E3)은 제2방향(D2)에 따라 동일한 폭을 가질 수 있다. 확장부들(EWL)의 제2부분(E2) 및 제3부분(E3)은 제2방향(D2)에 따라 워드라인(WL22)의 서라운딩부(SWL)보다 작은 폭을 가질 수 있다.
워드라인(WL22)의 서라운딩부(SWL)와 확장부들(EWL)은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다.
도 7c를 참조하면, 워드라인(WL23)은 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL23)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL23)의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL23)의 확장부들(EWL)은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL23)의 확장부들(EWL)은 제1부분(E1), 제1부분(E1)의 양측에 각각 위치하는 제2부분(E2) 및 제3부분(E3)을 포함할 수 있다. 제2부분(E2)은 서라운딩부(SWL)에 접속될 수 있다. 제3방향(D3)을 따라 제3부분(E3), 제1부분(E1) 및 제2부분(E2)이 수평하게 배열될 수 있다. 제1부분(E1), 제2부분(E2) 및 제3부분(E3)은 일체형으로서, 도그본 형상을 가질 수 있다. 확장부들(EWL)의 제1부분(E1)은 제2방향(D2)을 따라 제2부분(E2) 및 제3부분(E3)보다 작은 폭을 가질 수 있다.
확장부들(EWL)의 제2부분(E2) 및 제3부분(E3)은 제2방향(D2)에 따라 동일한 폭을 가질 수 있다. 확장부들(EWL)의 제2부분(E2) 및 제3부분(E3)은 제2방향(D2)에 따라 워드라인(WL23)의 서라운딩부(SWL)와 동일한 폭을 가질 수 있다.
워드라인(WL23)의 서라운딩부(SWL)와 확장부들(EWL)은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다. 워드라인(WL23)의 확장부들(EWL)은 제1방향(D1)을 따라 서라운딩부(SWL)보다 낮은 높이를 가질 수 있다. 확장부들(EWL)의 제1부분(E1), 제2부분(E2) 및 제3부분(E3)은 제1방향(D1)을 따라 서라운딩부(SWL)보다 낮은 높이를 가질 수 있다.
도 7d를 참조하면, 워드라인(WL24)은 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL24)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL24)의 서라운딩부(SWL)는 활성층(ACT)의 채널층(CH)을 서라운딩할 수 있다. 워드라인(WL24)의 확장부들(EWL)은 활성층(ACT)의 채널층(CH)을 서라운딩하지 않을 수 있다.
워드라인(WL24)의 확장부들(EWL)은 제1부분(E1), 제1부분(E1)의 양측에 각각 위치하는 제2부분(E2) 및 제3부분(E3)을 포함할 수 있다. 제2부분(E2)은 서라운딩부(SWL)에 접속될 수 있다. 제3방향(D3)을 따라 제3부분(E3), 제1부분(E1) 및 제2부분(E2)이 수평하게 배열될 수 있다. 제1부분(E1), 제2부분(E2) 및 제3부분(E3)은 일체형으로서, 도그본 형상을 가질 수 있다. 확장부들(EWL)의 제1부분(E1)은 제2방향(D2)을 따라 제2부분(E2) 및 제3부분(E3)보다 작은 폭을 가질 수 있다.
확장부들(EWL)의 제2부분(E2) 및 제3부분(E3)은 제2방향(D2)에 따라 동일한 폭을 가질 수 있다. 확장부들(EWL)의 제2부분(E2) 및 제3부분(E3)은 제2방향(D2)에 따라 워드라인(WL24)의 서라운딩부(SWL)보다 작은 폭을 가질 수 있다.
워드라인(WL23)의 서라운딩부(SWL)와 확장부들(EWL)은 제3방향(D3)에 따라 동일한 길이를 가질 수 있다. 워드라인(WL23)의 확장부들(EWL)은 제1방향(D1)을 따라 서라운딩부(SWL)보다 낮은 높이를 가질 수 있다. 확장부들(EWL)의 제1부분(E1), 제2부분(E2) 및 제3부분(E3)은 제1방향(D1)을 따라 서라운딩부(SWL)보다 낮은 높이를 가질 수 있다.
도 8a 내지 도 8c는 다른 실시예에 따른 활성층을 설명하기 위한 도면이다. 도 8b는 도 8a의 A13-A13'선에 따른 단면도이다. 도 8c는 도 8a의 A14-A14'선에 따른 레이아웃도이다.
도 8a 내지 도 8c를 참조하면, 활성층(ACT)은 크로스 형상(Cross shape)을 가질 수 있다. 활성층(ACT)은 크로스형 채널층(CH11)을 포함할 수 있다. 크로스형 채널층(CH11)은 센터부(C1) 및 센터부(C1) 양측의 브랜치부(C2, C3)를 포함할 수 있다. 센터부(C1)는 제2방향(D2)을 따라 연장되는 부분을 지칭할 수 있다. 브랜치부(C2, C3)는 센터부(C1)로부터 제3방향(D3)을 따라 연장되는 부분을 지칭할 수 있다. 센터부(C1)와 브랜치부들(C2, C3)에 의해 크로스 형상이 정의될 수 있다.
워드라인(WL)은 크로스형 채널층(CH11)을 서라운딩할 수 있다. 갭필물질(GM)이 활성층(ACT) 내에 임베디드될 수 있다. 갭필물질(GM)은 크로스 형상일 수 있다. 활성층(ACT)은 크로스형 채널층(CH11) 양측의 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)을 더 포함할 수 있다. 활성층(ACT)의 크로스형 채널층(CH11)은 제3방향(D3)에 따른 길이(L')가 도 4의 채널층(CH)의 길이(L)보다 더 클 수 있다.
워드라인(WL)의 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL)은 서라운딩부(SWL) 및 서라운딩부(SWL)의 양측으로부터 각각 연장된 확장부(EWL)를 포함할 수 있다. 워드라인(WL)의 서라운딩부(SWL)는 활성층(ACT)의 크로스형 채널층(CH11)을 서라운딩할 수 있다. 워드라인(WL24)의 확장부들(EWL)은 활성층(ACT)의 크로스형 채널층(CH11)을 서라운딩하지 않을 수 있다.
워드라인(WL)은 크로스형 채널층(CH11)의 높이에 따라 상위 레벨부(WLU), 인터레벨커넥션(WLM1, WLM2), 하위레벨부(WLL)로 구분할 수도 있다. 상위 레벨부(WLU)는 크로스형 채널층(CH11)보다 높은 레벨에 위치할 수 있고, 하위 레벨부(WLL)는 크로스형 채널층(CH11)보다 낮은 레벨에 위치할 수 있다. 인터레벨커넥션(WLM1, WLM2)은 상위 레벨부(WLU)와 하위 레벨부(WLL) 사이에 위치하되, 크로스형 채널층(CH11)과 동일 높이를 가질 수 있다. 제3방향(D3)을 따라 크로스형 채널층(CH11)의 양측에 각각 인터레벨커넥션(WLM1, WLM2)이 위치할 수 있다. 상위 레벨부(WLU) 및 하위 레벨부(WLL)는 제3방향(D3)을 따라 길게 연장될 수 있다. 도 8c에 도시된 바와 같이, 탑뷰로 볼 때, 인터레벨커넥션(WLM1, WLM2)은 크로스형 채널층(CH11)의 브랜치부들(C2, C3)의 측면들을 서라운딩할 수 있다.
도 9a는 메모리셀어레이를 설명하기 위한 도면이다. 도 9b는 도 9a의 A21-A21'에 따른 단면도이다. 도 9a 및 도 9b에서, 도 1 내지 도 8c에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 9a 및 도 9b를 참조하면, 메모리 장치는 메모리셀어레이(MCA)를 포함할 수 있고, 메모리셀어레이(MCA)는 메모리셀들(MC)의 스택을 포함할 수 있다. 메모리셀어레이(MCA)은 메모리셀들(MC)의 3차원 어레이를 포함할 수 있다. 메모리셀어레이(MCA)는 DRAM 메모리셀어레이를 포함할 수 있다. 메모리셀들(MC)은 기판(LS) 상부에서 제1방향(D1)을 따라 수직하게 적층될 수 있다. 수직하게 적층될 메모리셀들(MC)은 비트라인(BL) 및 플레이트라인(PL)을 공유할 수 있다. 메모리셀들(MC)은 제3방향(D3)을 따라 수평하게 배열될 수도 있다. 수평하게 배열된 메모리셀들(MC)은 워드라인(WL) 및 플레이트라인(PL)을 공유할 수 있다. 개별 메모리셀(MC)은 전술한 실시예들에 기재된 메모리셀들 중 어느 하나일 수 있다. 개별 메모리셀(MC)에 대한 설명은 전술한 실시예들을 참조하기로 한다.
개별 메모리셀(MC)은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 비트라인(BL)와 플레이트라인(PL) 사이에서 트랜지스터(TR) 및 캐패시터(CAP)가 제2방향(D2)을 따라 수평적인 배열(LA)로 위치할 수 있다. 개별 메모리셀(MC)은 워드라인(WL)을 더 포함하고, 워드라인(WL)은 제3방향(D3)을 따라 길게 연장될 수 있다. 활성층(ACT) 및 워드라인(WL)은 전술한 실시예들 중 어느 하나를 포함할 수 있다. 활성층(ACT)은 채널층(CH), 제1소스/드레인영역(SD1) 및 제2소스/드레인영역(SD2)을 포함할 수 있다. 활성층(ACT) 내부에 갭필물질(GM)이 임베디드될 수 있다. 갭필물질(GM)의 일측 끝단은 비트라인에 접속될 수 있다. 워드라인(WL)은 적어도 채널층(CH)을 서라운딩할 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 비트라인(BL)은 주변회로부(PC)에 접속될 수 있고, 주변회로부(PC)는 기판(LS)에 제공될 수 있다.
활성층(ACT) 및 워드라인(WL)은 도 3a 내지 도 8c를 참조하기로 한다.
도 10은 플레이트라인을 공유하는 미러형 메모리셀어레이(MCA1)를 설명하기 위한 도면이다. 도 11은 비트라인을 공유하는 미러형 메모리셀어레이(MCA2)를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리셀어레이(MCA1)의 메모리셀들은 하나의 플레이트라인(PL1)을 공유하는 미러형 구조로 배열될 수 있다.
도 11을 참조하면, 메모리셀어레이(MCA2)의 메모리셀들은 하나의 비트라인(BL1, BL2)을 공유하는 미러형 구조로 배열될 수 있다. 예를 들어, 비트라인(BL1)을 공유하는 메모리셀들은 서로 다른 플레이트라인들(PL1, PL2)에 접속될 수 있다조로 배열될 수 있다. 비트라인(BL2)을 공유하는 메모리셀들은 서로 다른 플레이트라인들(PL1, PL2)에 접속될 수 있다.
도 9a, 9b, 도 10 및 도 11의 메모리셀어레이들(MCA, MCA1, MCA2)에서, 활성층(act) 및 워드라인(WL)은 도 3a 내지 도 8c를 참조하기로 한다.
도 12 및 도 13은 메모리셀어레이의 워드라인의 일예를 설명하기 위한 레이아웃도이다.
도 8a, 도 8b, 도 8c, 도 12 및 도 13을 참조하면, 메모리셀어레이(MCA3, MCA4)는 각각 워드라인(WL)을 포함할 수 있고, 워드라인(WL)은 크로스형 활성층(ACT)의 크로스형 채널층(CH11)을 서라운딩하면서 제3방향(D3)을 따라 길게 연장될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 메모리셀들(MC)은 워드라인(WL)을 공유할 수 있다.
워드라인(WL)은 상위 레벨부(WLU), 인터레벨커넥션(WLM), 하위레벨부(WLL)를 포함할 수 있다. 상위 레벨부(WLU)는 크로스형 채널층(CH)보다 높은 레벨에 위치할 수 있고, 하위 레벨부(WLL)는 크로스형 채널층(CH11)보다 낮은 레벨에 위치할 수 있다. 인터레벨커넥션(WLM)은 상위 레벨부(WLU)와 하위 레벨부(WLL) 사이에 위치하되, 크로스형 채널층(CH11)과 동일 높이를 가질 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 크로스형 채널층들(CH11) 사이에 인터레벨커넥션(WLM)이 위치할 수 있다. 상위 레벨부(WLU) 및 하위 레벨부(WLL)는 제3방향(D3)을 따라 길게 연장될 수 있다. 인터레벨커넥션(WLM)은 크로스형 채널층(CH11)의 브랜치부들(도 8c의 'C2, C3' 참조)의 측면들을 서라운딩할 수 있다.
도 12 및 도 13의의 인터레벨커넥션들(WLM)은 제3방향(D3)을 따라 배열되는 크로스형 활성층(CH11) 사이의 인터레벨커넥션들이 상호 접속되어 형성될 수 있다. 예를 들어, 인터레벨커넥션들이 접속되어 제3방향(D3)을 따라 이웃하는 크로스형 채널층들(CH11) 사이에 'H' 형상(H-shape)의 인터레벨커넥션이 형성될 수 있다. 도 13의 인터레벨커넥션(WLM)은 '변형된 H' 형상(Modified H-shape)으로서, 도 12의 H 형상의 중앙부가 제2방향(D2)을 따라 씨닝되어(Thinning) 형성될 수 있다.
도 12 및 도 13에서, 제3방향(D3)을 따라 이웃하는 비트라인들(BL) 사이에는 실리콘산화물과 같은 분리물질(도시 생략)이 형성될 수 있다. 분리물질은 인터레벨커넥션(WLM)의 양측에 위치하도록 연장될 수 있다.
도 9a, 도 10 및 도 11의 메모리셀어레이들(MCA, MCA1, MCA2)은 주변회로부(PC)를 포함하는 기판(LS)보다 위에 위치할 수 있다. 따라서, 메모리셀어레이들(MCA, MCA1, MCA2)는 PUC(Peri under Cell) 구조가 될 수 있다. PUC 구조조에서 비트라인(BL)은 기판(LS)으로부터 상향하여(Upwardly) 수직 배향될 수 있다.
다른 실시예에서, 메모리셀어레이들(MCA, MCA1, MCA2)은 주변회로부(PC)를 포함하는 기판(LS)보다 아래에 위치할 수 있고, 이를 CUP(Cell under Peri) 구조 또는 POC(Peri Over Cell)라고 지칭할 수 있다. CPU 구조에서 비트라인은 기판(LS)으로부터 하향하여(Downwardly) 수직 배향될 수 있다.
상술한 바에 따른 실시예들의 메모리셀어레이들(MCA, MCA1, MCA2)은 하나의 트랜지스터와 하나의 캐패시터를 포함하는 메모리셀들이 수직하게 적층된 3차원 DRAM 셀어레이를 제공할 수 있다.
도시하지 않았으나, 또다른 실시예로서, 메모리 장치는 제1반도체 기판 및 제1반도체기판에 본딩된 제2반도체기판을 포함할 수 있다. 메모리셀어레이는 제1반도체기판 상에 형성될 수 있고, 주변회로부는 제2반도체 기판 상에 형성될 수 있다. 제1반도체기판과 제2반도체기판은 각각 도전성 본딩패드들(Conductive bonding pad)을 포함할 수 있고, 도전성 본딩패드들을 통해 제1반도체기판과 제2반도체기판이 본딩될 수 있다. 이에 따라, 메모리셀어레이와 주변회로부가 전기적으로 접속될 수 있다.
다른 실시예로서, 도 9b에서 참조한 바와 같이, 메모리 장치는 주변회로부(PC)를 포함하는 기판(LS), 기판(LS)으로부터 이격되어 제2방향(D2)을 따라 수평 배향된 나노-와이어 채널(CH)을 포함하는 활성층(ACT), 나노-와이어 채널(CH)을 서라운딩하면서 제2방향에 대해 교차하는 제3방향(D3)을 따라 수평 배향된 워드라인(WL); 활성층(ACT)의 일측 끝단에 접속되며, 주변회로부(PC)로부터 제1방향(D1)을 따라 수직 배향된 비트라인(BL) 및 활성층(ACT)의 타측 끝단에 접속되며 기판(LS)으로부터 이격된 수평형 캐패시터(CAP)를 포함할 수 있다.
다른 실시예에서, 도 4 내지 도 7d에서 참조한 바와 같이, 서라운딩부(SWL)는 게이트(gate)라고 지칭할 수 있고, 확장부들(EWL, EWL')은 수평형 워드라인(Lateral word line)이라고 지칭할 수도 있다. 이하, 도 14를 참조하여 설명하기로 한다.
도 14는 다른 실시예에 따른 메모리셀어레이(MCA5)를 설명하기 위한 레이아웃도이다.
도 14를 참조하면, 메모리셀어레이(MCA5)는 복수의 메모리셀(MC)을 포함하고, 개별 메모리셀(MC)은 게이트올어라운드 트랜지스터(GAA_TR), 게이트올어라운드 트랜지스터(GAA_TR)의 제1소스/드레인영역(SD1)에 접속된 비트라인(BL), 게이트올어라운드 트랜지스터(GAA_TR)의 제2소스/드레인영역(SD2)에 접속된 캐패시터(CAP) 및 게이트올어라운드 트랜지스터(GAA_TR)의 게이트(GAA_S)에 접속된 수평형 워드라인(L_WL)을 포함할 수 있다. 제3방향(D3)을 따라 동일 레벨에 위치하는 게이트올어라운드 트랜지스터들(GAA_TR))의 게이트들(GAA_S)은 하나의 수평형 워드라인(L-WL)에 접속될 수 있다. 비트라인(BL)은 제1방향(D1)을 따라 수직 배향될 수 있고, 게이트올어라운드 트랜지스터(GAA_TR)의 크로스형 채널층(CH11)을 포함하는 활성층(ACT)은 제2방향(D2)을 따라 수평 배향될 수 있다. 수평형 워드라인(L-WL)은 이웃하는 게이트들(GAA_S)을 상호 접속시키는 인터레벨커넥션(WLM)을 포함할 수 있다. 인터레벨커넥션(WLM)은 'H' 형상일 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
MC : 메모리셀
MCA : 메모리셀어레이
LS : 기판
BL : 비트라인
WL : 워드라인
CAP : 캐패시터
ACT : 활성층
TR : 트랜지스터

Claims (19)

  1. 기판;
    상기 기판의 표면으로부터 이격되어 제1방향을 따라 수평 배향하되, 오픈드 제1측면(opened first side), 밀폐형 제2측면(Closed second surface) 및 제1측면과 제2측면 사이의 채널층을 포함하는 활성층; 및
    상기 채널층을 서라운딩하면서 상기 제1방향에 대해 교차하는 제2방향을 따라 수평 배향된 워드라인
    을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 활성층의 제1측면에 접속되며, 상기 기판으로부터 수직 배향된 비트라인; 및
    상기 활성층의 제2측면에 접속된 캐패시터
    를 더 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 활성층은 이너 갭을 갖고 수평 배향된 실린더 형상을 갖는 메모리 장치.
  4. 제3항에 있어서,
    상기 이너 갭에 채워진 갭필물질을 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 활성층은,
    상기 갭필물질의 일측 끝단을 서라운딩하는 제1소스/드레인영역; 및
    상기 갭필물질의 타측 끝단을 서라운딩하는 제2소스/드레인영역
    을 포함하는 메모리 장치.
  6. 제1항에 있어서,
    상기 활성층은 실리콘층, InGaZnOx, InSnZnOx, ZnSnOx, MoS2, WS2 또는 MoSe2를 포함하는 메모리 장치.
  7. 제1항에 있어서,
    상기 워드라인은,
    상기 채널층을 서라운딩하는 서라운딩부; 및
    상기 서라운딩부의 양측으로부터 상기 제2방향을 따라 연장된 확장부들
    을 포함하는 메모리 장치.
  8. 제1항에 있어서,
    상기 워드라인은,
    상기 채널층보다 높은 레벨의 상위 레벨부;
    상기 채널층보다 낮은 레벨의 하위 레벨부; 및
    상기 상위 레벨부와 하위 레벨부 사이에 위치하되, 상기 채널층과 동일 레벨에 위치하는 인터레벨커넥션
    을 포함하는 메모리 장치.
  9. 기판으로부터 이격되어 제1방향을 따라 수평하게 이격된 채널층들을 포함하는 복수의 실린더형 활성층; 및
    상기 실린더형 활성층들의 채널층들을 서라운딩하면서 상기 제1방향을 따라 연장된 워드라인을 포함하고,
    상기 워드라인은,
    상기 채널층들보다 높은 레벨의 상위 레벨부;
    상기 채널층들보다 낮은 레벨의 하위 레벨부; 및
    상기 상위 레벨부와 하위 레벨부 사이에 위치하되, 상기 채널층들과 동일 레벨에 위치하는 인터레벨커넥션들
    을 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 실린더형 활성층들은 각각,
    이너갭;
    상기 이너갭을 채우는 갭필물질;
    상기 갭필물질을 서라운딩하는 복수의 외측면을 포함하는 상기 채널층;
    상기 갭필물질의 일측 끝단을 서라운딩하는 제1소스/드레인영역; 및
    상기 갭필물질의 타측 끝단을 서라운딩하는 제2소스/드레인영역
    을 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 갭필물질은 절연물질을 포함하는 메모리 장치.
  12. 제9항에 있어서,
    상기 실린더형 활성층들은 각각 상기 제1방향에 대해 교차하는 제2방향으로 수평 배향된 메모리 장치.
  13. 제9항에 있어서,
    상기 활성층은 실리콘층, InGaZnOx, InSnZnOx, ZnSnOx, MoS2, WS2 또는 MoSe2를 포함하는 메모리 장치.
  14. 제9항에 있어서,
    상기 활성층의 일측면에 접속되며 상기 기판으로부터 제3방향을 따라 수직 배향된 비트라인; 및
    상기 활성층의 타측면에 접속된 캐패시터
    를 더 포함하는 메모리 장치.
  15. 주변회로부를 포함하는 기판;
    상기 기판으로부터 이격되어 수평 배향된 나노-와이어 채널을 포함하는 활성층;
    상기 나노-와이어 채널을 서라운딩하면서 상기 나노-와이어 채널에 교차하는 방향으로 수평 배향된 워드라인;
    상기 활성층의 일측 끝단에 접속되며, 상기 주변회로부로부터 수직 배향된 비트라인; 및
    상기 활성층의 타측 끝단에 접속되며 상기 기판으로부터 이격된 수평형 캐패시터
    를 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 활성층은,
    상기 나노-와이어 채널의 내부에 정의된 이너 갭; 및
    상기 이너 갭을 채우는 갭필물질
    을 포함하는 메모리 장치.
  17. 제16항에 있어서,
    상기 활성층은 상기 나노-와이어 채널 사이의 제1소스/드레인영역 및 제2소스/드레인영역을 더 포함하되, 상기 제1 및 제2소스/드레인영역은 상기 갭필물질을 서라운딩하는 메모리 장치.
  18. 제16항에 있어서,
    상기 갭필물질은 절연물질을 포함하는 메모리 장치.
  19. 제15항에 있어서,
    상기 활성층은, 폴리실리콘 나노-와이어, 산화물 반도체 나노-와이어 또는 전이금속과 칼코겐의 화합물 나노-와이어를 포함하는 메모리 장치.

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