JP2020141129A - 垂直型メモリ装置 - Google Patents

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Abstract

【課題】メモリセルを垂直に積層して３次元構造化することでセル密度を増加させ、寄生キャパシタンスを減少させることができる垂直型メモリ装置を提供すること。【解決手段】本技術によるメモリ装置は、基板と、前記基板から垂直配向されたビットラインと、前記基板から垂直配向されたプレートラインと、前記ビットラインとプレートラインとの間で水平的な配列で位置するトランジスタ及びキャパシタを備えるメモリセルとを備え、前記トランジスタは、前記ビットラインとキャパシタとの間で前記基板に対して平行になるように水平配向された活性層と、前記活性層を挟んで垂直に積層され、前記活性層に対して交差するように延びた一対のライン形状ワードラインとを備えることができる。【選択図】図５

Description

本発明は、半導体装置に関し、より詳細には、メモリ装置に関する。
近年、メモリ装置のネットダイ（Ｎｅｔ ｄｉｅ）を増加させるために、メモリセルのサイズを持続的に減少させている。
メモリセルのサイズが微細化されるにつれて、寄生キャパシタンスＣｂ減少及びキャパシタンス増加がなされるべきであるが、メモリセルの構造的な限界のため、ネットダイを増加させることが難しい。
本発明の実施形態等は、高集積化された垂直型メモリセル及びそれを備えたメモリ装置を提供する。
本発明の実施形態に係るメモリ装置は、基板と、前記基板から垂直配向されたビットラインと、前記基板から垂直配向されたプレートラインと、前記ビットラインとプレートラインとの間で水平的な配列で位置するトランジスタ及びキャパシタを備えるメモリセルとを備え、前記トランジスタは、前記ビットラインとキャパシタとの間で前記基板に対して平行になるように水平配向された活性層と、前記活性層を挟んで垂直に積層され、前記活性層に対して交差するように延びた一対のライン形状ワードラインとを備えることができる。
本発明の実施形態に係るメモリ装置は、基板と、前記基板から垂直配向されたビットラインと、前記基板から垂直配向されたプレートラインと、前記ビットラインとプレートラインとの間で前記基板から垂直な方向に積層された複数のメモリセルとを備え、前記メモリセルのそれぞれは、前記ビットラインとプレートラインとの間で前記基板に対して平行になるように水平配向された活性層及び前記活性層を挟んで垂直に積層され、前記活性層に交差するように延びた一対のライン形状ワードラインを備えるトランジスタと、前記トランジスタとプレートラインとの間で前記基板に対して平行になるように水平配向されたシリンダ型第１のノード、第２のノード及び前記シリンダ型第１のノードと第２のノードとの間の誘電物質を備えるキャパシタとを備えることができる。
本技術は、メモリセルを垂直に積層して３次元構造化することでセル密度を増加させ、寄生キャパシタンスを減少させることができる。
本技術は、メモリセルのトランジスタがダブルワードラインを含むので、垂直に積層されたメモリセル間の干渉を防止できる。
本技術は、垂直型ビットラインを形成するので、ビットライン抵抗を減少させることができる。
本技術は、周辺回路部の上部または下部にメモリセルを垂直に積層するので、制限された面積で高集積化されたメモリ装置を実現できる。
メモリ装置を説明するための等価回路図である。 図１のプレートラインを共有するミラー型構造を説明するための斜視図である。 図２のミラー型構造を説明するための等価回路図である。 図１のビットラインを共有するミラー型構造を説明するための斜視図である。 図１のメモリ装置を説明するための断面図である。 図１のメモリ装置を説明するための平面図である。 メモリセルの詳細内容を示す斜視図である。 図７のＡ１−Ａ１´方向に沿う断面図である。 図７のＡ２−Ａ２´方向に沿う平面図である。 キャパシタの詳細斜視図である。 他の実施形態に係る３次元構造のキャパシタの第１のノードを説明するための図である。 他の実施形態に係る３次元構造のキャパシタの第１のノードを説明するための図である。 他の実施形態に係る３次元構造のキャパシタの第１のノードを説明するための図である。 他の実施形態に係るメモリ装置を説明するための図である。 他の実施形態に係るメモリ装置を説明するための図である。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も望ましい実施形態を添付図面を参照して説明する。
後述する実施形態は、メモリセルを垂直に積層してメモリセル密度（ｃｅｌｌ ｄｅｎｓｉｔｙ）を高め、寄生キャパシタンスを減少させることができる。
後述する実施形態においてメモリ装置は、基板、基板から垂直配向されたビットライン、基板から垂直配向されたプレートライン、及びビットラインとプレートラインとの間で水平的な配列で位置するトランジスタ及びキャパシタを備えるメモリセルを備えることができる。トランジスタは、ビットラインとキャパシタとの間で基板に対して平行になるように水平配向された活性層及び活性層を挟んで垂直に積層され、活性層に対して交差するように延びた一対のライン形状ワードラインを備えることができる。ここで、一対のワードラインは、ライン形状の下位ワードライン及びライン形状の上位ワードラインを備えることができる。
図１は、メモリ装置を説明するための等価回路図である。図２は、図１のプレートラインを共有するミラー型構造１００Ａを説明するための斜視図である。図３は、図２のミラー型構造を説明するための等価回路図である。図４は、図１のビットラインを共有するミラー型構造１００Ｂを説明するための斜視図である。図５は、図１のメモリ装置を説明するための断面図である。図６は、図１のメモリ装置を説明するための平面図である。
メモリ装置１００は、周辺構造物１１０及びメモリセルアレイスタックＭＣＡを備えることができ、メモリセルアレイスタックＭＣＡは、周辺構造物１１０より上に位置することができる。他の実施形態において、メモリセルアレイスタックＭＣＡは、周辺構造物１１０より下に位置することもできる。メモリセルアレイスタックＭＣＡは、複数のメモリセルアレイＭＣＡＬ、ＭＣＡＵを備えることができる。本実施形態において、メモリセルアレイスタックＭＣＡは、ＤＲＡＭメモリセルアレイを備えることができる。
メモリ装置１００は、周辺構造物１１０上に２個のメモリセルアレイＭＣＡＬ、ＭＣＡＵが垂直に積層された構造の例でありうる。ただし、周辺構造物１１０上に積層されるメモリセルアレイの個数は、ｎ個（ｎ＝２以上の整数）でありうる。２個のメモリセルアレイＭＣＡＬ、ＭＣＡＵを１つのペア（ｐａｉｒ）として複数のペアを周辺構造物１１０上に垂直に積層することもできる。２個のメモリセルアレイＭＣＡＬ、ＭＣＡＵを１つのペア（ｐａｉｒ）として複数のペアを周辺構造物１１０上に水平に配列することもできる。
周辺構造物１１０は、半導体プロセッシングに適した物質でありうる。周辺構造物１１０は、基板を備えることができる。例えば、周辺構造物１１０は、半導体基板を備えることができ、半導体基板は、シリコン基板、単結晶シリコン基板、ポリシリコン基板、非晶質シリコン基板、シリコンゲルマニウム基板、単結晶シリコンゲルマニウム基板、多結晶シリコンゲルマニウム基板、炭素ドーピングされたシリコン基板、それらの組み合わせ、またはそれらの多層を備えることができる。周辺構造物１１０は、ゲルマニウムのような他の半導体物質を備えることもできる。周辺構造物１１０は、III／Ｖ族半導体基板、例えば、ＧａＡｓのような化合物半導体基板を備えることもできる。周辺構造物１１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を備えることもできる。周辺構造物１１０は、半導体基板と絶縁物質との積層構造でありうる。
周辺構造物１１０の表面は、基板の表面を含むことができる。周辺構造物１１０の表面は、平面ＣＰを含むことができる。周辺構造物１１０の平面ＣＰ上に垂直にメモリセルアレイスタックＭＣＡが位置することができる。周辺構造物１１０の表面、すなわち、平面ＣＰに対して垂直な第１の方向Ｄ１に沿ってメモリセルアレイスタックＭＣＡが形成され得る。第１の方向Ｄ１は、平面ＣＰに対して垂直な方向でありうるし、第２の方向Ｄ２及び第３の方向Ｄ３は、平面ＣＰに対して平行な方向でありうる。第２の方向Ｄ２と第３の方向Ｄ３とは、互いに交差することができ、第１の方向Ｄ１は、第２の方向Ｄ２及び第３の方向Ｄ３に対して交差することができる。２個のメモリセルアレイＭＣＡＬ、ＭＣＡＵを１つのペアとして複数のペアを周辺構造物１１０上に垂直に第１の方向Ｄ１に沿って積層することもできる。
周辺構造物１１０の平面ＣＰは、第１の平面ＣＰ１と第２の平面ＣＰ２とを含むことができる。第１の平面ＣＰ１と第２の平面ＣＰ２とは、第１の方向Ｄ１に対して垂直な第２の方向Ｄ２に沿って互いに離間して位置することができる。第１の平面ＣＰ１と第２の平面ＣＰ２とは、同一物質の表面でありうる。第１の平面ＣＰ１と第２の平面ＣＰ２とは、互いに異なる物質等の表面でありうる。第１の平面ＣＰ１と第２の平面ＣＰ２とは、電気的に絶縁されることができる。平面ＣＰは、絶縁物質により提供されることができる。周辺構造物１１０の最上部表面は、平面ＣＰを提供できる。周辺構造物１１０の最上部表面は、絶縁物質または導電物質でありうる。第１の平面ＣＰ１と第２の平面ＣＰ２とは、絶縁物質または導電物質でありうる。第１の平面ＣＰ１は、導電物質でありうるし、第２の平面ＣＰ２は、絶縁物質でありうる。
周辺構造物１１０は、メモリセルアレイスタックＭＣＡの制御のための少なくとも１つの周辺回路部を備えることができる。少なくとも１つの周辺回路部は、メモリセルアレイスタックＭＣＡの下に形成されることができる。少なくとも１つの周辺回路部は、センスアンプ（Ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ）及びサブワードラインドライバ（ｓｕｂ−ｗｏｒｄｌｉｎｅ ｄｒｉｖｅｒｓ）のうち、選ばれた少なくとも１つの回路を含むことができる。
２個のメモリセルアレイＭＣＡＬ、ＭＣＡＵは、周辺構造物１１０の平面ＣＰより上部に配列されることができる。説明の都合上、２個のメモリセルアレイＭＣＡＬ、ＭＣＡＵは、下位メモリセルアレイ（Ｌｏｗｅｒ ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ、ＭＣＡＬ）及び上位メモリセルアレイ（Ｕｐｐｅｒ ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ、ＭＣＡＵ）と略称する。２個のメモリセルアレイＭＣＡＬ、ＭＣＡＵを１つのペア（ｐａｉｒ）として複数のペアを周辺構造物１１０上に第３の方向Ｄ３に沿って水平に配列することもできる。例えば、図２及び図３に示すように、下位メモリセルアレイＭＣＡＬ１、ＭＣＡＬ２が第３の方向Ｄ３に沿って水平に配列されることができ、上位メモリセルアレイＭＣＡＵ１、ＭＣＡＵ２が第３の方向Ｄ３に沿って水平に配列されることができる。
メモリセルアレイスタックＭＣＡは、複数のワードラインＷＬＬ１、ＷＬＬ２、ＷＬＵ１、ＷＬＵ２、ＷＬＬ３、ＷＬＵ３、複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、複数のメモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＬ５、ＭＣＬ６、ＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４、ＭＣＵ５、ＭＣＵ６）及び複数のプレートラインＰＬ１、ＰＬ２を備えることができる。ただ、ワードラインの個数、ビットラインの個数、メモリセルの個数、及びプレートラインの個数は、一例であり、これに限定されるものではない。
下位メモリセルアレイＭＣＡＬは、複数のワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３、複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、複数のメモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＬ５、ＭＣＬ６、及び複数のプレートラインＰＬ１、ＰＬ２を備えることができる。上位メモリセルアレイＭＣＡＵは、複数のワードラインＷＬＵ１、ＷＬＵ２、ＷＬＵ３、複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、複数のメモリセルＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４、ＭＣＬ５、ＭＣＬ６、及び複数のプレートラインＰＬ１、ＰＬ２を備えることができる。
複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、周辺構造物１１０の平面ＣＰから垂直な第１の方向Ｄ１に延びることができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、周辺構造物１１０の平面ＣＰに直接接触することができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、平面ＣＰから垂直配向（Ｖｅｒｔｉｃａｌｌｙ ｏｒｉｅｎｔｅｄ）されることができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、垂直型ビットライン（Ｖｅｒｔｉｃａｌ Ｂｉｔｌｉｎｅ、ＶＢＬ）と称することができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、互いに平行になることができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、第２の方向Ｄ２及び第３の方向Ｄ３に沿って水平に独立的に配列されることができる。ビットラインＢＬ１、ＢＬ２は、第２の方向Ｄ２に沿って独立的に配列されることができる。ビットラインＢＬ１、ＢＬ３は、第３の方向Ｄ３に沿って独立的に配列されることができる。ビットラインＢＬ２、ＢＬ４は、第３の方向Ｄ３に沿って独立的に配列されることができる。
ビットラインＢＬ１を基準として説明すれば、１つのビットラインＢＬ１に１つのメモリセルＭＣＬ１が接続（ｃｏｕｐｌｅｄ）されることができる。第１の方向Ｄ１に沿って垂直に配列（ａｒｒａｎｇｅｍｅｎｔ）される複数のメモリセルＭＣＬ１、ＭＣＵ１が１つのビットラインＢＬ１に接続されることができる。下位メモリセルアレイＭＣＡＬ及び上位メモリセルアレイＭＣＡＵは、１つのビットラインＢＬ１を共有できる。ビットラインＢＬ１から第３の方向Ｄ３に水平に離間して他の（ａｎｏｔｈｅｒ）ビットラインＢＬ３が位置することができ、他のビットラインＢＬ３は、平面ＣＰから垂直配向されることができる。複数の他の（ａｎｏｔｈｅｒ）メモリセルＭＣＬ３、ＭＣＵ３が他のビットラインＢＬ３とプレートラインＰＬ１との間で平面ＣＰから垂直に積層されることができる。メモリセルＭＣＬ１、ＭＣＵ１は、プレートラインＰＬ１及びビットラインＢＬ１を共有できる。メモリセルＭＣＬ３、ＭＣＵ３は、プレートラインＰＬ１及びビットラインＢＬ３を共有できる。
ビットラインＢＬ２を基準として説明すれば、１つのビットラインＢＬ２に１つのメモリセルＭＣＬ２が接続されることができる。第１の方向Ｄ１に沿って垂直に配列される複数のメモリセルＭＣＬ２、ＭＣＵ２が１つのビットラインＢＬ２に接続されることができる。下位メモリセルアレイＭＣＡＬ及び上位メモリセルアレイＭＣＡＵは、１つのビットラインＢＬ２を共有できる。ビットラインＢＬ２から第３の方向Ｄ３に水平に離間して他の（ａｎｏｔｈｅｒ）ビットラインＢＬ４が位置することができ、他のビットラインＢＬ４は、平面ＣＰから垂直配向されることができる。複数の他の（ａｎｏｔｈｅｒ）メモリセルＭＣＬ４、ＭＣＵ４が他のビットラインＢＬ４とプレートラインＰＬ１との間で平面ＣＰから垂直に積層されることができる。メモリセルＭＣＬ２、ＭＣＵ２は、プレートラインＰＬ１及びビットラインＢＬ２を共有できる。メモリセルＭＣＬ４、ＭＣＵ４は、プレートラインＰＬ１及びビットラインＢＬ４を共有できる。
ビットラインＢＬ３を基準として説明すれば、１つのビットラインＢＬ３に１つのメモリセルＭＣＬ３が接続されることができる。第１の方向Ｄ１に沿って垂直に配列される複数のメモリセルＭＣＬ３、ＭＣＵ３が１つのビットラインＢＬ３に接続されることができる。下位メモリセルアレイＭＣＡＬ及び上位メモリセルアレイＭＣＡＵは、１つのビットラインＢＬ３を共有できる。
ビットラインＢＬ４を基準として説明すれば、１つのビットラインＢＬ４に１つのメモリセルＭＣＬ４が接続されることができる。第１の方向Ｄ１に沿って垂直に配列される複数のメモリセルＭＣＬ４、ＭＣＵ４が１つのビットラインＢＬ４に接続されることができる。下位メモリセルアレイＭＣＡＬ及び上位メモリセルアレイＭＣＡＵは、１つのビットラインＢＬ４を共有できる。
上記のように、下位メモリセルアレイＭＣＡＬ及び上位メモリセルアレイＭＣＡＵは、各々ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を備えることができる。下位メモリセルアレイＭＣＡＬと上位メモリセルアレイＭＣＡＵとは、各々ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を共有できる。
複数のワードラインＷＬＬ１、ＷＬＬ２、ＷＬＵ１、ＷＬＵ２、ＷＬＬ３、ＷＬＵ３は、周辺構造物１１０の表面に対して平行であり、第１の方向Ｄ１に交差する第３の方向Ｄ３に延びることができる。ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＵ１、ＷＬＵ２、ＷＬＬ３、ＷＬＵ３は、水平型ワードライン（Ｌａｔｅｒａｌ Ｗｏｒｄｌｉｎｅ）と称することができる。ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＵ１、ＷＬＵ２、ＷＬＬ３、ＷＬＵ３は、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と交差する方向に配列されることができる。複数のワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３は、第２の方向Ｄ２及び第３の方向Ｄ３に沿って同一レベルでありうるし、下位メモリセルアレイＭＣＡＬに位置することができる。複数のワードラインＷＬＵ１、ＷＬＵ２、ＷＬＵ３は、第２の方向Ｄ２及び第３の方向Ｄ３に沿って同一レベルでありうるし、上位メモリセルアレイＭＣＡＵに位置することができる。
ワードラインＷＬＬ１を基準として説明すれば、１つのワードラインＷＬＬ１に１つのメモリセルＭＣＬ１が接続されることができる。第３の方向Ｄ３に沿って水平に配列される複数のメモリセルＭＣＬ１、ＭＣＬ３が１つのワードラインＷＬＬ１に接続されることができる。
ワードラインＷＬＬ２を基準として説明すれば、１つのワードラインＷＬＬ２に１つのメモリセルＭＣＬ２が接続されることができる。第３の方向Ｄ３に沿って水平に配列される複数のメモリセルＭＣＬ２、ＭＣＬ４が１つのワードラインＷＬＬ２に接続されることができる。
ワードラインＷＬＬ３を基準として説明すれば、１つのワードラインＷＬＬ３に１つのメモリセルＭＣＬ５が接続されることができる。第３の方向Ｄ３に沿って水平に配列される複数のメモリセルＭＣＬ５、ＭＣＬ６が１つのワードラインＷＬＬ３に接続されることができる。
ワードラインＷＬＵ１を基準として説明すれば、１つのワードラインＷＬＵ１に１つのメモリセルＭＣＵ１が接続されることができる。第３の方向Ｄ３に沿って水平に配列される複数のメモリセルＭＣＵ１、ＭＣＵ３が１つのワードラインＷＬＵ１に接続されることができる。
ワードラインＷＬＵ２を基準として説明すれば、１つのワードラインＷＬＵ２に１つのメモリセルＭＣＵ２が接続されることができる。第３の方向Ｄ３に沿って水平に配列される複数のメモリセルＭＣＵ２、ＭＣＵ４が１つのワードラインＷＬＵ２に接続されることができる。
ワードラインＷＬＵ３を基準として説明すれば、１つのワードラインＷＬＵ３に１つのメモリセルＭＣＵ５が接続されることができる。第３の方向Ｄ３に沿って水平に配列される複数のメモリセルＭＣＵ５、ＭＣＵ６が１つのワードラインＷＬＵ３に接続されることができる。
上述したように、下位メモリセルアレイＭＣＡＬは、第２の方向Ｄ２に沿って互いに平行なワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３を備えることができ、上位メモリセルアレイＭＣＡＵは、第２の方向Ｄ２に沿って互いに平行なワードラインＷＬＵ１、ＷＬＵ２、ＷＬＵ３を備えることができる。下位メモリセルアレイＭＣＡＬのワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３と上位メモリセルアレイＭＣＡＵのワードラインＷＬＵ１、ＷＬＵ２、ＷＬＵ３とは、第１の方向Ｄ１に沿って垂直に配列されることができる。
下位メモリセルアレイＭＣＡＬ及び上位メモリセルアレイＭＣＡＵは、１つのプレートラインＰＬ１、ＰＬ２を共有できる。プレートラインＰＬ１、ＰＬ２は、周辺構造物１１０の平面ＣＰから第１の方向Ｄ１に沿って垂直に延びることができる。プレートラインＰＬ１、ＰＬ２は、周辺構造物１１０の平面ＣＰに直接接触することができる。他の実施形態において、プレートラインＰＬ１、ＰＬ２は、周辺構造物１１０の平面ＣＰに接触しないことができる。プレートラインＰＬ１、ＰＬ２は、ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３、ＷＬＵ１、ＷＬＵ２、ＷＬＵ３と交差することができ、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と平行になることができる。プレートラインＰＬ１、ＰＬ２は、固定電位（例えば、接地電位）で設定されることができる。本実施形態において、プレートラインＰＬ１、ＰＬ２は、周辺構造物１１０の平面ＣＰから垂直な第１の方向Ｄ１に配向されることができ、第１の方向Ｄ１に交差する第３の方向Ｄ３に長く延びることができる。プレートラインＰＬ１、ＰＬ２は、平面ＣＰから垂直配向（Ｖｅｒｔｉｃａｌｌｙ ｏｒｉｅｎｔｅｄ）されることができる。プレートラインＰＬ１、ＰＬ２は、垂直型プレートラインＶＰＬと称することができる。プレートラインＰＬ１、ＰＬ２は、第１の方向Ｄ１に沿って垂直に延びながら第３の方向Ｄ３に沿って水平に延びるリニア形状（Ｌｉｎｅａｒ−ｓｈａｐｅ）のピラーでありうる。
ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とプレートラインＰＬ１、ＰＬ２とは、平面ＣＰ上に互いに離間して位置することができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とプレートラインＰＬ１、ＰＬ２とは、平面ＣＰから第１の方向Ｄ１に垂直に配向されることができる。図３に示すように、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、第１の平面ＣＰ１に接続されることができ、プレートラインＰＬ１、ＰＬ２は、第２の平面ＣＰ２に接続されることができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とプレートラインＰＬ１、ＰＬ２とは、電気的に絶縁されることができる。
メモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４のそれぞれは、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とプレートラインＰＬ１、ＰＬ２との間に位置することができる。メモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的な配列（ｌａｔｅｒａｌ ａｒｒａｎｇｅｍｅｎｔ、ＬＡ）で位置することができる。メモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４は、平面ＣＰから離間して周辺構造物１１０より上に位置することができる。
メモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４は、各々ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４のうち、いずれか１つのビットライン、ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＵ１、ＷＬＵ２のうち、いずれか１つのワードライン、及びプレートラインＰＬ１、ＰＬ２のうち、いずれか１つのプレートラインに接続されることができる。プレートラインＰＬ１、ＰＬ２とビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とは、互いに離間することができ、プレートラインＰＬ１、ＰＬ２とビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４との間に各々メモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４が位置することができる。
メモリセルＭＣＬ１を基準として説明すれば、１つのプレートラインＰＬ１に１つのメモリセルＭＣＬ１が接続されることができる。第１の方向Ｄ１に沿って垂直に配列される複数のメモリセルＭＣＬ１、ＭＣＵ１が１つのプレートラインＰＬ１に接続されることができる。第２の方向Ｄ２に沿って水平に配列される複数のメモリセルＭＣＬ１、ＭＣＬ２が１つのプレートラインＰＬ１に接続されることができる。第３の方向Ｄ３に沿って水平に配列される複数のメモリセルＭＣＬ１、ＭＣＬ３が１つのプレートラインＰＬ１に接続されることができる。
メモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ３、ＭＣＬ４、ＭＣＵ１、ＭＣＵ２、ＭＣＵ３、ＭＣＵ４は、各々トランジスタＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４、ＴＵ１、ＴＵ２、ＴＵ３、ＴＵ４及びキャパシタＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、ＣＵ１、ＣＵ２、ＣＵ３、ＣＵ４を備えることができる。トランジスタＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４、ＴＵ１、ＴＵ２、ＴＵ３、ＴＵ４及びキャパシタＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、ＣＵ１、ＣＵ２、ＣＵ３、ＣＵ４は、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とプレートラインＰＬ１、ＰＬ２との間に位置することができる。トランジスタＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４、ＴＵ１、ＴＵ２、ＴＵ３、ＴＵ４及びキャパシタＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、ＣＵ１、ＣＵ２、ＣＵ３、ＣＵ４は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って延びる水平的な配列ＬＡで位置することができる。
図１、図２、及び図３を参照して、プレートラインを共有するミラー型構造１００Ａを説明する。
メモリセルＭＣＬ１、ＭＣＬ２は、互いに異なるビットラインＢＬ１、ＢＬ２に接続されながらプレートラインＰＬ１を共有するミラー型構造で配列されることができる。メモリセルＭＣＬ１、ＭＣＬ２は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
メモリセルＭＣＬ３、ＭＣＬ４は、互いに異なるビットラインＢＬ３、ＢＬ４に接続されながらプレートラインＰＬ１を共有するミラー型構造で配列されることができる。メモリセルＭＣＬ３、ＭＣＬ４は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
メモリセルＭＣＵ１、ＭＣＵ２は、互いに異なるビットラインＢＬ１、ＢＬ２に接続されながらプレートラインＰＬ１を共有するミラー型構造で配列されることができる。メモリセルＭＣＵ１、ＭＣＵ２は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
メモリセルＭＣＵ３、ＭＣＵ４は、互いに異なるビットラインＢＬ３、ＢＬ４に接続されながらプレートラインＰＬ１を共有するミラー型構造で配列されることができる。メモリセルＭＣＵ３、ＭＣＵ４は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
図１及び図４を参照して、ビットラインを共有するミラー型構造１００Ｂを説明する。
メモリセルＭＣＬ２、ＭＣＬ５は、互いに異なるプレートラインＰＬ１、ＰＬ２に接続されながらビットラインＢＬ２を共有するミラー型構造で配列されることができる。メモリセルＭＣＬ２、ＭＣＬ５は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
メモリセルＭＣＬ４、ＭＣＬ６は、互いに異なるプレートラインＰＬ１、ＰＬ２に接続されながらビットラインＢＬ４を共有するミラー型構造で配列されることができる。メモリセルＭＣＬ４、ＭＣＬ６は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
メモリセルＭＣＵ２、ＭＣＵ５は、互いに異なるプレートラインＰＬ１、ＰＬ２に接続されながらビットラインＢＬ２を共有するミラー型構造で配列されることができる。メモリセルＭＣＵ２、ＭＣＵ５は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
メモリセルＭＣＵ４、ＭＣＵ６は、互いに異なるプレートラインＰＬ１、ＰＬ２に接続されながらビットラインＢＬ４を共有するミラー型構造で配列されることができる。メモリセルＭＣＵ４、ＭＣＵ６は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的に配列されることができる。
図１に示されたメモリ装置１００は、プレートラインを共有するミラー型構造１００Ａ及びビットラインを共有するミラー型構造１００Ｂを共に含むことができる。
図５は、図１のメモリ装置１００の一部を説明するための断面図であって、ビットラインＢＬ１、ＢＬ２とプレートラインＰＬ１、ＰＬ２とに接続されたメモリセルを説明している。
図１〜図５に示すように、メモリ装置１００は、周辺構造物１１０より上に位置するメモリセルアレイスタックＭＣＡを備えることができ、メモリセルアレイスタックＭＣＡは、垂直に積層された下位メモリセルアレイＭＣＡＬ及び上位メモリセルアレイＭＣＡＵを備えることができる。メモリ装置１００は、周辺構造物１１０から互いに離間して各々垂直配向されたビットラインＢＬ１、ＢＬ２及びプレートラインＰＬ１、ＰＬ２を備えることができる。
ビットラインＢＬ１とプレートラインＰＬ１との間に水平的な配列で位置するトランジスタＴＬ１、ＴＵ１及びキャパシタＣＬ１、ＣＵ１を備えるメモリセルＭＣＬ１、ＭＣＵ１が形成され得る。ビットラインＢＬ２とプレートラインＰＬ１との間に水平的な配列で位置するトランジスタＴＬ２、ＴＵ２及びキャパシタＣＬ２、ＣＵ２を備えるメモリセルＭＣＬ２、ＭＣＵ２が形成され得る。ビットラインＢＬ２とプレートラインＰＬ２との間に水平的な配列で位置するトランジスタＴＬ５、ＴＵ５及びキャパシタＣＬ５、ＣＵ５を備えるメモリセルＭＣＬ５、ＭＣＵ５が形成され得る。
トランジスタＴＬ１、ＴＬ２、ＴＬ５、ＴＵ１、ＴＵ２、ＴＵ５は、各々周辺構造物１１０に対して水平配向された活性層ＡＣＴを備えることができ、活性層ＡＣＴは、第１のソース／ドレイン領域Ｔ１、チャネルＣＨ、及び第２のソース／ドレイン領域Ｔ２を備えることができる。第１のソース／ドレイン領域Ｔ１、チャネルＣＨ、及び第２のソース／ドレイン領域Ｔ２は、周辺構造物１１０に対して平行な水平的な配列で位置することができる。トランジスタＴＬ１、ＴＬ２、ＴＬ５、ＴＵ１、ＴＵ２、ＴＵ５は、各々ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３、ＷＬＵ１、ＷＬＵ２、ＷＬＵ３を備えることができ、ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３、ＷＬＵ１、ＷＬＵ２、ＷＬＵ３は、各々活性層ＡＣＴに対して交差するように延びるライン形状でありうる。ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３、ＷＬＵ１、ＷＬＵ２、ＷＬＵ３は、各々活性層ＡＣＴを挟んで垂直に積層されるダブルワードライン構造でありうる。ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３、ＷＬＵ１、ＷＬＵ２、ＷＬＵ３と活性層ＡＣＴとの間にゲート絶縁層ＧＤが形成され得る。
キャパシタＣＬ１、ＣＬ２、ＣＬ５、ＣＵ１、ＣＵ２、ＣＵ５）は、各々第１のノードＮ１、第２のノードＮ２、及び第１のノードＮ１と第２のノードＮ２との間の誘電物質Ｎ３を備えることができる。第１のノードＮ１、誘電物質Ｎ３、及び第２のノードＮ２は、周辺構造物１１０に対して平行な水平的な配列で位置することができる。第１のノードＮ１は、シリンダ形状でありうるし、第２のノードＮ２は、プレートラインＰＬ１、ＰＬ２から第１のノードＮ２のシリンダ内部に拡張されることができる。
垂直に積層された下位メモリセルＭＣＬ１、ＭＣＬ２、ＭＣＬ５と上位メモリセルＭＣＵ１、ＭＣＵ２、ＭＣＵ５との間に絶縁物質ＩＬＤが形成され得る。したがって、メモリセルアレイスタックＭＣＡにおいて、下位メモリセルアレイＭＣＡＬと上位メモリセルアレイＭＣＡＵとの間に絶縁物質ＩＬＤが位置することができる。複数のメモリセルアレイガ積層される場合、下位メモリセルアレイＭＣＡＬ、絶縁物質ＩＬＤ、及び上位メモリセルアレイＭＣＡＵが交互に垂直に積層されることができる。
図６は、メモリセルアレイスタックＭＣＡの下位メモリセルアレイＭＣＡＬを説明するための平面図である。
図１〜図６に示すように、下位メモリセルアレイＭＣＡＬは、周辺構造物１１０から互いに離間して各々垂直配向されたビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４及びプレートラインＰＬ１、ＰＬ２を備えることができる。
ビットラインＢＬ１とプレートラインＰＬ１との間に水平的な配列ＬＡで位置するトランジスタＴＬ１及びキャパシタＣＬ１を備えるメモリセルＭＣＬ１が形成され得る。ビットラインＢＬ３とプレートラインＰＬ１との間に水平的な配列ＬＡで位置するトランジスタＴＬ３及びキャパシタＣＬ３を備えるメモリセルＭＣＬ３が形成され得る。ビットラインＢＬ２とプレートラインＰＬ１との間に水平的な配列ＬＡで位置するトランジスタＴＬ２及びキャパシタＣＬ２を備えるメモリセルＭＣＬ２が形成され得る。ビットラインＢＬ４とプレートラインＰＬ１との間に水平的な配列ＬＡで位置するトランジスタＴＬ４及びキャパシタＣＬ４を備えるメモリセルＭＣＬ４が形成され得る。
ビットラインＢＬ２とプレートラインＰＬ２との間に水平的な配列ＬＡで位置するトランジスタＴＬ５及びキャパシタＣＬ５を備えるメモリセルＭＣＬ５が形成され得る。ビットラインＢＬ４とプレートラインＰＬ２との間に水平的な配列ＬＡで位置するトランジスタＴＬ６及びキャパシタＣＬ６を備えるメモリセルＭＣＬ６が形成され得る。
トランジスタＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４、ＴＬ５、ＴＬ６は、各々周辺構造物１１０に対して水平配向された活性層ＡＣＴを備えることができ、活性層ＡＣＴは、第１のソース／ドレイン領域Ｔ１、チャネルＣＨ、及び第２のソース／ドレイン領域Ｔ２を備えることができる。第１のソース／ドレイン領域Ｔ１、チャネルＣＨ、及び第２のソース／ドレイン領域Ｔ２は、周辺構造物１１０に対して平行な水平的な配列ＬＡで位置することができる。トランジスタＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４、ＴＬ５、ＴＬ６は、各々ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３を備えることができ、ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３は、各々活性層ＡＣＴに対して交差するように延びるライン形状でありうる。ワードラインＷＬＬ１、ＷＬＬ２、ＷＬＬ３は、各々活性層ＡＣＴを挟んで垂直に積層されるダブルワードライン構造でありうる。トランジスタＴＬ１、ＴＬ３は、ワードラインＷＬＬ１を共有でき、トランジスタＴＬ２、ＴＬ４は、ワードラインＷＬＬ２を共有でき、トランジスタＴＬ５、ＴＬ６は、ワードラインＷＬＬ３を共有できる。
キャパシタＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、ＣＬ５、ＣＬ６は、各々第１のノードＮ１、第２のノードＮ２、及び第１のノードＮ１と第２のノードＮ２との間の誘電物質Ｎ３を備えることができる。第１のノードＮ１、誘電物質Ｎ３、及び第２のノードＮ２は、周辺構造物１１０に対して平行な水平的な配列で位置することができる。第１のノードＮ１は、シリンダ形状でありうるし、第２のノードＮ２は、プレートラインＰＬ１、ＰＬ２から第１のノードＮ２のシリンダ内部に拡張されることができる。
図７は、メモリセルの詳細内容を示す斜視図である。図８は、図７のＡ１−Ａ１´方向に沿う断面図である。図９は、図７のＡ２−Ａ２´方向に沿う平面図である。図１０は、キャパシタの詳細斜視図である。図７〜図１０は、メモリセルＭＣＬ１を説明する。
図７〜図１０に示すように、ビットラインＢＬ１とプレートラインＰＬ１との間でメモリセルＭＣＬ１が周辺構造物１１０の平面ＣＰに対して平行な第２の方向Ｄ２に沿って水平的な配列ＬＡで位置することができる。
メモリセルＭＣＬ１は、トランジスタＴＬ１及びキャパシタＣＬ１を備えることができ、トランジスタＴＬ１及びキャパシタＣＬ１は、周辺構造物１１０の平面ＣＰに対して平行な第２の方向Ｄ２に沿って延びる水平的な配列ＬＡで位置することができる。
トランジスタＴＬ１は、活性層ＡＣＴ、ゲート絶縁層ＧＤ、ワードラインＷＬＬ１を備えることができる。ワードラインＷＬＬ１は、上部ワードラインＧ１及び下部ワードラインＧ２を備えることができる。
活性層ＡＣＴは、ビットラインＢＬ１に接続された第１のソース／ドレイン領域Ｔ１、キャパシタＣＬ１に接続された第２のソース／ドレイン領域Ｔ２、及び第１のソース／ドレイン領域Ｔ１と第２のソース／ドレイン領域Ｔ２との間に位置するチャネルＣＨを備えることができる。活性層ＡＣＴは、ビットラインＢＬ１とキャパシタＣＬ１との間で第２の方向Ｄ２に沿って水平的に配向されることができる。活性層ＡＣＴは、平板形状でありうる。したがって、第１のソース／ドレイン領域Ｔ１、チャネルＣＨ、及び第２のソース／ドレイン領域Ｔ２は、平面ＣＰに対して平行な第２の方向Ｄ２に沿って配向される水平的な配列ＬＡで位置することができる。活性層ＡＣＴ内に第１のソース／ドレイン領域Ｔ１、第２のソース／ドレイン領域Ｔ２、及びチャネルＣＨが形成され得る。活性層ＡＣＴは、半導体物質を含むことができる。活性層ＡＣＴは、ドープドポリシリコン、アンドープドポリシリコン、または非晶質シリコンを含むことができる。第１のソース／ドレイン領域Ｔ１及び第２のソース／ドレイン領域Ｔ２は、Ｎ型不純物またはＰ型不純物でドーピングされていることができる。第１のソース／ドレイン領域Ｔ１及び第２のソース／ドレイン領域Ｔ２は、同一導電型不純物でドーピングされることができる。第１のソース／ドレイン領域Ｔ１及び第２のソース／ドレイン領域Ｔ２は、アーサニク（Ａｒｓｅｎｉｃ、Ａｓ）、フォスフォラス（Ｐｈｏｓｐｈｏｒｕｓ、Ｐ）、ボロン（Ｂｏｒｏｎ、Ｂ）、インジウム（Ｉｎｄｉｕｍ、Ｉｎ）、及びこれらの組み合わせから選ばれた少なくともいずれか１つの不純物を含むことができる。一部の実施形態において、チャネルＣＨは、導電型不純物でドーピングされていることができる。図９に示すように、第３の方向Ｄ３に沿うチャネルＣＨの幅が第１及び第２のソース／ドレイン領域Ｔ１、Ｔ２の幅よりさらに大きいことができる。
上部ワードラインＧ１と下部ワードラインＧ２とは、１つの対をなすことができる。上部ワードラインＧ１と下部ワードラインＧ２とは、チャネルＣＨを挟んで第１の方向Ｄ１に沿って垂直にスタックされ、第３の方向Ｄ３に沿って長く延びることができる。上部ワードラインＧ１及び下部ワードラインＧ２は、平面ＣＰに対して平行であり、第２の方向Ｄ２に直交する第３の方向Ｄ３に沿って延びることができる。上部ワードラインＧ１及び下部ワードラインＧ２は、第３の方向Ｄ３に沿って延びるライン形状（Ｌｉｎｅ−ｓｈａｐｅ）でありうる。一対の上部ワードラインＧ１と下部ワードラインＧ２とは、垂直にスタックされたダブルゲート（Ｖｅｒｔｉｃａｌｌｙ ｓｔａｃｋｅｄ ｄｏｕｂｌｅ ｇａｔｅ）を構成できる。上部ワードラインＧ１と下部ワードラインＧ２とは、シリコン−ベース物質、金属−ベース物質、またはこれらの組み合わせを含むことができる。上部ワードラインＧ１と下部ワードラインＧ２とは、ポリシリコン、チタニウム窒化物、タングステン、アルミニウム、銅、タングステンシリサイド、チタニウムシリサイド、ニッケルシリサイド、コバルトシリサイド、またはこれらの組み合わせを含むことができる。
上部ワードラインＧ１と下部ワードラインＧ２とは、同じ電位で設定されることができ、一側終端で互いに電気的に接続されることができる。他の実施形態において、上位ワードラインＧ１と下位ワードラインＧ２とは、互いに異なるノードに連結されることができる。例えば、上位ワードラインＧ１は、ワードライン信号を印加するノードに連結されることができ、下位ワードラインＧ２は、接地電圧を印加するノードに連結されることができる。
上部ワードラインＧ１及び下部ワードラインＧ２は、第２の方向Ｄ２に沿う幅が互いに同一でありうるし、また、第３の方向Ｄ３に沿う長さが互いに同一でありうる。上部ワードラインＧ１及び下部ワードラインＧ２は、同じ厚さを有することができる。上部ワードラインＧ１、下部ワードラインＧ２、及び活性層ＡＣＴは、同一厚さであるか、互いに異なる厚さでありうる。上部ワードラインＧ１の両側エッジと下部ワードラインＧ２の両側エッジとは、互いに整列されることができる。他の実施形態において、上部ワードラインＧ１の両側エッジと下部ワードラインＧ２の両側エッジとは、互いに整列されないことができる。上部ワードラインＧ１及び下部ワードラインＧ２は、第１の方向Ｄ１に沿って活性層ＡＣＴのチャネルＣＨに垂直にオーバーラップされることができる。上部ワードラインＧ１及び下部ワードラインＧ２は、活性層ＡＣＴの上部及び下部を部分的にカバーリングすることができる。上部ワードラインＧ１及び下部ワードラインＧ２は、活性層ＡＣＴとは異なる物質で形成されることができる。上部ワードラインＧ１と下部ワードラインＧ２とは、対をなすことができる。上部ワードラインＧ１と下部ワードラインＧ２とを備える一対のワードラインを形成するので、ワードラインの抵抗を下げることができる。合わせて、一対の上部ワードラインＧ１と下部ワードラインＧ２とを形成するので、垂直に隣り合うメモリセル間の干渉を防止できる。例えば、メモリセルＭＣＵ１の下位ワードラインＧ２は、メモリセルＭＣＵ１の上位ワードラインＧ１とメモリセルＭＣＬ１の上位ワードラインＧ１との間に提供されることができる。下位ワードラインＧ２は、これと隣接する上位ワードラインＧ１のカップリングを防止できる。
ゲート絶縁層ＧＤは、活性層ＡＣＴの上部表面及び下部表面に各々形成されることができる。ゲート絶縁層ＧＤは、第１の絶縁部ＧＤ１及び第２の絶縁部ＧＤ２を備えることができる。第１の絶縁部ＧＤ１は、上部ワードラインＧ１とチャネルＣＨとの間に形成されることができ、第２の絶縁部ＧＤ２は、下部ワードラインＧ２とチャネルＣＨとの間に形成されることができる。第１の絶縁部ＧＤ１は、第２の絶縁部ＧＤ２から不連続されることができる。第１の絶縁部ＧＤ１と第２の絶縁部ＧＤ２とは、同一厚さでありうるし、同一物質で形成されることができる。ゲート絶縁層ＧＤは、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含むことができる。ゲート絶縁層ＧＤは、活性層ＡＣＴの熱酸化により形成されることができる。他の実施形態において、ゲート絶縁層ＧＤは、高誘電率物質（Ｈｉｇｈ−ｋ ｍａｔｅｒｉａｌ）を含むことができ、高誘電率物質は、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）、チタニウム酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ニオブ酸化物（Ｎｂ２Ｏ５）、またはチタン酸ストロンチウム（ＳｒＴｉＯ３）を含むことができる。他の実施形態において、ゲート絶縁層ＧＤは、シリコン酸化物と高誘電率物質のスタックを含むことができ、シリコン酸化物は、チャネルＣＨに直接接触することができ、高誘電率物質は、上部及び下部ワードラインＧ１、Ｇ２に直接接触することができる。
キャパシタＣＬ１は、トランジスタＴＬ１に接続された第１のノードＮ１、プレートラインＰＬ１に接続された第２のノードＮ２、及び第１のノードＮ１と第２のノードＮ２との間の誘電物質Ｎ３を備えることができる。第１のノードＮ１、誘電物質Ｎ３、及び第２のノードＮ２は、平面ＣＰに対して平行な水平的な配列で位置することができる。
キャパシタＣＬ１の第１のノードＮ１は、３次元構造を有するものの、３次元構造の第１のノードＮ１は、平面ＣＰに対して平行な水平的３次元構造でありうる。３次元構造の例として、キャパシタＣＬ１の第１のノードＮ１は、シリンダ形状（Ｃｙｌｉｎｄｅｒ ｓｈａｐｅ）、ピラー形状（Ｐｉｌｌａｒ ｓｈａｐｅ）、またはピラー形状とシリンダ形状とがマージされた（Ｍｅｒｇｅｄ）ピリンダ形状（Ｐｙｌｉｎｄｅｒ ｓｈａｐｅ）を有することができる。第１のノードＮ１は、ポリシリコン、金属、貴金属、金属窒化物、導電性金属酸化物、導電性貴金属酸化物、金属炭化物、金属シリサイド、またはこれらの組み合わせを含むことができる。例えば、第１のノードＮ１は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、イリジウム（ＩｒＯ２）、白金（Ｐｔ）、モリブデン（Ｍｏ）、酸化モリブデン（ＭｏＯ）、チタニウム窒化物／タングステン（ＴｉＮ／Ｗ）スタック、タングステン窒化物／タングステン（ＷＮ／Ｗ）スタックを含むことができる。
キャパシタＣＬ１の第２のノードＮ２は、プレートラインＰＬ１から平面ＣＰに対して平行な第２の方向Ｄ２に延びたブランチ形状（Ｂｒａｎｃｈ ｓｈａｐｅ）でありうる。誘電物質Ｎ３は、ブランチ形状の第２のノードＮ２を取り囲む形状であり、第１のノードＮ１は、誘電物質Ｎ３を挟んで第２のノードＮ２を取り囲む形状でありうる。例えば、シリンダ形状の第１のノードＮ１は、トランジスタＴＬ１の第２のソース／ドレイン領域Ｔ２に電気的に接続されることができ、第１のノードＮ１のシリンダ内部に第２のノードＮ２が位置することができ、第２のノードＮ２は、プレートラインＰＬ１に電気的に接続されることができる。
図１０に示すように、キャパシタＣＬ１の第２のノードＮ２は、プレートラインＰＬ１に接続された外部（Ｏｕｔｅｒ）第２のノードＮ２１、Ｎ２２、Ｎ２３、Ｎ２４をさらに備えることができる。外部第２のノードＮ２１、Ｎ２２、Ｎ２３、Ｎ２４は、誘電物質Ｎ３を挟んで第１のノードＮ１の外側に位置することができる。第２のノードＮ２は、「内部（Ｉｎｎｅｒ）第２のノード」と略称することができ、内部第２のノードＮ２は、第１のノードＮ１のシリンダ内部に位置することができる。
外部第２のノードＮ２１、Ｎ２２、Ｎ２３、Ｎ２４は、第１のノードＮ１のシリンダ外壁を取り囲むように位置することができる。外部第２のノードＮ２１、Ｎ２２、Ｎ２３、Ｎ２４は、互いに連続することができる。
キャパシタＣＬ１は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを備えることができる。第１のノードＮ１と第２のノードＮ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４とは、金属−ベース物質（Ｍｅｔａｌ−ｂａｓｅ ｍａｔｅｒｉａｌ）を含むことができ、誘電物質Ｎ３は、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含むことができる。誘電物質Ｎ３は、シリコン酸化物より高い誘電率を有する高誘電物質（Ｈｉｇｈ−ｋ ｍａｔｅｒｉａｌ）を含むことができる。シリコン酸化物（ＳｉＯ２）は、約３．９の誘電率を有することができ、誘電物質Ｎ３は、４以上の誘電率を有する高誘電率物質を含むことができる。高誘電率物質は、約２０以上の誘電率を有することができる。高誘電率物質は、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）、チタニウム酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ニオブ酸化物（Ｎｂ２Ｏ５）、またはチタン酸ストロンチウム（ＳｒＴｉＯ３）を含むことができる。他の実施形態において、誘電物質Ｎ３は、前述した高誘電率物質を２層以上含む複合層からなることもできる。
第１のノードＮ１と第２のノードＮ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４とは、金属、貴金属、金属窒化物、導電性金属酸化物、導電性貴金属酸化物、金属炭化物、金属シリサイド、またはこれらの組み合わせを含むことができる。例えば、第１のノードＮ１と第２のノードＮ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４とは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、イリジウム（ＩｒＯ２）、白金（Ｐｔ）、モリブデン（Ｍｏ）、酸化モリブデン（ＭｏＯ）、チタニウム窒化物／タングステン（ＴｉＮ／Ｗ）スタック、タングステン窒化物／タングステン（ＷＮ／Ｗ）スタックを含むことができる。第１のノードＮ１及び第２のノードＮ２、Ｎ２１、Ｎ２２は、金属−ベース物質とシリコン−ベース物質との組み合わせを含むこともできる。例えば、第２のノードＮ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４は、チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）のスタックでありうる。
誘電物質Ｎ３は、ジルコニウム−ベース酸化物（Ｚｒ−ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電物質Ｎ３は、ジルコニウム酸化物（ＺｒＯ２）を含むスタック構造でありうる。ジルコニウム酸化物（ＺｒＯ２）を含むスタック構造は、ＺＡ（ＺｒＯ２／Ａｌ２Ｏ３）スタックまたはＺＡＺ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２）スタックを含むことができる。ＺＡスタックは、ジルコニウム酸化物（ＺｒＯ２）上にアルミニウム酸化物（Ａｌ２Ｏ３）が積層された構造であって、ジルコニウム酸化物（ＺｒＯ２）は、第１のノードＮ１に接触することができ、アルミニウム酸化物（Ａｌ２Ｏ３）は、第２のノードＮ２に接触することができる。ＺＡＺスタックは、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びジルコニウム酸化物（ＺｒＯ２）が順次積層された構造でありうる。ＺＡスタック及びＺＡＺスタックは、ジルコニウム酸化物−ベース層（ＺｒＯ２−ｂａｓｅ ｌａｙｅｒ）と称されることができる。他の実施形態において、誘電物質Ｎ３は、ハフニウム−ベース酸化物（Ｈｆ−ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電物質Ｎ３は、ハフニウム酸化物（ＨｆＯ２）を含むスタック構造でありうる。ハフニウム酸化物（ＨｆＯ２）を含むスタック構造は、ＨＡ（ＨｆＯ２／Ａｌ２Ｏ３）スタックまたはＨＡＨ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２）スタックを含むことができる。ＨＡスタックは、ハフニウム酸化物（ＨｆＯ２）上にアルミニウム酸化物（Ａｌ２Ｏ３）が積層された構造であって、ハフニウム酸化物（ＨｆＯ２）は、第１のノードＮ１に接触することができ、アルミニウム酸化物（Ａｌ２Ｏ３）は、第２のノードＮ２に接触することができる。ＨＡＨスタックは、ハフニウム酸化物（ＨｆＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びハフニウム酸化物（ＨｆＯ２）が順次積層された構造でありうる。ＨＡスタック及びＨＡＨスタックは、ハフニウム酸化物−ベース層（ＨｆＯ２−ｂａｓｅ ｌａｙｅｒ）と称されることができる。ＺＡスタック、ＺＡＺスタック、ＨＡスタック、及びＨＡＨスタックでアルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）よりバンドギャップ（Ｂａｎｄ ｇａｐ）が大きいことができる。アルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）より誘電率が低いことができる。したがって、誘電物質Ｎ３は、高誘電率物質及び高誘電物質よりバンドギャップが大きい高バンドギャップ物質（Ｈｉｇｈ ｂａｎｄ ｇａｐ ｍａｔｅｒｉａｌ）のスタックを含むことができる。誘電物質Ｎ３は、アルミニウム酸化物（Ａｌ２Ｏ３）以外に、他の高バンドギャップ物質としてシリコン酸化物（ＳｉＯ２）を含むこともできる。誘電物質Ｎ３は、高バンドギャップ物質を含むことによって漏れ電流が抑制され得る。高バンドギャップ物質は、極めて薄いことができる。高バンドギャップ物質は、高誘電率物質より薄いことができる。
他の実施形態において、誘電物質Ｎ３は、高誘電率物質と高バンドギャップ物質とが交互に積層されたラミネート構造（Ｌａｍｉｎａｔｅｄ ｓｔｒｕｃｔｕｒｅ）を含むことができる。例えば、ＺＡＺＡ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３）、ＺＡＺＡＺ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２）、ＨＡＨＡ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３）、またはＨＡＨＡＨ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２）を含むことができる。上記のようなラミネート構造において、アルミニウム酸化物（Ａｌ２Ｏ３）は極めて薄いことができる。
他の実施形態において、誘電物質Ｎ３は、ジルコニウム酸化物、ハフニウム酸化物、アルミニウム酸化物を含むスタック構造、ラミネート構造、または相互ミキシング構造を含むことができる。
他の実施形態において、第１のノードＮ１と誘電物質Ｎ３との間に漏れ電流改善のための界面制御層がさらに形成されることができる。界面制御層は、チタニウム酸化物（ＴｉＯ２）を含むことができる。界面制御層は、第２のノードＮ２と誘電物質Ｎ３との間にも形成されることができる。
ビットラインＢＬ１及びプレートラインＰＬ１は、シリコン−ベース物質（Ｓｉｌｉｃｏｎ−ｂａｓｅ ｍａｔｅｒｉａｌ）、金属−ベース物質（Ｍｅｔａｌ−ｂａｓｅ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ビットラインＢＬ１は、ポリシリコン、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。例えば、ビットラインＢＬ１は、Ｎ型不純物がドーピングされたポリシリコンまたはチタニウム窒化物（ＴｉＮ）を含むことができる。ビットラインＢＬ１は、チタニウム窒化物及びタングステンのスタック（ＴｉＮ／Ｗ）を含むことができる。ビットラインＢＬ１とトランジスタＴＬ１との第１のソース／ドレイン領域Ｔ１間に金属シリサイドのようなオーミックコンタクト（Ｏｈｍｉｃ ｃｏｎｔａｃｔ）がさらに形成されることができる。プレートラインＰＬ１は、第２のノードＮ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４と同一の物質で形成されることもできる。プレートラインＰＬ１は、第２のノードＮ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４が同時に形成され得る。
ビットラインＢＬ１は、平面ＣＰから第１の方向Ｄ１に垂直に延びたピラー（Ｐｉｌｌａｒ）形状でありうる。第２の方向Ｄ２に沿うビットラインＢＬ１の横断面は、円形（ｃｉｒｃｌｅ−ｓｈａｐｅ）または楕円形（ｏｖａｌ−ｓｈａｐｅ）でありうる。ピラー形状のビットラインＢＬ１は、抵抗を下げることができる。
プレートラインＰＬ１は、平面ＣＰから第１の方向Ｄ１に垂直に延びたリニア形状ピラー（Ｌｉｎｅａｒ−ｓｈａｐｅ Ｐｉｌｌａｒ）でありうる。第２の方向Ｄ２に沿うプレートラインＰＬ１の横断面は、四角形（ｒｅｃｔａｎｇｌｕｌａｒ−ｓｈａｐｅ）でありうる。第３の方向Ｄ３に沿うプレートラインＰＬ１は、長く延びたリニア形状の四角形でありうる。
上述したところによれば、上部ワードラインＧ１及び下部ワードラインＧ２は、ビットラインＢＬ１及びプレートラインＰＬ１から水平的に離間して形成されることができる。これにより、ワードラインＷＬＬ１とキャパシタＣＬ１との間の寄生キャパシタンスを減少させることができ、ワードラインＷＬＬ１とビットラインＢＬ１との間の寄生キャパシタンスを減少させることができる。
図７〜図１０のメモリセルＭＣＬ１を形成する方法は、トランジスタＴＬ１を形成する工程、ビットラインＢＬ１を形成する工程、キャパシタＣＬ１を形成する工程、プレートラインＰＬ１を形成する工程を含むことができる。
トランジスタＴＬ１を形成する工程を説明すれば、次のとおりである。まず、周辺構造物１１０の平面ＣＰから垂直に離間するように活性層ＡＣＴを形成し、活性層ＡＣＴの上部と下部とに各々ゲート絶縁層ＧＤを形成できる。次に、ゲート絶縁層ＧＤ上に上部ワードラインＧ１及び下部ワードラインＧ２を形成できる。次に、活性層ＡＣＴ内に不純物のイオン注入を介して第１のソース／ドレイン領域Ｔ１及び第２のソース／ドレイン領域Ｔ２を形成できる。
ビットラインＢＬ１は、周辺構造物１１０の平面ＣＰから垂直に配向されるように形成することができる。ビットラインＢＬ１は、第１のソース／ドレイン領域Ｔ１に接続されるように形成することができる。
キャパシタＣＬ１を形成する工程を説明すれば、次のとおりである。まず、第２のソース／ドレイン領域Ｔ２に接続されるように第１のノードＮ１を形成できる。次に、第１のノードＮ１上に誘電物質Ｎ３を形成できる。次に、誘電物質Ｎ３上に第２のノードＮ２を形成できる。第２のノードＮ２を形成する間にプレートラインＰＬ１を形成できる。プレートラインＰＬ１は、周辺構造物１１０の平面ＣＰから垂直に配向されることができる。
図１１Ａ〜図１１Ｃは、他の実施形態に係る３次元構造のキャパシタの第１のノードを説明するための図である。図１１Ａは、ピラー形状の第１のノードＬＰを示しており、図１１Ｂ及び図１１Ｃは、ピリンダ形状の第１のノードＮ１を示している。
図１１Ａにおいて、第１のノードＮ１は、水平型ピラー（Ｌａｔｅｒａｌ ｐｉｌｌａｒ、ＬＰ）でありうる。水平型ピラーＬＰは、金属−ベース物質、シリコン−ベース物質、またはこれらの組み合わせを含むことができる。例えば、水平型ピラーＬＰは、チタニウム窒化物単独で形成されるか、チタニウム窒化物とポリシリコンとのスタックで形成されることができる。
図１１Ｂ及び図１１Ｃに示されたように、ピリンダ形状の第１のノードＮ１は、平面ＣＰに対して平行な水平型シリンダＬＣ及び水平型ピラーＬＰを備えることができる。図１１Ｂに示すように、水平型シリンダＬＣ内に水平型ピラーＬＰが位置し得る。水平型シリンダＬＣの水平的長さは、水平型ピラーＬＰの水平的長さより長いことができる。例えば、水平型シリンダＬＣの入口は、水平型ピラーＬＰで満たされないことがある。図１１Ｃに示すように、水平型ピラーＬＰ上に水平型シリンダＬＣが水平的配列で形成されることができる。
図１１Ｂにおいて、水平型シリンダＬＣ及び水平型ピラーＬＰは、同一物質であるか、互いに異なる物質でありうる。水平型シリンダＬＣ及び水平型ピラーＬＰは、金属−ベース物質、シリコン−ベース物質、またはこれらの組み合わせを含むことができる。例えば、水平型シリンダＬＣは、チタニウム窒化物でありうるし、水平型ピラーＬＰは、ポリシリコンでありうる。
図１１Ｃにおいて、水平型シリンダＬＣ及び水平型ピラーＬＰは、同一物質であるか、互いに異なる物質でありうる。水平型シリンダＬＣ及び水平型ピラーＬＰは、金属−ベース物質、シリコン−ベース物質、またはこれらの組み合わせを含むことができる。例えば、水平型シリンダＬＣ及び水平型ピラーＬＰは、チタニウム窒化物でありうる。また、水平型シリンダＬＣは、チタニウム窒化物でありうるし、水平型ピラーＬＰは、ポリシリコンでありうる。
図１２Ａ及び図１２Ｂは、他の実施形態に係るメモリ装置２００、２００´を説明するための図である。
図１２Ａ及び図１２Ｂに示すように、メモリ装置２００、２００´は、周辺回路部２１０及びメモリセルアレイスタックＭＣＡを備えることができる。メモリセルアレイスタックＭＣＡは、図１のメモリセルアレイスタックＭＣＡと同一でありうる。メモリセルアレイスタックＭＣＡは、ＤＲＡＭメモリセルアレイを備えることができる。
図１２Ａに示すように、メモリセルアレイスタックＭＣＡは、周辺回路部２１０より上に位置することができる。周辺回路部２１０は、図１の周辺構造物１１０に対応することができる。したがって、メモリ装置２００は、ＰＵＣ（Ｐｅｒｉ ｕｎｄｅｒ Ｃｅｌｌ）構造になることができる。メモリセルアレイスタックＭＣＡは、周辺回路部２１０の半導体基板２１１より上に位置することができる。
図１２Ｂに示すように、メモリセルアレイスタックＭＣＡは、周辺回路部２１０より下に位置することができる。周辺回路部２１０は、図１の周辺構造物１１０に対応することができる。例えば、図１において、周辺構造物１１０がメモリセルアレイスタックＭＣＡより上に積層されることができる。したがって、メモリ装置２００´は、ＣＵＰ（Ｃｅｌｌ ｕｎｄｅｒ Ｐｅｒｉ）構造になることができる。メモリセルアレイスタックＭＣＡは、周辺回路部２１０の半導体基板２１１より下に位置することができる。
周辺回路部２１０は、読み出し／書き込み動作の際、メモリセルアレイスタックＭＣＡを駆動するための回路を称することができる。周辺回路部２１０は、Ｎ−チャネルトランジスタ、Ｐ−チャネルトランジスタ、ＣＭＯＳ回路、またはこれらの組み合わせを含むことができる。周辺回路部２１０は、アドレスデコーダ回路、読み出し回路、書き込み回路などを含むことができる。周辺回路部２１０は、半導体基板２１１及び、半導体基板２１１の表面にセンスアンプ２１２が配列される構造でありうる。センスアンプ２１２は、半導体基板２１１をチャネルとするトランジスタＳＡ＿Ｔを備えることができ、トランジスタＳＡ＿Ｔは、チャネルが半導体基板２１１の表面に平行なプラナーチャネルトランジスタ（Ｐｌａｎａｒ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）でありうる。センスアンプ２１１内のトランジスタ構造は、プラナーチャネルトランジスタの他に、リセスチャネルトランジスタ（Ｒｅｃｅｓｓ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、埋め込みゲートトランジスタ（Ｂｕｒｉｅｄ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）、フィンチャネルトランジスタ（Ｆｉｎ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ、ＦｉｎＦＥＴ）などを含むこともできる。
メモリセルアレイスタックＭＣＡのビットラインＢＬは、センスアンプ２１１のトランジスタＳＡ＿Ｔに電気的に接続されることができる。ビットラインＢＬとトランジスタＳＡ＿Ｔとは、マルチレベル金属配線（ＭＬＭ、２１３）を介して相互接続されることもできる。マルチレベル金属配線（ＭＬＭ、２１３）は、ダマシンプロセスにより形成されることができる。
図示していないが、さらに他の実施形態として、メモリ装置２００、２００´は、第１の半導体基板及び、第１の半導体基板にボンディングされた第２の半導体基板を備えることができる。メモリセルアレイスタックＭＣＡは、第１の半導体基板上に形成されることができ、周辺回路部２１０は、第２の半導体基板上に形成されることができる。第１の半導体基板と第２の半導体基板とは、各々導電性ボンディング（Ｃｏｎｄｕｃｔｉｖｅ ｂｏｎｄｉｎｇ ｐａｄ）を含むことができ、導電性ボンディングパッドを介して第１の半導体基板と第２の半導体基板とがボンディングされることができる。これにより、メモリセルアレイスタックＭＣＡと周辺回路部２１０とが電気的に接続されることができる。
前述した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有する者において明白であろう。
１００ メモリ装置
１１０ 周辺構造物
ＭＣＡ メモリセルアレイスタック
ＭＣＡＬ 下位メモリセルアレイ
ＭＣＡＵ 上位メモリセルアレイ
ＷＬＬ１、ＷＬＬ２、ＷＬＬ３、ＷＬＵ１、ＷＬＵ２、ＷＬＵ３ ワードライン
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４ ビットライン
ＭＣＬ１〜ＭＣＬ６、ＭＣＵ１〜ＭＣＵ６ メモリセル
ＰＬ１、ＰＬ２ プレートライン
ＴＬ１〜ＴＬ６、ＴＵ１〜ＴＵ６ トランジスタ
ＣＬ１〜ＣＬ６、ＣＵ１〜ＣＵ６ キャパシタ

Claims (29)

  1. 基板と、
    前記基板から垂直配向されたビットラインと、
    前記基板から垂直配向されたプレートラインと、
    前記ビットラインとプレートラインとの間で水平的な配列で位置するトランジスタ及びキャパシタを備えるメモリセルと、
    を備え、
    前記トランジスタは、
    前記ビットラインとキャパシタとの間で前記基板に対して平行になるように水平配向された活性層と、
    前記活性層を挟んで垂直に積層され、前記活性層に対して交差するように延びた一対のライン形状ワードラインと、
    を備えるメモリ装置。
  2. 前記トランジスタの活性層は、
    前記ビットラインに接続された第１のソース／ドレイン領域と、
    前記キャパシタに接続された第２のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間のチャネルと、
    を備え、
    前記第１のソース／ドレイン領域、チャネル、及び第２のソース／ドレイン領域は、前記ビットラインとキャパシタとの間で水平的な配列で位置する請求項１に記載のメモリ装置。
  3. 前記一対のワードラインは、前記トランジスタのチャネルを挟んで垂直にスタックされた請求項２に記載のメモリ装置。
  4. 前記トランジスタは、
    前記一対のワードラインとチャネルとの間に形成されたゲート絶縁層をさらに備える請求項２に記載のメモリ装置。
  5. 前記一対のワードラインは、互いに異なる電位が印加される請求項１に記載のメモリ装置。
  6. 前記キャパシタは、
    前記トランジスタに接続された第１のノードと、
    前記プレートラインに接続された第２のノードと、
    前記第１のノードと第２のノードとの間の誘電物質と、
    を備え、
    前記第１のノード、誘電物質、及び第２のノードは、前記トランジスタとプレートラインとの間で水平的な配列で位置する請求項１に記載のメモリ装置。
  7. 前記キャパシタの第１のノードは、３次元構造を有するものの、前記３次元構造は、前記基板に対して平行になるように水平配向された３次元構造である請求項６に記載のメモリ装置。
  8. 前記キャパシタの第１のノードは、水平型シリンダ、水平型ピラー、または水平型ピラーと水平型シリンダとがマージされたピリンダ形状を有する請求項６に記載のメモリ装置。
  9. 前記キャパシタの第１のノードは、水平型シリンダ形状であり、
    前記キャパシタの第２のノードは、
    前記プレートラインから水平に配向されて、前記第１のノードのシリンダ内部に拡張された内部第２のノードと、
    前記プレートラインから水平に配向されて、前記第１のノードのシリンダ外部を取り囲む複数の外部第２のノードとを備える請求項６に記載のメモリ装置。
  10. 前記一対のワードラインは、前記ビットライン、プレートライン、及びキャパシタから水平に離間した請求項１に記載のメモリ装置。
  11. 前記基板は、前記メモリセルの制御のための周辺回路部を備え、前記周辺回路部は、前記メモリセルの下部に位置する請求項１に記載のメモリ装置。
  12. 前記基板は、前記メモリセルの制御のための周辺回路部を備え、前記周辺回路部は、前記メモリセルの上部に位置する請求項１に記載のメモリ装置。
  13. 前記ビットラインから水平に離間して前記基板から垂直配向された他のビットラインと、
    前記他のビットラインとプレートラインとの間で前記基板から垂直な方向に積層された他のメモリセルと、
    をさらに備え、
    前記メモリセルと他のメモリセルとは、前記プレートラインを共有するミラー型構造で水平に配列される請求項１に記載のメモリ装置。
  14. 前記プレートラインから水平に離間して前記基板から垂直配向された他のプレートラインと、
    前記他のプレートラインとビットラインとの間で前記基板から垂直な方向に積層された他のメモリセルと、
    をさらに備え、
    前記メモリセルと他のメモリセルとは、前記ビットラインを共有するミラー型構造で水平に配列される請求項１に記載のメモリ装置。
  15. 前記ビットラインから水平に離間して前記基板から垂直配向された他のビットラインと、
    前記他のビットラインとプレートラインとの間で前記基板から垂直な方向に積層された他のメモリセルと、
    をさらに備え、
    前記他のメモリセルは、
    前記他のビットラインとプレートラインとの間で前記基板に対して平行になるように水平配向された他の活性層を備える他のトランジスタと、
    前記他のトランジスタとプレートラインとの間で前記基板に対して平行になるように水平配向された他のキャパシタと、
    を備え、
    前記他のトランジスタは、前記一対のライン形状ワードラインを共有する請求項１に記載のメモリ装置。
  16. 基板と、
    前記基板から垂直配向されたビットラインと、
    前記基板から垂直配向されたプレートラインと、
    前記ビットラインとプレートラインとの間で前記基板から垂直な方向に積層された複数のメモリセルと、
    を備え、
    前記メモリセルのそれぞれは、
    前記ビットラインとプレートラインとの間で前記基板に対して平行になるように水平配向された活性層及び前記活性層を挟んで垂直に積層され、前記活性層に交差するように延びた一対のライン形状ワードラインを備えるトランジスタと、
    前記トランジスタとプレートラインとの間で前記基板に対して平行になるように水平配向されたシリンダ型第１のノード、第２のノード、及び前記シリンダ型第１のノードと第２のノードとの間の誘電物質を備えるキャパシタと、
    を備えるメモリ装置。
  17. 前記トランジスタの活性層は、
    前記ビットラインに接続された第１のソース／ドレイン領域と、
    前記キャパシタに接続された第２のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間のチャネルと、
    を備え、
    前記第１のソース／ドレイン領域、チャネル、及び第２のソース／ドレイン領域は、前記基板に対して平行な水平的な配列で位置する請求項１６に記載のメモリ装置。
  18. 前記一対のワードラインは、前記トランジスタのチャネルを挟んで垂直にスタックされた請求項１７に記載のメモリ装置。
  19. 前記トランジスタは、
    前記一対のワードラインとチャネルとの間に形成されたゲート絶縁層をさらに備える請求項１７に記載のメモリ装置。
  20. 前記一対のワードラインは、互いに異なる電位が印加される請求項１６に記載のメモリ装置。
  21. 前記キャパシタのシリンダ型第１のノードは、前記トランジスタに接続され、
    前記キャパシタの第２のノードは、前記プレートラインに接続される請求項１６に記載のメモリ装置。
  22. 前記キャパシタの第２のノードは、
    前記プレートラインから水平配向されて、前記シリンダ型第１のノードのシリンダ内部に拡張された内部第２のノードと、
    前記プレートラインから水平配向されて、前記シリンダ型第１のノードのシリンダ外部を取り囲む複数の外部第２のノードと、
    を備える請求項１６に記載のメモリ装置。
  23. 前記ビットラインから水平に離間して前記基板から垂直配向された他のビットラインと、
    前記他のビットラインとプレートラインとの間で前記基板から垂直な方向に積層された複数の他のメモリセルと、
    をさらに備え、
    前記メモリセルと他のメモリセルとは、前記プレートラインを共有するミラー型構造で水平に配列される請求項１６に記載のメモリ装置。
  24. 前記プレートラインから水平に離間して前記基板から垂直配向された他のプレートラインと、
    前記他のプレートラインとビットラインとの間で前記基板から垂直な方向に積層された複数の他のメモリセルと、
    をさらに備え、
    前記メモリセルと他のメモリセルとは、前記ビットラインを共有するミラー型構造で水平に配列される請求項１６に記載のメモリ装置。
  25. 前記ビットラインから水平に離間して前記基板から垂直配向された他のビットラインと、
    前記他のビットラインとプレートラインとの間で前記基板から垂直な方向に積層された複数の他のメモリセルと、
    をさらに備え、
    前記他のメモリセルのそれぞれは、
    前記他のビットラインとプレートラインとの間で前記基板に対して平行になるように水平配向された他の活性層を備える他のトランジスタと、
    前記他のトランジスタとプレートラインとの間で前記基板に対して平行になるように水平配向された他のキャパシタと、
    を備え、
    前記他のトランジスタは、前記一対のライン形状ワードラインを共有する請求項１６に記載のメモリ装置。
  26. 前記基板は、前記メモリセルの制御のための周辺回路部を備え、前記周辺回路部は、前記メモリセルより下に形成される請求項１６に記載のメモリ装置。
  27. 前記基板は、前記メモリセルの制御のための周辺回路部を備え、前記周辺回路部は、前記メモリセルより上に形成される請求項１６に記載のメモリ装置。
  28. 前記基板は、前記メモリセルより下に形成された少なくとも１つの周辺回路部を備え、前記少なくとも１つの周辺回路部は、センスアンプ及びサブワードラインのうち、選ばれた１つの回路を備える請求項１６に記載のメモリ装置。
  29. 前記垂直に積層されたメモリセル間に位置する複数の絶縁物質をさらに備え、
    前記メモリセルと絶縁物質とは、交互に垂直に積層される請求項１６に記載のメモリ装置。
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