TW202036870A - 三維記憶體之高介電常數介電層及其製作方法 - Google Patents

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Abstract

三維(3D)記憶體元件，包括一基底、一儲存堆疊結構，其中該儲存堆疊結構包括該基底上方的一第一高介電常數介電層，以及該第一高介電常數介電層上方且交替設置的多個導體層和多個介電層、一第一半導體插塞，該第一半導體插塞設置在該基底上方並且位於該第一高介電常數介電層的一開口中。

Description

三維記憶體之高介電常數介電層及其製作方法
本發明涉及三維(3D)記憶體元件及其製造方法，特別是關於3D記憶體元件中的高介電常數(high-k)介電層及其製造方法。
隨著製程技術、電路設計、程式設計演算法和製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的儲存密度上限。
三維(three-dimensional, 3D)記憶體元件架構可以解決平面式記憶體元件中的密度限制。3D記憶體元件架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的外圍元件。與相同位元密度的平面記憶體元件架構相比，3D記憶體元件架構具有占用較少晶圓面積的優勢，其與平面記憶體元件架構的記憶體串不同處在於，3D記憶體元件架構中的記憶體串是在基底上方垂直設置。
然而，隨著記憶單元尺寸持續微縮，習知的3D記憶體結構和製造方法的成本、可靠度和效能出現了各種問題。因此，本領域仍需要新穎的3D記憶體元件及其製造方法，以解決上述習知3D記憶體結構的問題。
本發明公開了一種具有至少一高介電常數(high-k)介電層之三維(3D)記憶體元件及其製造方法。
根據本發明一實施例的3D記憶體元件，包括一基底、一儲存堆疊結構，其中該儲存堆疊結構包括該基底上方的一第一高介電常數介電層，以及該第一高介電常數介電層上方且交替設置的多個導體層和多個介電層、一第一半導體插塞，該第一半導體插塞設置在該基底上方並且位於該第一高介電常數介電層的一開口中。
根據本發明另一實施例的3D記憶體元件的製作方法，包括在一基底上形成一第一介電疊層，該第一介電疊層包括位於該基底上方的一第一高介電常數介電層，以及位於該第一高介電常數介電層上方且交替設置的多個犧牲層和多個介電層。在該第一介電疊層中形成垂直延伸穿過該第一介電疊層的一第一通孔。在該第一通孔中沿著該第一通孔的側壁形成一第一儲存膜和一第一半導體通道層。在該第一通孔的底部處的該第一儲存膜和該第一半導體通道層中形成一第一開口，其中該第一開口暴露出部分該第一高介電常數介電層。去除該第一高介電常數介電層自該第一開口暴露出的部分。在該第一開口中形成一第一半導體插塞。在該第一通孔中填充一第一填充層。在該第一通孔的上端處形成一通道插塞，其中該通道插塞接觸該第一半導體通道層。利用多個導體層置換該些犧牲層。
根據本發明又另一實施例的3D記憶體元件，包括一基底、一第一儲存疊層，位於該基底上方，其中該第一儲存疊層包括一第一通道結構以及多個交替設置的第一導體層和第一介電層、一高介電常數介電層，位於該第一儲存疊層上方、一第二儲存疊層，位於該高介電常數介電層上方，其中該第二儲存疊層包括一第二通道結構以及多個交替設置的第二導體層和第二介電層、一疊層間插塞，該疊層間插塞至少部分設置在該高介電常數介電層的一開口中並且位於該第一通道結構與該第一通道結構之間。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「至少一」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在……上」、「在……之上」和「在……上方」的含義應以最寬廣的方式來解釋，使得「在……上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在……之上」或「在……上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在……之下」、「在……下方」、「下」、「在……之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料形成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下方或上方結構上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。文中術語 「一層」可以包括至少一層。例如，互連層可以包括至少一導體和接觸層（其中形成有互連線及/或通孔接觸）以及至少一介電層。
如文中所使用的，術語「標稱/標稱地」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如本文所使用的，術語「3D記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串（在本文中稱為「記憶體串」，例如NAND記憶體串）的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱地垂直於基底的水平表面。
目前以先進製程製造的例如具有96層級或更多層級的3D NAND記憶體元件，通常使用雙疊層架構，其包括可通過疊層間(inter-deck)插塞結構電連接的兩個堆疊的通道結構。然而，習知的疊層間插塞結構在厚度和均勻性控制方面遇到了重大問題。
第1A圖繪示了現有的一種3D記憶體元件100的剖面示意圖，其具有垂直延伸穿過雙疊層的儲存堆疊結構104(包括第一儲存疊層104A和第二儲存疊層104B)的兩個相鄰3D記憶體串。第一儲存疊層104A和第二儲存疊層104B分別包括多個材料層對，所述材料層對各包括形成在基底102上方的導體層106和介電層108。半導體插塞116部分嵌入到基底102中。在一些實施例中，半導體插塞116和基底102可包括相同的單晶矽材料，因此半導體插塞116可以是通過選擇性磊晶成長(selective epitaxial growth, SEG)製程從基底102向上形成的。半導體插塞116電連接到第一半導體通道層112。矽基疊層間插塞110設置在第一儲存疊層104A和第二儲存疊層104B之間的接合氧化物層113(標示在第1B圖)中。第一半導體通道層112以及第二半導體通道層114與疊層間插塞110接觸而電連接。
第1B圖繪示了第1A圖中的疊層間插塞110周圍的區域120的放大剖面示意圖。如第1B圖所示，與位於疊層間插塞110的相對端上的左部相比，疊層間插塞110的右部130具有更窄的突起。這可能是由現有技術中的無效蝕刻停止控制引起的，例如在蝕刻之前來自預期區域的光阻層的偏差，或者在第二通道的蝕刻製程期間對疊層間插塞的傷害。通過第一半導體通道層112和第二半導體通道層114之間的疊層間插塞110的電子在圖中所示較窄的部分130中更容易發生洩漏。此處的半導體元件中的洩漏是指電荷載流子穿隧絕緣區域的一種量子現象，會導致功耗增加，嚴重者甚至會導致半導體元件完全失效故障。另一方面，穿過疊層間插塞110的左側部分的電子採取較長的路徑，這減少了第一半導體通道層112和第二半導體通道層114之間流動的電流的量，導致3D記憶體元件100的性能下降。
另外，疊層間插塞110周圍的接合氧化物層113不具有蝕刻停止能力，因此在後續的記憶體元件100的製造期間需要特別在形成疊層間插塞110之後控制蝕刻，以避免蝕穿疊層間插塞110。這種蝕刻控制過程也稱爲「刨削(gouging)」。
有鑑於上述問題，本發明提供了一種新穎且有利的3D記憶體元件及其製作方法，其包括使用高介電常數介電層作爲蝕刻停止層，可以減少發生在半導體插塞和疊層間插塞處的電子洩漏，可改善基底與記憶體串的下疊層之間以及記憶體串的上疊層和下疊層之間的電連接品質，減少通道蝕刻期間對插塞(或疊層間插塞)的損壞。另外，本發明可省略習知的刨削和SEG製程而節省製造成本。
第2圖繪示了根據本發明一些實施例之示例性3D記憶體元件200的剖面示意圖。第2圖中的3D記憶體元件200可以包括基底202，所述基底202可以包括矽(例如單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣上覆矽(SOI)、絕緣體上鍺(GOI)、或任何其他適當的材料。應注意，第2圖繪示的X方向和Y方向是為了進一步說明3D記憶體元件200中的部件相對於基底202的空間關係。例如，基底202包括在X方向（即第2圖的水平方向）上水平延伸的兩個水平表面（例如頂表面和底表面）。在本發明說明書中，當基底(例如基底202)在Y方向（即第2圖的垂直方向）上是定義成位於3D記憶體元件(例如3D記憶體元件200)之最下方的平面中時，3D記憶體元件之一部件(例如層或元件)在Y方向上相對於基底定義的「位置」可被稱為另一部件(例如層或元件)在Y方向上相對於基底定義的「位置」的「上」、「上方」或「下方」。接下來說明書中之各種實施例均是用上述描述空間關係的概念。
在一些實施例中，3D記憶體元件200可以是一種單片式3D記憶體元件的一部分。術語「單片」意味著3D記憶體元件的部件(例如外圍元件電路元件和記憶陣列元件)是形成在單個的基底上。外圍元件例如可包括用於促進3D記憶體元件200的運作的任何適當的數位、類比及/或混合訊號外圍電路，例如頁緩衝器、解碼器和鎖存器，未繪示於圖中。記憶陣列元件例如是NAND記憶體串。對於單片3D記憶體元件來說，由於外圍元件和記憶陣列元件是在相同一基底上製造，因此需製造上需考量額外的限制。舉例來說，在製造記憶陣列元件(例如NAND記憶體串)時，須考量到已經形成或者後續將要形成在同一基底上的外圍元件的熱預算，以免元件電性飄移。
在另一些實施例中，3D記憶體元件200可以是一種非單片式3D記憶體元件的一部分，術語「非單片」意味著3D記憶體元件的部件(例如外圍元件和記憶陣列元件)可以分別在不同的基底上形成，然後再以例如面對面的方式將兩基底互相接合。舉例來說，在接合外圍元件基底和記憶陣列元件基底時，可選擇將記憶陣列元件基底(例如基底202)作爲接合的非單片3D記憶體元件的基底，並且將外圍元件的基底倒裝在記憶陣列元件的基底上，並以例如混合接合(hybrid binding)製程將兩者互相接合。如此獲得的接合的非單片3D記憶體元件，其外圍元件會位於記憶陣列元件上。應當理解，在一些實施例中，可選擇將外圍元件基底(未繪示)作爲接合的非單片3D記憶體元件的基底，並將記憶陣列元件基底(例如基底202)以例如混合接合製程倒裝在外圍元件基底上。如此獲得的接合的非單片3D記憶體元件，其記憶陣列元件會位於外圍元件之上。在一些實施例中，記憶陣列元件基底(例如基底202)可以是薄化後的基底，其不作為接合的非單片3D記憶體元件的基底，後續可在薄化後的記憶陣列元件基底的背面上形成後端製程(BEOL）互連。
在一些實施例中，如第2圖所示，3D記憶體元件200是NAND快閃記憶體元件，其包括由儲存單元構成的NAND記憶體串陣列，其中各NAND記憶體串是設置在基底202上方，並且垂直延伸穿過雙疊層的儲存堆疊結構204。如第2圖所示，各記憶體串可以包括第一通道結構212和第二通道結構214。第一通道結構212和第二通道結構214可以分別是柱狀結構，例如可分別是圓柱狀結構。雙疊層的儲存堆疊結構204包括第一儲存疊層204A和第二儲存疊層204B，其中第一通道結構212位於第一儲存疊層204A中並且垂直延伸穿過第一儲存疊層204A，而第二通道結構214位於第二儲存疊層204B中並且垂直延伸穿過第二儲存疊層204B。第一通道結構212和第二通道結構214分別可以延伸穿過多個「材料層對」，所述「材料層對」各可包括一導體層206和一介電層208，因此也可被稱爲「導體層/介電層對」。儲存堆疊結構204中的導體層/介電層對的數量定義了3D記憶體元件200的「級」(也稱爲「層」)的數量，例如32級、64級、96級、128級等，也決定了3D記憶體元件200中的儲存單元的數量。儲存堆疊結構204可以包括可以在垂直方向上交替設置的多個導體層206和多個介電層208。根據一些實施例，導體層206可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任意組合。介電層208可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。根據一些實施例，第一儲存疊層204A和第二儲存疊層204B可包括相同或不同數量的導體層/介電層對。
如第2圖中所示，3D記憶體元件200還可以包括位於第一通道結構212的下端處的第一半導體插塞216以及位於第二通道結構214的上端處的通道插塞218。當基底202在Y方向上是位於3D記憶體元件200的最低平面中時，本文記載之部件的「上端」是指部件在Y方向上遠離基底202的端部，部件的「下端」是指部件在Y方向上更靠近基底202的端部。
在一些實施例中，為了用來連接第一通道結構212和第二通道結構214，第一通道結構212還包括在其上部的疊層間插塞210。在一些實施例中，第一通道結構212還包括第一儲存膜226以及第一半導體通道層227，沿著第一通道結構212側壁設置。類似地，第二通道結構214包括第二儲存膜228以及第二半導體通道層229，沿著第二通道結構214側壁設置。儲存膜226和228分別可以包括穿隧層、儲存層(也被稱爲電荷捕獲/儲存層)和隔離層(圖未示)。根據一些實施例，半導體通道層227和儲存膜226可以在自圓柱狀的第一通道結構212的中心指向外表面的徑向上按此順序設置。相同的設置也可以應用於第二通道結構214的第二半導體通道層229和第二儲存膜228。
在一些實施例中，第一通道結構212和第二通道結構214分別設置在疊層間插塞210的相對側上並且均與疊層間插塞210接觸，以通過疊層間插塞210互相電連接。也就是說，如第2圖所示，通過疊層間插塞210可使第一半導體插塞216和第一通道結構212、第二通道結構214和通道插塞218可互相電連接。
根據本發明一些實施例，儲存堆疊結構204的第一儲存疊層204A還可以包括形成在基底202上方的高介電常數(high-k)介電層232。k是指材料的介電常數，而在半導體工業中，高介電常數(high-k)材料通常是指其介電常數高於二氧化矽的介電常數的材料，即高於3.9。在一些實施例中，高介電常數介電層232的材料可包括但不限於二氧化鉿(HfO2 )、五氧化二鉭(Ta2 O5 )、二氧化鈦(TiO2 )、氮氧化矽(SiOx Ny )或其任意組合。與二氧化矽構成的介電層相比，高介電常數介電層232可以在基底上方形成更薄的層，同時實現優異的閘極電容和減少電流的洩漏。根據本發明一些實施例，高介電常數介電層232的厚度可以在大約5奈米(nm)至大約50nm之間，例如具有介於由下列這些值中的任一個限定的任何範圍，或者在由這些值中的任何兩個限定的任何範圍之間的厚度:5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm。習知使用氧化矽做為介電層時，厚度通常在100nm與150nm之間。相較之下，由高介電常數材料構成的高介電常數介電層232具有更薄的厚度。
根據本發明一些實施例，高介電常數介電層232可以橫向(例如沿著X方向)完全覆蓋住基底202的上表面。或者，在其他實施例中，高介電常數介電層232可以僅覆蓋基底202的部分上表面，例如僅覆蓋在第一儲存疊層204A在基底202上方延伸的區域並且環繞該區域。
在一些實施例中，高介電常數介電層232可整體具有均勻的厚度和相同材料。在一些實施例中，為了減少電子洩漏和改善電性連接品質，覆蓋在基底202上不同區域的高介電常數介電層232可包括不同材料及/或厚度。舉例來說，覆蓋在基底202的不同區域上的高介電常數介電層232可包括不同材料。在一些實施例中，可以在基底202上方垂直堆疊多個高介電常數介電層，以共同形成高介電常數介電層232。即，高介電常數介電層232可具有多層結構。當採用堆疊多個高介電常數介電層來共同形成高介電常數介電層232時，高介電常數介電層232可具有介於大約30nm與大約100nm之間的厚度，例如具有介於由下列這些值中的任何一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍之間的厚度:30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm。
在一些實施例中，高介電常數介電層232可以通過一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積(CVD）、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、電鍍、化學鍍或其任何組合。在一些實施例中，較佳使用原子層沉積(ALD)製程來形成高介電常數介電層232。原子層沉積製程是將基底表面暴露在交替的氣態物質(包括前驅物)中而在基底上生長膜。利用原子層沉積製程，可在基底表面上形成具有高均勻性和高精度的高介電常數介電層。
如第2圖中所示，儲存堆疊結構204的第一儲存疊層204A還包括由交替設置的導體層206和介電層208構成的多個「導體層/介電層對」設置在高介電常數介電層232上。可通過在基底202上交替沉積該些導體層206和介電層208來形成這些導體層/介電層對。
在一些實施例中，可選擇在基底202和高介電常數介電層232之間設置一絕緣層(圖未示)，例如是通過沉積製程或熱氧化製程而形成在基底202上的一氧化矽層。藉由設置該絕緣層(圖未示)，可以進一步防止電晶體的閘極與基底202之間的電子洩漏。
如第2圖中所示，在一些實施例中，儲存堆疊結構204包括位於第一通道結構212下端處的第一半導體插塞216。在一些實施例中，第一半導體插塞216可以是由設置在高介電常數介電層232的開口中的多晶矽構成。在一些實施例中，第一半導體插塞216可以通過基底202上進行至少一薄膜沉積製程形成，例如CVD、PVD、ALD、熱氧化、電鍍、化學鍍或其任何組合，但不限於此。更具體而言，第一半導體插塞216是在不使用SEG製程的情況下形成，因此所得到的第一半導體插塞216在材料和位置方面可不同於第1A圖所示習知的半導體插塞116。例如，本發明之第一半導體插塞216可包括不同於基底202的材料(例如單晶矽)的多晶矽。另外，第一半導體插塞216的位置是在基底202的上方，並未嵌入基底202中，與第1A圖所示習知的半導體插塞116由於是由SEG製程形成而會部分嵌入基底102中不同。
第一半導體插塞216可以是由第一通道結構212構成之源選閘極的控制通道。可以通過濕蝕刻製程蝕刻高介電常數介電層232以於高介電常數介電層232中形成製作第一半導體插塞216的開口。所述濕蝕刻製程採用液相蝕刻劑，例如氫氟酸(HF)或其他適當的液相蝕刻劑，只要可以蝕刻移除掉部分高介電常數介電層232以形成開口即可。高介電常數介電層232未被蝕刻移除的部分可以保留在3D記憶體元件200中，如第2圖中所示。
在一些實施例中，第一半導體插塞216可與第一通道結構212電連接並與下儲存膜226接觸。與第一儲存膜226的接觸區域可以是第一半導體插塞216的整個上表面，或者僅是第一半導體插塞216的上表面的一部分。
在一些實施例中，當3D記憶體元件包括多疊層結構時，可以在兩疊層之間設置至少一高介電常數介電層。例如參考第2圖，3D記憶體元件200具有雙疊層結構，其包括第一儲存疊層204A和第二儲存疊層204B。在製造第一儲存疊層204A之後，可以使用與形成高介電常數介電層232相同的製程，例如原子層沉積(ALD)製程，以在第一儲存疊層204A上方形成高介電常數介電層234。後續，再於儲存堆疊結構204的第二儲存疊層204B中的高介電常數介電層234上方形成由交替設置的導體層206和介電層208構成的多個「導體層/介電層對」。相同的，第二儲存疊層204B的「導體層/介電層對」可以通過交替沉積該些導體層206和介電層208來形成。
在一些實施例中，與前文在所述在高介電常數介電層232中形成開口的方法類似，可以通過例如濕蝕刻製程在第一儲存疊層204A和第二儲存疊層204B之間的高介電常數介電層234中生成開口，以用來形成位於第一儲存膜226和第二儲存膜228之間的接觸的疊層間插塞210。本發明使用高介電常數介電層232代替習知的接合氧化物層，因此可顯著降低了通過後續的製程蝕穿疊層間插塞210的風險，因此可以省略「刨削」製程。
在一些實施例中，高介電常數介電層234與高介電常數介電層232可以包括完全相同的材料，或者高介電常數介電層234的一部分或全部可以包括不同高介電常數介電層232不同的材料。高介電常數介電層234與高介電常數介電層232的材料可以分別選自HfO2 、Ta2 O5 、TiO2 、SiOx Ny 或其任意組合中的一種或多種。
在一些實施例中，高介電常數介電層234可具有類似於高介電常數介電層232的厚度，例如可以具有介於大約5nm與大約50nm之間的厚度，例如具有介於由下列這些值中的任一個限定的任何範圍，或者在由這些值中的任何兩個限定的任何範圍之間的厚度:5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm。在一些實施例中，高介電常數介電層234可以橫向(例如沿著X方向)完全覆蓋柱第一儲存疊層204A的上表面。或者，在其他實施例中，高介電常數介電層234可以僅覆蓋第一儲存疊層204A的部分上表面，例如僅覆蓋在第二儲存疊層204B在第一儲存疊層204A上方延伸的區域處並且圍繞該區域。
在一些實施例中，高介電常數介電層234可整體具有均勻的厚度和相同材料。在一些實施例中，為了減少電子洩漏和改善電性連接品質，覆蓋在第一儲存疊層204A上不同區域的高介電常數介電層234可包括不同材料及/或厚度。舉例來說，可以在第一儲存疊層204A上方垂直堆疊多個高介電常數介電層，以共同形成高介電常數介電層234。即，高介電常數介電層234可具有多層結構。當採用堆疊多個高介電常數介電層來共同形成高介電常數介電層234時，高介電常數介電層234的厚度可以在大約30nm與大約100nm之間，例如具有介於由下列這些值中的任何一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍之間的厚度:30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm。在一些實施例中，可選擇在第一儲存疊層204A和高介電常數介電層232之間設置一絕緣層(圖未示)，例如是通過沉積製程或熱氧化製程而形成在基底202上的一絕緣層。藉由設置該絕緣層(圖未示)，可以進一步防止電晶體的閘極與疊層間插塞210之間的電子洩漏。
根據以上，本發明提供的3D記憶體元件包括作為蝕刻停止層的至少一高介電常數介電層，與習知由氧化矽層構成的介電層相比，高介電常數介電層可以減小膜厚度並增加整體均勻性，可減少半導體插塞和疊層間插塞處的電子洩漏，並且改善了基底與記憶體串的下疊層之間以及記憶體串的上疊層與下疊層之間的電性連接。另外，高介電常數介電層可以進一步減少通道蝕刻期間對插塞的損壞，還可省略掉習知用於插塞製作的刨削製程和SEG製程，達到節省成本的目的。
接下來的說明請參考第3A圖至第3H圖，其繪示了根據本發明一實施例之形成具有至少一高介電常數(high-k)介電層的3D記憶體元件的步驟剖面示意圖，並同時參考第4圖，其繪示了根據本發明一實施例之形成具有至少一高介電常數(high-k)介電層的3D記憶體元件的方法步驟流程圖。第3A圖至第3H圖和第4圖中描繪的3D記憶體元件的示例包括第2圖中描繪的3D記憶體元件200。應當理解，第4圖所示方法400中的操作不是詳盡的，可以在任何所示操作之前、之後或之間進行其他操作。此外，一些操作可以同時進行，或者以與第4圖中所示不同的順序進行本發明之步驟並不限於第4圖所示方法400中的步驟，也可以在第4圖所示任何步驟之前、之後或之間新增其它步驟。另外，一些步驟可以是同時進行的，或者是以不同於第4圖所示順序進行。
首先，請參考第4圖，根據本發明一些實施例之形成3D記憶體元件的方法400開始於步驟402，在基底上形成包括高介電常數介電層以及多個交替設置的犧牲層和介電層的一第一介電疊層。基底可以是矽基底。第一介電疊層可以包括高介電常數介電層和多個交替設置的犧牲層和介電層。
如第3A圖所示，基底302上形成有第一介電疊層304A，第一介電疊層304A包括高介電常數介電層332以及多個交替設置的介電層308和犧牲層306。一個介電層308及該介電層308一側的犧牲層306構成一「介電層/犧牲層對」。在一些實施例中，可在第一介電疊層304A和基底302之間設置一絕緣層303。絕緣層303例如是在形成第一介電疊層304A之前，通過沉積製程或熱氧化製程在基底302上形成的一氧化矽層。
在一些實施例中，高介電常數介電層332可以通過至少一薄膜沉積製程形成在基底302 (或者是絕緣層303)上方。所述薄膜沉積製程包括但不是限於CVD、PVD、ALD、熱氧化、電鍍、化學鍍或其任意組合。較佳者，高介電常數介電層332是通過ALD製程形成，ALD製程是將基底302(或絕緣層303)表面暴露在交替的氣態物質(包括前驅物)中，從而可以在基底302(或絕緣層303)上生長高介電常數介電材料的薄膜。在本發明一些實施例中，高介電常數介電層332的材料可以包括但不限於HfO2 、Ta2 O5 、TiO2 、SiOx Ny 或其任意組合。高介電常數介電層332可以具有介於大約5nm至大約50nm之間的厚度，例如具有介於由下列這些值中的任一個限定的任何範圍，或者在由這些值中的任何兩個限定的任何範圍之間的厚度:5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm。
在一些實施例中，高介電常數介電層332可以形成爲橫向(例如沿著X方向)完全覆蓋住基底302的上表面。或者，在其他實施例中，高介電常數介電層332也可以僅覆蓋在基底302的部分上表面，例如僅覆蓋在第一介電疊層304A在基底302上方延伸的區域並且環繞該區域。
在一些實施例中，高介電常數介電層332可整體具有均勻的厚度和相同材料。在一些實施例中，為了減少電子洩漏和改善電性連接品質，覆蓋在基底302之不同區域上的高介電常數介電層332可包括不同材料及/或厚度。舉例來說，可以在基底302方垂直堆疊多個高介電常數介電層，以共同形成高介電常數介電層332。即，高介電常數介電層332可具有多層結構。當採用堆疊多個高介電常數介電層來共同形成高介電常數介電層332時，高介電常數介電層332可具有介於大約30nm與大約100nm之間的厚度，例如具有介於由下列這些值中的任何一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍之間的厚度:30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm。
在一些實施例中，第一介電疊層304A包括多個交替設置的犧牲層308和介電層306。在一些實施例中，介電層306和犧牲層308可以交替地沉積在高介電常數介電層332上以形成第一介電疊層304A。在一些實施例中，各介電層306可包括氧化矽層，並且各犧牲層308可包括氮化矽層。可以通過至少一薄膜沉積製程來形成第一介電疊層304A，其中薄膜沉積製程可包括但不限於CVD、PVD、ALD或其任意組合。
接著，請回到第4圖，進行步驟404，形成垂直延伸穿過該第一介電疊層的至少一通孔。
如第3B圖所示，通孔352垂直延伸穿過第一介電疊層304A，直到顯露出高介電常數介電層332。值得注意的是，在形成通孔352的蝕刻製程中， 高介電常數介電層332可以作為蝕刻停止層。第3B圖中所示的第一介電疊層304A包括兩個通孔352僅為便於說明，應可理解，在一些實施例中，可形成多個穿過第一介電疊層304A的通孔，其中各通孔在後續的製程中是用於製作一串NAND記憶體串。在一些實施例中，可利用濕蝕刻製程及/或乾蝕刻製程(例如深反應性離子蝕刻(DRIE)製程)來對第一介電疊層304A進行蝕刻移除，以形成通孔352。
接著，請回到第4圖，進行步驟406，在通孔中沿著通孔的側壁沉積一儲存膜以及一半導體通道層。
如第3C圖中所示，在各通孔352中並且沿著各通孔352的側壁依序形成儲存膜326和半導體通道層327。在一些實施例中，儲存膜326可包括隔離層(圖未示)、儲存層(圖未示)和穿隧層(圖未示)。在一些實施例中，可以先沿著通孔352的側壁以及通孔352底部顯露出來的高介電常數介電層332上沉積儲存膜326，然後再於儲存膜326上沉積半導體通道層327。可以使用一種或多種薄膜沉積製程，例如ALD、CVD、PVD或任何其他適當的製程或其任意組合，依序沿著通孔352側壁沉積隔離層、儲存層和穿隧層，以形成儲存膜326。然後，類似的，可以使用一種或多種薄膜沉積製程，例如ALD、CVD、PVD或任何其他適當的製程或其任意組合，在穿隧層上沉積多晶矽或任何其它適當的材料來形成半導體通道層327。
如第3C圖中所示，儲存膜326和半導體通道層327共型的覆蓋在通孔352底部的高介電常數介電層332上和通孔352的側壁上。在一些實施例中，可以依序沉積氧化矽層、氮化矽層、氧化矽層、多晶矽層，分別是儲存膜326的隔離層、儲存層和穿隧層和半導體通道層327，即ONOP結構。
接著，請回到第4圖，進行步驟408，在該通孔之底部處的該儲存膜以及該半導體通道中形成一開口。
如第3D圖中所示，在通孔352的底部處的儲存膜326和半導體通道層327中形成開口354。在一些實施例中，開口354可以通過稱爲「PONO」沖孔的製程形成。「PONO」沖孔可以用於蝕穿包括多晶矽層、氧化矽層、氮化矽層和氧化矽層之依序層疊的疊層，該層疊順序與從半導體通道層327到儲存膜326的隔離層、儲存層和穿隧層的材料順序相同。值得注意的是，高介電常數介電層332可在「PONO」沖孔製程中作為蝕刻停止層。在一些實施例中，如第3D圖中所示，在蝕刻之後，通孔352的左底部和右底部其中至少一者會留存有儲存膜326和半導體通道層327的L形的突起356和突起358。突起356和突起358可在後續的製程中被移除。
接著，請回到第4圖，進行步驟410，移除該高介電常數介電層暴露於該開口的部分。可利用濕蝕刻製程來移除高介電常數介電層的暴露於開口的部分。
如第3E圖中所示，高介電常數介電層332的暴露於通孔352的部分被移除，例如利用濕蝕刻製程來移除。在一些實施例中，濕蝕刻製程採用液相的蝕刻劑，例如包括HF酸或其他適當的液相蝕刻劑。移除高介電常數介電層332的暴露於通孔352的部的方法包括例如將包含第一介電疊層304A和基底302的晶圓浸入蝕刻劑浴中，使高介電常數介電層332暴露於蝕刻劑的部分被蝕刻移除。在一些實施例中，突起356和358也可以在這步驟中被一併去除，從而擴大開口354，如第3E圖中所示。在其他實施例中，若基底302上包括絕緣層303，移除自開口352顯露出來的高介電常數介電層332後而顯露出來的部分絕緣層303也可在本步驟的濕蝕刻製程中被移除。在一些實施例中，上述蝕刻製程後，開口354可以進一步延伸到基底302的頂表面，顯露出基底302部分表面。在一些實施例中，通過第一介電疊層304A的濕蝕刻製程可能不會停留在基底302的頂表面處並且可能繼續蝕刻移除部分基底302。在另一些實施例中，可選擇在蝕穿第一介電疊層304A之後，以另一蝕刻製程來蝕刻基底302的部分。
接著，請回到第4圖，進行步驟412，形成一多晶矽層，至少部分填充該開口以形成一半導體插塞。
如第3F圖中所示，可利用一種或多種薄膜沉積製程(，例如但不限於PVD、CVD、電鍍、化學鍍或其任意組合，於開口354中形成一多晶矽層並且至少部分填充開口354，從而形成第一半導體插塞316。本發明一特徵在於，通過上述沉積製程來形成的第一半導體插塞316與習知通過刨削和SEG製程形成的插塞相比，第一半導體插塞316具有較佳的均勻性和可減少閘極-基底之間發生電子洩漏的可能。第一半導體插塞316可以與半導體通道層327接觸。
接著，請回到第4圖，進行步驟414，形成一填充層填充該通孔，並在該通孔的上端處形成一通道插塞。
如第3G圖中所示，在形成第一半導體插塞316之後，可形成一填充層以填充通孔352剩餘未填充的部分，形成通道結構312(標示於第3H圖)。根據一些實施例，填充層可包括例如氧化矽的介電材料。通道結構312可以具有柱狀結構，例如是圓柱狀結構。根據一些實施例，填充層、半導體通道層327和儲存膜326可以在自通道結構312中心指向外表面的徑向上按此順序設置。
在一些實施例中，可以在第一介電疊層304A的頂表面上形成接合氧化物層313。在一些實施例中，接合氧化物層313可以與填充在通孔352內的填充層同時形成。或者，在其他實施例中，可選擇在形成填充層之後，另在第一介電疊層304A頂表面上形成接合氧化物層313。應當理解，可以去除通孔352正上方的部分接合氧化物層313，並在接合氧化物層313被處除的位置處形成通道插塞311，如第3G圖中所示。可以通過例如濕蝕刻製程及/或乾蝕刻製程來移除部分接合氧化物層313。
在一些實施例中，製作通道插塞311的步驟可包括先去除部分接合氧化物層313以形成位於通孔352正上方的開口(圖未示)，再於開口中沉積多晶矽而形成通道插塞311。通道插塞311與半導體通道層327接觸，通過半導體通道層327而與第一半導體插塞316電連接。後續，可以通過化學機械研磨(CMP)、濕蝕刻製程及/或乾蝕刻製程來對第一介電疊層304A的頂表面進行平坦化，使得通道插塞311的頂表面與第一介電疊層304A的頂表面齊平。
接著，請回到第4圖，進行步驟416，重覆執行步驟402至414，以於該第一介電疊層上形成一第二介電疊層，其中該第二介電疊層的一第二半導體插塞與該第一介電疊層的通道插塞結合以共同形成一疊層間插塞。步驟416還包括於形成第二介電疊層後，利用多個導體層置換該些犧牲層。
如第3H圖中所示，可以通過重複進行前文所述之步驟402至步驟414，以於第一介電疊層304A上形成第二介電疊層304B。爲了簡化說明，以下謹描述第一介電疊層304A和第二介電疊層304B之間的差異。
由於第二介電疊層304B並非製作在另一基底上，因此可以在不需要另一基底的情況下，直接在第一介電疊層304A上形成第二介電疊層304B的第二高介電常數介電層334以及交替設置在第二高介電常數介電層334上的介電層308和犧牲層306。然後，形成貫穿第二介電疊層304B並且對準在通道插塞311正上方的通孔(圖未示)，顯露出部分第二高介電常數介電層334，再去除顯露出來的第二高介電常數介電層334，以在第二介電疊層304B底部以及通道插塞311的頂部上形成另一半導體插塞(第二半導體插塞)。由於通道插塞311和該另一半導體插塞(第二半導體插塞)都包括多晶矽作爲其材料，這兩個插塞可以連接在一起以共同形成疊層間插塞310，如第3H圖中所示。與將第一介電疊層304A轉換成第一儲存疊層304A的方法類似，可以通過利用導體層置換掉第二介電疊層304B中的犧牲層308來將第二介電疊層304B轉換成第二儲存疊層。製程至此，可獲得使用高介電常數介電層作爲蝕刻停止層的雙疊層的儲存堆疊結構304。
第3H圖中繪示的3D記憶體元件300，其與第2圖所示3D記憶體元件200具有對應的部件。例如，第3H圖的3D記憶體元件300可至少包括下列元件之其中一者：基底302、儲存堆疊結構304，其中儲存堆疊結構304具有第一介電疊層304A和第二介電疊層304B、第一高介電常數介電層332、第二高介電常數介電層334、多個交替設置的導體層306和介電層308、第一半導體插塞316、疊層間插塞310、通道插塞318、第一通道結構312、第二通道結構314、第一儲存膜326、第二儲存膜328、第一半導體通道層327和第二半導體通道層329。
儘管未繪示，但應理解的是，在形成如第3A圖至第3H圖中所示的第一介電疊層304A和第二介電疊層304B之後，可以進行置換製程，將第一介電疊層304A和第二介電疊層304B中的各犧牲層308置換成導體層，而將第一介電疊層304A和第二介電疊層304B轉換為第一儲存疊層304A和第二儲存疊層304B。也就是說，第一儲存疊層304A和第二儲存疊層304B分別可包括多個「導體層/介電層對」。根據一些實施例，將第一介電疊層304A和第二介電疊層304B轉換為第一儲存疊層304A和第二儲存疊層304B的方法例如先形成通過第一介電疊層304A和第二介電疊層304B的狹縫開口(例如閘極線狹縫，圖未示)，然後利用蝕刻劑通過狹縫開口來蝕刻移除第一介電疊層304A和第二介電疊層304B中的犧牲層308，以形成多個橫向凹陷。後續，再沉積一導體層填充各橫向凹陷。還應理解的是，在其他實施例中，當3D記憶體元件包括單疊層的儲存堆疊結構時，可在形成包括交替設置的犧牲層和介電層的介電疊層之後，進行置換製程，將介電疊層的犧牲層置換成導體層而將介電疊層轉換成儲存疊層，獲得單疊層的儲存堆疊結構。同樣地，對於具有三個或更多介電疊層的儲存堆疊結構來說，可以在形成所有介電疊層之後，進行置換製程，將該些介電疊層的犧牲層置換成導體層而將該些介電疊層轉換成儲存疊層。
根據以上，本發明的實施例提供了一種製作具有至少一高介電常數介電層的3D記憶體元件的方法，其中該至少一高介電常數介電層可以在3D記憶體元件的製作過程中作為蝕刻停止層。與習知氧化矽介電層相比，使用高介電常數介電層可以減小膜厚，並且具有較佳的均勻性，還可以減少發生在半導體插塞和疊層間插塞的電子洩漏，改善了基底、第一儲存疊層的記憶體串和第二儲存疊層的記憶體串之間的電連接品質。另外，高介電常數介電層還可以在通道蝕刻期間作為蝕刻停止層，降低了插塞的損壞的機會，還可省略掉習知的刨削和SEG製程，達到節省成本的效果。
本發明一方面提供一種三維(3D)記憶體元件，包括一基底、一儲存堆疊結構，其中該儲存堆疊結構包括該基底上方的一第一高介電常數介電層，以及該第一高介電常數介電層上方且交替設置的多個導體層和多個介電層、一第一半導體插塞，該第一半導體插塞設置在該基底上方並且位於該第一高介電常數介電層的一開口中。
在本發明提供之3D記憶體元件的一些實施例中，該3D記憶體元件還包括設置在該第一半導體插塞上方且垂直延伸穿過該儲存堆疊結構的一第一通道結構。該第一通道結構包括一第一儲存膜，該第一儲存膜位於該第一高介電常數介電層上方並且沿著該第一通道結構的側壁，該第一儲存膜與該第一半導體插塞接觸。
在本發明提供之3D記憶體元件的一些實施例中，該3D記憶體元件還包括一第二通道結構，設置在該第一通道結構上方並且垂直延伸穿過該儲存堆疊結構、一第二高介電常數介電層，設置在該第一通道結構與該第二通道結構之間，以及一疊層間插塞，設置在該第二高介電常數介電層的一開口中。
在本發明提供之3D記憶體元件的一些實施例中，該3D記憶體元件還包括一第二儲存膜，該第二儲存膜位於該第二高介電常數介電層上方並且沿著該第二通道結構的側壁，該第二儲存膜與該疊層間插塞互相接觸。
在本發明提供之3D記憶體元件的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層的介電常數均高於二氧化矽的介電常數。
在本發明提供之3D記憶體元件的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層的材料各包括二氧化鉿、五氧化二鉭、二氧化鈦、氮氧化矽其中的一種或多種。
在本發明提供之3D記憶體元件的一些實施例中，該第一半導體插塞材料包括多晶矽。
在本發明提供之3D記憶體元件的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層其中至少一者是通過原子層沉積(ALD)製程形成。
在本發明提供之3D記憶體元件的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層各具有介於大約5nm至大約50nm之間的厚度。
在本發明提供之3D記憶體元件的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層各包括多層結構，且該第一高介電常數介電層和該第二高介電常數介電層的多層結構之各層包括高介電常數材料。在一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層的各具有介於大約30nm至大約100nm之間的厚度。
在本發明提供之3D記憶體元件的一些實施例中，該第一高介電常數介電層的開口和該第二高介電常數介電層的開口其中至少一者是通過濕蝕刻製程形成。
在本發明提供之3D記憶體元件的一些實施例中，該3D記憶體元件還包括一絕緣層，位於該第一高介電常數介電層和該基底之間。
在本發明提供之3D記憶體元件的一些實施例中，該3D記憶體元件還包括另一絕緣層，位於該第二高介電常數介電層和該第一通道結構之間。
本發明另一方面提供一種3D記憶體元件的製作方法，包括以下步驟。在一基底上形成一第一介電疊層，該第一介電疊層包括位於該基底上方的一第一高介電常數介電層，以及位於該第一高介電常數介電層上方且交替設置的多個犧牲層和多個介電層。在該第一介電疊層中形成垂直延伸穿過該第一介電疊層的一第一通孔。在該第一通孔中沿著該第一通孔的側壁形成一第一儲存膜和一第一半導體通道層。在該第一通孔的底部處的該第一儲存膜和該第一半導體通道層中形成一第一開口，其中該第一開口暴露出部分該第一高介電常數介電層。去除該第一高介電常數介電層自該第一開口暴露出的部分。在該第一開口中形成一第一半導體插塞。在該第一通孔中填充一第一填充層。在該第一通孔的上端處形成一通道插塞，其中該通道插塞接觸該第一半導體通道層。利用多個導體層置換該些犧牲層。
在一些實施例中，該3D記憶體元件的製作方法還包括以下步驟。在該第一介電疊層上方形成一第二介電疊層，該第二介電疊層包括該基底上方的一第二高介電常數介電層，該第二高介電常數介電層上方且交替設置的多個犧牲層和多個介電層。在該第二介電疊層中形成垂直延伸穿過該第二介電疊層的一第二通孔。在該第二通孔中沿著該第二通孔的側壁形成一第二儲存膜和一第二半導體通道層。在該第二通孔的底部處的該第二儲存膜和該第二半導體通道層中形成一第二開口，其中該第二開口暴露出部分該第二高介電常數介電層。去除該第二高介電常數介電層自該第二開口暴露出的部分。在該第二開口中形成一第二半導體插塞，其中該第二半導體插塞與該通道插塞結合而形成一疊層間插塞。在該第二通孔中填充一第二填充層。在該第二通孔的上端處形成另一通道插塞。利用多個導體層置換該些犧牲層。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層的介電常數均高於二氧化矽的介電常數。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層的材料各包括二氧化鉿、五氧化二鉭、二氧化鈦、氮氧化矽其中的一種或多種。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，該第一半導體插塞位於該基底上方。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，該第一半導體插塞材料包括多晶矽。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，其中該第一介電疊層和該第二介電疊層其中至少一者的頂表面被平坦化。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，其中該第一高介電常數介電層和該第二高介電常數介電層其中至少一者是通過原子層沉積(ALD)製程形成。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層各具有介於大約5nm至大約50nm之間的厚度。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層各包括多層結構，且該第一高介電常數介電層和該第二高介電常數介電層的多層結構之各層包括高介電常數材料。在一些實施例中，該第一高介電常數介電層和該第二高介電常數介電層的各具有介於大約30nm至大約100nm之間的厚度。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，該第一高介電常數介電層的開口和該第二高介電常數介電層的開口其中至少一者是通過濕蝕刻製程形成。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，還包括在該第一高介電常數介電層和該基底之間形成一絕緣層。
在本發明提供之3D記憶體元件的製作方法的一些實施例中，還包括在該第二高介電常數介電層和該第一介電疊層之間形成一絕緣層。
本發明又另一方面提供一種3D記憶體元件，包括一基底、一第一儲存疊層，位於該基底上方，其中該第一儲存疊層包括一第一通道結構以及多個交替設置的第一導體層和第一介電層、一高介電常數介電層，位於該第一儲存疊層上方、一第二儲存疊層，位於該高介電常數介電層上方，其中該第二儲存疊層包括一第二通道結構以及多個交替設置的第二導體層和第二介電層、一疊層間插塞，該疊層間插塞至少部分設置在該高介電常數介電層的一開口中並且位於該第一通道結構與該第一通道結構之間。
在本發明提供之3D記憶體元件的一些實施例中，還包括一第一半導體通道層，形成於該第一通道結構中並且沿著該第一通道結構的側壁，以及一第二半導體通道層，形成於該第二通道結構中並且沿著該第二通道結構的側壁，其中該疊層間插塞與該第一半導體通道層和該第二半導體通道層電連接。
在本發明提供之3D記憶體元件的一些實施例中，該高介電常數介電層的介電常數高於二氧化矽的介電常數。
在本發明提供之3D記憶體元件的一些實施例中，該高介電常數介電層材料包括二氧化鉿、五氧化二鉭、二氧化鈦或氮氧化矽其中的一種或多種。
在本發明提供之3D記憶體元件的一些實施例中，該疊層間插塞材料包括多晶矽。
在本發明提供之3D記憶體元件的一些實施例中， 該高介電常數介電層是原子層沉積(ALD)製程形成。
在本發明提供之3D記憶體元件的一些實施例中，該高介電常數介電層的厚度介於大約5nm與大約50nm之間。
在本發明提供之3D記憶體元件的一些實施例中，該高介電常數介電層包括多層結構，該多層結構之各層包括高介電常數材料。在一些實施例中，該高介電常數介電層具有介於大約30nm至大約100nm之間的厚度。
在本發明提供之3D記憶體元件的一些實施例中，該疊層間插塞是形成在該高介電常數介電層的一開口中，該開口是通過濕蝕刻製程來形成。
在本發明提供之3D記憶體元件的一些實施例中，還包括位於該高介電常數介電層和該第一儲存疊層之間的一絕緣層。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。爲了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
X、Y:方向 100:3D記憶體元件 102:基底 104:儲存堆疊結構 104A:第一儲存疊層 104B:第二儲存疊層 106:導體層 108:介電層 110:矽基疊層間插塞 112:第一半導體通道層 113:接合氧化物層 114:第二半導體通道層 116:半導體插塞 120:區域 130:右部 200:3D記憶體元件 202:基底 204:儲存堆疊結構 204A:第一儲存疊層 204B:第二儲存疊層 206:導體層 208:介電層 210:疊層間插塞 212:第一通道結構 214:第二通道結構 216:第一半導體插塞 218:通道插塞 226:第一儲存膜 227:第一半導體通道層 228:第二儲存膜 229:第二半導體通道層 232:高介電常數介電層 234:高介電常數介電層 300:3D記憶體元件 302:基底 303:絕緣層 304:第一介電疊層 304A:第一儲存疊層 304A:第二儲存疊層 306:介電層 308:犧牲層 310:疊層間插塞 312:第一通道結構 313:接合氧化物層 314:第二通道結構 316:第一半導體插塞 318:通道插塞 326:第一儲存膜 327:第一半導體通道層 328:第二儲存膜 329:第二半導體通道層 332:第一高介電常數介電層 334:第二高介電常數介電層 352:通孔 354:開口 356:突起 358:突起 400:方法 402、404、406、408、410、412、414、416:步驟
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。圖式中: 第1A圖繪示了習知3D記憶體元件的剖面示意圖。 第1B圖繪示了第1A圖中的疊層間(inter-deck)插塞之周圍區域的放大剖面示意圖。 第2圖繪示了根據本發明一實施例之具有至少一高介電常數(high-k)介電層的3D記憶體元件的剖面示意圖。 第3A圖至第3H圖繪示了根據本發明一實施例之形成具有至少一高介電常數(high-k)介電層的3D記憶體元件的步驟剖面示意圖。 第4圖繪示了根據本發明一實施例之形成具有至少一高介電常數(high-k)介電層的3D記憶體元件的方法步驟流程圖。 以下將參考附圖來說明本發明內容的實施例。
X、Y:方向
200:3D記憶體元件
202:基底
204:儲存堆疊結構
204A:第一儲存疊層
204B:第二儲存疊層
206:導體層
208:介電層
210:疊層間插塞
212:第一通道結構
214:第二通道結構
216:第一半導體插塞
218:通道插塞
226:第一儲存膜
227:第一半導體通道層
228:第二儲存膜
229:第二半導體通道層
232:高介電常數介電層
234:高介電常數介電層

Claims (20)

  1. 一種三維(3D)記憶體元件，包括： 一基底； 一儲存堆疊結構，該儲存堆疊結構包括： 該基底上方的一第一高介電常數介電層；以及 該第一高介電常數介電層上方且交替設置的多個導體層和多個介電層；以及 一第一半導體插塞，設置在該基底上方並且位於該第一高介電常數介電層的一開口中。
  2. 根據申請專利範圍第1項所述之3D記憶體元件，還包括設置在該第一半導體插塞上方且垂直延伸穿過該儲存堆疊結構的一第一通道結構，其中該第一通道結構包括： 一第一儲存膜，該第一儲存膜位於該第一高介電常數介電層上方並且沿著該第一通道結構的側壁，該第一儲存膜與該第一半導體插塞接觸。
  3. 根據申請專利範圍第2項所述之3D記憶體元件，還包括： 一第二通道結構，設置在該第一通道結構上方並且垂直延伸穿過該儲存堆疊結構； 一第二高介電常數介電層，設置在該第一通道結構與該第二通道結構之間；以及 一疊層間插塞，設置在該第二高介電常數介電層的一開口中。
  4. 根據申請專利範圍第3項所述之3D記憶體元件，還包括： 一第二儲存膜，該第二儲存膜位於該第二高介電常數介電層上方並且沿著該第二通道結構的側壁，該第二儲存膜與該疊層間插塞互相接觸。
  5. 根據申請專利範圍第3項所述之3D記憶體元件，其中該第一高介電常數介電層和該第二高介電常數介電層的介電常數均高於二氧化矽的介電常數。
  6. 根據申請專利範圍第5項所述之3D記憶體元件，其中該第一高介電常數介電層和該第二高介電常數介電層的材料各包括二氧化鉿、五氧化二鉭、二氧化鈦、氮氧化矽其中的一種或多種。
  7. 根據申請專利範圍第3項所述之3D記憶體元件，其中該第一高介電常數介電層和該第二高介電常數介電層其中至少一者是通過原子層沉積(ALD)製程形成。
  8. 根據申請專利範圍第3項所述之3D記憶體元件，其中該第一高介電常數介電層和該第二高介電常數介電層其中至少一者包括多層結構，且該多層結構的各層包括高介電常數介電材料。
  9. 根據申請專利範圍第3項所述之3D記憶體元件，其中該第一高介電常數介電層和該第二高介電常數介電層其中至少一者的該開口是通過濕蝕刻製程形成。
  10. 根據申請專利範圍第3項所述之3D記憶體元件，還包括位於該第二高介電常數介電層與第一通道結構之間的一絕緣層。
  11. 根據申請專利範圍第1項所述之3D記憶體元件，還包括位於該第一高介電常數介電層與該基底之間的一絕緣層。
  12. 根據申請專利範圍第1項所述之3D記憶體元件，其中該第一半導體插塞材料包括多晶矽。
  13. 一種三維(3D)記憶體元件的製作方法，包括： 在一基底上形成一第一介電疊層，該第一介電疊層包括： 該基底上方的一第一高介電常數介電層；以及 該第一高介電常數介電層上方且交替設置的多個犧牲層和多個介電層； 在該第一介電疊層中形成垂直延伸穿過該第一介電疊層的一第一通孔； 在該第一通孔中沿著該第一通孔的側壁形成一第一儲存膜和一第一半導體通道層； 在該第一通孔的底部處的該第一儲存膜和該第一半導體通道層中形成一第一開口，其中該第一開口暴露出部分該第一高介電常數介電層； 去除該第一高介電常數介電層自該第一開口暴露出的部分； 在該第一開口中形成一第一半導體插塞； 在該第一通孔中填充一第一填充層； 在該第一通孔的上端處形成一通道插塞，其中該通道插塞接觸該第一半導體通道層；以及 利用多個導體層置換該些犧牲層。
  14. 根據申請專利範圍第13項所述的方法，其中該第一半導體插塞形成在該基底上方。
  15. 根據申請專利範圍第13項所述的方法，還包括： 在該第一介電疊層上方形成一第二介電疊層，該第二介電疊層包括： 該基底上方的一第二高介電常數介電層；以及 該第二高介電常數介電層上方且交替設置的多個犧牲層和多個介電層； 在該第二介電疊層中形成垂直延伸穿過該第二介電疊層的一第二通孔； 在該第二通孔中沿著該第二通孔的側壁形成一第二儲存膜和一第二半導體通道層； 在該第二通孔的底部處的該第二儲存膜和該第二半導體通道層中形成一第二開口，其中該第二開口暴露出部分該第二高介電常數介電層； 去除該第二高介電常數介電層自該第二開口暴露出的部分； 在該第二開口中形成一第二半導體插塞，其中該第二半導體插塞與該通道插塞結合而形成一疊層間插塞； 在該第二通孔中填充一第二填充層； 在該第二通孔的上端處形成另一通道插塞；以及 利用多個導體層置換該些犧牲層。
  16. 根據申請專利範圍第15項所述的方法，其中該第一高介電常數介電層和該第二高介電常數介電層的介電常數均高於二氧化矽的介電常數。
  17. 根據申請專利範圍第15項所述的方法，還包括： 對該第一介電疊層和該第二介電疊層其中至少一者的頂表面進行平坦化。
  18. 根據申請專利範圍第15項所述的方法，其中該第一高介電常數介電層和該第二高介電常數介電層其中至少一者包括多層結構，且該多層結構的各層包括高介電常數介電材料。
  19. 一種三維(3D)記憶體元件，包括： 一基底； 一第一儲存疊層，位於該基底上方，其中該第一儲存疊層包括一第一通道結構以及多個交替設置的第一導體層和第一介電層； 一高介電常數介電層，位於該第一儲存疊層上方； 一第二儲存疊層，位於該高介電常數介電層上方，其中該第二儲存疊層包括一第二通道結構以及多個交替設置的第二導體層和第二介電層；以及 一疊層間插塞，該疊層間插塞至少部分設置在該高介電常數介電層的一開口中並且位於該第一通道結構與該第一通道結構之間。
  20. 根據申請專利範圍第19項所述之3D記憶體元件，還包括： 一第一半導體通道層，形成於該第一通道結構中並且沿著該第一通道結構的側壁；以及 一第二半導體通道層，形成於該第二通道結構中並且沿著該第二通道結構的側壁，其中該疊層間插塞與該第一半導體通道層和該第二半導體通道層電連接。
TW108116399A 2019-03-18 2019-05-13 三維記憶體之高介電常數介電層及其製作方法 TWI735878B (zh)

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