CN1510687A - 半导体存储装置与半导体装置 - Google Patents

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CN1510687A CNA031530559A CN03153055A CN1510687A CN 1510687 A CN1510687 A CN 1510687A CN A031530559 A CNA031530559 A CN A031530559A CN 03153055 A CN03153055 A CN 03153055A CN 1510687 A CN1510687 A CN 1510687A
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֮
石垣佳之
古贺刚
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Abstract

半导体装置(100)中设有：电容器(32a)和(32b)；有掺杂区(11a)的、且掺杂区(11a)中的一方跟电容器(32a)与(32b)在电气上连接并控制在电容器(32a)与(32b)上储存的电荷的出入的存取晶体管T6；位于硅衬底(1)上的、将电容器的存储结点(30)的电位加以保持的闩锁电路(130)；以及连接在存取晶体管(T6)的掺杂区(11b)中的另一方的位线(19b)。闩锁电路(130)至少有一部分设置在位线(19b)的上方。

Description

半导体存储装置与半导体装置
技术领域
本发明涉及半导体存储装置和半导体装置，特别涉及具有闩锁电路的半导体装置。
背景技术
一直以来，作为半导体存储装置，DRAM(动态随机存取存储器)为人所共知。并且，作为其它类型的半导体存储装置，SRAM(静态随机存取存储器)也为人所共知。(参照文献1(特开平3-34191号公报)和2(特开昭63-285794号公报))。
在上述传统的DRAM中随着预定时间的变化，在电容上储存的电荷从存储结点经过阱泄漏到半导体衬底上，电容器中的电荷消失。电荷因泄漏而消失意味着信息失去。为了防止这种现象，在DRAM中在电荷完全消失前按照预定的周期一直进行刷新，使电容器中消失的电荷返回到原来的状态。在DRAM中此刷新电路是必要的，而且在备用状态下为了保持存储，经常进行刷新是必要的，这成为DRAM功耗增加的主要原因。所谓备用状态指不从外部进行存取动作，仅将电源施加在存储单元上的待机状态。
SRAM是不需要进行上述刷新的半导体存储装置。但是在SRAM中每个存储单元在硅衬底上必须形成6个晶体管。因此存储器的大小与DRAM相比，存在尺寸特别大的问题。
在传统的SRAM中存储结点部的电荷容量小，容易产生软错误。所谓软错误指侵入硅衬底中的α射线产生电子-空穴对，使存储结点部的储存电荷变化而使存储丢失的现象。
发明内容
本发明的目的在于提供不需要刷新的半导体装置。另外，本发明的目的在于提供使上述半导体装置的抗软错误性能提高的高可靠性半导体装置。
本发明的半导体存储装置设有以下部分：(1)位于半导体衬底上方的、有存储结点的、保持对应于二进制信息的逻辑电平的电荷的电容器，(2)位于半导体衬底表面的、含有一对掺杂区的、该对掺杂区中的一方与电容器连接来控制储存在电容器上的电荷出入的存取晶体管，(3)位于半导体衬底上、保持电容器的存储结点电位的闩锁电路，以及(4)连接在存取晶体管的一对掺杂区的另一方的位线。闩锁电路的至少一部分设置在位线的上方。
为了在这种结构的半导体存储装置中保持电容器的存储结点电位，设置了闩锁电路。由于电容器的电位得以保持，所以刷新动作不再必要。另外，由于对应于二进制信息的逻辑电平的电荷由电容器加以保持，因此与传统SRAM那样在存储结点部上储存电荷的半导体装置相比，能提高对于α射线引起的软错误的耐受性。
另外，因为闩锁电路的至少一部分设置在位线的上方，所以半导体装置能够小型化。
附图说明
[图1]是本发明实施例1的半导体装置的等效电路图。
[图2] 是本发明实施例1的半导体装置的平面图。
[图3]是沿图2中III-III线的截面图。
[图4]是表示图1～图3所示的半导体装置制造方法的第一工序的平面图。
[图5]是详细表示图4所示的存储单元区的平面图。
[图6]是沿图4中VI-VI线的截面图。
[图7]是表示图1～图3所示的半导体装置制造方法的第二工序的平面图。
[图8]是沿图7中VIII-VIII线的截面图。
[图9]是表示图1～图3所示的半导体装置制造方法的第三工序的平面图。
[图10]是沿图9中X-X线的截面图。
[图11]是表示图1～图3所示的半导体装置制造方法的第四工序的平面图。
[图12]是沿图11中XII-XII线的截面图。
[图13]是表示图1～图3所示的半导体装置制造方法的第五工序的平面图。
[图14]是详细表示图13的负载晶体管T3及T4的平面图。
[图15]是沿图13中XV-XV线的截面图。
[图16]是表示图1～图3所示的半导体装置制造方法的第六工序的平面图。
[图17]是沿图16中XVII-XVII线的截面图。
[图18]是表示图1～图3所示的半导体装置制造方法的第七工序的平面图。
[图19]是沿图18中XIX-XIX线的截面图。
[图20]是表示图1～图3所示的半导体装置制造方法的第八工序的平面图。
[图21]是本发明实施例1的其它半导体装置的等效电路图。
[图22]是本发明实施例2的半导体装置的平面图。
[图23]是本发明实施例3的半导体装置的平面图。
[图24]是沿图23中XXIV-XXIV线的截面图。
[图25]是本发明实施例4的半导体装置的截面图。
[图26]是表示图25所示的半导体装置制造方法的第一工序的平面图。
[图27]是沿图26中XXVII-XXVII线的截面图。
[图28]是表示图25所示的半导体装置制造方法的第二工序的平面图。
[图29]是沿图28中XXIX-XXIX线的截面图。
[图30]是表示图25所示的半导体装置制造方法的第三工序的平面图。
[图31]是沿图30中XXXI-XXXI线的截面图。
[图32]是本发明实施例5的半导体装置的等效电路图。
[图33]是图32所示的的半导体装置的平面图。
[图34]是沿图33中XXXIV-XXXIV线的截面图。
[图35]是本发明实施例6的半导体装置的截面图。
[图36]是本发明实施例6的半导体装置的截面图。
[图37]是本发明实施例6的半导体装置的截面图。
[图38]是本发明实施例6的半导体装置的截面图。
[图39]是本发明实施例7的半导体装置的等效电路图。
[图40]是本发明实施例8的半导体装置的截面图。
[图41]是本发明实施例9的半导体装置的平面图。
[图42]是沿图41中XLII-XLII线的截面图。
[图43]是表示图41所示的半导体装置制造方法的第一工序的平面图。
[图44]是沿图43中XLIV-XLIV线的截面图。
[图45]是表示图41所示的半导体装置制造方法的第二工序的平面图。
[图46]是沿图45中XLVI-XLVI线的截面图。
[图47]是表示图41所示的半导体装置制造方法的第三工序的平面图。
[图48]是详细表示图47的负载晶体管T3及T4的平面图。
[图49]是沿图47中XLIX-XLIX线的截面图。
[图50]是表示图41所示的半导体装置制造方法的第四工序的平面图。
[图51]是沿图50中LI-LI线的截面图。
[图52]是表示电容器的电容量与故障率关系的曲线图。
具体实施方式
以下参照附图说明本发明的实施例。另外，在以下的实施例中同一或相当部分附以同一参照符号，不再重复说明。
[实施例1]
参照图1，作为本发明实施例1半导体存储装置的半导体装置100设有位线对BL和/BL、字线WL和闩锁电路130。
在一对位线对BL和/BL上分别连接一对存取晶体管T5和T6。存取晶体管T5的漏区连接在位线BL上，源区S连接在电容器C1上，栅电极G连接在字线WL上。
存取晶体管T6的漏区D连接在位线/BL上，源区S连接在电容器C2上，栅电极G连接在字线WL上。
存取晶体管T5与电容器C1对应于DRAM的存储单元。存取晶体管T6与电容器C2对应于DRAM的存储单元。P沟道负载晶体管T3、T4连接在电位为Vcc的电源上，激励晶体管T1、T2连接在负载晶体管T3、T4上。激励晶体管T1和负载晶体管T3共有存储结点n1，激励晶体管T2和负载晶体管T4共有存储结点n2。
负载晶体管T3和激励晶体管T1形成一个CMOS(互补型金属氧化膜半导体)反相器，激励晶体管T2和负载晶体管T4形成另一个CMOS反相器。由这两个CMOS反相器组成的双稳态多谐振荡器电路成为对于上述DRAM的存储单元的闩锁电路130。闩锁电路130在半导体衬底表面和整个层间绝缘膜上形成。
参照图2和图3，在作为半导体衬底的硅衬底1上设有分离各元件区域的元件分离区2。在元件区域下侧的硅衬底1内设有底部n型阱区3a、n型阱区3b和p型阱区4。另外，为了与形成晶体管的硅衬底1接触，设有作为栅绝缘膜的栅氧化膜5。在栅氧化膜5上设有掺杂多晶硅层6，在掺杂多晶硅层6上设有硅化钨层7。为了与硅化钨层7接触，再叠层氧化硅膜8和氮化硅膜51。栅电极9包含掺杂多晶硅层6和硅化钨层7。在栅电极9的侧壁上设置侧壁绝缘膜10，由此使栅电极9绝缘。另外，栅电极9的上面由氧化硅膜8和氮化硅膜51绝缘。
在p型阱区4内配置作为n型杂质浓度低的源漏区的低浓度掺杂区11a和作为n型杂质浓度高的源漏区的高浓度掺杂区1ib。并且，在n型阱区3b上配置作为含有p型杂质的源漏区的掺杂区12。
为了覆盖这些掺杂区和阱区，配置由氧化硅膜构成的层间绝缘膜13，在层间绝缘膜13上形成多个接触孔13a。
为了与硅衬底1接触，在一部分接触孔13a的底面上设置埋入触点20。另外，在埋入触点14上设有多点触盘(polypad)15。
另外，为了与栅电极9的硅化钨层7导通，在栅电极9上配置作为导电通路的多点触盘17。多点触盘17与栅电极9的接触部分是埋入触点22。在埋入触点22上设有薄膜晶体管(TFT)用电极，即作为TFT电极的TFT栅电极23。TFT栅电极23成为构成闩锁电路的双稳态多谐振荡器电路的反相器的负载晶体管的栅电极。
为了覆盖硅衬底1上埋入触点14和硅衬底1上多点触盘15的上端，配置由氧化硅膜组成的层间绝缘膜18。为了上下贯通层间绝缘膜18，与下方的掺杂区导通，配置钨布线119、位线19b和硅化钨的埋入触点20。为了覆盖它们，叠层氮化硅膜53和由氧化硅膜构成的层间绝缘膜21。
TFT栅电极23贯通氮化硅膜53与层间绝缘膜21，并再上下延伸。在TFT栅电极23的侧壁上设置侧壁绝缘膜24a，为了与TFT栅电极23的上部接触，设置TFT栅氧化膜24b，其上再设置TFT多晶硅25及125。因此在位于硅衬底1表面的(大容量)晶体管和上述薄膜晶体管中，上下关系成为相反。
为了覆盖这些TFT，设置由氧化硅膜组成的层间绝缘膜26及氮化硅膜54。为了与TFT栅电极23导通，并且填充在层间绝缘膜26上设置的接触孔26a，设置埋入触点27和多点触盘28。埋入触点27表示多点触盘28与TFT栅电极23接触的区域。
在层间绝缘膜26上设置氮化硅膜54及层间绝缘膜29。在由氧化硅膜组成的层间绝缘膜29上设置孔29a。在孔29a内设置圆筒型电容器32a(C1)及32b(C2)。为了与多点触盘28的上端部连接，设置存储结点30，在存储结点30上形成由介质组成的电容器膜31。
另外，其上配置作为电容器电极的单元板极(cell plate)40。为了提高电容器绝缘膜的可靠性，单元板极40的电位取为Vcc/2。但是在绝缘膜的可靠性不成问题的情况下，单元板极40的电位可以固定于0V、Vcc或其它电位。
为了增大电容器的电容量，最好对存储结点30进行面粗糙化处理。但是也可以不进行面粗糙化处理。为了覆盖作为电容器上部电极的单元板极40和层间绝缘膜29，设置由氧化硅膜组成的层间绝缘膜33。
为了贯通层间绝缘膜21、TFT栅氧化膜24b、层间绝缘膜26、氮化硅膜53及54、层间绝缘膜29及33，设置接触孔33a。为了填充接触孔33a而埋入金属接点34，在金属接点34上设置金属布线35。在金属布线35的上下，设置阻挡层55和56。金属布线35用由氧化硅膜组成的层间绝缘膜36覆盖，在层间绝缘膜36上形成接触孔36a。为了填充接触孔36a，形成金属接点37。为了与金属接点37的上端接触，设置阻挡层57，其上设置金属布线38及阻挡层58。为了覆盖它们，再设置钝化膜39。
在上述结构中，存取晶体管T6在硅衬底1的表面上形成。电容器32b(C2)在硅衬底1的上方形成。但是，存取晶体管T6的栅电极隔着栅氧化膜5，与硅衬底1接触，在层间绝缘膜13内形成。该层间绝缘膜13称作下部层间绝缘膜。形成电容器的层间绝缘膜29称作上部层间绝缘膜。位于下部层间绝缘膜和上部层间绝缘膜之间的层间绝缘膜26称作中间层间绝缘膜。
作为存取晶体管T6的源漏区的掺杂区11a和电容器32b(C2)的存储结点30通过埋入触点14、多点触盘15、埋入触点22、TFT栅电极23、埋入触点27和多点触盘28在电气上连接。它们构成导电通路。双稳态多谐振荡器电路的端子连接在此导电通路上，使存储结点的电位保持为预定的一定电位。激励晶体管T2和作为薄膜晶体管的负载晶体管T3的栅电极之间，通过埋入触点16和多点触盘17彼此连接。另外，栅电极上的埋入触点16表示栅电极9与多点触盘17接触的部分。
半导体装置100设有以下部分：(1)位于作为半导体衬底的硅衬底1上方的、有存储结点30和将对应于二进制信息的逻辑电平的电荷加以保持的电容器32a(C1)和32b(C2)；(2)位于硅衬底1表面的、有一对掺杂区11a的、使一对掺杂区11a中的一方与电容器32b(C2)在电气上连接并控制储存在电容器32b(C2)上的电荷出入的存取晶体管T6；(3)位于硅衬底1上的、将电容器32b(C2)的存储结点30电位加以保持的闩锁电路(双稳态多谐振荡器电路)130；以及(4)连接在一对掺杂区11a中的另一方的位线19b。作为闩锁电路130一部分的负载晶体管T3设置在位线19b的上方。也就是说，硅衬底1的主表面1f至负载晶体管T3的距离大于主表面1f至位线19b的距离。
闩锁电路130是包含负载晶体管T3的双稳态多谐振荡器电路。负载晶体管T3由薄膜晶体管构成，设置在位线19b的上方。
半导体装置100还设有：设置在硅衬底1上的激励晶体管T1、T2，以及覆盖激励晶体管T1、T2的第一层间绝缘膜13。在第一层间绝缘膜13上设有位线19b。为了覆盖位线19b，在作为第一层间绝缘膜的层间绝缘膜13、18上设有作为第二层间绝缘膜的层间绝缘膜21。
半导体装置100还设有：连接在闩锁电路130上的接地线19c、19d。接地线19c、19d与位线19a、19b在同一工序中制造，且位于距离主表面1f大致同一的高度上，由同一导电层构成。
半导体装置100还设有：覆盖作为半导体衬底的硅衬底1的、有孔29a的层间绝缘膜29。电容器32a(C1)和32b(C2)设置在孔29a内。电容器32a(C1)和32b(C2)设置在  锁电路130的上方。由此能增加电容器32a(C1)和32b(C2)设计的自由度，同时能使半导体装置100更加小型化。
电容器32a(C1)和32b(C2)在平面上与两根位线19a、19b重叠。
电容器32a(C1)和32b(C2)的电容量不小于6fF。
半导体装置100设有以下部分：(1)位于硅衬底1上的锁电路130，(2)位于硅衬底1表面的、有一对掺杂区11a的、使一对掺杂区11a中的一方与  锁电路130连接的存取晶体管T6，以及(3)连接在存取晶体管T6的一对掺杂区11a中的另一方的位线19b。闩锁电路130的至少一部分设置在位线19b的上方。
下面采用图1说明上述存储单元电路中信号的写入和读出。
位线BL和互补位线/BL连接在上述存储单元上。在写入时，字线WL的电位例如设于超Vcc(Vcc+激励晶体管T1及T2的阈值电压以上)的状态，在位线BL和互补位线/BL上施加相反的信号。例如，如果在位线BL上施加High电位(高电位，例如Vcc电位)，则连接点m1的电位变为High电位。因此在电容器C1上充电。另一方面，从互补位线/BL在连接点m2上施加负电位或零电位。因此对于连接点m2变为Low电位，在电容器C2上不充电。在双稳态多谐振荡器电路中连接点ml变为内部Vcc电位，连接点m2变为零电位或接地电位。虽然发生结漏电或在激励晶体管T1、存取晶体管T5中发生漏电，但由于能从负载晶体管T3供给电荷，因此连接点m1中的电位不会降低，在连接点m1中能稳定地保持High电位。
另一方面，在读出时，通过读出放大器测出位线BL和互补位线/BL之间的电位差，读取数据。此时为了防止数据破坏，在本发明中采用以下方法。首先设位线对BL和/BL的电位为Vcc，对它们预充电，然后将字线WL的电位设于超Vcc，将字线活性化。字线WL活性化后，位线对BL和/BL的预充电被停止。此时，由于低电位的存储结点(Low侧)的电位上升，High侧(相反侧)的反相器的晶体管接通，虽然存在数据破坏的危险性，但在本发明中设有大容量的电容器C1及C2，因此能够抑制电位急剧上升，Low侧的存储结点电位不会上升到激励晶体管的阈值电压Vth以上。
总之，由于连接点m1、m2的电位保持为预定的电位，因此能防止电容器C1、C2中的漏电，不需要刷新。
在图3中激励晶体管T1、T2是CMOS反相器的激励晶体管，负载晶体管T3是CMOS反相器的负载晶体管。晶体管T1和T3两者的栅电极(存储结点n1)在电气上彼此连接。另外，TFT栅电极23通过多点触盘15和埋入触点14连接在存取晶体管T6的源区S(掺杂区11a)上。并且，多点触盘28连接在电容器32b(C2)的存储结点30上。作为电容器C2的另一电极的单元板极40的电位取Vcc/2。
作为另一薄膜晶体管的负载晶体管T4通过图3的截面中未表示的接触插塞连接到另一电容器C1(32a)上。
上述的薄膜晶体管即负载晶体管T3、T4在激励晶体管T1、T2等的上方立体地形成。因此半导体装置100能够充分小型化。
下面说明图1～图3所示的半导体装置制造方法。参照图4～图6，首先在硅衬底1上有选择地形成元件分离区2。这里采用STI(Shallow Trench Isolation：浅刻槽隔离)法进行元件分离。接着通过离子注入法在硅衬底1的深区形成底部n型阱区3a。然后通过离子注入法在形成pMOS晶体管的区域上形成n型阱区3b，在形成nMOS晶体管的区域上形成p型阱区4。另外，底部n型阱区3a不一定需要设置，可以省略。另外，如图4及图5所示，在一个存储单元60内形成元件分离区2。如图5所示，设置多个存储单元60，形成存储单元区100a。
参照图7及图8，通过蒸镀栅氧化膜5、掺杂多晶硅层6、硅化钨层7、氧化硅膜8和氮化硅膜51并对它们刻蚀，形成栅电极9。然后在硅衬底1上注入砷或磷，注入量约为5×1012cm-2～1×1014cm-2，形成n型掺杂区11a。另外，在图中仅在nMOS区域上形成n型掺杂区11a，但也可以通过全面注入在pMOS区域上形成。另外，如图7所示，存取晶体管T5与T6的栅长L、存取晶体管T5与T6的栅宽W、激励晶体管T1与T2的栅长L和激励晶体管T1与T2的栅宽W大致相等。这样，由于各晶体管的栅长与栅宽大致设为相等，因此半导体装置能够以最小尺寸形成。
通过注入使nMOS区域上的砷含量成为高浓度(例如大于1×1020cm-3)，形成n型晶体管即激励晶体管T2的n型高浓度源漏区的掺杂区11b。另外，为了使GND电位稳定化，在图中仅在激励晶体管T2的源极侧形成高浓度的掺杂区而低电阻化，但也可以在激励晶体管T2的漏极及其它的存储单元和周边区域内的nMOS区域上形成该掺杂区。相反地，在存储单元区上也可以完全不形成高浓度的掺杂区。然后形成作为高浓度p型源漏区的掺杂区12。
参照图9、图10，在主表面1f上形成层间绝缘膜13。然后通过局部地刻蚀层间绝缘膜13，形成接触孔13b。为了填充接触孔13b，蒸镀掺杂多晶硅。该掺杂多晶硅通过全面深刻蚀(etch back)或CMP(化学机械抛光法)形成多点触盘17。同时形成埋入触点14作为多点触盘17与其下的掺杂区11a的接触区域。并且，形成埋入触点16作为硅化钨层7与多点触盘17的接触区域。
参照图11、图12，形成层间绝缘膜18。通过局部地刻蚀层间绝缘膜18，形成接触孔18a、18b。接触孔18a在周边电路区域上形成，延伸至硅衬底1或栅电极9上。接触孔18b延伸至多点触盘15上。为了作为接地线、位线和金属连接端子使用，蒸镀钛、氮化钛(TiN)或钨等高熔点金属膜，将接触孔18a、18b埋入。通过有选择地使这些高熔点金属形成图案，形成位线19b和钨布线119。为了覆盖钨布线119和位线19b，形成氮化硅膜53。
参照图13～图15，在氮化硅膜53上形成由氧化硅膜构成的层间绝缘膜21。这里，通过形成氮化硅膜53，可以获得能够防止后工序处理引起的由钨构成的位线19b和钨布线119的氧化、防止布线电阻值上升的效果。但是，如果后工序处理的影响不大，也可以不形成氮化硅膜53。
为了连接多点触盘15、17，刻蚀层间绝缘膜18、21及氮化硅膜53，形成接触孔21a。此时，也可以在接触孔21a内蒸镀并刻蚀氮化硅膜，将接触孔21a的直径缩小。
为了埋入接触孔21a并覆盖层间绝缘膜21的一部分表面，再形成TFT栅电极23。TFT栅电极23由掺杂多晶硅构成。然后，通过全面蒸镀并刻蚀氧化硅膜，形成侧壁绝缘膜24a。在本实施例中，侧壁绝缘膜24a是用作防止后工序中刻蚀残渣和在后工序中沟道掺杂以及形成高浓度p型区域时屏蔽离子注入的对策而设置的，但不必一定要设置侧壁绝缘膜24a。
接着，通过蒸镀氧化硅膜，形成TFT栅氧化膜24b。然后，通过在TFT栅氧化膜24b上蒸镀无定形多晶硅，并加以退火后进行刻蚀，形成作为成为TFT沟道、源区和漏区的TFT本体的TFT多晶硅25、125。此时为了使TFT有预定的阈值电压Vth，也可在TFT多晶硅25、125上注入沟道掺杂的硼和磷。接着为了形成TFT的源区和漏区，在TFT多晶硅25、125上有选择地注入硼，形成p+区域的Vcc部25v及125v、存储结点部25n及125n、沟道部25c及125c(参照图14)。Vcc部25v及125v设为电源电位Vcc，存储结点部25n与25n和存储结点n1与n2连接，沟道部25c与125c为负载晶体管T3及T4的沟道区。
参照图16、图17，蒸镀层间绝缘膜26。接着通过刻蚀层间绝缘膜26、TFT多晶硅125和TFT栅氧化膜24b，形成接触孔26a。为了埋入接触孔26a，形成由掺杂磷等n型杂质的多晶硅组成的多点触盘28。由此在多点触盘28与TFT栅电极23之间形成埋入触点27。
参照图18、图19，为了形成使电容器面积扩大的圆柱形电容器，蒸镀氮化硅膜54和层间绝缘膜29，然后有选择地加以刻蚀，形成孔29a。再有，氮化硅膜54作为刻蚀时的阻挡用。
然后通过在孔29a的表面上蒸镀掺杂多晶硅和无定形硅，并进行面粗糙化处理，形成存储结点30。接着通过在存储结点30的表面上例如进行蒸镀氮化硅膜并加以氧化，形成介质电容器膜31。通过在电容器膜31的表面上蒸镀并刻蚀掺杂无定形硅，形成单元板极40。由此形成圆柱形电容器32a(C1)和32b(C2)。如图18中所示，两个电容器32a(C1)和32b(C2)对于作为字线的栅电极9大致设置成轴对称。
参照图20，形成层间绝缘膜33。为了贯通层间绝缘膜33、29、26、21、氮化硅膜54和TFT栅氧化膜24b，形成接触孔33a。为了填充接触孔33a，形成金属接触柱34。然后形成由氮化钛膜或钨膜构成的阻挡层55、由铝-铜合金组成的金属布线35以及由氮化钛膜组成的阻挡层56。它们通过溅射、淀积膜，然后经刻蚀而形成。
参照图3，为了覆盖金属布线35，淀积由氧化硅膜组成的层间绝缘膜36。通过刻蚀层间绝缘膜36的一部分，形成接触孔36a。为了填充接触孔36a，形成金属接触柱37。接着，通过蒸镀氮化钛、钨，形成阻挡层57，其上形成由铝-铜合金构成的金属布线38。其上再形成由氮化钛组成的阻挡层58。然后作为钝化膜39形成等离子体氧化硅膜和聚酰亚胺膜，通过刻蚀形成划线、焊接点。由此能够形成图1～图3所示的半导体装置。
在上述制造方法中形成构成传统DRAM的存储单元的存取晶体管和电容器的工序中，包含形成由含有作为负载晶体管的薄膜晶体管的双稳态多谐振荡器电路构成的闩锁电路130的工序。只要在上述制造方法中对传统DRAM的制造线稍加修改，就能够实现。所以按照图4～图20所示的工序，就能够制造相当于图1所示的电路的半导体存储装置。
并且，上述实施例中在负载晶体管T3的上方形成电容器C1。电容器C1的存储结点30(单元板极40)连接在存储结点n2和连接点m1上，与连接在存储结点n1和连接点m2上的TFT栅电极23的电位不同。所以为了防止因上部的存储结点30而引起负载晶体管T3误动作，层间绝缘膜26的厚度要比TFT栅氧化膜24b厚。例如TFT栅氧化膜24b的厚度约5～50nm，而层间绝缘膜26的厚度约50～500nm。
另外，从图15可知：负载晶体管T3的沟道部与位线19b重叠，但TFT栅电极23插入它们之间，使它们相互屏蔽。结果就能够防止位线19b(/BL)引起负载晶体管T3产生误动作。但是在掩模出现定位偏移的情况下它们也有临时重叠的可能。所以为了防止位线19b(/BL)引起负载晶体管T3产生误动作，TFT栅电极23间的层间绝缘膜21的厚度最好大于TFT栅氧化膜24b的厚度。例如TFT栅氧化膜24b的厚度约5～50nm，而层间绝缘膜21的厚度约50～500nm。
另外，在本实施例中，作为多点触盘28采用掺杂磷的掺杂多晶硅，但在TFT多晶硅25与多点触盘28的连接部分上形成pn结，由于结的内建电位(Vbi)的影响，在数据保持状态中存储结点n1、n2的电位只能上升到Vcc-Vbi。如果用电路图加以表示，则如图21所示。因此，也可以通过不采用掺杂磷的掺杂多晶硅、而设置钨或氮化钛等金属来代替多点触盘28，防止pn结的形成。
另外，本实施例中，构成多点触盘28的掺杂磷的多晶硅中的磷的浓度，要比衬底上多点触盘15或栅电极9上的多点触盘17磷的浓度低。例如，多点触盘28中的磷浓度为5×1019～2×1020cm3，而多点触盘15及17中磷的浓度为2.5×1020～7.0×1020cm3。结果能够防止磷(n型杂质)从TFT多晶硅25与多点触盘28的连接部分向TFT沟道方向扩散，减小对于作为p型掺杂区的存储结点的导电型的影响，可以获得使TFT性能稳定化的效果。
另外，在上述实施例中，如图11所示，接地线19c、19d形成得比位线19a(BL)、19b(/BL)粗。这样就能够获得降低接地线电阻和使单元动作稳定的效果。
相反地，也可以将位线19a、19b设置得比接地线19c、19d粗(图中未示)。这种场合，能够获得降低位线的传送延迟和提高存取速度的效果。
另外，参照图3、图18，电容器C1和C2对于作为字线的栅电极9配置成轴对称。电容器C1和C2中一个电位通常较高，另一个的电位较低。由于电容器C1和C2对于作为字线的栅电极9配置成轴对称，因此栅电极9和电容器的寄生电容与存储单元的数据无关而保持一定，能够防止因寄生电容变动而引起的动作不良。
另外，参照图3、图18，电容器C1和C2对于位线19a、19b配置成轴对称。所以位线19a(BL)和电容器的寄生电容以及位线19b(/BL)和电容器的寄生电容与存储单元的数据无关而保持一定，能够防止因寄生电容变动而引起的动作不良。
另外，如图11所示，在一个存储单元60内在两个位置独立地设置位线接触孔，不与其它的单元共有。也就是说，位线19b通过接触孔18b与硅衬底1连接，位线19a通过另一接触孔18b与硅衬底1连接。因此能够获得可降低存取晶体管与位线接触孔之间的连接电阻、使单元动作稳定的效果。
[实施例2]
参照图22，本发明实施例2的半导体装置100中，在作为接触孔的孔29a延伸至TFT栅电极23并在该孔29a内形成电容器32b(C2)，这一点与实施例1的半导体装置100不同。
电容器32b(C2)的制造方法同实施例1。
与实施例1的半导体装置的效果相比，在这种半导体装置中不必要再形成多点触盘28等，能够简化工艺、降低制造成本。
[实施例3]
参照图23及图24，在本发明实施例3的半导体装置100中，存储结点30的位置与实施例1的半导体装置不同。即在本实施例3中，与TFT栅电极23电位相同的电容器32b(C2)的存储结点30与单元板极40配置在负载晶体管T3的上方。如图23所示，存储结点30与TFT栅电极23被设为完全相同的布局。在这种情况下，由TFT构成的负载晶体管T3成为上下共有栅电极的双栅极结构，能够获得提高TFT特性的效果。另外，由于可以使用同一掩模制造TFT栅电极23及存储结点30，因此也能够获得降低掩模费用(成本)的效果。另外，与实施例1不同，在这种情况下层间绝缘膜26的厚度可以与TFT栅氧化膜24b的厚度大致相同，但如图24所示，即使层间绝缘膜26的厚度厚，也能够获得使存储结点30作为上部栅电极而发挥作用的效果。
[实施例4]
与图3相比，图25中的TFT栅电极23与TFT多晶硅25的上下关系被更换，这一点上与实施例1的半导体装置100不同。即在图25中存取晶体管T6及激励晶体管T2在硅衬底1上形成，而电容器32b(C2)在其上方形成。作为存取晶体管T6的源区和漏区的掺杂区11a和电容器32b(C2)的存储结点30之间，通过贯通层间绝缘膜13、18、21、TFT栅氧化膜24b和氮化硅膜53、54以及层间绝缘膜26的多点触盘28、TFT栅电极23以及多点触盘15、17被连接。并且，激励晶体管T1的栅电极9和TFT多晶硅25通过多点触盘17连接。
按照接近主表面1f的顺序，依次形成激励晶体管T1与T2、存取晶体管T5、位线19b以及负载晶体管T3。
下面说明图25所示的半导体装置制造方法。在本实施例中也可以采用实施例1图4～图12所示的工序。
参照图26、图27，形成氮化硅膜53与层间绝缘膜21。通过在层间绝缘膜21上蒸镀无定形多晶硅，并加以退火和刻蚀，形成设有TFT沟道及源区和漏区的TFT多晶硅25。此时为了使TFT具有预定的阈值电压Vth，也可以注入硼和磷作为沟道掺杂。TFT多晶硅25、125具有导电性。
参照图28、图29，在TFT多晶硅25、125上蒸镀TFT栅氧化膜24b。接着通过刻蚀TFT栅氧化膜24b、层间绝缘膜21与13以及氮化硅膜53，形成接触孔21a。为了埋入接触孔21a，并且覆盖TFT栅氧化膜24b的表面，通过蒸镀掺杂多晶硅层，并加以刻蚀，形成TFT栅电极23。然后，为了形成TFT的源漏区，在TFT多晶硅25上有选择地注入硼，形成p+区域(高浓度p型掺杂区)的Vcc部25v及125v、存储结点部25n及125n。形成反相器的负载晶体管T3及T4。负载晶体管T3、T4由薄膜晶体管构成，在图28中用斜线部分表示。
参照图30、图31，蒸镀层间绝缘膜26。接着通过刻蚀层间绝缘膜26，形成接触孔26a。为了填充接触孔26a，淀积掺杂多晶硅。由此，在掺杂多晶硅与TFT栅电极23之间形成埋入触点27。进而，通过刻蚀在层间绝缘膜26上露出的掺杂多晶硅，形成多点触盘28。
之后，与实施例1同样地形成电容器等。
以上实施例4的半导体装置，具有实施例1的半导体装置所获得的效果。另外如图25所示，由于TFT栅电极23覆盖在构成TFT沟道的TFT多晶硅25、125上，因此具有TFT多晶硅25、125难以受到在上部形成的电容器C1的单元板极电位的影响的效果。
[实施例5]
参照图32～图34，在本发明实施例5的半导体装置100中，图3所示的TFT栅氧化膜24b及作为TFT本体的TFT多晶硅25，被置换成作为层间氧化硅膜的层间绝缘膜44和作为多晶硅的高电阻元件的负载电阻元件45。如图34所示，存取晶体管T6在硅衬底1上形成，在其上方形成电容器32b(C2)。作为存取晶体管T6的型源漏区的掺杂区11a和电容器32b(C2)的存储结点30，通过贯通层间绝缘膜26、44、21、18和氮化硅膜53的多点触盘28，以及TFT栅电极23而导通。并且，激励晶体管T1的栅电极9和作为高电阻多晶硅的负载电阻元件45(漏区D)被电气上连接。
如图32所示，存取晶体管T5的漏区D连接在位线BL上，存取晶体管T5的源区S和电容器C1的存储结点30在电气上连接，它们形成对应于传统DRAM的存储单元的部分。存取晶体管T6的漏区D连接在互补位线/BL上。存取晶体管T6的源区S和电容器C2的存储结点30在电气上连接，它们形成对应于传统DRAM的存储单元的部分。
激励晶体管T1和高电阻多晶硅负载电阻元件R1形成一个存储结点n1，激励晶体管T2和高电阻多晶硅负载电阻元件R2形成另一个存储结点n2。由这两个结点组成的双稳态多谐振荡器电路形成对于上述DRAM的存储单元的闩锁电路。通过由电阻和晶体管组合而构成双稳态多谐振荡器电路的反相器，能够使制造处理工序比由两个CMOS晶体管组成的反相器的简单，从而提供廉价的半导体存储装置。
下面说明上述存储单元电路中信号的写入和读出。位线BL和互补位线/BL连接在上述存储单元60上。在写入时字线WL的电位例如设为超Vcc(Vcc+激励晶体管的阈值Vth以上)的状态，在位线BL和互补位线/BL上施加相反的信号。例如，如果在位线BL上施加High电位(例如Vcc电位)，则连接点m1的电位成为High电位。因此在电容器C1上充电。而从互补位线/BL在连接点m2上施加负电位或零电位。因此，接点m2成为Low电位，电容器C2上不充电。在双稳态多谐振荡器电路上连接点m1成为内部Vcc电位，连接点m2成为零电位或接地电位。虽然发生结漏电或激励晶体管T1与负载晶体管T5上的漏电，但由于能从负载电阻元件R1供给电荷，因此连接点m1上的电位不会降低，能稳定地保持High电位。
另一方面，读出时读出放大器测出位线BL和互补位线/BL之间的电位差，加以放大后读出数据。无论如何，由于连接点m1、m2的电位能保持预定的电位，因此，能防止电容器C1、C2漏电，所以不需要刷新。
而且，上述的高电阻元件(负载电阻元件)45在其它的激励晶体管T1、T2等的上方形成，立体地构成。所以与形成SRAM的存储单元的情况相比，能够使半导体装置充分小型化。
另外，不存在因实施例1所述的pn结引起的内建电位(Vbi)问题，动作能稳定化。由作为负载电阻元件的高电阻多晶硅构成的负载电阻元件45和多点触盘28含有同一导电型杂质。
在实施例5的半导体装置中，闩锁电路130是包含负载电阻元件45的双稳态多谐振荡器电路。负载电阻元件45设置在位线19b的上方。另外，多点触盘28也可以置换成由金属组成的插塞层(pluglayer)。在这种情况下，存储结点30隔着插塞层连接到负载电阻元件45上。连接在负载电阻元件45上的插塞层的部分含金属。
下面说明图34所示的半导体装置制造方法。直到形成层间绝缘膜21之前的工序跟实施例1的相同。然后在层间绝缘膜21、氮化硅膜53、层间绝缘膜18上形成接触孔21a。此时，也可以通过在接触孔21a内蒸镀并刻蚀氮化硅膜，缩小接触孔的尺寸。接着，为填充接触孔21a而形成掺杂多晶硅，在掺杂多晶硅与多点触盘15、17的界面上形成埋入触点。然后通过刻蚀掺杂多晶硅，形成多晶硅布线23b。接着，通过蒸镀氧化硅膜，对它进行全面深刻蚀，形成侧壁绝缘膜24a。进而，通过在其上淀积氧化硅膜，形成层间绝缘膜44。此时，为了避免多晶硅布线23b的影响，层间绝缘膜44的厚度最好设为50～500nm，比实施例1中TFT栅氧化膜24b厚。
通过在其上蒸镀并刻蚀非掺杂多晶硅，形成高电阻多晶硅的负载电阻元件45。此时也可以注入磷等，以具有所要求的高电阻。接着为了形成中电阻区域，在负载电阻元件45的布线区域上有选择地注入砷。通过这种处理，形成与激励晶体管T1的栅极连接的负载电阻元件R1、R2(参照图33)。砷和磷的任何一个都是n型杂质，不会存在因实施例1所述的pn结引起的内建电位(Vbi)问题。另外，在上述高电阻多晶硅形成中不需要退火等处理，比CMOS晶体管的形成容易，能够降低制造费用。另外，如图33所示，在高电阻多晶硅的负载电阻元件R1、R2中不掺杂杂质或者仅少量掺杂，而在作为其它布线区域的TFT多晶硅25、125中较多地掺杂n型杂质。
接着通过淀积氧化硅膜，形成层间绝缘膜26。为了贯通层间绝缘膜26、44而与多晶硅布线23b接触，形成接触孔26a。为了填充接触孔26a，形成掺杂多晶硅。由此，在掺杂多晶硅与多晶硅布线23b的界面上形成埋入触点27。通过刻蚀掺杂多晶硅，形成多点触盘28。之后的工序，可以采用实施例1的工序。
上述制造方法中包含：在形成构成传统DRAM的存储单元的存取晶体管和电容器的工序中，形成由高电阻多晶硅等所组成的电阻和由激励晶体管构成的反相器成对组合而成的闩锁电路的工序。在上述制造方法中，只要对现有的DRAM的生产线稍加修改，就能够实现。因此，相当于图32所示的电路的半导体存储装置，能够基于图34所示的工序制造。
[实施例6]
图35～图38所示的半导体装置100是实施例1的图3所示的半导体装置的变形。即在图35中金属接触柱34延伸至钨布线119。在图36中金属接触柱34延伸至多晶硅电极123上。在图37中金属接触柱34延伸至栅电极9。在图38中金属接触柱34贯通TFT多晶硅25而到达多点触盘17。
这种结构的半导体装置具有与实施例1的半导体装置相同的效果。
[实施例7]
参照图39，本发明实施例7的半导体装置100与实施例1设置两个电容器C1、C2的半导体装置相比的不同点在于：仅设置一个电容器C1。这时，等效电路上位线成为一根，电容器成为一个。在这种情况下，位线的预充电电位最好设为Vcc/2。
在上述实施例中，描述了高电阻的TFT作为形成闩锁电路的双稳态多谐振荡器电路的负载的情况，但如果在预定周期时间内能够维持存储结点的电位，也可以采用由任何元件构成的闩锁电路及双稳态多谐振荡器电路。例如也可以将4个反相器串联或与其它的逻辑门组合来构成闩锁电路。特别是，在使本发明的半导体存储装置小型化方面，可以将构成闩锁电路的至少一个电路元件配置在存取晶体管的上方。即能够通过立体化，使平面尺寸减小。
另外，存取晶体管在半导体衬底的表层上形成，电容器配置在与半导体衬底之间隔着至少一个层间绝缘膜的上部层间绝缘膜内。闩锁电路最好在上部层间绝缘膜的下方形成。根据这种结构，例如可以在垂直方向自下而上地在部分地重迭地依次配置硅衬底、存取晶体管、闩锁电路、电容器，以立体的方式形成半导体存储装置的各个部分。另外，由于也可以在中间层间绝缘膜中，在位线与接地线的上方形成一部分电路元件，所以可增大配置一部分上述电路元件时的自由度。具体地说，能够增大TFT元件的栅尺寸。另外，能够确保高电阻元件充分的电阻长度(resistance length)，能够减少因掩模对准的偏移等引起的元件特性的波动。由此能够提高作为闩锁电路的可靠性。
因此，可以消除刷新，而且能使平面尺寸精细化。另外，将传统的制造方法修改为本发明的制造方法来形成闩锁电路，使得将闩锁电路和连接存取晶体管的源漏区与存储结点区域的导电通路的电气连接变得容易。闩锁电路在电气上被连接的部位，可以是包括存储结点与存取晶体管的源漏区的该导电通路中的任何部位。
构成双稳态多谐振荡器电路的反相器中的电阻由含杂质的多晶硅构成，这在制造上容易实现。另外，也可以用硅以外的材料形成电阻。
[实施例8]
参照图40，在本发明实施例8的半导体装置100中存储结点30直接与多晶硅布线23b接触。形成与多晶硅布线23b和负载电阻元件45接触的孔29a，在孔29a上形成存储结点30。存储结点30的侧壁直接与负载电阻元件45接触。
这种结构的半导体装置100也具有与图34所示的半导体装置100相同的效果。另外，因为不形成插塞层，所以可以简化制造工序。
[实施例9]
参照图41、图42，本发明实施例9的半导体装置与实施例1一样形成TFT栅电极23，它与实施例1的不同点在于：还设有上部TFT栅电极23a。TFT栅电极23相当于下部栅电极，它具有由TFT栅电极23与上部TFT栅电极23a夹着TFT多晶硅25的双栅极结构。埋入触点27a具有贯通TFT多晶硅125而将TFT栅电极23与上部TFT栅电极23a相互连接的作用。电容器与上部TFT栅电极23a连接。在氮化硅膜53上设置中间层间绝缘膜126。在中间层间绝缘膜126上设置接触孔126a，上部TFT栅电极23a填充在接触孔126a中。由此连接TFT栅电极23与上部TFT栅电极23a。
下面说明图41、图42所示的半导体装置制造方法。参照图43、图44，按照实施例1图4～图11，制造到氮化硅膜53为止的结构。
参照图45、图46，在层间绝缘膜21上形成光刻胶图案(图中未示)，以此光刻胶图案作为掩模刻蚀层间绝缘膜21、氮化硅膜53和层间绝缘膜18。由此形成接触孔21a。填充接触孔21a，并覆盖层间绝缘膜21的一部分表面，从而形成TFT栅电极23。
参照图47～图49，为了覆盖TFT栅电极23，在层间绝缘膜21上形成中间层间绝缘膜126。在中间层间绝缘膜126上形成作为TFT本体的TFT多晶硅25、125。为了覆盖TFT多晶硅25、125，形成TFT栅氧化膜24b。在TFT栅氧化膜24b上形成光刻胶图案，以此光刻胶图案作为掩模刻蚀TFT栅氧化膜24b、TFT多晶硅25、125以及中间层间绝缘膜126。由此形成延伸至TFT栅电极23的接触孔126a。覆盖接触孔126a，并覆盖TFT栅氧化膜24b的一部分，从而形成上部TFT栅电极23a。上部TFT栅电极23a与TFT栅电极23之间的界面部分成为埋入触点27。
参照图50、图51，为了覆盖上部TFT栅电极23a，形成层间绝缘膜26。通过在层间绝缘膜26上形成光刻胶图案，以此光刻胶图案作为掩模刻蚀层间绝缘膜26，形成接触孔26a。形成多点触盘28，使接触孔26a被填充。然后按照与实施例1相同的工序，完成实施例9的半导体装置。
以上实施例9的半导体装置能够一并获得实施例3的双栅极效果和实施例4的端部栅极的效果。
另外，在图42中接触孔126a贯通TFT多晶硅125，但只要建立了与TFT栅电极23充分连接，也可以采用不贯通的结构。
另外，在本实施例中，相当于下部栅绝缘膜的中间层间绝缘膜126的厚度设置得比TFT栅氧化膜24b厚，但为了提高TFT性能，最好将它们的厚度设为相同。
本发明中，基于对所制造的100个图3所示的器件使用106小时后的的测定，确定该器件的故障率。此时测定了使电容器C1、C2的电容量(飞法拉：fF)变化时的故障率。其结果示于图52中。
图52中的纵轴FIT以下式表示。
1FIT＝109×[(故障器件数)/((工作器件数)×(工作时间(小时)}]
例如在100个器件使用106小时出现一个故障的情况下故障率为10FIT。
从图52可知，作为软错误的对策，电容器的电容量最好大于6fF。
以上说明了本发明的实施方式和实施例，但在这里所示的实施例可以有各种各样的变更。
首先单元板极40的电位不仅可取1/2Vcc(电源电位)，而且可取电源电位或接地电位。在实施例中，闩锁电路130的至少一个构成部件在存取晶体管T6的上方构成。由此能使半导体装置100的面积小型化。激励晶体管等其它构成部件也可以在闩锁电路上形成。
其次，各晶体管的尺寸不限于此，但是从精细化的观点出发，最好这样：存取晶体管T5、T6的栅长不大于0.2μm，栅宽不大于0.2μm，激励晶体管T1、T2的栅长不大于0.2μm，栅宽不大于0.2μm，负载晶体管T3、T4(薄膜晶体管)的栅长不大于0.5μm，栅宽不大于0.3μm。
依据本发明，能够提供可小型化、不需要刷新动作的半导体装置。

Claims (15)

1.一种半导体存储装置，其中设有：
位于半导体衬底上方的、有存储结点的、将与二进制信息的逻辑电平对应的电荷加以保持的电容器；
位于所述半导体衬底表面的、有一对掺杂区且所述一对掺杂区中的一方与所述电容器电气连接来控制所述电容器上存储电荷的出入的存取晶体管；
位于所述半导体衬底上的、保持所述电容器的所述存储结点的电位的闩锁电路；以及
连接在所述存取晶体管的所述一对掺杂区中的另一方的位线；
所述闩锁电路的至少一部分被设于所述位线的上方。
2.如权利要求1所述的半导体存储装置，其特征在于：
所述闩锁电路是包含负载元件的双稳态多谐振荡器电路，所述负载元件由薄膜晶体管构成，设置在所述位线的上方。
3.如权利要求1所述的半导体存储装置，其特征在于：
还设有设置在半导体衬底上的激励晶体管，以及
覆盖所述激励晶体管的第一层间绝缘膜；
所述位线设置在所述第一层间绝缘膜上；
还设有位于所述第一层间绝缘膜上的第二层间绝缘膜，以将所述位线覆盖。
4.如权利要求1所述的半导体存储装置，其特征在于：
所述闩锁电路是包含负载元件的双稳态多谐振荡器电路，所述负载元件由高电阻元件构成，设置在所述位线的上方。
5.如权利要求4所述的半导体存储装置，其特征在于：
所述存储结点和所述高电阻元件含同一导电型的杂质。
6.如权利要求1所述的半导体存储装置，其特征在于：
还设有连接在所述闩锁电路上的接地线；
所述接地线与所述位线在同一工序中制造。
7.如权利要求1所述的半导体存储装置，其特征在于：
还设有覆盖所述半导体衬底的、有孔的层间绝缘膜，在所述孔中设置所述电容器。
8.如权利要求1所述的半导体存储装置，其特征在于：
所述电容器设置在所述闩锁电路的上方。
9.如权利要求8所述的半导体存储装置，其特征在于：
所述存取晶体管的栅电极连接在字线上，所述电容器包括两个所述电容器，两个所述电容器相对于所述字线大致成轴对称地设置。
10.如权利要求9所述的半导体存储装置，其特征在于：
所述位线包括两根位线，所述电容器与该两根位线在平面上相重合而形成。
11.如权利要求1所述的半导体存储装置，其特征在于：
所述闩锁电路还设有激励晶体管；
所述激励晶体管的栅长、所述激励晶体管的栅宽、所述存取晶体管的栅长和所述存取晶体管的栅宽均大致相等。
12.如权利要求1所述的半导体存储装置，其特征在于：
所述电容器的电容量不小于6fF。
13.一种半导体装置，其中设有：
位于半导体衬底上的闩锁电路；
位于半导体衬底表面的、有一对掺杂区且所述一对掺杂区中的一方与所述闩锁电路连接的存取晶体管；以及
连接于所述存取晶体管的所述一对掺杂区中的另一方的位线；
所述闩锁电路的至少一部分设置在所述位线的上方。
14.如权利要求13所述的半导体装置，其特征在于：
所述闩锁电路是包含作为负载元件的负载晶体管的双稳态多谐振荡器电路，所述负载晶体管由薄膜晶体管构成，设置在所述位线的上方。
15.如权利要求13所述的半导体装置，其特征在于：
所述闩锁电路是包含作为负载元件的高电阻元件的双稳态多谐振荡器电路，所述高电阻元件设置在所述位线的上方。
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