CN1112733C - 具有优良面积利用率的电容元件的半导体器件 - Google Patents

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Abstract

相似于DRAM存储单元，N型杂质区(2d-2i)制作在N阱(10)的表面处。对应于储存节点的导电层(6c-6d)以及对应于单元板的导电层9a和9b为杂质区(2d-2i)中的预定的杂质区而制作。导电层(9a和9b)彼此直流电隔离，且分别连接于电极节点VA和VB。由预定数目的通过N阱并联连接的存储单元电容器构成的电容器组被串联连接。其结果是，可实现利用存储单元电容器特性的具有优良面积利用率的电容器。

Description

具有优良面积利用率的电容元件的半导体器件
本发明涉及到面积利用率优良的电容元件的结构，尤其是涉及到其占据的面积已被缩小了的适用于动态类型半导体存储器件的电容元件以及这种电容元件的使用。
在个人计算机之类的采用DRAM(动态半导体存储器)的实用产品中，力图提高运行速度和信号的位数，以便高速处理信息。为了满足实用产品的这种要求，对实用产品中用作主存储器件的DRAM之类也提出了提高运行速度和I/O数(数据输入/输出位数(输入/输出节点数)的要求。
高速运行导致DRAM中信号线的高速充电与放电。此外，I/O数的增大导致同时工作的输入/输出缓冲电路数目的增大，从而增大了来自电源线的充电电流和到地线的放电电流。其结果是DRAM芯片电源线和地线上的电压噪音变得很重要，从而使决定器件内部电路的稳定工作电压范围的运行裕度降低，DRAM的稳定运行变难。例如，当电源电压为5V而电压噪音为0.5V时，器件以4.5V的电源电压稳定地工作。但若在相同条件下电压噪音高达1.0V而电源电压为5V，则由于电压噪音，电路就工作于4.0V。因此，若电源电压不足5V，由于电压噪音而使内部电路的稳定工作无法保证。
特别是在16兆位及其以上的DRAM中，通常设置了一个内部电源电路来对外电源电压进行降压并产生一个内部电源电压。在这种内部电源电路中，在外电源节点和内电源线之间设置了一个MOS晶体管(绝缘栅型场效应晶体管)。此MOS晶体管的栅电位根据内部电源线上的电压水平来调整，从外电源节点流到内电源线的电流量也被调整，从而产生一个所需电压水平的内电源电压。
当内部电路工作且充电电流从内电源线流向内部电路时，充电电流从外电源节点经由MOS晶体管而馈送。此MOS晶体管伴随有沟道电阻。比起不带有这种内部电源电路的器件来，这种器件的内电源线阻抗由于沟道电阻而变得更高，且产生充电电流时由于阻抗分量而使内电源线上的电压降幅更大(此幅度由阻抗分量Z与充电电流I的乘积给出)。其结果是电压噪音增大且由于电压噪音更为突出而使工作裕度减小。
为了抑制电压噪音对电源线和地线的这种影响，如图38所示，在电源线1000和地线1002之间设置了一个去耦电容器1004。去耦电容器1004位于靠近内部电路1006处，1006的二个工作电源电压为电源线1000上的电源电压VCC和地线1002上的地电压VSS。
当内部电路1006工作且电流经由电源线1000流向较低的电源电压VCC时，从去耦电容器1004由其上积累的电荷向内部电路1006馈送一个电流Ia，并补偿内部电路1006所消耗的电流。其结果是抑制了电源线1000上电源电压VCC的起伏。
当地线1002上地电压VSS的电压水平由于内部电路1006工作过程中的放电电流而上升时，去耦电容器1004从内部电路1006吸收放电电流Ib，从而抑制了地线1002上地电压VSS的起伏。
由图38所示去耦电容器1004馈出或吸收的电流Ia或Ib取决于其中所积累的电荷数量。因此，电容较大的去耦电容器1004可提供对电压噪音更大的抑制作用(这可由下列关系证明，即Q＝CV，其中Q表示积累的电荷量，C表示静电电容，V表示加于电容器的电压)。
由于电容器的电容值通常正比于电极的表面面积，故较大的去耦电容器电容值导致电容器所占据的面积更大，因此芯片面积也更大，从而增加了芯片的成本。
而且，半导体器件中常常使用一个用来使预定内部节点电压保持稳定的稳定电容器和一个用来产生预定水平电压的电荷激励电容器。在DRAM中采用这种电荷激励电容器的电路包含一个用来产生传送到选定字线的高电压VPP的电荷激励电路和一个用来产生加至存储单元阵列衬底区以偏置衬底的负电压Vbb的电荷激励电路。这些电容器也需要具有大的电容值以充分实现其功能。因此，同去耦电容器相似，这些电容器电容值的增大也由于占据面积的增加而导致芯片成本的不期望的增加。
日本专利2-276088公开了一种结构，其中具有串联连接的与DRAM存储单元电容器结构相同的电容器且用作电容元件。但此现有技术的目的是降低伴随电容器的寄生电容，并未考虑提高电容器的面积利用率。
本发明的一个目的是提供一种半导体器件，它包含具有优良面积利用率的电容元件。
本发明的另一目的是实现一种适用于DRAM的具有优良面积利用率的电容元件的结构。
本发明的又一目的是提供一种具有优良面积利用率的适用于含有带叠层电容器的存储单元的DRAM的电容元件。
根据本发明的半导体器件的电容元件包含：多个安排在第一导电类型的半导体衬底区表面处且相互分隔开的第一导电类型的第一杂质区；多个第一导电层，每个第一导电层电连接于多个第一杂质区中的一个预定的第一杂质区，这些第一导电层形成在半导体衬底区的表面上，有规定的形状，且安排成与其它导电层相隔离，并分成每个至少有一个导电层的第一和第二组；安排成面对第一组中第一导电层并以第一隔离膜插入二者之间的第二导电层；以及安排成面对第二组中第一导电层并以第二隔离膜插入二者之间且同第二导电层相隔离的第三导电层。第二导电层和衬底区之中的一个用作电容元件的一个电极节点，而第三导电层和衬底区之中的一个用作另一电极节点。当衬底区用作电容元件的上述那些相互的电极节点时，衬底区被分成二个区域。多个电容器并联连接，从而可在小的面积中获得大电容的电容器。
结合附图对本发明进行的下列详细描述，将使本发明的上述和其它的目的、特点、情况和优点变得更为明显。
图1示意性地给出了采用本发明的半导体存储器件阵列部分的结构。
图2是表明图1半导体存储器件工作的信号波形图。
图3示出了DRAM单元电容器和普通MOS电容器电容值之间的关系。
图4示意性地给出了使用本发明的半导体器件中存储单元的剖面结构。
图5示意性地给出了根据本发明第一实施例的半导体器件的结构。
图6的平面图示出了根据本发明第一实施例的半导体器件的版图。
图7A示出了配备有一个电容元件的电容器，而图7B示出了根据本发明第一实施例的电容器的等效电路。
图8示意性地给出了根据本发明的半导体器件的总体布局。
图9A示出了外围电路中的栅结构，而图9B示出了逻辑栅的等效电路。
图10示意性地给出了根据本发明第二实施例的半导体器件的结构。
图11示出了图10所示半导体器件的等效电路。
图12-14分别示意性地给出了根据本发明第三至第五实施例的半导体器件的结构。
图15示出了图14所示半导体器件的等效电路。
图16-18示意性地给出了根据本发明第六至第八实施例的半导体器件的结构。
图19示出了图18所示半导体器件的等效电路。
图20和21分别示意性地给出了根据本发明第九和第十实施例的半导体器件的结构。
图22示意性地给出了根据本发明第11实施例的半导体器件的电容元件的结构。
图23示出了根据本发明第11实施例的半导体器件的等效电路。
图24A和24B示出了根据本发明第11实施例的半导体器件的等效电路。
图25A至25C示出了根据本发明第12实施例的半导体器件的等效电路。
图26和27示意性地给出了根据本发明第13和第14实施例的半导体器件的结构。
图28A示出了根据本发明第15实施例的半导体器件的结构，而图28B是其工作波形图。
图29A示出了根据本发明第16实施例的半导体器件的结构，而图29B是其工作波形图。
图30A示出了根据本发明第17实施例的半导体器件的结构，而图30B是其工作波形图。
图31A示出了根据本发明第18实施例的半导体器件的结构，而图31B是表明其工作的信号波形图。
图32示意性地给出了根据本发明第19实施例的半导体器件的结构。
图33A和33B是用来描述图32所示半导体器件的测试方法的图。
图34A-34D示出了在根据本发明第19实施例的半导体器件的电容器和焊盘之间进行连接的具体方法。
图35示意性地给出了根据本发明第20实施例的半导体器件的结构。
图36是用来描述图35所示半导体器件的测试方法的图。
图37A-37D示出了在图35所示半导体器件中的电容器和开关晶体管之间进行连接的具体方法。
图38是用来描述常规半导体器件中去耦电容器的功能的图。
图1示出了常用DRAM的存储单元阵列部位的结构。参照图1，示意性地示出了一对位线BL和/BL以及二个字线WLa和WLb。通常在一个DRAM存储单元阵列中，存储单元安排在行和列组成的矩阵中，字线对应于各行安排，且每一字线连接于相应行上的存储单元。一对位线对应于各列安排，且连接于相应列中的存储单元。
在图1中，存储单元MCa安排成对应于字线WLa和位线BL的交点，而存储单元MCb安排成对应于位线/BL和字线WLb的交点。存储单元MCa包含一个用来以电荷形式储存信息的存储单元电容器MSa和一个对字线WLa的信号电位进行响应以便将存储单元电容器MSa同位线BL进行电连接的存取晶体管MTa。同样，存储单元MCb包含一个用来以电荷形式储存信息的存储单元电容器MSb以及一个对字线WLb的信号电位进行响应以便将存储单元电容器MSb同位线/BL进行电连接的存取晶体管MTb。各个单侧电极(单元平板电极；公共电极)接收一个预定的电位VCP(＝VCC/2)。
对位线BL和/BL安排了均衡/预充电电路EP和读出放大器SAP。均衡/预充电电路EP响应均衡信号EQ，使位线BL和/BL预充电到一预定的电位(VCC/2)并使位线BL和/BL彼此电短路。读出放大器SAP根据读出放大器激活信号SA而被激活而且使位线BL和/BL的电位差分放大。现参照示出了其工作波形的图2来描述图1所示DRAM的工作。
DRAM的工作周期决定于外加的行地址选通信号/RAS。当行地址选通信号/RAS处于高电平时，DRAM处于未选态即备用态。在备用态中，均衡信号EQ保持高电平激活态，且均衡/预充电电路EP工作，将位线BL和/BL预充电并均衡到一预定的电位(中间电位VCC/2)。字线WLa和WLb(WL)处于未选态，其电位处于低电平。因此，存储单元MCa和MCb中的存取晶体管MTa和MTb保持关断态。同样，读出放大器激活信号SA也保持低电平非激活态。
当行地址选通信号/RAS降到低电平时，DRAM进入被选态并开始一个存储周期(激活期)。对应于行地址选通信号/RAS的这一下降，均衡指示信号EQ达到低电平，使均衡/预充电电路EQ不激活。在这种情况下，位线BL和/BL处于中间电压VCC/2电平的浮置态。接着，对应于行地址选通信号/RAS的下降，行地址信号在一个未示出的部位被结合并译码，而且行地址信号所指定的字线WL的电位上升。其结果是，选定的字线WL(WLa或WLb)的电位升高到一高电平，以致储存在连接于选定字线WL的存储单元(MCa或MCb)中的信息被传送到相应的位线。
假设字线WLa被选定，存取晶体管MTa进入开启态，存储单元电容器MSa被电连接到存储单元MCa中的位线BL。根据积累在存储单元电容器MSa中的电荷数量，电荷在位线BL和存储单元电容器MSa之间运动。图2示出了高电平数据储存于存储单元电容器MSa中而位线BL电位上升的情况。在将信息读出到位线BL之后，当位线BL和/BL之间的电位差足够大时，读出放大器激活信号SA被激活至高电平。
通常，读出放大器SAP包含一个由交叉耦合的P沟道MOS晶体管组成的P读出放大器和一个由交叉耦合的n沟道MOS晶体管组成的N读出放大器。在这种情况下，P读出放大器和N读出放大器根据读出放大器激活信号而分别连接至电源电位VCC和地电压VSS。虽然有二种读出放大器激活信号，但图1和图2示意性地示出读出放大器激活信号SA。因此，位线BL和/BL的电位根据储存在选定的存储单元中的信息而被置于高电平和低电平。更具体地说，位线BL的电位升至电源电位VCC电平，同时位线/BL的电位降至地电位VSS电平。此后，根据指定的工作模式而将数据读出/写入到选定的存储单元中。
当完成一个存储周期时，外加的行地址选通信号/RAS升至高电平，选定的字线WL(WLa)的电位降至低电平，然后读出放大器激活信号SA达到低电平处于非激活态。均衡信号EQ达到高电平激活态，均衡/预充电电路EP被激活，将位线BL和/BL预充电并均衡到一预定的中间电位(VCC/2)。
在存储单元选定时位线的电位改变量ΔV(读出电压)如下法得到。假设位线BL和/BL的寄生电容表为CB而存储单元电容器MS(MSa和MSb)的电容值表为CS。储存节点(存取晶体管和存储单元电容器之间的连接点)的电位VSN是电源电位VCC或地电位VSS(0V)。假设位线预充电电位表为VBL，备用态时位线和储存节点的积累电荷Qb和Qs由下式给定：
Qb＝CB·VBL＝VCB·VCC/2
Qs＝CS·(VSN-VCP)
同时，当选定字线的电位上升使存储单元的数据被传送到位线时，位线的电位等于储存节点的电位，达到VBL+ΔV。这种状态下，位线和存储单元电容器储存节点的积累电荷Qb’和Qs’由下式给定：
Qb’＝CB·(VBL+ΔV)
Qs’＝CS(VBL+ΔV-VCP)
在存储单元选定时位线和储存节点的电位改变是由位线和存储单元电容器的积累电荷的运动所引起的，而电荷的总量保持不变(电荷守恒定律)。因此，有下列方程：
Qb+Qs＝Qb’+Qs’
从上式得到下式：
(CB+CS)·ΔV＝CS(VSN-VBL)
由于VSN＝VCC或0，VBL＝VCC/2，故得到下式：
ΔV＝±VCC/{2(1+CB/CS)}≈±VCC·CS/2·CB
从上式显见，读出电压ΔV的绝对值随CS/CB值增加而增加。位线的电容决定于位线的长度和连接于其上的存取晶体管的数目。为了尽可能减小位线电容CB，在DRAM中采用了区段分割之类的方法，以便减小位线长度并减少连接于其上的存储单元的数目。但对位线电容CB的这种减小有一固有的限制。因此，为了得到较大的读出电压绝对值ΔV，就需要尽可能增加存储单元电容器电容值CS。
在DRAM中，当积累的电荷量因入射α射线造成的空穴-电子对的产生而被改变时，读出电压的值ΔV也被改变，阻碍了存储单元中数值的准确读出。在静态随机存取存储器(SRAM)中，存储单元具有触发器的结构，且存储晶体管的阈值电压决定于高速存储器存储单元中浮栅的积累电荷。因此，入射α射线的作用较DRAM中小。为了减小α射线的这种影响并产生足够的读出电压，DRAM中存储单元电容器具有尽可能大的积累电荷量。特别是当电源电压VCC小到2.5V或1.2V时，积累的电荷量被减少，因而要求存储单元电容器具有足够大的电容值。
从上述观点看，要求DRAM中存储单元电容器不管集成度如何都要具有基本恒定的电容(30-35fF)。同时，随DRAM的储存容量和/或集成度的增大，因而阵列所占据的面积和存储单元所占据的面积被减小。更具体地说，存储单元电容器以DRAM中很小的占据面积就有足够大的电容，因而是一种具有极高面积利用率的电容器。
图3示出了存储单元电容器和采用MOS晶体管的普通电容器的电容值。在图3中，水平轴示出了DRAM的存储容量，而垂直轴示出了单位面积(μm2)的电容值(fF)。根据现有技术，结构跟外围电路、逻辑电路之类中所使用的MOS晶体管相同(就栅隔离膜的厚度、质量和结构而言)的MOS晶体管被用作去耦电容器。外围电路或逻辑电路的MOS晶体管由于其栅极接收电源电压VCC，其栅隔离膜是相当厚的。据此，图3示出了采用作为外围电路或逻辑电路元件的MOS晶体管的电容器的电容值C0。在存储单元电容器中，电容器隔离膜(介质膜)做成足够薄以便用小的占据面积得到足够大的电容。在存储单元电容器中，单元板电位如图1所示设定在中间电压VCC/2(VCP)。因此，在存储单元电容器上加有VCC/2的电场。去耦电容器接受电压VCC。因此，若存储电容器用作去耦电容器，则为了增大击穿电压，必须将二个存储单元电容器CS串联。因此，若采用存储单元电容器，则满足CO＝CS/4的关系。换言之，实际存储单元电容器的电容值CS及其面积，是图3垂直轴所示值的二倍。
如图3所示，用作外围电路或逻辑电路MOS晶体管的栅电容器以及存储单元电容器的电容值都随DRAM的存储容量增加而增大。图3示出了单位面积μm2的电容值CO。在用作MOS晶体管的栅电容器中，栅隔离膜的厚度和沟道长度/宽度都按比例规则缩小了。因此，虽然电容值因高集成度而增大，增大的程度是相当小的。另一方面，由于即使占据面积随存储容量的增加而减小，存储单元电容器也有基本相同的电容，故比起栅电容器来，其电容随DRAM存储容量的增加而急剧地增大。
例如，用作存储单元电容器的电容器的电容值分别是64兆位DRAM和256兆位DRAM中栅电容器电容值的大约1.5倍和2.5倍。但在16兆位DRAM中，用作存储单元电容器的电容器的电容值小于用作栅电容的电容器电容值。亦即，在64兆位及其以上的DRAM中，用作存储单元电容器的电容器的面积利用率优于采用栅电容器的电容器，而且随着DRAM容量的增加，二者间的电容差别剧烈加大。本发明有效利用了存储单元电容器对栅电容器的这种优良特性，实现了具有优良面积利用率的电容元件。
存储单元结构
采用本发明的一种半导体器件DRAM的存储单元结构包含带有叠层电容器结构的存储单元电容器。任何鳍状、柱状和T状结构都可用于叠层电容器。在其中形成储存节点的电极层具有球形和不平坦表面的结构都可采用。本发明也可用于含有存储单元的DRAM，它含有以开槽电容器(trenched capacitor)而不是叠层电容器作为存储单元电容器的存储单元。图4示出了含有T型叠层电容器的存储单元的一种典型结构。
参照图4，在P型半导体衬底区1的表面上安排了彼此分隔开的多个(三个)高浓度N型杂质区2a、2b和2c。半导体衬底区1可以是半导体衬底本身，也可以是外延层阱区。半导体衬底区1的结构可以是任何具有存储单元衬底功能的结构。
在半导体衬底区1的表面上的杂质区2a和2b之间排列一个图形化为规定形状的栅电极层(字线)3a，中间插入栅隔离膜4a。栅电极层3b(字线)排列在半导体衬底区1表面上的杂质区2b和2c之间，中间插入栅隔离膜4b。栅电极层3a和3b由掺杂的低电阻多晶硅构成。如将详细描述的那样，存储单元安排在行和列组成的矩阵中，而栅电极层3a和3b对应于各个行安排，且连接于相应行的存储单元。
在杂质区2a处安排一个构成存储单元电容器储存节点的导电层(第六导电层)6a，而构成具有T形剖面的储存节点的导电层(第六导电层)6b制作在杂质区2c处。用作储存节点的导电层6a和6b由掺杂低阻多晶硅构成。导电层6a和6b电连接到相应的杂质区2a和2c，且其上部剖面为高度相当大的矩形(以便增大稍后要描述的面对单元板的面积)。此处的术语“电连接”表示连接各个区域以传送电信号的方法。其间可插入另一互连层(诸如势垒层)，或用开关晶体管互连各个区域。进行连接以连通电信号的状态称为“电连接”态。
用作位线的导电层(第8导电层)5被电连接于杂质区2b。导电层5被示为设置在栅电极层3a、3b和储存节点上部之间。但用作位线的导电层5也可以排列在储存节点和单元板(稍后描述)的上方。用作位线的导电层5可具有多晶硅和钨之类的难熔金属的复合结构或难熔金属硅化物结构。导电层5被安排成沿存储单元的列向延伸并对应于各个列，且连接于相应列中的存储单元。
用来隔离相邻存储单元的例如由LOCOS膜(局部氧化硅膜)构成的元件隔离膜8a和8b制作成邻近杂质区2a和2c。在元件隔离膜8a和8b上，排列对应于存储单元其它各行的栅电极层(字线)3c和3d。
用作单元板的导电层(第七导电层)9排列成面对储存节点结构6a和6b的表面，中间插以隔离膜7a和7b。用作单元板的导电层9由掺杂低阻多晶硅构成。电容器的隔离膜7a和7b具有由氮化硅膜和氧化硅膜构成的双层结构，且其大的介电常数提供了绝缘体的更大的有效厚度。
在图4中，由杂质区2a和2b、栅电极层3a、储存节点6a、隔离膜7a以及单元板9构成了一个储存单元。另一存储单元由杂质区2b和2c、栅电极层3b、导电层6b、隔离膜7b以及导电层9组成。杂质区2b被相邻的存储单元分用以减小存储单元占据的面积。
从图4所示结构显见，从平面图看存储单元电容器被安排成覆盖着存储单元的晶体管亦即存取晶体管。这种三维单元结构减小了单元所占据的面积。构成储存节点的导电层6a和6b在上部相当厚，以致面对用作单元板的导电层9的面积被增大。于是从平面图看无需增加占据面积就增大了面对的面积，从而获得了存储单元电容器电容值的增加。
于是，具有叠层电容器结构的电容器就实现了优良的面积利用率。本发明利用了存储单元电容器的这种结构。
实施例1
图5示出了根据本发明第一实施例的半导体器件的结构。在P型半导体衬底区1的表面上，形成了一个N阱(N型半导体层)10作为一个第一导电类型的半导体衬底区。以N阱10作为衬底区，制作了跟图4所示存储单元相同结构的电容元件。更具体地说，在N阱的表面处制作了相互分隔开的高浓度N型杂质区2d-2i作为第一杂质区。第一杂质区2d-2i跟图4所示存储元件的杂质区2a和2b的制作工艺相同。在以下的描述中，对图4和5所示的元件，用相同标号但不同字母表示的元件，在相同的制造工序中制作。
用于元件隔离的诸如热氧化膜的元件隔离膜8d制作在杂质区2f和2g之间。元件隔离膜8c和8e制造在邻近杂质区2d和2i处以便分别将它们同未示出的杂质区隔离开来。作为第四导电层的栅电极层3e制作在半导体衬底区10上的杂质区2d和2e之间，以栅隔离膜4e插入其间。导电层3f制作在半导体衬底区10表面上的杂质区2e和2f之间，以栅隔离膜4f插入其间。导电层3g制作在半导体衬底区10表面上的杂质区2g和2h之间，以栅隔离膜4g插入其间。导电层3h制作在半导体衬底10表面上的杂质区2h和2i之间，以栅隔离膜4h插入其间。同样，导电层3i、3j、3k和3l分别制作在元件隔离膜8c、8d和8e上。这些导电层3e-3l和如图4所示的栅电极层3a和3b一样都由低阻掺杂多晶硅构成。
为杂质区2d-2i中的预选杂质区(对应于存储单元储存节点的杂质区)2d、2f、2g或2i制作带有T形剖面的第一导电层6c、6d、6e和6f，而且将这些第一导电层6c-6f分别电连接于杂质区2d、2f、2g和2i。这些导电层6c-6f带有插头部(腿部)，用来电连接到相应的杂质区2d、2f、2g或2i，还带有用来实际形成电容器的表面积相当大的平坦部分。导电层6c-6f在跟图4所示形成存储单元储存节点的导电层6a和6b相同的制造工序中制作，且具有相同的结构(掺杂多晶硅)。这些导电层6c-6f被图形化以具有预定的形状，并用层间隔离层彼此隔离开来。
第一导电层6c-6f被分成二组。对于第一组中的第一导电层6c和6d，第二导电层9a面对着第一导电层6c和6d的表面，由高掺杂低阻多晶硅构成，以隔离膜(第一隔离膜)7c插入其间。对于第二组中的第一导电层6e和6f，面对着第一导电层6e和6f的表面，制作一个重掺杂的低阻第三导电层9b，以第二隔离膜7d插入其间。导电层9a和9b彼此电绝缘。第二导电层9a电连接电极节点VA，而第三导电层9b连接于另一电极节点VB。
沿图中水平方向延伸的第五导电层5a电连接于杂质区(第三组的杂质区)2e和2h。第五导电层5a对应于图4所示存储单元位线5，由难熔金属硅化物之类构成。
从同图4的比较中显见，在图5所示的结构中，二个存储单元A和B制作在区域I中，而二个存储单元C和D制作在区域II中。在存储单元的常规结构中，所有的单元板电极层互连形成存储单元电容器的一个公共电极。在图5所示的结构中，对应于区域I中提供的单元板的第二导电层9a和制作在区域II中的导电层9b被相互隔离。第一杂质区2d-2i通过也是半导体衬底区的N阱10而电互连。因此，由元件A和B形成的电容器彼此并联连接，而且，由元件C和D形成的电容器彼此并联连接，而二组并联的电容器彼此再串联。其结果是，借助于分别将电极节点VA和VB连接于电源节点(电源线)和地节点(地线)就可以构成去耦电容器。
元件A-D的结构跟存储单元相同，且这些元件所占据的面积被充分地减小了。电容器隔离膜7c和7d具有跟存储单元电容器隔离膜7a和7b相同的由氮化硅膜和氧化硅膜组成的双层结构，以致用小的占据面积可获得足够大的电容值。
由于元件A-D的结构同存储单元相同，故各个导电层和杂质区可用跟制造存储单元相应元件(N阱10除外)相同的步骤加以制作，从而无需增加制造步骤就可在DRAM中实现具有优良面积利用率的电容器。
图6平面图示出了图5所示电容元件的版图。在图6中，示出了对应于图5中元件A和B的那部分的版图。参照图6，导电层3e排列在杂质区2d和2e之间，而导电层3f安排在杂质区2e和2f之间。杂质区2e经由接触孔15电连接于用作位线的导电层5a。导电层3e和3f以及导电层5a沿彼此正交的方向排列。这是因为如上所述，电容元件跟存储单元的结构相同，且导电层3e和3f对应于字线而导电层5a对应于位线。
导电层6c和6d通过虚线所示的插头部位分别电连接于杂质区2d和2f。导电层9a排列在导电层6c和6d上。形成电容器节点的导电层6c和6d在导电层3e和3f上延伸。如图5所示，导电层6c和6d的平坦的上部很厚，使其侧面上的面积足够大。其结果是，导电层9a同导电层6c和6d相互面对的面积足够大。于是，可获得具有DRAM中存储单元电容器特性的电容器以小的占据面积实现大的电容值。一定数目的图6所示电容元件沿行和列的方向排列，相似于存储单元阵列的安排。
图7A和7B分别示出了根据本发明的元件和电容器的等效电路。参照图7A，电容元件包含一个由导电层9a和导电层6(6c-6f)形成的电容器CS以及一个由导电层3(3e-3h)和半导体衬底区10形成的电容器Cp。电容器Cp和CS并联连接于半导体衬底区10。电容器CS的一个电极连接于节点VA。形成电容器Cp的导电层3(3e-3h)可处于浮置态或固定连接于一恒定电位(稍后将加以描述)。电容器Cp相当于存储单元存取晶体管的栅电容器。因此，电容器Cp的击穿电压超过电源电位VCC，而且可靠性不会由于恒定地加电源电压VCC于导电层5而受损害。但存储单元电容器CS的隔离膜很薄，其击穿电压小。借助于将电容器串联在节点VA和VB之间，节点VA和VB之间的电压被容性分值。当电源电压VCC加于电源节点VA，而地电压VSS加于电源节点VB时，电容器CS只接受VCC/2的电压，因而可靠性不受损害。
参照图7B，在电源节点VA和半导体衬底区10之间并联连接了多个电容器CS。多个电容器CS还并联连接在电源节点VB和半导体衬底区10之间。由于比起电容器CS来，电容器Cp的电容小，故图7B中未示出电容器Cp。如图7B所示，当电源电压VCC和地电压VSS分别加于节点VA和VB时，VCC/2的电压加到了节点VA和半导体衬底区10之间，且VCC/2的电压加到了节点VB和半导体衬底区10之间。应该注意的是，上述的描述适用于区域I所含电容元件的数目等于区域II所含电容元件数目的情况。假设在区域I和II中所含的电容元件的数目为X，则区域I和II各提供X·CS的电容值。因此，由于串联了二组电容器X·CS，故电源节点VA和VB之间的电容值为X·CS/2。
图8示出了根据本发明的DRAM的总体布局。
参照图8，DRAM20包含一个带有安排成行和列组成的矩阵的DRAM存储单元的存储单元阵列22，以及用来控制存储单元数据更新和对/从存储单元阵列22进行输入/输出数据的外围电路26a和26b。外围电路26a和26b包含数据输入/输出电路、地址输入电路、外部控制信号输入电路、内部控制信号发生电路以及地址译码电路。根据本发明制作的电容器24安排在DRAM20的恰当位置处。电容器24位于最可能产生电压噪音的电路部位附近。
外围电路26a和26b包含一个n沟MOS晶体管和一个p沟MOS晶体管。它们具有CMOS结构用来降低功率消耗。
图9A示出了一例包含在外围电路26a和26b中的CMOS结构，而图9B示出了其等效电路。参照图9A，在p型半导体衬底区1的表面处制作一个N阱30。在N阱30中制作一个p沟MOS晶体管。在N阱30的周边部位处制作隔离元件的元件隔离膜31b和31c。同样，在外围电路中安排一个用来隔离相邻元件的元件隔离膜31a。在半导体衬底区1的表面处的元件隔离膜31a和31b之间制作彼此分隔开的高浓度N型杂质区32a和32b。在衬底区表面上杂质区32a和32b之间制作栅电极层34，以栅隔离膜插入其间。杂质区32a通过电极互连36电连接于地节点37。杂质区32b通过电极互连38电连接于输出节点39。
在N阱30的表面处，制作彼此分隔开的高浓度p型杂质区40a和40b。杂质区40a电连接于电极互连38。杂质区40b通过电极互连44电连接于电源节点45。在N阱30表面上杂质区40a和40b之间制作栅电极层42，以栅隔离膜插入其间。栅电极层34和42从未示出的部分接收信号。p沟MOS晶体管Q1由形成在N阱30中的杂质区40a和40b及电极层42组成，而n沟MOS晶体管Q2由p型半导体衬底区1、杂质区32a和32b以及栅电极34组成。MOS晶体管Q1和Q2构成一个图9B所示的CMOS倒相器。更具体地说，p沟MOS晶体管Q1连接在电源节点45和输出节点39之间，而n沟MOS晶体管Q2连接在输出节点39和地节点37之间。MOS晶体管Q1和Q2共同在其栅处从未示出的部位接收输入信号。
倘若外围电路具有图9A所示的CMOS结构，则制作N阱30来形成p沟MOS晶体管。用作图5所示衬底区的N阱10的制作步骤跟制作N阱30的步骤相同。
在DRAM中，为了减少步骤的数目，存储单元和外围电路同时制作。通常，在制作存储单元存取晶体管的杂质区之前制作外围电路中用来形成p沟MOS晶体管的N阱。因此，并不会增加制造步骤，因为外围电路的N阱，以及用来形成电容元件的N阱10是通过相同的步骤来制作的。即使外围电路p沟MOS晶体管的N阱30制作在存储单元的存取晶体管和外围电路的n沟MOS晶体管的杂质区之后形成的结构中，若在形成电容元件中杂质区之后用注入N型杂质的方法制作N阱，也不会发生问题，仅仅由于第一杂质区被电互连而引起这些杂质区的杂质浓度增大。
如上所述，根据本发明第一实施例，提供了多个结构跟存储单元电容器相同的电容器且分成第一和第二组，根据这一分组将单元板电极电学上分成组，并将杂质区电连接于衬底区，以致可实现具有优良面积利用率的电容器而不损害介电击穿电压特性。
实施例2
图10示出了根据本发明第二实施例的半导体器件的结构。在图10所示结构中，没有提供图5所示的元件隔离膜8c-8e。在区域I和II之间的边界区中N阱10的表面处制作一个高浓度N型杂质区2j。同其它导电层3e-3h相似，原来形成在元件隔离膜(场隔离膜)8c-8e上的导电层3i-3l排列在N阱10的表面上，以栅隔离膜插入其间，结构的其余部分跟图5所示的相同，因此用完全相同的标号来标注相应的部位，其描述不再重复。
由于杂质区2j代替了元件隔离膜；故可降低N阱10的表面电阻，而且在形成于区域I和II中的电容器之间可实现电阻更低的电连接。
元件隔离膜是被用来隔离存储单元的。在本实施例中，所有形成在N阱10表面处的杂质区都被电连接。因此，取消这种元件隔离膜不会引起任何问题。此外，元件隔离膜的厚度比栅隔离膜大。因而可减小导电层3i、3j、3k和3l同N阱10之间的距离，导致形成在这些导电层3i-3l和N阱10之间的电容器的电容值增大。
图11示出了图10所示半导体器件的等效电路。参照图11，由元件A提供的电容器CSA和由元件B提供的电容器CSB彼此并联连接在节点VA和衬底区10之间。由导电层3e和3f构成的电容器CPA和CPB分别并联连接于电容器CSA和CSB。由于从半导体衬底区10中取消了元件隔离膜，故电容器CPi、CPj和CPk由导电层3i、3j和3k连接于衬底区10。由元件C和D提供的电容器CSC和CSD连接在衬底区10和节点VB之间。由导电层3g和3h构成的电容器CPC和CPD连接于电容器CSC和CSD。电容器CPl由导电层3l连接于衬底区10。
从图11显见，为了减小导电层3i-3l同N阱10之间的距离清除了元件隔离膜，增大了电容器CPi、CPj、CPk和CPl的电容值。由于这些电容器是并联连接于N阱10，故节点VA和VB之间的电容值增大了，从而可用小的占据面积实现具有大电容值的电容器。
实施例3
图12示出了根据本发明第三实施例的半导体器件的结构。在图12所示结构中，没有提供对应于位线的第五导电层5a。同样也没有提供连接于对应位线的第五导电层的杂质区。因此，连接于对应储存节点的导电层6c和6d的杂质区2d和2f之间的距离增大了，而且在区域II中，连接于对应储存节点的导电层6e和6f的杂质区2g和2i之间的距离也增大了。在N阱10上杂质区2d和2f之间排列一个导电层3m，以栅隔离膜4m插入其间。在区域II中，导电层3n排列在N阱10表面上杂质区2g和2i之间，以栅隔离膜4n插入其间。结构的其余部分跟图10所示的相同并以完全相同的标号标注，其详细描述不再重复。
根据图12所示的结构，没有提供连接于对应位线的第五导电层的杂质区，而将导电层3m和3n排列延伸于这些区域上。其结果是，比起图10所示的结构来，由导电层3m、栅隔离膜4m和N阱10所形成的电容器的电容值比图10所示的由导电层3e、栅隔离膜4e和N阱10所形成的电容器以及由导电层3f、栅隔离膜4f和N阱10所形成的电容器的电容值总和还大。于是，将电容值大于图11中电容器CPA和CPB电容值总和的电容器连接于N阱10，并将电容值大于电容器CPC和CPD电容值总和的电容器连接于N阱10。因而，节点VA和VB之间的电容值被进一步增大，从而以小的占据面积获得了更大电容值的电容器。
在区域I和II之间的边界区域处提供杂质区2j，并在此区域中，导电层3j和3k的形状相似于存储单元的栅电极层(字线)。于是，由区域I中的元件所形成的电容值可做成等于由区域II中的元件所形成的电容值，使以下描述的其它实施例中电容分压器中电容的电容值均衡。但可取消杂质区2j并可在杂质区2f和2g之间提供延伸于N阱10表面的导电层3(3j，3k)。
如上所述，根据第三实施例，取消了连接于对应位线的导电层的杂质区，而对应于字线的导电层照样延伸于此区域上。致使导电层和半导体衬底区(N阱)之间的电容进一步增大，从而获得更大电容值的电容器。
实施例4
图13示出了根据本发明第四实施例的半导体器件的结构。在第四实施例中也没有安置对应位线的导电层。为了使杂质区2e和2h连接于相当于位线的导电层，分别提供了对应储存节点的导电层6g和6h。导电层6g和6h带有一个电连接于相应杂质区2e和2h的插头部位(腿部)和一个用来在表面处形成电容器的平坦部位。导电层9a安排成面对着导电层6c、6d和6g的表面，以隔离膜7c插入其间。导电层9b安排成面对着导电层6e、6f和6h的表面，以隔离膜7d插入其间。结构的其余部分跟图10所示的相同，相应的部位用完全相当的标号标记。
在图13所示的结构中，面对导电层9a对应于储存节点的导电层有一个被导电层6g和6h增大了的表面积。此时，导电层6c和6d的平坦部分的面积由于导电层6g额外地插入到它们之间而稍许减小。但导电层6c和6d表面积的这一减小被插入的导电层6g的平坦部分的表面积补偿了，而且导电层9a被安排成面对着导电层6g平坦部分的侧表面区，从而电容值被导电层6g平坦部分的侧表面区增加了。对导电层6h同样如此。因此，由于对应于储存节点的导电层被连接到与相当于位线的导电层相连的杂质区且被用作电容器，故用不着增大电容器所占据的面积就可实现更大电容值的电容器。
实施例5
图14示出根据本发明的第五实施例的半导体器件的结构。参照图14，在P型半导体衬底区1的表面处制作了对应于区域I和II的N型阱10a和10b。N阱10a和10b被安排成彼此电绝缘。在N阱10a和10b之间的边界区制作了元件隔离膜8d。
在N阱10a处制作了杂质区2d-2f。对应于储存节点的导电层6c和6d分别制作在杂质区2d和2f处。对应于位线的导电层5b电连接于杂质区2e。
在N阱10a的表面处，高浓度N型杂质区11a被安排成用元件隔离膜8c跟杂质区2d电隔离。杂质区11a连接于节点VA。
在N阱10b处，相似于存储单元杂质区的杂质区2g、2h、2i形成于其表面处，彼此分隔开。对应于储存节点的导电层6e和6f电连接于杂质区2g和2i。对应于位线的导电层5a电连接于杂质区2h。
在N阱10b中，还形成由元件隔离膜8e而同杂质区2i电隔离的高浓度N型杂质区11b。杂质区11b电连接于电极节点VB。杂质区11a和11b在与杂质区2d-2i相同的制造步骤中制作。对应于字线的导电层3i、3j、3k和3l制作在元件隔离膜8c、8d和8e的表面处。
对应于单元板的导电层9c被安排成面对着对应储存节点的导电层6c、6d、6e和6f的表面，以相似于存储单元电容器隔离膜的隔离膜7e插入其间。
图15示出了图14所示半导体器件的等效电路。参照图15，N阱10a构成电容器的一个电极节点，而N阱10b构成电容器的另一电极节点。导电层9c将形成电容器的电容元件(对应于存储单元电容器)的各个单侧电极(对应于储存节点)互连起来。N阱10a和10b各有一个固有的电阻值。
在图15所示的结构中，N阱的长度被减小了，因而电极节点VA和各电容元件电极(杂质区)之间的电阻值也减小了，导致区域中的电压降比前述实施例减小。在N阱10b和电极节点VB之间同样如此。导电层9c的电阻值比N阱的小。因此，可消除电阻成份引起的电压降低的影响，致使当产生电压噪音时，在区域I和II处没有RC延迟而高速馈送/吸收电荷。
如上所述，根据第五实施例，结构跟存储单元电容器相同的电容元件制作在彼此电隔离的阱区中，且电容元件的公共电极共接，而分隔地提供的阱用作电容元件的电极，从而实现具有优良的降低了电阻分量(没有延迟)的频率特性和优良的面积利用率的电容元件。在图14所示的结构中提供了对应于位线的导电层5a。导电层5a的电阻值总是大于N阱10和10b以及导电层9c的电阻值。因此，导电层5a防止了N阱10a和10b之间的电连接。
当导电层5(5a，5b)具有足够小的电阻值时，层5(5a，5b)只提供在相应的区域内，且大区域I和II之间的边界区被隔离。于是，N阱10a和10b就被完全直流隔离了。
实施例6
图16示出了根据本发明第六实施例的半导体器件的结构。图16所示结构同图14所示结构的差别在于下列几点。没有提供对应于位线的导电层。为了使杂质区2e和2h电连接于相当于位线的导电层，提供了对应于储存节点的导电层6i和6j。导电层6i和6j分别电连接于相应的杂质区2e和2h。对应于单元板的导电层9c被安排成面对着导电层6c、6i、6d、6e、6j和6f的表面，以隔离膜7e插入其间。
在图16所示的结构中，N阱10a和10b被完全地直流隔离(因为未提供对应于位线的导线)。区域I和II的电容值由于新提供的导电层6i和6j而分别增大。其结果是，可实现工作更稳定的大电容值的电容器。结构的其余部分跟图14所示的相同，相应的部位用完全相同的标号标记。
如上所述，根据第六实施例，在连接于对应彼此隔离的N阱中位线的导线的杂质区中制作对应于储存节点的导电层以替代相当于位线的导电层，并且电连接于这些杂质区，且安排成面对对应于单元板的导电层，以隔离膜插入其间。因此，N阱被完全地直流隔离以实现所需的介电击穿特性，而且新提供的导电层贡献了更大的电容值以实现具有优良面积利用率的电容器。
实施例7
图17示意性地给出了根据本发明第七实施例的半导体器件的结构。图17所示半导体器件的结构同图14所示半导体器件的结构的差别在于以下几点。没有提供对应于位线的导电层。没有提供连接于对应于位线的导线(第五导电层)的杂质区(图14中的区域2e，2h)。在N阱10a中，对应于字线的栅电极层(导电层)提供在N阱10a表面上杂质区2d和2f之间，以栅隔离膜4m插入其间。在N阱10b中，对应于字线的栅电极层(导电层)3n排列在N阱10b表面上杂质区2g和2i之间，以栅隔离膜4n插入其间。
在图17所示的结构中，N阱10a和10b彼此直流隔离，且电容按需要分割，以确保介电击穿电压特性，并使具有所需电容值的电容器可连接在节点VA和VB之间。
此外，在图17所示的结构中，导电层3m和3n的表面积增加了，分别导致面对N阱10a和10b的面积增加。其结果是，由导电层3m和3n构成的电容器具有更大的电容值，因而，电容器作为一个整体也具有更大的电容值。
如上所述，根据本发明第七实施例，取消了连接于对应于位线的导电层的杂质区，而且对应于字线的栅电极层(导电层)被安排成延伸于此区域上杂质区之间，致使导电层和用作衬底区的N阱之间的电容器具有更大的电容，从而可实现具有优良面积利用率的电容器。
实施例8
图18示出了根据本发明第八实施例的半导体器件的结构。参照图18，在p型半导体衬底区1上制作了二个待要相互隔离的N阱10a和10b。N阱10a相应于区域I，则N阱10b相应于区域II。同在存储单元结构中一样，在N阱10b的表面处制作了杂质区2d、2e和2f。为杂质区2d和2f提供了对应于储存节点的导电层6c和6d。对应于位线的导电层5b被安排成连接于杂质区2e。导电层5b对包含在区域I中的电容元件的杂质区2e进行互连。对应于单元板的导电层9a被安排成面对导电层6c和6d的表面并以栅隔离膜7c插入其间。导电层9a电连接于电极节点VA。此外，用元件隔离膜8g同杂质区2f隔离的高浓度N型杂质区11c制作在N阱10a中。杂质区11c通过与杂质区2d-2f相同的制造步骤来制作。对应于字线的导电层3i和3j被安排在元件隔离膜8c和8g上。
在区域I和II的边界区制作元件隔离膜8d以确保N阱10a和10b之间的电(直流)隔离。在N阱10b中，同在存储单元结构中一样，杂质区2g、2h和2i彼此分隔地制作在N阱10b的表面上。对于杂质区2g和2i，制作了对应于储存节点的导电层6e和6f。对应于位线的导电层5a制作在杂质区2h处。导电层5a同区域I中的导电层5b电隔离。面对着对应于储存节点的导电层6e和6f的表面，制作了对应于单元板的导电层9b，以隔离膜7d插入其间。导电层9b通过低阻互连15电连接于杂质区11c。
在N阱10b中，制作了用元件隔离膜8e同杂质区2i电隔离的高浓度N型杂质区11b。杂质区11b电连接于电极节点VB。对应于字线的导电层3k和3l分别制作在元件隔离膜8d和8e上。导电层9a和9b彼此隔离。
图19示出了图18所示电容器的等效电路。参照图19，包含在区域I中的电容元件彼此并联连接在电极节点VA和图18所示电容器中的N阱10a之间。同时，形成在区域II中的电容元件(CS)彼此并联连接在导电层9b和电极节点VB之间。N阱10a和导电层9b由互连15互连。因此，如从图19的等效电路显见，并联连接的形成在区域I中的电容元件组同区域II中的组，在节点VA和VB之间串联连接，在图18所示的半导体器件也如此。在本实施例中也可得到相似于前述第一至第七实施例中所得到的效果。
实施例9
图20示出了根据本发明第九实施例的半导体器件的结构。图20所示半导体器件的结构跟图18所示半导体器件的结构的差别在于下面几点。对于待要连接于相当于位线的导电层的杂质区2e和2h，提供了对应于储存节点的导电层。在区域I中，对应于单元板的导电层9a被安排成面对导电层6c、6k和6d表面，以隔离膜7c插入其间。在区域II中，导电层9b被安排成面对导电层6e、6l和6f表面，以隔离膜7d插入其间。
同图18所示的结构比起来，图20所示结构中，导电层9a面对导电层6c、6k和6d处的表面积增大了。同样，导电层9b面对导电层6e、6l和6f处的表面积也增大了。其结果是，区域I和II中的电容器的电容值增大了。
根据第九实施例的半导体器件，可以获得具有同图18所示半导体器件一样的甚至更高的面积利用率的电容器。
实施例10
图21示意性地给出了根据本发明第10实施例的半导体器件的结构。图21所示的半导体器件的结构跟图18所示半导体器件的结构的差别在于以下几点。没有提供对应于位线的导电层5a和5b。没有提供连接于对应于位线的导电层5a和5b的杂质区2e和2h。在区域I中，导电层3m安排在N阱10a表面上杂质区2d和2f之间，以栅隔离膜4m插入其间。在区域II中，导电层3n安排在N阱10b上杂质区2g和2i之间，以栅隔离膜4n插入其间。
在图21所示的结构中，由电极层3m和N阱10a形成的电容器的电容值增大了。同样，由导电层3n和N阱10b形成的电容器的电容值也增大了(因为导电层面对N阱处的面积增大了)。其结果是，区域I和II中的电容器的电容值可增大。
如上所述，根据第10实施例，无需增大面积就可增大电容值，从而获得具有优良面积利用率的电容器。
实施例11
图22示出了根据本发明第11实施例的半导体器件主要部分的结构。图22中示出了电容元件一种典型结构。参照图22，在N阱10的表面处制作了高浓度N型杂质区2x和2y。对应于储存节点的导电层6电连接于杂质区2y。对应于单元板层的导电层9被安排成面对导电层6的表面，以隔离膜插入其间。
导电层3制作在N阱10表面上杂质区2x和2y之间，以栅隔离膜插入其间。导电层3电连接于导电层9。对应于字线的所有导电层3电连接于相应区域中对应于单元板线的导电层9。于是，导电层3构成一个带有N阱10的电容器，以致由导电层9和6以及其间的隔离膜所形成的电容器CS以及导电层3、N阱10和其间的栅隔离膜所形成的电容器CW彼此并联连接。其结果是可进一步增大电容器的电容值。
1.连接方法1
图23示出了根据本发明第11实施例的第一连接方法。图23所示连接电容元件的方法相当于图5所示电容器的结构。对应于单元板的导电层9a和9b被安排成彼此隔离。节点VA电连接于导电层9a，而节点VB电连接于导电层9b。电容器CS彼此并联连接在导电层9a和N阱1之间。平行于电容器CS，由对应于栅电极层(字线)的导电层3所构成的各电容器CW彼此并联连接。同样，电容器CS和CW并联连接在导电层9b和N阱10之间。电容器CW不是简单地起寄生电容的作用，而确实是连接成一个并联于电容器CS的电容器，确保了电容器电容值的增大。
2.连接方法2
图24A示出了根据本发明第11实施例的第二连接方法。示于图24A的连接方法相当于图14所示半导体器件的结构。在此结构中，对应于单元板的导电层9c对所有电容元件共接。N阱10a和10b彼此隔离。N阱10a由连接于节点VA，而N阱10b电连接于节点VB。在此连接方法中，对应于栅电极层的导电层3和对应于单元板的导电层9c也被互连，致使电容器CW和CS彼此并联连接在N阱10a和导电层9c之间以及导电层9c和N阱10b之间。
3.连接方法3
图24B示出了根据本发明第11实施例的第三连接方法。在图24B所示连接方法中，对应于单元板的导电层9a和9b彼此隔离，N阱10a和10b也彼此隔离。节点VA电连接于导电层9a，N阱10b电连接于节点VB。N阱10a通过互连连接于导电层9b。在这种连接方法中，对应于字线(栅电极层)的导电层3和对应于单元板的导电层互连，从而电容器CS和CW彼此并联连接在导电层9a和N阱10a之间以及导电层9b和N阱10b之间。
如上所述，根据第11实施例，对应于字线的导电层和对应于单元板的导电层电互连，致使对应于存储单元电容器且位于对应于单元板的导电层和用作衬底区的N阱之间的电容器，以及位于对应于栅电极层的导电层和N阱之间的电容器，彼此并联连接，从而实现了具有大电容值的电容器。
实施例12
图25A-25C示出了根据本发明第12实施例的半导体器件的等效电路。参照图25A，彼此隔离的N阱10a和10b用对应于位线的导电层5a进行互连。对应于位线的导电层5a通过如上面图5所述的杂质区而连接于N阱10a和10b。位线由低阻导体构成(以便信号的快速传播并减小信号幅度的损失)。因此，采用结构跟低阻位线相同的导电层5a使N阱10a和10b低阻连接。其结果是，N阱10a和10b的扩散电阻r有效地达到可忽略的数值，从而降低了连接在节点VA和VB之间的电容器的寄生电阻，因而电荷可随节点VA和VB的电压变化而迅速地馈送或被吸收。因此，可实现具有快速响应和优良频率特性的去耦电容器。在图25A中，导电层9a和9b彼此隔离且连接于节点VA和VB。各N阱可彼此隔离，也可做成一个公共阱。
在图25B所示的结构中，节点VA和VB分别电连接于N阱10a和10b。电容器CS的各个单侧电极由导电层9c共接。N阱10a用对应于位线的导电层5a通过杂质区(未明显地示出)互连。N阱10b也用对应于位线的导电层5b通过杂质区(未明显地示出)连接。伴随节点VA和VB的寄生电阻可被减小(由于导电层5a和5b分别造成的“短路”结构，使N阱10a和10b的扩散电阻为基本可忽略的r)，而且电荷可根据节点VA和VB的变化而由电容器CS迅速地吸收或馈出。
在图25C所示的结构中，对应于单元板的导电层9a连接于节点VA，N阱10a通过互连15电连接于导电层9b。N阱10b电连接于节点VB。N阱10a和对应于位线的导电层5a通过未示出的杂质区而并联连接。对应于位线的导电层5b通过未示出的杂质区而电连接于N阱10b。在这一结构中，N阱10a和10b的扩散电阻可用导电层5a和5b减小到基本上可忽略，以致伴随电荷运动的RC延迟可明显地减小，从而可实现在快速响应方面优良的、具有改进了的频率特性的电容器。
如上所述，根据本发明第12实施例，N阱用对应于位线的导线通过规定距离处的杂质区连接，N阱的扩散电阻和相应的传播电荷中的RC延迟基本上可忽略，从而实现可高速响应的具有优良频率特性的电容器。
实施例13
图26示出了根据本发明第13实施例的半导体器件的结构。参照图26，多个电容元件(在图中以O表示)被安排在一个由行和列组成的矩阵中。电容元件的结构相似于DRAM存储单元。作为字线的导电层30-30n对应于电容元件的各个行排列。作为位线的导线50a-50f沿列的方向排列。由于电容元件相似于存储单元而排列，导电层如位线就成对排列。电容元件对应于成对(诸如导电层50a和50b)导电层和每个对应于字线的导线30a-30l之间的交点而安排。对应于字线的导电层30a-30f用诸如铝之类的低阻材料构成的互连56a和56b在反面进行互连。互连56a被电连接于公共节点52a。对应于字线的导电层30g-30l用低阻铝构成的互连56c和56d在面进行互连。互连56c电连接于公共节点52b。
作为单元板的导电层9a对应于对应字线的导电层30a-30f而排列。作为单元板的导电层9b对应于导电层30g-30l而排列。导电层9a和9b彼此隔离。导电层9a电连接于节点55a。节点52a和55a用低阻互连57a进行互连。导电层9b互连至节点55b，节点55b通过低阻互连57b电连接于公共节点52b。
图26所示的结构在电学上等效于图25A所示的电路。借助于将电容元件安排在行和列组成的矩阵中，可用小的占据面积有效地安排大量的电容元件，以实现具有优良面积利用率的电容器。这样，对应于字线的导电层30a-30l电连接于作为单元板的相应导电层9a和9b，致使由导电层30a-30l和衬底区(N阱)所形成的电容器被额外地平行提供，从而增大了电容值。电容器的电极节点根据实现图25A-C中不同等效电路来恰当地定位。
当实现图25B和C等效电路时，对应于位线的导电层50a-50f根据导电层9a和9b而被分割且彼此隔离。
如上所述，根据本发明第13实施例，电容元件安排在矩阵中，对应于字线的导电层被电互连，且对应于字线的导电层的互连节点被电连接于相应的作为单元板的导电层，致使对应于字线的导电层能够以电容元件的形式得到利用，而且可完成具有优良面积利用率的电容器。此外，借助于将电容元件安排在行和列组成的矩阵中，可有效地安排多个电容元件。
实施例14
图27示出了根据本发明第14实施例的半导体器件的结构。参照图27，用作字线的导电层30a-30g对应于对应单元板的导电层9a而安排，而作为字线的导电层30h-30n对应于作为单元板的导电层9b而安排。导电层30a-30g用例如铝构成的低阻互连50a进行互连。互连56a电连接于公共节点52a。导电层30h-30n用低阻互连56c进行互连。互连56c电连接于公共节点52b。导电层9a和9b彼此隔离。对应于位线的导电层50a-50f沿垂直于导电层30a-30g的方向排列。对应于位线的导电层50g-50l沿垂直于导电层30h-30n的方向排列。导电层50a-50l用低阻互连58a和58b在反面进行互连。导电层9a连接于节点55a，而55a依次又通过低阻互连57a连接于公共节点52a。导电层9b电连接于节点55b，而55b依次又通过低阻互连57b电连接于公共节点52b。
各组导电层50a-50f和50e-50l只在一个阱区中延伸。即使在导电层50a-50l中的一个中产生了噪音，此噪音也被弥散，因而整个噪音被吸收，以致能实现高效除噪音的电极结构。图27所示的安排相当于图25A所示的连接方法(在图25A中未示出由对应于字线的导电层所构成的电容器CW)。如果对应于位线的导电层也被分割，则互连58a和58b按分割导电层9a和9b的方法而分割。电容元件的安排跟图26所示的相同。
如上所述，根据第14实施例，电容元件安排在行和列组成的矩阵中，且对应于字线的导电层电共接于作为单元板的相应导电层，从而使用作字线的导电层能以电容器的形式得到利用，而且以小的占据面积可获得大电容值。
实施例15
图28A示出了根据本发明第15实施例的半导体器件的结构，而图28B是表示图28A所示半导体器件的工作的波形图。参照图28A，半导体器件包含连接在输入节点100和内部节点99之间的电容器C、连接在内部节点99和地节点之间的二极管D1、以及连接在内部节点99和输出节点101之间的二极管D2。上述第一到第14实施例所述的电容器被用作电容器C。更具体地说，多个结构跟存储单元电容器相同的电容器Ca和Cb被串联连接。每个电容器Ca和Cb可由多个电容元件或由一个电容元件构成。二极管D1的阳极连接于内部节点99，而阴极连接于地节点。二极管D2的阴极连接于内部节点99，而阳极连接于输出节点101。以下将参照图28B所示的工作波形来描述半导体器件的工作。
来自未示出的信号源的时钟信号Φ以预定的脉宽和周期在地电位VSS(0V)和电源电压VCC之间改变。当时钟信号Φ升向高电平时，借助于电容器C的电荷激励工作，内部节点99的电位上升。内部节点99的电位超过输出节点101的电位，二极管D2进入反偏压状态，从而达到关断态。二极管D1被变成导通，从而使内部节点99的电位降到VF的电平(此处VF表示二极管D1和D2的正向压降)。
当时钟信号Φ降到低电平(0V)时，借助于电容器C的电荷激励工作，内部节点99的电位VF被降到VF-VCC的电平。此时，二极管D2被导通，且正电荷从输出节点101流到内部节点99，从而降低了输出节点101的电压VBB。当输出节点101和内部节点99之间的电位差达到VF时，二极管D2被关断。时钟信号Φ再一次升至高电平，内部节点99的电位升高并被二极管D1箝位于VF的电压水平。重复上述操作，输出节点101的电压VBB被降到-VCC+2VF的电平。
这一电压电平是负的。负的电压VBB被加于DRAM中的存储阵列部分的衬底区并用作偏置电压。在其中负电压VBB传送到未选定的字线的一种结构，可用来防止字线的误选。这种电路被单片提供在DRAM中。因此希望获得尽可能小的占据面积。由电容器C注入的电荷的数量(电荷激励比)正比于其电容值。于是，利用上面第一到第14实施例所述的以小的占据面积而具有大电容值的电容器C，能够以小的占据面积实现用来有效地产生所需电压电平的负电压VBB的负电压发生电路。
实施例16
图29A示出了根据本发明第16实施例的半导体器件的结构，而图29B示出了图29A所示半导体器件的工作波形。参照图29A，电容器C连接在输入节点100和内部节点102之间，二极管D3连接在电源节点VCC和内部节点102之间，而二极管D4连接在内部节点102和输出节点103之间。二极管D3的阳极连接于电源节点VCC，而阴极连接于内部节点102。二极管D4的阳极连接于内部节点102，而阴极连接于输出节点103。上面第一到第14实施例中任何一个实施例所述的电容器被用作电容器C。示意性地示出了二个串联连接的电容器Ca和Cb。以下将参照表明其工作波形的图29B来描述图29A所示的半导体器件的工作。
当时钟信号Φ处于低电平时，内部节点102的电位也降至低电平。此时，二极管D3被导通，且内部节点102被二极管D3箝位在VCC-VF的电压水平(其中VF表示二极管D3和D4的正向压降)。此时，内部节点102的电压电平低于输出节点103的电压电平VPP，因此，二极管D4处于关断态。当时钟信号Φ升至高电平时，内部节点102的电压电平升至2VCC-VF的电压电平，从而使二极管D4导通。其结果是，正电荷从内部节点102流到输出节点103，且电压VPP的电压电平上升。当内部节点102的电压电平达到VPP+VF时，二极管D4被关断。当时钟信号Φ再次达到低电平时，节点102的电位电平被电容器C的电荷激励操作降低并由二极管D3预充电到VCC-VF电压电平。当时钟信号Φ的电压电平再次上升时，内部节点102的电压电平被电容器C的电荷激励操作升高。通过上述操作的重复，来自输出节点的电压VPP上升到2VCC-2VF的电压电平。
电压VPP高于电源电压VCC并被用来形成在DRAM中选定字线上传送的字线驱动信号。此电压也被用来产生连接控制信号以便将选定区段中的位线对连接到诸如共用读出放大器结构之类的其它结构的读出放大器上。这种用来产生高电压VPP的电路以单片形式提供。因此，要求占据面积小的高电压发生电路。高电压发生电路利用电容器C的电荷激励操作。一个时钟信号周期中引入的电荷数量正比于电容器C的电容值。于是，利用上面第一到第14实施例所述的任何一种电容器，能够有效地引入电荷，且能实现可快速产生稳定的高电压VPP的占据面积小的高电压发生电路。
实施例17
图30A示出了根据本发明第17实施例的半导体器件的结构，图30B是表明图30A所示半导体器件工作的信号波形图。参照图30A，此半导体器件包含用来缓冲加于信号输入节点104的控制信号(时钟信号Φ1)并将此信号传送到内部节点106的缓冲器B1、用来缓冲加于信号输入节点105的控制信号Φ2(时钟信号)并将此信号经由电容器C传送到内部节点106的缓冲器B2、以及连接在输出节点107和地节点之间的负载电容CL。电容器C具有上面第一到第14实施例中任何一个所述的电容器的结构。现将参照图30B的信号波形图来描述其工作。
当加于信号输入节点104的控制信号Φ1升至高电平电源电压VCC电平时，节点106的电位被缓冲器B1提高，且电容CL被充电到电源电压VCC电平。控制信号Φ2此时仍处于低电平。随后，当时钟信号Φ2升至高电平时，处于电源电压VCC电平的信号从缓冲器B2被加到电容器C。电容器C根据来自缓冲器B2的高电平信号而执行电荷激励操作以提高节点10b的电位。馈自电容器C的电荷被提供给负载电容CL。其结果是，输出节点107的信号Φp的电压电平被进一步提高到超过电源电压VCC电平。用下式可得到此电压电平。电荷C·V由电容器C注入到节点106。节点106(输出节点107)的电容等于C+CL。因此，由注入电荷C·V造成的节点106(即107)的电位增量ΔV可如下从电荷守恒定律得到：
C·V＝ΔV(CL+C)因此，ΔV＝C·VCC/(CL+C)
当控制信号Φ1和Φ2降至低电平时，输出节点107的电位降至地电位电平的低电平。加自输出节点107的信号Φp被用作例如增强字线信号(当选定字线的电压电平达到高电平时，用来进一步提高字线电位)。电容器C的电容值越大，增压电压水平就越高。同样在这种用来产生控制信号Φp的电路中，利用第一至第14实施例的电容器C作为电容器C，也可以用小的占据面积实现用来产生所需电压水平的控制信号Φp的电压增压电路。
实施例18
图31A示出了根据本发明第18实施例的半导体器件的结构，而图31B是表明图31A的半导体器件的工作的信号波形图。参照图31A，此半导体器件包含：连接在接收控制信号Φ3的输入节点110和内部节点112之间的电容器C；连接在电源节点VCC和内部节点112之间的二极管连接的n沟MOS晶体管NQ1；其一个导电节点连接于内部节点112栅连接于接收控制信号Φ4的节点，而其它导电节点，连接于输出节点113的p沟MOS晶体管PQ1；以及其一个导电节点连接于输出节点113、栅连接于控制信号输入节点111、而其它导电节点被耦合以接收地电位的n沟MOS晶体管NQ2。
负载电容CL提供在输出节点113和地节点之间。MOS晶体管NQ1在其栅及漏处接收电源电压VCC。MOS晶体管PQ1和NQ2构成倒相器，且以地电压和内部节点112上的电压作为二个工作电源电压而工作。现参照图31B的工作波形图来描述图31A所示半导体器件的工作。
当时钟信号Φ3处于低电平时，内部节点112被MOS晶体管NQ1充电到VCC-VTN的电压水平，其中VTN是MOS晶体管NQ1的阈值电压。当控制信号Φ4处于高电平的电源电压VCC电平时，MOS晶体管PQ1被关断(VCC＞VCC-VTN)，MOS晶体管NQ2被开启，来自输出节点113的控制信号Φp处于低电平。
当控制信号Φ4从高电平降到低电平时，MOS晶体管NQ2被关断，而MOS晶体管PQ1被开启。其结果是，输出节点113通过MOS晶体管PQ1被充电，而控制信号Φp升至内部节点112上电压的VCC-VTN电平。然后，当控制信号Φ3升至电源电压VCC电平的高电平时，内部节点112的电压电平被电容器C的电荷激励操作提高到2VCC-VTN。内部节点112上的电位增量通过MOS晶体管PQ1被传送到输出节点113。
MOS晶体管NQ1处于关断态(因为内部节点112的电压电平超过了电源电压VCC)，而输出节点113的控制信号Φp的电压电平被通过MOS晶体管PQ1加自内部节点112的电荷提高了。控制信号Φp的电压电平增量决定于电容器C和CL的电容值。控制信号Φp被增加的电压电平是电容C和CL彼此电荷电位相等时的电压电平。因此，同第17实施例相似，电容器CL的电荷电位，亦即控制信号Φp的电压电平被控制信号Φ3提高了C·VCC/(CL+C)。
当控制信号Φ4升至电源电压VCC时，MOS晶体管NQ2被开启，电容器CL的电荷电位被放电，而控制信号Φp降至地电压电平的低电平。或控制信号Φ3此时仍处于高电平且内部节点112的电压电平超过电源电压VCC，则MOS晶体管PQ1被开启。此时，电荷从内部节点112通过MOS晶体管PQ1和NQ2放电到地节点，从而降低内部节点112的电压电平。当控制信号Φ3降至地电压电平的低电平时，内部节点112的电压电平也降至地电压电平，从而MOS晶体管PQ1被完全关断。此时，内部节点112被MOS晶体管NQ1充电到电压电平VCC-VTN。
图31A所示的半导体器件被用作根据控制信号Φ3和Φ4产生只在预定周期中达到增压电平的高电平的控制信号的电路。这种电路被用在产生用来连接公用读出放大器装置中的读出放大器和位线的控制信号或字线驱动信号的部位。在图31A所示的增压电路中，内部节点112的电压电平被电容器C的电荷激励操作提高。为了产生所需电压电平的增压控制信号Φp，希望电容器C的电容值较大。利用上面第一到第14实施例所述的电容器(以Ca和Cb注明)作为电容器C，用小的占据面积可实现大电容值的电容器，致使可用小的占据面积实现用来产生所需电压电平的增压控制信号的增压电路。
实施例19
图32示出了根据本发明第19实施例的半导器件的结构。参照图32，焊盘160连接于电容器Ca和Cb之间的连接节点150。电容器Ca和Cb串联连接在电极节点VA和VB之间。电容器Ca和Cb是第一到第14实施例所述的电容器。
即使电容器Ca和Cb中之一没有正常地形成隔离膜而导致介电击穿而且一个电容器是处于电短路状态，倘若加于电极节点VA和VB的电压低且在其它电容器中未发生介电击穿，则串联连接的电容器Ca和Cb组也可起到一个电容器的作用。但其它的正常电容器的电压是二倍于设计规格中正常所加的电压。其结果是，在实际使用中随着时间的推移在其它正常电容器中出现了介电击穿(与时间有关的介电击穿)。为了防止这种有缺陷的电容器作为产品而发运，需要考察半导体器件的可靠性。借助于提供焊盘160以在发货之前检测电容器Ca和Cb的这种隔离失效，改善了产品的可靠性。
图33A和33B用来描述半导体器件的测试方法。参照图33A，用探针通过安培表162将中间电压(VCC/2)加于焊盘160。电源电压VCC和地电压VSS分别加于电极节点VA和VB。若电容器Ca出现隔离失效(介电击穿)而电容器Cb工作正常，则电流从电极节点VA经由内部节点150和焊盘160流到中间电压发生器。相反，若电容器Ca工作正常而电容器Cb出现失效，则电流经由安培表162、焊盘160和内部节点150流到电极节点VB。于是，若只有一个电容器失效(击穿)，借助于观察流过安培表162的电流的符号，就可确定失效的电容器。引起超过预定值的电流流过安培表162的那些电容器都遭受了介电击穿并确定为废品。
接着，将电源电压VCC加于电极节点VA和VB。如果电容器Ca和Cb中至少有一个失效，则电流从内部节点150经由焊盘160流到安培表162。若测试结果有大于在上述前一测试中流过安培表162的电流流动，则二个电容器Ca和Cb都被确定为次品。
可采用另一种方法，其中先将相同的电压(电源电压VCC或地电压VSS)加至电极VA和VB，若流过安培表162的电流超过预定值，则找到了失效。
图33B示出了另一测试方法。参照图33，在焊盘160和电极节点VA之间连接一个电压表164，而在焊盘160和电极节点VB之间连接一个电压表166，电源电压VCC加于电极节点VA，地电压VSS加于电极节点VB。若电容器Ca和Cb工作正常，则电压表164和166各读到电压值VCC/2。若电容器Ca出现隔离失效，则内部节点150的电压超过中间电压VCC/2。相反，若电容器Cb出现隔离失效，则节点150的电压电平低于中间电压VCC/2 。若电压表164和166的实测电压V1和V2跟中间电压VCC/2相差一个预定值或更多，半导体器件的电容器就被认为是废品。
图34A-34D具体示出了如何连接电容器和焊盘。参照图34A，电容器包含由制作在N阱10a和连接于电极节点VA的导电层9a之间的电容器CS构成的电容器Ca，以及由制作在N阱10b和导电层9b之间的电容器CS构成的电容器Cb。N阱10a和10b可用对应于位线的导电层5a和5b进行互连。N阱10a和导电层9b用互连15进行互连。互连。15相当于图32所示的内部节点150。因此，在这一情况下，互连15被电连接于焊盘160。
参照图34B，N阱10a连接于电极节点VA，而N阱10b电连接于电极节点VB。导电层9c为电容器Ca和Cb公用。N阱10a和10b可用对应于位线的导电层5a和5b进行互连。导电层5a和5b也可以不提供。在此结构中，导电层9c相当于图32所示的内部节点150。因此，导电层9c电连接于焊盘160。
参照图34C，导电层9a连接于电极节点VA，而导电层9b连接于电极节点VB。N阱10a和10b彼此隔离且用对应于位线的导电层5a进行互连。因此，电容器Ca和Cb之间的连接节点150相当于导电层5a。在此结构中，导电层5a电连接于焊盘160。
参照图34D，导电层9a连接于电极节点VA，而导电层9b电连接于电极节点VB。电容器Ca和Cb的其它电极节点用N阱10进行互连。对应于位线的导电层5a可连接于N阱10。也可不提供导电层5a。在此结构中，N阱10相当于电容器Ca和Cb之间的连接节点，且N阱10电连接于焊盘160。此处，导电层5a若提供的话，可如图34D虚线所示电连接于焊盘160。
如上所述，根据本发明第19实施例，一个焊盘电连接于电容器的连接节点，致使能够确认可能出现隔离失效(介电击穿)的电容器，从而改善器件的可靠性。
实施例20
图35示出了根据本发明第20实施例的半导体器件的主要部分的结构。参照图35，在电容器Ca和Cb的连接节点150以及外部引线端172之间安置了一个开关晶体管170，它响应测试指示信号TEST而开启。电容器Ca和Cb串联连接在电极节点VA和VB之间。电容器Ca和Cb的结构跟上面第一到第14实施例所示的任一电容器相同。外部引线端172为未示出的内部电路在正常工作过程中所用，且执行信号的输入或输出操作。
测试模式指示信号TEST可以直接由外部施加，也可以利用多个控制信号的工作时刻或多个控制信号的时间条件和特定的地址关键码的组合来激活。
当器件被封装时，预定的电压不能通过探针像第19实施例所述那样在外部施加到焊盘160。因此，电容器Ca和Cb的连接节点150根据测试模式指示信号TEST而被电连接于外部引线端172。
图36示出了如何测试根据第19实施例的半导体器件。电容器Ca和Cb包含在封装件180中。为封装件180安排了外部引线端182，172和184。外部引线端182电连接于电极节点VA，而外部引线端184电连接于电极节点VB。在测试模式中，外部引线端172连接于电容器Ca和Cb的连接节点150。在测试操作过程中，电源电压VCC和地电压VSS由测试仪190加于外部引线端182和184。一个预定电压(中间电压VCC/2)经由安培表192加至外部引线端172。确定流过安培表192的电流是否超过预定值，出现数值等于或大于预定值的电流流动的半导体器件被确定为次品。电极节点VB可通过外部引线端184接收电源电压VCC。在此安排中采用了相似于第19实施例的方法。
根据图36所示的方法，在产品发运之前的最终测试中，连接节点150可根据测试指示信号TEST被连接于外部引线端172，且用外部测试仪190来确定电容器Ca和Cb是否潜伏着或明显地有隔离失效，致使产品的可靠性得以改善。
在上述第19实施例中，开关晶体管170可电连接于焊盘。
图37A-37D具体示出了在第20实施例中如何连接开关晶体管和电容元件。参照图37A，电容元件包含由形成在导电层9a和N阱10a之间的电容器CS组成的电容器Ca以及由形成在导电层9b和N阱10b之间的电容器CS组成的电容器Cb。导电层9a电连接于电极节点VA，而N阱10b电连接于电极节点VB。N阱10a通过互连15电连接于导电层9b。因此，在此结构中，开关晶体管170是为互连15安排的。
参照图37B，电容器Ca由导电层9c和N阱10a之间的电容器CS组成，而电容器Cb由导电层9c和N阱10b之间的电容器CS组成。N阱10a连接于电极节点VA，而N阱10b电连接于电极节点VB。导电层5a和5b可互连到N阱10a和10b。由于连接节点相当于此结构中的导电层9c，故开关晶体管170被电连接于导电层9c。
参照图37c，电容器Ca由导电层9a和N阱10a之间的电容器CS组成，而电容器Cb由导电层9b和N阱10b之间的电容器CS组成。导电层9a和9b分别电连接于电极节点VA和VB。N阱10a和10b用导电层5a进行互连。因此，连接节点由导电层5a提供，而开关晶体管170电连接于导电层5a。
参照图37D，电容器Ca由导电层9a和N阱10之间的电容器CS组成，而电容器Cb由导电层9b和阱10之间的电容器CS组成。导电层9a和9b分别连接于电极节点VA和VB。N阱对电容器Ca和Cb共接。导电层5a可互连到N阱10。在此结构中，N阱10或导电层5a构成连接节点，因而开关晶体管170被连接于N阱10或导电层5a。
如上所述，根据本发明第20实施例，电容器的连接节点根据测试模式指示信号而选择性地连接到外部引线端，以致即使半导体器件被封装在封装件中之后，也可以在产品发运之前的最终测试中执行电容器的隔离失效测试，导致半导体器件可靠性的改善。
虽然已详细地描述了本发明，但显而易见的是，这仅仅是一种举例说明的方法而不构成限制，本发明的构思与范围只受所附权利要求的限制。

Claims (26)

1.一种半导体器件，它包含具有一个和另一个电极(VA，VB)的电容器(C)，上述电容器包含：
串联连接在上述一个和另一个电极之间的第一电容元件(I；Ca)和第二电容元件(II；Cb)；
上述第一电容器元件(I)包含：
(a)第一组(I)多个第一导电类型的第一杂质区(2d，2f，2g)，这些杂质区彼此分隔开地排列在第一导电类型的第一半导体衬底区(10；10a)的表面处，
(b)第一组(I)多个第一导电层(6c，6g，6d)，它们电连接于上述第一组的预定的相应第一杂质区，在上述第一半导体衬底区的表面上形成有预定的形状而且相互分隔开，以及
(c)安排成面对着上述第一组的第一导电层的第二导电层(9a)，以第一隔离膜(7c)插入二者之间，而且，
上述第二电容元件(II；Cb)包含：
(d)第二组多个第一导电类型的第一杂质区(2g-2i)，它们彼此分隔开地排列在第一导电类型的第二半导体衬底区(10，10b)的表面处，
(e)第二组多个第一导电层(6e-6h)，它们电连接于上述第二组的预定的相应第一杂质区，在上述第二半导体衬底区的表面上形成有预定形状而且相互分隔开，以及
(f)安排成面对着上述第二组的第一导电层的第三导电层(9b)，以第二隔离膜(7d)插入二者之间。
2.根据权利要求1的半导体器件，其中所述的第二导电层(9a)跟上述第三导电层(9b)相互隔离，上述第一半导体衬底区(10)和上述第二半导体衬底区(10)组成公共的衬底区，且上述第二和第三导电层分别电连接于上述的一个和另一个电极(VA，VB)。
3.根据权利要求1的半导体器件，其中所述的第二导电层(9a)跟上述第三导电层(9b)相互隔离，上述第一和第二半导体区(10a，10b)彼此分隔地制作，上述第一半导体衬底区(10a)通过互连(15)电连接于上述第三导电层(9b)，且上述第二导电层和上述第二衬底区(10b)电连接于上述的一个和另一个电极(VA，VB)。
4.根据权利要求1的半导体器件，其中所述的第二和第三导电层(9a，9b)电连接以组成一个公共的导电层(9)，且上述第一和第二衬底区(10a，10b)彼此电隔离且分别电连接于上述的一个和另一个电极(VA，VB)。
5.根据权利要求1的半导体器件，其中为每个上述第一杂质区(2d-2f)安置有所述的多个第一导电层(6c-6h)。
6.根据权利要求1的半导体器件，还包含有预定形状的第四导电层(3m，3n)，制作在上述半导体衬底区(10)的表面上的上述第一和第二组中上述多个第一杂质区中相邻的第一杂质区(2d-2f；2g-2i)之间，以第四隔离膜(4m，4n)插入其间。
7.根据权利要求6的半导体器件，其中所述的第四导电层(3)被分别电连接于上述第二导电层(9a)的第一组第四导电层(3m)和电连接于上述第三导电层(9b)的第二组第四导电层(3n)。
8.根据权利要求1的半导体器件，还包含第五导电层(5a)，它形成在上述第一和第二半导体衬底区(10；10a，10b)上，且电连接于上述多个第一杂质区(2d-2i)中预定的第一杂质区(2e)以便电互连各个上述第一和第二组(I，II)中的上述预定的第一杂质区。
9.根据权利要求7的半导体器件，其中所述的第一杂质区(2d-2i)安排在由行和列组成的矩阵中，且上述第四导电层(3；30a-30m)安排成沿行的方向延伸。
10.根据权利要求8的半导体器件，其中所述的第一杂质区(2d-2i)安排在由行和列组成的矩阵中，且上述第五导电层(5；50a-50l)安排成对应于各个列且沿列的方向延伸。
11.根据权利要求10的半导体器件，还包含用来对各个上述第一和第二组(I，II)中所有上述第五导电层(50a-50l)进行电互连的互连(58a，58b)。
12.根据权利要求1的半导体器件，还包含元件隔离膜(3j，3k)，它形成在连接于上述第一组第一导电层的第一杂质区(2f)和连接于上述第二组第一导电层的第一杂质区(2g)之间的上述第一和第二半导体衬底区(10)表面处。
13.根据权利要求1的半导体器件，还包含：
时钟专用装置(100；B2；110)，用来将时钟信号(Φ)加至上述一个电极，以及
电压发生装置(D1，D2；D3，D4；B1，CL；NQ1，NQ2，PQ1)，用来根据上述另一个电极的电位而产生预定电位。
14.根据权利要求2的半导体器件，还包含电连接于上述公共半导体衬底区(10)的焊盘(160)。
15.根据权利要求8的半导体器件，还包含电连接于上述第五导电层(5a)的焊盘(160)。
16.根据权利要求2的半导体器件，还包含响应测试模式指示信号(TE)的激活以便将上述公共半导体衬底区(10)电连接于外部端点(172)的开关元件(170)，上述测试模式指示信号指示上述半导体器件工作于测试模式。
17.根据权利要求8的半导体器件，还包含响应测试模式指示信号(TE)的激活以便将上述第五导电层(5a)电连接于外部端点(172)的开关元件(170)，上述测试模式指示信号指示上述半导体器件工作于测试模式。
18.根据权利要求1的半导体器件，还包含：
排列在由行和列组成的矩阵中且制作在第二导电类型的半导体衬底区(1)上的多个存储单元，且每一个的第一导电类型的第三和第四杂质区(2a-2c)彼此隔离，栅电极层(3a，3b)制作在衬底区上上述第三和第四杂质区之间，用作储存节点的第六导电层(6a，6b)电连接于上述第三杂质区，第七导电层(9)安排成面对上述第六导电层而以第四隔离膜(7a，7b)插入二者之间且用作接收预定电位的单元板电极，其中，
所述的第一导电层(6c-6h)跟上述第六导电层一样制作在互连层处，且
所述的第二和第三导电层(9a，9b)跟上述第七导电层一样制作在互连层处，
其中，用于存储单元的存储阵列形成区和用于形成第一及第二电容元件的区域分布于不同的区域。
19.根据权利要求6的半导体器件，还包含：
多个安排在矩阵中且制作在第二导电类型的半导体衬底区(1)上的存储单元，且每一个的第一导电类型的第三(2a，2b)和第四(2c，2b)杂质区彼此隔离，栅电极层(3a，3b)制作在衬底区上上述第三和第四杂质区之间，用作储存节点的第六导电层(6a，6b)电连接于上述第三杂质区，且第七导电层(9)安排成面对着上述第六导电层以隔离膜插入二者之间并用作接受预定电压的单元板电极层，其中
上述第一导电层(6c-6h)跟上述第六导电层一样制作在互连层处，
上述第二和第三导电层(9a，9b)跟上述第七导电层一样制作在互连层处，且
上述第四导电层(3m，3n)跟上述栅电极层一样制作在互连层处，
其中，用于存储单元的存储阵列形成区和用于形成第一及第二电容元件的区域分布于不同的区域。
20.根据权利要求8的半导体器件，还包含：
多个安排在矩阵中且制作在第二导电类型的半导体衬底区(1)上的存储单元，每一个的第一导电类型的第三(2a，2b)和第四(2c，2b)杂质区彼此隔离，栅电极层(3a，3b)制作在衬底区上第三和第四杂质区之间，用作储存节点的第六导电层(6a，6b)电连接于上述第三杂质区，且第七导电层(9)安排成面对着上述第六导电层而以隔离膜插入二者之间并用作接收预定电位的单元板电极层，其中
上述第一导电层(6c-6h)跟上述第六导电层一样制作在互连层处，
上述第二和第三导电层(9a，9b)跟上述第七导电层一样制作在互连层处，且
上述第五导电层(5a)跟第八导电层一样制作在互连层处用作电连接于存储单元列的位线，
其中，用于存储单元的存储阵列形成区和用于形成第一及第二电容元件的区域分布于不同的区域。
21.根据权利要求3的半导体器件，还包含制作在上述第一半导体衬底区表面处且电连接于上述第三导电层的第一导电类型的第二杂质区(11c)。
22.根据权利要求8的半导体器件，还包含用来对上述第一和第二组中每一组内的上述第五导电层(5a，5b)进行电互连以组成公共导电层(5)的互连。
23.根据权利要求8的半导体器件，其中上述第一组中的上述第五导电层(5a)跟上述第二组中的上述第五导电层(5b)彼此隔离。
24.根据权利要求4的半导体器件，还包含电连接于上述第二和第三导电层(9b，9a)的焊盘(160)。
25.根据权利要求4的半导体器件，还包含响应测试模式指示信号的激活以便将上述第二和第三导电层电连接到外部引线的开关元件(170)，上述测试模式指示信号指示上述半导体器件工作于测试模式。
26.根据权利要求2的半导体器件，还包含制作在公共半导体衬底区表面处上述第一和第二组之间的第一导电类型的第二杂质区(2j)。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100198662B1 (ko) * 1996-05-16 1999-06-15 구본준 디램 셀, 디램 및 그의 제조 방법
JPH1012838A (ja) 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
US6072740A (en) * 1997-12-01 2000-06-06 Intel Corporation Apparatus for reducing the effects of power supply distribution related noise
KR100254564B1 (ko) * 1997-12-20 2000-05-01 윤종용 반도체 장치
US6167541A (en) * 1998-03-24 2000-12-26 Micron Technology, Inc. Method for detecting or preparing intercell defects in more than one array of a memory device
JP3996267B2 (ja) * 1998-05-12 2007-10-24 エルピーダメモリ株式会社 半導体記憶装置
US6087896A (en) * 1998-09-30 2000-07-11 Conexant Systems, Inc. Compensation technique using MOS capacitance
FR2785080B1 (fr) * 1998-10-23 2001-01-19 St Microelectronics Sa Cellule memoire dram
US6618847B1 (en) * 1998-11-13 2003-09-09 Stmicroelectronics, Inc. Power stabilizer using under-utilized standard cells
JP3194375B2 (ja) 1998-12-21 2001-07-30 日本電気株式会社 特性評価用半導体装置および特性評価方法
JPWO0051184A1 (zh) * 1999-02-23 2002-06-11
US7335965B2 (en) 1999-08-25 2008-02-26 Micron Technology, Inc. Packaging of electronic chips with air-bridge structures
US7276788B1 (en) 1999-08-25 2007-10-02 Micron Technology, Inc. Hydrophobic foamed insulators for high density circuits
US6320237B1 (en) 1999-11-08 2001-11-20 International Business Machines Corporation Decoupling capacitor structure
JP2002217304A (ja) * 2000-11-17 2002-08-02 Rohm Co Ltd 半導体装置
KR100721191B1 (ko) * 2001-06-30 2007-05-23 주식회사 하이닉스반도체 반도체 소자의 디커플링 커패시터 형성 방법
KR100464411B1 (ko) * 2002-04-19 2005-01-03 삼성전자주식회사 분할된 디커플링 커패시터를 이용한 전원선 잡음 제거회로 및 이를 구비하는 반도체 장치
JP4094904B2 (ja) * 2002-07-22 2008-06-04 三菱電機株式会社 半導体装置
JP2004119709A (ja) * 2002-09-26 2004-04-15 Nec Corp 半導体集積回路
JP2004119857A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体記憶装置およびその製造方法
JP4342833B2 (ja) * 2003-05-16 2009-10-14 Ｎｅｃエレクトロニクス株式会社 容量セルと半導体装置及びその製造方法
US7177135B2 (en) * 2003-09-23 2007-02-13 Samsung Electronics Co., Ltd. On-chip bypass capacitor and method of manufacturing the same
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US7164595B1 (en) * 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
JP4899666B2 (ja) * 2006-06-30 2012-03-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008147338A (ja) * 2006-12-08 2008-06-26 Nec Electronics Corp 半導体集積回路装置
KR20090083197A (ko) 2008-01-29 2009-08-03 삼성전자주식회사 컬러필터기판의 제조 방법
US20090236908A1 (en) * 2008-03-21 2009-09-24 Kun-Woo Park Reservoir capacitor and semiconductor memory device including the same
US7880210B2 (en) * 2008-05-23 2011-02-01 Qimonda Ag Integrated circuit including an insulating structure below a source/drain region and method
US7855929B2 (en) * 2008-09-26 2010-12-21 Qimonda Ag Apparatus for the dynamic detection, selection and deselection of leaking decoupling capacitors
KR101444381B1 (ko) * 2008-09-30 2014-11-03 삼성전자주식회사 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및그것의 제조 방법
CN102272918B (zh) * 2009-11-09 2014-09-03 松下电器产业株式会社 半导体存储装置
US9666262B2 (en) * 2012-03-13 2017-05-30 Samsung Electronics Co., Ltd. Semiconductor memory device including power decoupling capacitor
US9288908B2 (en) * 2012-11-02 2016-03-15 Rohm Co., Ltd. Chip capacitor, circuit assembly, and electronic device
US9508788B2 (en) 2013-03-13 2016-11-29 Infineon Technologies Ag Capacitors in integrated circuits and methods of fabrication thereof
KR102204387B1 (ko) 2014-12-17 2021-01-18 삼성전자주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
JP7097742B2 (ja) * 2018-05-01 2022-07-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7086018B2 (ja) * 2019-03-12 2022-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN116995060A (zh) * 2022-04-26 2023-11-03 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS589289A (ja) * 1981-07-09 1983-01-19 Mitsubishi Electric Corp Ｍｏｓダイナミツクメモリ
JPS6150282A (ja) * 1984-08-17 1986-03-12 Hitachi Ltd 電荷蓄積型半導体記憶装置
JP2659723B2 (ja) * 1987-09-19 1997-09-30 株式会社日立製作所 半導体集積回路装置
JP2721909B2 (ja) * 1989-01-18 1998-03-04 三菱電機株式会社 半導体記憶装置
US4879631A (en) * 1989-01-18 1989-11-07 Micron Technology, Inc. Short-resistant decoupling capacitor system for semiconductor circuits
JPH04188869A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法
US5274284A (en) * 1991-01-24 1993-12-28 Texas Instruments Incorporated Output buffer circuits with controlled Miller effect capacitance
JPH06215570A (ja) * 1993-01-21 1994-08-05 Mitsubishi Electric Corp １／２電源電圧発生回路

Also Published As

Publication number Publication date
JP3406127B2 (ja) 2003-05-12
CN1151613A (zh) 1997-06-11
KR970018545A (ko) 1997-04-30
JPH0974144A (ja) 1997-03-18
US5801412A (en) 1998-09-01
KR100218622B1 (ko) 1999-09-01

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