CN1279617C - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN1279617C CN1279617C CNB2004100027640A CN200410002764A CN1279617C CN 1279617 C CN1279617 C CN 1279617C CN B2004100027640 A CNB2004100027640 A CN B2004100027640A CN 200410002764 A CN200410002764 A CN 200410002764A CN 1279617 C CN1279617 C CN 1279617C
- Authority
- CN
- China
- Prior art keywords
- line
- word line
- memory cell
- port
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 18
- 230000015654 memory Effects 0.000 claims abstract description 135
- 230000004888 barrier function Effects 0.000 claims description 23
- 230000003068 static effect Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 abstract description 23
- 238000010168 coupling process Methods 0.000 abstract description 23
- 238000005859 coupling reaction Methods 0.000 abstract description 23
- 239000002184 metal Substances 0.000 description 117
- 229910052751 metal Inorganic materials 0.000 description 117
- 238000009792 diffusion process Methods 0.000 description 83
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 230000009471 action Effects 0.000 description 10
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000004744 fabric Substances 0.000 description 3
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
装有多端口存储器的本发明半导体存储装置，其中设有：行列状配置的多个存储单元MC；与第一端口(13a)连接的多条第一字线WLA0～WLAn；以及与第二端口(13b)连接的多条第二字线WLB0～WLBn。在平面布局中，多条第一字线WLA0～WLAn中的各条与多条第二字线WLB0～WLBn中的各条交互配置。由此，能够得到不使存储单元面积增大也可降低布线之间的耦合噪声的半导体存储装置。
Description
技术领域
本发明涉及半导体存储装置，特别涉及设有多端口存储器或相联存储器的SRAM(Static Random Access Memory：静态随机存取存储器)的半导体存储装置。
背景技术
在多端口存储单元中，很容易将各端口的位线或字线互相邻接地进行布线。因此，由于各布线之间的耦合电容，就存在发生串扰、误动作的危险性。
例如在日本专利申请特开2000-12704号公报中，提出了通过设置写入用字线和读出用字线的GND布线来避免字线之间的干扰的方法。同样地，在日本专利申请特开2000-236029号公报中，提出了通过在邻接的存储单元的行与行之间设置GND布线来避免字线之间的干扰的方法。
但是，在这些方法中字线之间都设置了屏蔽用布线，因此，字线与字线之间需要充足的间隔。如果在原来的存储单元中的字线之间存在间隙，则不会因为设置屏蔽布线而增加面积。但是，例如在日本专利申请特开2002-43441号公报和特开2002-237539号公报中所示的横向长形的二端口存储单元的布局结构的场合，与各端口连接的字线互相邻接地配置，因此，如果这些字线之间的间隔窄，就不能设置屏蔽布线。
通过上述可知，如果在横向长形的二端口存储单元的布局结构中插入屏蔽布线，就存在存储单元面积相应地增大的问题。
而且，如果不设置屏蔽布线，则如上所述，字线之间的耦合电容变大、耦合噪声变大，从而成为误动作的原因。
发明内容
本发明的目的在于：提供一种不使存储单元面积增大也能够降低布线之间的耦合噪声的半导体存储装置。
本发明的一种装有多端口存储器的静态随机存取存储器，
其中设有：行列状配置的多个存储单元，
各自与各行对应配置并与所述存储单元连接，且在来自第一端口的存取时根据来自所述第一端口的地址信号被选择的多条第一字线，以及
各自与各行对应配置并与所述存储单元连接，且在来自第二端口的存取时根据来自所述第二端口的地址信号被选择的多条第二字线；
在平面布局中，所述多条第一字线中的各条与所述多条第二字线中的各条交互配置。
依据本发明的半导体存储装置，由于在平面布局中多条第一字线中的各条与多条第二字线中的各条被交互配置，因此，在任意字线的一侧邻接的字线和在另一侧邻接的字线成为同一端口的字线。该同一端口的字线，不是根据行选择地址信号同时被选择，而是其中任一字线通过字线驱动器电路被固定于“L”电平。因此，字线一侧的耦合电容变化，但其另一侧的耦合电容不变化，不会对该字线的电位产生影响。因此，与字线受到两侧的耦合电容影响的场合相比，能够不容易受到耦合电容的影响。从而，能够降低耦合噪声，并不使存储单元面积增加也能够防止误动作。
本发明的另一半导体存储装置是一种具有相联存储器的半导体存储装置，其中设有：多个相联存储单元，多条字线，以及多条匹配线。多个相联存储单元配置成行列状。多条字线各自与各行对应配置，并与相联存储单元连接。多条匹配线各自与各行对应配置，并与相联存储单元连接。在互相邻接的第一行和第二行中，第一行的字线与第二行的字线互相邻接，且在互相邻接的第二行和第三行中，第二行的匹配线与第三行的匹配线互相邻接。
依据本发明的另一半导体存储装置，在互相邻接的第一行和第二行中，第一行的字线与第二行的字线互相邻接，且在互相邻接的第二行和第三行中，第二行的匹配线与第三行的匹配线互相邻接。因此，由于字线不容易受到耦合电容的影响，能够降低耦合噪声，并不使存储单元面积增加也能够防止误动作。
至于本发明上述的和其它的目的、特征、形态以及优点，应当通过与另附的附图相对应的有关本发明的如下详细说明进行进一步的理解。
附图说明
图1是表示本发明实施例1的二端口SRAM存储单元的等效电路的电路图。
图2是图1中的二端口SRAM存储单元MC的配置形态的示图
图3是表示将本发明实施例1的二端口SRAM存储单元排列成3行时的字线的配置的平面布置图。
图4是在二端口SRAM存储单元中与同一端口连接的字线相互邻接地配置时的3位电路结构的示图。
图5是图4电路结构中的字线的动作波形图。
图6是本发明实施例1的二端口SRAM存储单元的3位电路结构的示图。
图7是图6电路结构中的字线的动作波形图。
图8是在同一列上排列2位本发明实施例2的二端口SRAM存储单元时的布局结构例的平面图，是表示从晶体管形成层至第一金属布线层的布局结构例的图。
图9是在同一列上排列2位本发明实施例2的二端口SRAM存储单元时的布局结构例的平面图，是表示从第一通孔至第三金属布线层的布局结构例的图。
图10是表示图8和图9中存储单元的2位等效电路的电路图。
图11是表示本发明实施例3的二端口SRAM存储单元的等效电路的电路图。
图12是在同一列上排列2位本发明实施例3的二端口SRAM存储单元时的布局结构例的平面图，是表示从晶体管形成层至第一金属布线层的布局结构例的图。
图13是在同一列上排列2位本发明实施例3的二端口SRAM存储单元时的布局结构例的平面图，是表示从第一通孔至第三金属布线层的布局结构例的图。
图14是表示图12和图13中存储单元的2位等效电路的电路图。
图15是表示本发明实施例4的相联存储器的存储单元的等效电路的电路图。
图16是表示将本发明实施例4的相联存储单元排列成3行时的字线和匹配线的配置的平面布置图。
图17是在本发明实施例4的相联存储器中的3位电路结构的示图。
图18是在同一列上排列2位本发明实施例4的相联存储单元时的布局结构例的平面图，是表示从晶体管形成层至第一金属布线层的布局结构例的图。
图19是在同一列上排列2位本发明实施例4的相联存储单元时的布局结构例的平面图，是表示从第一通孔至第三金属布线层的布局结构例的图。
图20是表示本发明实施例5的相联存储单元的等效电路的电路图。
图21是在本发明实施例5的相联存储器中的3位电路结构的示图。
图22是在同一列上排列2位本发明实施例5的相联存储单元时的布局结构例的平面图，是表示从晶体管形成层至第一金属布线层的布局结构例的图。
图23是在同一列上排列2位本发明实施例5的相联存储单元时的布局结构例的平面图，是表示从第一通孔至第三金属布线层的布局结构例的图。
图24是概略表示本发明实施例6的半导体存储装置结构的截面图。
具体实施方式
以下，基于附图就本发明的实施例进行说明。
实施例1
参照图1，该存储单元MC设有：两个激励晶体管N1、N2，两个负载晶体管P1、P2，四个存取晶体管N3a、N3b、N4a、N4b。
两个激励晶体管N1、N2和四个存取晶体管N3a、N3b、N4a、N4b，由nMOS晶体管构成，两个负载晶体管P1、P2由pMOS晶体管构成。
第一CMOS(Complementary Metal Oxide Semiconductor：互补型金属氧化物半导体)反相器I1由nMOS晶体管N1和pMOS晶体管P1构成，第二CMOS反相器I2由nMOS晶体管N2和pMOS晶体管P2构成。通过第一和第二反相器I1、I2中的一个输出端子与另一个输入端子互相连接构成触发器电路，并构成存储节点Na、Nb。
激励晶体管N1、N2的各源极与GND电位连接，负载晶体管P1、P2的各源极与VDD电位连接。
nMOS晶体管N3a的源极、栅极以及漏极，分别与一侧的各存储端子Na、第一字线WLA以及第一正相位线BLA连接。nMOS晶体管N3b的源极、栅极以及漏极，分别与一侧的各存储端子Na、第二字线WLB以及第二正相位线BLB连接。
nMOS晶体管N4a的源极、栅极以及漏极，分别与另一侧的存储端子Nb、第一字线WLA以及第一反相位线/BLA连接。nMOS晶体管N4b的源极、栅极以及漏极，分别与另一侧的存储端子Nb、第二字线WLB以及第二反相位线/BLB连接。
也就是说，选择第一字线WLA、第一正相位线BLA以及第一反相位线/BLA，能够通过第一端口读出存储值。另外，选择第二字线WLB、第二正相位线BLB以及第二反相位线/BLB，能够通过第二端口读出存储值。
通过如上连接，构成二端口SRAM存储单元电路。
参照图2，图1所示的二端口SRAM存储单元MC，在存储阵列内被配置成行列状(矩阵形状)。与该存储阵列的各行相对应地，配置了各第一字线WLA0～WLAn和各第二字线WLB0～WLBn。也就是，在每一行，第一字线WLA和第二字线WLB成对配置。
第一端口的字驱动器11a根据来自例如经由第一端口控制12a的第一端口13a的地址信号，选择各第一字线WLA0～WLAn。而且，第二端口的字驱动器11b根据来自例如经由第二端口控制12b的第二端口13b的地址信号，选择各第二字线WLB0～WLBn。
另外，在图2中为了方便说明，省略了位线。而且，在图2中为了方便说明，将第一端口的字驱动器11a表示在图中的存储单元阵列左侧，将第二端口的字驱动器11b表示在图中的存储单元阵列右侧，但第一和第二端口的字驱动器11a、11b的配置位置不仅限定于此。另外，各第一端口13a和第二端口13b，由输入输出的引线组或输入输出电路组构成。
参照图3，在本实施例中，与第一端口电连接的各字线WLA0～WLA2和与第二端口电连接的各字线WLB0～WLB2，在平面布局中被交互配置。即在同一平面上，各字线从图3的上侧开始，以字线WLA0、字线WLB0、字线WLA1、字线WLB1、字线WLA2、字线WLB2的顺序配置。
依据本实施例，通过如上所述地将各字线WLA0～WLA2与各字线WLB0～WLB2在平面布局中交互配置，不使存储单元面积增大也能够降低布线之间的耦合噪声。以下，对此进行说明。
首先，为了与本实施例进行比较，就如图4所示的与同一端口连接的字线互相邻接的字线配置的二端口SRAM存储单元进行说明。而且，图4是表示二端口SRAM存储单元中与同一端口连接的字线互相邻接配置时的3位电路结构的图。
参照图4，在这样的字线配置的场合，例如从第一行至第三行的字线，以字线WLA0、字线WLB0、字线WLB1、字线WLA1、字线WLA2、字线WLB2的顺序配置。以第一行的第二端口的字线WLB0为例来看，该字线WLB0在一侧与字线WLA0邻接、在另一侧与字线WLB1邻接。也就是在任意字线的一侧邻接的字线为相同端口的另一行字线，在另一侧邻接的字线为另一端口的同一行字线。
在这样的字线配置中，通过第一端口的行选择地址信号选择第一行时，字线WLA0从L电平上升到H电平。而且，以大致相同的定时，通过第二端口的行选择地址信号选择第二行时，字线WLB1从L电平上升到H电平。
于是，夹在字线WLA0和字线WLB1之间的字线WLB0的电位，受到在与字线WLA0之间产生的耦合电容C1和在与字线WLB1之间产生的耦合电容C2的影响。因此，如图5所示，字线WLB0的电位趋向于与字线WLA0、WLB1相同地变化。
该字线WLB0由于通过字线驱动器被驱动到L电平，因此，即使字线WLB0的电位瞬间地上升，也会立刻返回至L电平。但是，这样由于耦合电容而在字线WLB0上生成的从L电平的电位变化，将成为耦合噪声。如果产生该噪声，则与字线WLB0连接的存储单元MC0的存取晶体管N3b、N4b将瞬间地开路。因此，在存储单元MC0中产生错误写入，从而增大了破坏存储单元MC0中的保持数据的危险性。
与此相比，在本实施例中如图3所示，在平面布局中各字线WLA0～WLA2和各字线WLB0～WLB2交互配置。以第一行的第二端口的字线WLB0为例来看，该字线WLB0在一侧与字线WLA0邻接，而在另一侧与字线WLA1邻接。也就是在任意字线的一侧邻接的字线和在另一侧邻接的字线，互为同一端口的字线。
该同一端口的字线，不是通过行选择地址信号被同时选择，而是其中任一字线通过字线驱动器电路被固定于L电平。因此，在字线WLB0的一侧邻接的字线WLA0被选择时，在另一侧邻接的字线WLA1不被选择。
因此，参照图6，由于字线WLB0一侧的字线WLA0的电位变化，在字线WLB0与字线WLA0之间产生的耦合电容C1变化，但是，由于字线WLB0另一侧的字线WLA1的电位在L电平恒定，所以在字线WLB0与字线WLA1之间产生的耦合电容C2不会变化，不影响字线WLB0的电位。因此，在本实施例中，如图7所示由于字线WLB0不容易受到耦合电容的影响，能够比图4和图5的场合更降低耦合噪声，并且，不使存储单元面积增加也能够防止误动作。
实施例2
在本实施例中，就实现实施例1中的字线配置的具体的布局结构例进行说明。
首先，就1位的存储单元MC1的布局结构进行说明。
主要参照图8，在半导体衬底的表面上，形成一个n型阱区NW和夹着该n型阱区NW的两个p型阱区PW0、PW1。pMOS晶体管P1、P2在n型阱NW内形成。nMOS晶体管N1、N3b、N4b在p型阱PW0内形成，nMOS晶体管N2、N3a、N4a在p型阱PW1内形成。
pMOS晶体管P1具有由p型扩散区FL13构成的源极和由p型扩散区FL14构成的漏极以及栅极PL1。pMOS晶体管P2具有由p型扩散区FL11构成的源极和由p型扩散区FL12构成的漏极以及栅极PL2。
nMOS晶体管N1具有由n型扩散区FL1构成的源极和由n型扩散区FL2构成的漏极以及栅极PL1。nMOS晶体管N2具有由n型扩散区FL4构成的源极和由n型扩散区FL5构成的漏极以及栅极PL2。
nMOS晶体管N3a具有由n型扩散区FL7构成的源极和由n型扩散区FL8构成的漏极以及栅极PL4。nMOS晶体管N3b具有由n型扩散区FL2构成的源极和由n型扩散区FL3构成的漏极以及栅极PL3。
nMOS晶体管N4a具有由n型扩散区FL5构成的源极和由n型扩散区FL6构成的漏极以及栅极PL4。nMOS晶体管N4b具有由n型扩散区FL9构成的源极和由n型扩散区FL10构成的漏极以及栅极PL3。
各n型扩散区，通过在p型阱PW0、PW1的活性区内注入n型杂质形成。而且，各p型扩散区，通过在n型阱NW的活性区内注入p型杂质形成。
nMOS晶体管N1的n型扩散区FL2和nMOS晶体管N3b的n型扩散区FL2，由共同的扩散区构成。nMOS晶体管N2的n型扩散区FL5和nMOS晶体管N4a的n型扩散区FL5，由共同的扩散区构成。
pMOS晶体管P1和nMOS晶体管N1的各栅极PL1，由共同的掺杂多晶硅(引入杂质的多晶硅)布线构成。pMOS晶体管P2和nMOS晶体管N2的各栅极PL2，由共同的掺杂多晶硅布线构成。nMOS晶体管N3a和N4a的各栅极PL4，由共同的掺杂多晶硅布线构成。nMOS晶体管N3b和N4b的各栅极PL3，由共同的掺杂多晶硅布线构成。
各栅极PL1和p型扩散区FL12以及n型扩散区FL5之间，经由共用触点SC和触点C1并通过与存储端子Na对应的第一金属布线以低阻抗电连接。而且，栅极PL1与n型扩散区FL9之间，经由共用触点SC并通过第一金属布线CSC电连接。
各栅极PL2和p型扩散区FL14以及n型扩散区FL2之间，经由共用触点SC和触点C1并通过与存储端子Nb对应的第一金属布线以低阻抗电连接。而且，栅极PL2与n型扩散区FL7之间，经由共用触点SC并通过第一金属布线CSC电连接。
主要参照图8和图9，在各p型扩散区FL11和FL13，经由触点C1电连接各自的第一金属布线VDD1，而该各自的第一金属布线VDD1经由第一通孔T1与作为VDD电位的第二金属布线电连接。
在n型扩散区FL8，经由触点C1电连接第一金属布线BLA1，该第一金属布线BLA1经由第一通孔T1与作为位线BLA的第二金属布线电连接。n型扩散区FL6经由触点C1与第一金属布线/BLA1电连接，该第一金属布线/BLA1经由第一通孔T1与作为位线/BLA的第二金属布线电连接。在n型扩散区FL4，经由触点C1电连接第一金属布线GND1，在该第一金属布线GND1，经由第一通孔T1电连接作为接地线GND的第二金属布线。
在n型扩散区FL3，经由触点C1电连接第一金属布线BLB1，该第一金属布线BLB1经由第一通孔T1与作为位线BLB的第二金属布线电连接。n型扩散区FL10经由触点C1与第一金属布线/BLB1电连接，该第一金属布线/BLB1经由第一通孔T1与作为位线/BLB的第二金属布线电连接。在n型扩散区FL1，经由触点C1电连接第一金属布线GND1，在该第一金属布线GND1，经由第一通孔T1电连接作为接地线GND的第二金属布线。
在存储单元区内配置的所有的第二金属布线，互相平行地配置，且在与n型阱NW与p型阱PW0之间的边界线和n型阱NW与p型阱PW1之间的边界线平行的方向上延伸。
在栅极PL4，经由栅极触点GC电连接第一金属布线WLAa，该第一金属布线WLAa经由第一通孔T1电连接第二金属布线WLAb，该第二金属布线WLAb经由第二通孔T2与作为字线WLA1的第三金属布线电连接。在栅极PL3，经由栅极触点GC电连接第一金属布线WLBa，该第一金属布线WLBa经由第一通孔T1与第二金属布线WLBb电连接，该第二金属布线WLBb经由第二通孔T2与作为字线WLB1的第三金属布线电连接。
在存储单元区内配置的所有的第三金属布线，也互相平行地配置，且在与n型阱NW与p型阱PW0之间的边界线和n型阱NW与p型阱PW1之间的边界线垂直的方向上延伸。
下面，就互相邻接的存储单元MC1和MC2的布局结构进行说明。
参照图8和图9，与存储单元MC1邻接的存储单元MC2的从晶体管形成层至第二金属布线层的平面布局结构，具有相对存储单元MC1与存储单元MC2之间的边界线(X-X线)与存储单元MC1的平面布局线对称的结构。因此，在邻接的存储单元(例如MC1与MC2)之间，共有由第二金属布线层构成的GND线、VDD线以及位线对BLA、/BLA、BLB、/BLB。而且，由于被线对称地配置，因此，能够使电容值等特性失配最小化。
与此相比，与存储单元MC1邻接的存储单元MC2的第二通孔T2和第三金属布线层的各平面布局结构，与存储单元MC1的平面布局结构相同。也就是在存储单元MC1和MC2双方中，由与第一端口连接的第三金属布线层构成的各字线WLA1、WLA2，在图中的由与第二端口连接的第三金属布线层构成的各字线WLB1、WLB2的上侧被布线。换言之，由与第一端口连接的第三金属布线层构成的各字线WLA1、WLA2和由与第二端口连接的第三金属布线层构成的各字线WLB1、WLB2被交替地布线。
通过如上所述地构成存储单元的布局，能够如实施例1中所说明降低由耦合电容引起的字线的噪声，而且，不使存储单元面积增加也能够防止误动作。
实施例3
在本实施例中，就与实施例1和2不同类型的设有读出专用端口的二端口SRAM存储单元进行说明。
参照图11，存储单元MC设有：两个激励晶体管N1、N2，两个负载晶体管P1、P2，两个存取晶体管N3、N4，构成读出专用端口的nMOS晶体管N5、N6。
两个激励晶体管N1、N2和两个存取晶体管N3、N4以及晶体管N5、N6由nMOS晶体管构成，两个负载晶体管P1、P2由pMOS晶体管构成。
由nMOS晶体管N1和pMOS晶体管P1构成第一CMOS反相器I1，由nMOS晶体管N2和pMOS晶体管P2构成第二CMOS反相器I2。通过第一和第二反相器I1、I2中的一个输出端子与另一个输入端子互相连接构成触发器电路，并构成存储节点Na、Nb。
激励晶体管N1、N2的各源极与GND电位连接，负载晶体管P1、P2的各源极与VDD电位连接。
nMOS晶体管N3的源极、栅极以及漏极，分别与一侧的存储端子Na、写入用字线WWL以及一侧的写入用位线WBL连接。nMOS晶体管N4的源极、栅极以及漏极，分别与另一侧的存储端子Nb、写入用字线WWL以及另一侧的写入用位线/WBL连接。
在第一端口，连接了该nMOS晶体管N3、N4和写入用字线WWL以及写入用位线对WBL、/WBL。由于这样在第一端口连接了存储单元内的两个存取晶体管，因此，能够进行在差动方式下的稳定的写入/读出动作。
在第二端口，连接了nMOS晶体管N5、N6和读出用位线RBL以及读出用字线RWL。nMOS晶体管N5的漏极和nMOS晶体管N6的源极共同连接。nMOS晶体管N5的源极和栅极，分别与各接地线GND2和存储节点Nb连接。nMOS晶体管N6的漏极和栅极，分别与各读出用位线BBL和读出用字线RWL连接。
通过如上连接，构成设有读出专用端口的二端口SRAM存储单元电路。
下面，就一例使用图11的等效电路图的电路动作进行说明。
首先，就在第一端口读出保持数据的场合进行说明。字线WWL最初为“L”电平，存取晶体管N3在截止(OFF)状态下处于保持状态。读出动作开始时，字线WWL变成“H”电平，存取晶体管N3变成导通(ON)状态。于是存储节点Na与位线WBL变成电连接状态。假设存储节点Na保持“H”电平，“H”电平被读出到位线WBL。相反地，假设存储节点Na保持“L”电平，“L”电平被读出到位线WBL。然后，字线WWL返回至“L”电平，存取晶体管N3变成截止状态，从而再次回到保持状态。
接着，就在第一端口的写入动作进行说明。通过驱动器电路(图中未示出)，在存储节点Na写入“H”电平时，位线WBL被驱动为“H”电平，在写入“L”电平时，位线WBL被驱动为“L”电平。在使字线WWL从“L”电平驱动到“H”电平时，存取晶体管N3从截止状态变成导通状态，位线WBL与存储节点Na成为电连接状态。由于位线WBL被强烈驱动，因此，存储节点Na与保持数据无关地变成位线WBL的电平。例如，位线WBL被驱动至“L”电平时，存储节点Na也变成“L”电平，相对侧的存储节点Nb变成“H”电平。相反地，在位线WBL被驱动至“H”电平时，存储节点Na也变成“H”电平，相对侧的存储节点Nb变成“L”电平。然后，若写入用字线WWL从“H”电平变成“L”电平，存取晶体管N3就变成截止状态，各存储节点Na、Nb稳定在被写入的电平上并保持数据。由此完成写入动作。
接着，就在第二端口的读出动作进行说明。
在非读出状态时，读出用位线RBL被预先预充电到“H”电平。而且，读出用字线RWL为“L”电平，即nMOS晶体管N6为截止状态。假设存储节点Na为H电平时，nMOS晶体管N5为导通状态。
读出动作开始，读出用字线RWL从“L”电平变成“H”电平时，则nMOS晶体管N6从截止状态变成导通状态。于是，读出用位线RBL与接地线GND2经由nMOS晶体管N5、N6变成电导通状态，因此，读出用位线RBL从预充电电平即“H”电平变成“L”电平，存储节点Na的反相数据即“L”电平被读出。此后，字线RWL从“H”电平返回至“L”电平时，nMOS晶体管N6就变成截止状态，读出用位线RBL与接地线GND2电断开。然后，为了下一次的读出动作，读出用位线RBL再次被预充电到“H”电平，从而完成读出动作。
另一方面，假设存储节点Na为“L”电平时，nMOS晶体管N5为截止状态。读出动作开始，读出用字线RWL从“L”电平变成“H”电平时，nMOS晶体管N6就从截止状态变成导通状态，但由于nMOS晶体管N5为截止状态，因此，读出用位线RBL保持在预充电电平即“H”电平不变化。于是存储节点Na的反相数据即“H”电平被读出。然后，字线RWL从“H”电平返回至“L”电平完成读出动作。
如以上说明，在第二端口不能进行写入动作，只进行读出动作。
下面，就上述的二端口SRAM存储单元的平面布局结构进行说明。
首先，就1位的存储单元MC1的布局结构进行说明。
主要参照图12，在半导体衬底的表面上，形成一个n型阱区NW和夹着该n型阱区NW的两个p型阱区PW0、PW1。pMOS晶体管P1、P2在n型阱NW内形成。nMOS晶体管N1、N3、N4在p型阱PW0内形成，nMOS晶体管N2、N5、N6在p型阱PW1内形成。
pMOS晶体管P1具有由p型扩散区FL112构成的源极和由FL110构成的漏极以及栅极PL1。pMOS晶体管P2具有由p型扩散区FL113构成的源极和由p型扩散区FL111构成的漏极以及栅极PL2。
nMOS晶体管N1具有由n型扩散区FL200构成的源极和由n型扩散区FL210构成的漏极以及栅极PL1。nMOS晶体管N2具有由n型扩散区FL201构成的源极和由n型扩散区FL211构成的漏极以及栅极PL2。
nMOS晶体管N3具有由n型扩散区FL210构成的源极和由n型扩散区FL220构成的漏极以及栅极PL3。nMOS晶体管N4具有由n型扩散区FL212构成的源极和由n型扩散区FL221构成的漏极以及栅极PL3。
nMOS晶体管N5具有由一对n型扩散区FL202、FL240构成的源极和漏极以及栅极PL2。nMOS晶体管N6具有由一对n型扩散区FL240、FL230构成的源极和漏极以及栅极PL4。
各n型扩散区通过在p型阱PW0、PW1的活性区内注入n型杂质形成。各p型扩散区通过在n型阱NW的活性区内注入p型杂质形成。
nMOS晶体管N1的n型扩散区FL210和nMOS晶体管N3的n型扩散区FL210，由共同的扩散区构成。nMOS晶体管N5的n型扩散区FL240和nMOS晶体管N6的n型扩散区FL240，由共同的扩散区构成。
pMOS晶体管P1和nMOS晶体管N1的各栅极PL1，由共同的掺杂多晶硅布线构成。pMOS晶体管P2和nMOS晶体管N2和N5的各栅极PL2，由共同的掺杂多晶硅布线构成。nMOS晶体管N3和N4的各栅极PL3，由共同的掺杂多晶硅布线构成。
各栅极PL2和p型扩散区FL110以及n型扩散区FL210之间，经由接触孔并通过与存储端子Na对应的第一金属布线以低阻抗电连接。各栅极PL1和p型扩散区FL111以及n型扩散区FL211之间，经由接触孔并通过与存储端子Nb对应的第一金属布线以低阻抗电连接。而且，栅极PL1也与n型扩散区FL212电连接。
主要参照图12和图13，在各p型扩散区FL112和FL113，经由接触孔电连接各自的第一金属布线，而该各自的第一金属布线经由第一通孔T1与作为VDD电位的第二金属布线电连接。
在n型扩散区FL220，经由接触孔电连接第一金属布线，该第一金属布线经由第一通孔T1与作为第一端口的写入用位线WBL的第二金属布线电连接。n型扩散区FL221经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔T1与作为第一端口的写入用位线/WBL的第二金属布线电连接。在n型扩散区FL200，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接作为接地线GND1的第二金属布线。
在n型扩散区FL230，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接作为第二端口的读出用位线RBL的第二金属布线。在n型扩散区FL201，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接作为接地线GND的第二金属布线。在n型扩散区FL202，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接作为接地线GND2的第二金属布线。
在存储单元区内配置的所有的第二金属布线，互相平行地配置，且在与n型阱NW与p型阱PW0之间的边界线和n型阱NW与p型阱PW1之间的边界线平行的方向上延伸。
在栅极PL3，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接第二金属布线，在该第二金属布线，经由第二通孔T2电连接作为第一端口的写入用字线WWL的第三金属布线。在栅极PL4，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接第二金属布线，在该第二金属布线，经由第二通孔T2电连接作为第二端口的读出用字线RWL的第三金属布线。
在存储单元区内配置的所有的第三金属布线也互相平行地配置，且在与n型阱NW与p型阱PW0之间的边界线和n型阱NW与p型阱PW1之间的边界线垂直的方向上延伸。
下面，就互相邻接的存储单元MC1和MC2的布局结构进行说明。
参照图12和图13，与存储单元MC1邻接的存储单元MC2的从晶体管形成层至第二金属布线层的平面布局结构，具有相对存储单元MC1与存储单元MC2之间的边界线(X-X线)与存储单元MC1的平面布局线对称的结构。因此，在邻接的存储单元(例如MC1与MC2)之间，共有由第二金属布线层构成的GND1线、GND2线、VDD线以及位线WBL、/WBL、RBL。
与此相比，与存储单元MC1邻接的存储单元MC2的第二通孔T2和第三金属布线层的各平面布局结构，具有与存储单元MC1的平面布局结构相同的结构。也就是在MC1和MC2这两个存储单元中，由与第二端口连接的第三金属布线层构成的各字线RWL1、RWL2，在图中的由与第一端口连接的第三金属布线层构成的各字线WWL1、WWL2的上侧被布线。换言之，由与第二端口连接的第三金属布线层构成的各字线RWL1、RWL2和由与第一端口连接的第三金属布线层构成的各字线WWL1、WWL2被交替地布线。
通过如上所述地构成存储单元的布局，能够如实施例1中所说明降低由耦合电容引起的字线的噪声，而且，不使存储单元面积增加也能够防止误动作。
实施例4
本实施例涉及相联存储器(CAM：Content Addressable Memory：按内容寻址存储器)。
近年来，为了实现计算机的高速化，需要将超高速缓冲存储器安装在芯片内。由于对芯片外部的大容量存储器进行存取需要一定的时间，因此，一般采用通过将记录在该外部存储器的某地址空间的数据传送给芯片内的超高速缓冲存储器来实现CPU的高速化的方法。这时，需要瞬时地检索数据是否传送到超高速缓冲存储器，而相联存储器就具有这种比较一致检索功能。
参照图15，存储单元设有：两个激励晶体管N1、N2，两个负载晶体管P1、P2，两个存取晶体管N3、N4以及nMOS晶体管N5～N7。两个激励晶体管N1、N2和两个存取晶体管N3、N4由nMOS晶体管构成，两个负载晶体管P1、P2由pMOS晶体管构成。
由nMOS晶体管N1和pMOS晶体管P1构成第一CMOS反相器I1，由nMOS晶体管N2和pMOS晶体管P2构成第二CMOS反相器I2。通过第一和第二反相器I1、I2中的一个输出端子与另一个输入端子互相连接构成触发器电路，并构成存储节点Na、Nb。
各激励晶体管N1、N2的源极与GND电位连接，各负载晶体管P1、P2的源极与VDD电位连接。
nMOS晶体管N3的源极、栅极以及漏极，分别与一侧的存储端子Na、字线WL以及一侧的正相位线BL连接。nMOS晶体管N4的源极、栅极以及漏极，分别与另一侧的存储端子Nb、字线WL以及另一侧的反相位线/BL连接。
各nMOS晶体管N5、N6的漏极，互相电连接构成内部节点Nc。nMOS晶体管N5的源极和栅极，分别与各检索线SL、存储节点Nb连接。nMOS晶体管N6的源极和栅极，分别与各检索线/SL、存储节点Na电连接。nMOS晶体管N7的栅极、源极以及漏极，分别与各内部节点Nc、接地线GND2以及匹配线ML连接。由此构成相联存储器。
匹配线ML传送表示检索数据与存储数据是一致还是不一致的信号。
下面，就相联存储器的比较动作进行说明。
首先，在初始状态中，检索线对SL、/SL都为“L”电平。假设存储节点Na、Nb的数据分别为“H”电平、“L”电平，则nMOS晶体管N6变成导通状态，nMOS晶体管N5变成截止状态。因此，内部节点Nc处在经由nMOS晶体管N6与检索线/SL电连接状态并变成“L”电平。由于nMOS晶体管N7为截止状态，因此，匹配线ML与接地线GND2之间为电断开状态。匹配线ML预先被预充电到“H”电平。
比较动作开始时，检索线SL或/SL中的任一方根据要比较的数据从“L”电平被驱动到“H”电平。现在，假设为了对被保持在存储节点Na的数据为“H”还是“L”进行比较，作为检索数据将检索线SL保持在“L”电平，将检索线/SL驱动至“H”电平。于是，nMOS晶体管N5处在截止状态，nMOS晶体管N6处在导通状态，因此，内部节点Nc由于处在与检索线/SL电连接状态而变成“H”电平，nMOS晶体管N7变成导通状态。匹配线ML成为经由nMOS晶体管N7与接地线GND2电连接状态。因此，匹配线ML从初始状态“H”电平变化到“L”电平，从而能够得到比较结果不一致的信息。
另一方面，假设作为检索数据，将检索线/SL保持在“L”电平，将检索线SL驱动至“H”电平。这时，内部节点Nc经由nMOS晶体管N6与检索线/SL电连接，因此变成“L”电平。nMOS晶体管N7处在截止状态，匹配线ML处在与接地电位GND2电断开状态，匹配线ML保持在初始预充电状态即“H”电平。其结果，能够得到比较结果一致的信息。然后，通过使检索线对SL、/SL都返回至“L”电平，并使匹配线ML再次预充电到“H”电平，完成比较动作。
为了方便说明，省略了通常的读出动作和写入动作。
参照图16，在本实施例中，每一行上字线和匹配线互相平行地延伸。而且，字线和匹配线的平面布局相对邻接行的边界线(点划线)与邻接的行互相线对称。也就是在互相邻接的第一行和第二行中，第一行的匹配线ML0与第二行的匹配线ML1互相邻接，而且，在互相邻接的第二行和第三行中，第二行的字线WL1与第三行的字线WL2互相邻接，并重复这样的结构。因此，在同一平面上，各字线和匹配线从图16的上侧开始，以字线WL0、匹配线ML0、匹配线ML1、字线WL1、字线WL2、匹配线ML2的顺序配置。
依据本实施例，通过在同一平面上如上所述地配置字线和匹配线，如图17所示，能够与实施例1相同地降低布线之间的耦合噪声的影响。以下，对此进行说明。
相联存储器存在的问题，在一致比较动作结束之后对匹配线ML进行预充电时产生。在一致比较动作中，预先被预充电到“H”电平的匹配线ML大多变成“H”电平。一致的行(至多只有1行)中的匹配线ML保持“L”电平，但不一致时所有的匹配线ML变成“L”电平。在一致比较动作结束之后，由于再次将匹配线预充电到“H”电平，因此，大多匹配线ML从“L”电平变成“H”电平。
例如，考虑图17中的匹配线ML1和ML2变成“L”电平之后，再次预充电的场合。在一致比较动作中，读出动作和写入动作不会同时进行。因此，所有字线WL0～WL2为“L”电平。在匹配线ML1和ML2从“L”电平变成“H”电平时，邻接的字线WL1和WL2由于耦合电容C3和C5同样从“L”电平变成“H”电平。但是，由于所有字线WL0～WL2没有被选择，因此通过图中未示出的字线驱动器电路被驱动至“L”电平，即使电位从“L”电平瞬间地上升，也立刻被返回至“L”电平。也就是，即使在字线WL1的一侧邻接的匹配线ML1从“L”电平变成“H”电平，在另一侧邻接的字线WL2的电位几乎不变化。
因此，由于在字线WL1的一侧的匹配线ML1的电位变化，字线WL1将受到在字线WL1与匹配线ML1之间产生的耦合电容C3的影响。由于在字线WL1的另一侧的字线WL2的电位恒定在“L”电平，因此，在字线WL1与字线WL2之间产生的耦合电容C4不会对字线WL1的电位产生影响。因此，在本实施例中，如图17所示由于字线WL1不容易受到耦合电容的影响，因此能够降低耦合噪声，且不使存储单元面积增加也能够防止误动作。
与此相比，如果以如实施例1的二端口存储器中所示的顺序对字线和匹配线进行布线，则由于在各字线的两侧邻接的布线都为匹配线，因此，字线将受到与两侧的各匹配线之间的耦合噪声的影响。
这样，在本实施例中，与实施例1相同地，不使存储单元面积增加也能够降低布线之间的耦合噪声。
下面，就上述相联存储单元的平面布局结构进行说明。
首先，就1位的存储单元MC1的布局结构进行说明。
参照图15、图18以及图19，本实施例的布局结构与图11～图13的结构相比，主要区别在于：代替构成读出专用端口的nMOS晶体管N5、N6而设置相联存储器用的nMOS晶体管N5～N8，代替读出用位线RBL和读出用字线RWL而设置检索线对SL、/SL和匹配线ML。
主要参照图18，各相联存储器用的nMOS晶体管N5～N7在p型阱PW1内形成。nMOS晶体管N5具有由一对n型扩散区FL230、FL203构成的源极和漏极以及栅极PL1。nMOS晶体管N6具有由一对n型扩散区FL202、FL203构成的源极和漏极以及栅极PL2。nMOS晶体管N7具有由一对n型扩散区FL204、FL205构成的源极和漏极以及栅极PL4。
nMOS晶体管N5和N6的各n型扩散区FL203由共同的扩散区构成，经由接触孔并通过第一金属布线Nc与栅极PL4电连接。nMOS晶体管N5的栅极PL1和nMOS晶体管N1的栅极PL1以及pMOS晶体管P1的栅极PL1由共同的掺杂多晶硅布线构成。nMOS晶体管N6的栅极PL2和nMOS晶体管N2的栅极PL2以及pMOS晶体管P2的栅极PL2由共同的掺杂多晶硅布线构成。
参照图18和图19，在n型扩散区FL230，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接作为检索线SL的第二金属布线。在n型扩散区FL202，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接作为检索线/SL的第二金属布线。在n型扩散区FL204，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接作为接地线GND2的第二金属布线。这些第二金属布线与其它的第二金属布线平行延伸。
在n型扩散区FL205，经由接触孔电连接第一金属布线，在该第一金属布线，经由第一通孔T1电连接第二金属布线，在该第二金属布线，经由第二通孔T2电连接作为匹配线ML的第三金属布线。该匹配线ML与字线WL平行延伸。
下面，就互相邻接的存储单元MC1和MC2的布局结构进行说明。
参照图18和图19，与存储单元MC1邻接的存储单元MC2的从晶体管形成层至第三金属布线层的平面布局结构，具有相对存储单元MC1与存储单元MC2之间的边界线(X-X线)与存储单元MC1的平面布局线对称的结构。因此，在邻接的存储单元(例如MC1与MC2)之间，共有由第二金属布线层构成的GND1线、GND2线、VDD线以及位线WBL、/WBL、RBL。
另外，在互相邻接的第一行和第二行中，第一行的匹配线ML0和第二行的匹配线ML1互相邻接构成，而且，在互相邻接的第二行和第三行中，第二行的字线WL1和第三行的字线WL2互相邻接构成。
而且，除此以外的布局结构与图12和图13中的结构大致相同，因此，用相同的符号表示相同的结构元件，并省略其说明。
通过如上所述地构成存储单元的布局，能够降低由耦合电容引起的字线的噪声，并不使存储单元面积增加也能够防止误动作。
实施例5
参照图20，本实施例的等效电路的结构与图15所示的实施例4的结构相比，不同之处在于追加了nMOS晶体管N8。该nMOS晶体管N8的栅极、源极以及漏极，分别与内部节点Nc、接地电位GND2以及匹配线ML电连接。
而且，除此以外的等效电路的结构与图15所示的结构大致相同，因此，用相同的符号表示相同的结构元件，并省略其说明。
在本实施例中，字线和匹配线之间的平面布局也与实施例4相同，如图16所示，邻接的行之间相对邻接的行的边界线(点划线)互相线对称。也就是在互相邻接的第一行和第二行中，第一行的匹配线ML0和第二行的匹配线ML1互相邻接，而且，在互相邻接的第二行和第三行中，第二行的字线WL1和第三行的字线WL2互相邻接。而且，在同一平面上，各字线和匹配线从图16的上侧开始，以字线WL0、匹配线ML0、匹配线ML1、字线WL1、字线WL2、匹配线ML2的顺序配置。
通过这样在同一平面上配置字线和匹配线，如图21所示能够与实施例4相同地降低布线之间的耦合噪声的影响。
另外，在本实施例中，通过追加nMOS晶体管N8，能够加速匹配线ML上的电位切换，因此，能够使比较动作高速化。
接着，就上述的相联存储单元的平面布局结构进行说明。
参照图22，本实施例的布局结构与图18和图19的结构相比，主要的不同之处在于追加了nMOS晶体管N8。
nMOS晶体管N8在p型阱PW1内形成。nMOS晶体管N8具有由一对n型扩散区FL206、FL205构成的源极和漏极以及栅极PL4。
nMOS晶体管N7和M8的各n型扩散区FL205由共同的扩散区构成，各栅极PL4由共同的掺杂多晶硅布线构成。
参照图22和图23，在各n型扩散区FL204和FL206，经由接触孔电连接各自的第一金属布线，而在该各自的第一金属布线，经由第一通孔电连接作为接地线GND2的第二金属布线。
而且，除此以外的布局结构与图18和图19中的结构大致相同，因此，用相同的符号表示相同的结构元件，并省略其说明。
实施例6
在实施例2和3中，就字线WLA和WLB在同一绝缘层上形成的场合进行了说明，但如图24所示，字线WLA和字线WLB也可以在不同的绝缘层上形成。更具体地说，可以在形成于绝缘层51上的字线WLA上形成绝缘层52，并在该绝缘层52上形成字线WLB。另外，也可以在形成于绝缘层51上的字线WLB上形成绝缘层52，并在该绝缘层52上形成字线WLA。也就是可以在绝缘层52的下侧配置字线WLA和字线WLB中的任一方，在绝缘层52的上侧配置字线WLA和字线WLB中的另一方。由此能够进一步地降低耦合电容。
另外，在实施例4和5中，就字线WL和匹配线ML在同一绝缘层上形成的场合进行了说明，但如图24所示，字线WL和匹配线ML也可以在不同的绝缘层上形成。更具体地说，可以在形成于绝缘层51上的字线WL上形成绝缘层52，并在该绝缘层52上形成匹配线ML。另外，也可以在形成于绝缘层51上的匹配线ML上形成绝缘层52，并在该绝缘层52上形成字线WL。也就是可以在绝缘层52的下侧配置字线WL和匹配线ML中的任一方，在绝缘层52的上侧配置字线WL和匹配线ML中的另一方。由此能够进一步地降低耦合电容。
在上述的实施例1～5中，对作为各晶体管就MOS晶体管进行了说明，但这些晶体管也可以是MIS(Metal Insulator Semiconductor：金属绝缘体半导体)晶体管。另外，各晶体管的导电型p型和n型可以相反。
而且，在上述的实施例1～3中，就二端口的存储单元进行了说明，但也能够将本发明同样适用于二端口以上的多端口存储单元。
以上就本发明进行了详细的说明，但这只是为了例示而已，并不构成限定，而本发明的精神和范围应当仅由另附的权利要求书来限定。
Claims (3)
1.一种装有多端口存储器的静态随机存取存储器，
其中设有：行列状配置的多个存储单元，
各自与各行对应配置并与所述存储单元连接，且在来自第一端口的存取时根据来自所述第一端口的地址信号被选择的多条第一字线，以及
各自与各行对应配置并与所述存储单元连接，且在来自第二端口的存取时根据来自所述第二端口的地址信号被选择的多条第二字线；
在平面布局中，所述多条第一字线中的各条与所述多条第二字线中的各条交互配置。
2.如权利要求1所述的静态随机存取存储器，其特征在于：构成在同一列上行方向互相邻接的两个所述存储单元中的各单元的晶体管的平面布局，相对所述两个存储单元的边界线互相线对称。
3.如权利要求1所述的静态随机存取存储器，其特征在于：
还设有在所述第一字线与所述第二字线之间配置的绝缘层；
在所述绝缘层的下侧，配置所述第一字线和所述第二字线中的任一方，在所述绝缘层的上侧，配置所述第一字线和所述第二字线中的另一方。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125401/2003 | 2003-04-30 | ||
| JP2003125401A JP4416428B2 (ja) | 2003-04-30 | 2003-04-30 | 半導体記憶装置 |
| JP125401/03 | 2003-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1542971A CN1542971A (zh) | 2004-11-03 |
| CN1279617C true CN1279617C (zh) | 2006-10-11 |
Family
ID=33308171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100027640A Expired - Lifetime CN1279617C (zh) | 2003-04-30 | 2004-01-14 | 半导体存储装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US6917560B2 (zh) |
| JP (1) | JP4416428B2 (zh) |
| KR (1) | KR100538017B1 (zh) |
| CN (1) | CN1279617C (zh) |
| TW (1) | TWI225706B (zh) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110319B2 (en) * | 2004-08-27 | 2006-09-19 | Micron Technology, Inc. | Memory devices having reduced coupling noise between wordlines |
| JP4578329B2 (ja) * | 2005-06-03 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4914034B2 (ja) * | 2005-06-28 | 2012-04-11 | セイコーエプソン株式会社 | 半導体集積回路 |
| US8124976B2 (en) | 2005-12-02 | 2012-02-28 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| JPWO2007063988A1 (ja) * | 2005-12-02 | 2009-05-07 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2007164938A (ja) * | 2005-12-16 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100725100B1 (ko) * | 2005-12-22 | 2007-06-04 | 삼성전자주식회사 | 포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 |
| KR100666182B1 (ko) * | 2006-01-02 | 2007-01-09 | 삼성전자주식회사 | 이웃하는 워드라인들이 비연속적으로 어드레싱되는 반도체메모리 장치 및 워드라인 어드레싱 방법 |
| CN101536178B (zh) * | 2006-11-17 | 2011-08-03 | 高通股份有限公司 | 内容可寻址存储器 |
| US7671422B2 (en) * | 2007-05-04 | 2010-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pseudo 6T SRAM cell |
| JP5362198B2 (ja) | 2007-08-31 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2009272587A (ja) * | 2008-05-12 | 2009-11-19 | Toshiba Corp | 半導体記憶装置 |
| JP5549079B2 (ja) * | 2009-01-14 | 2014-07-16 | セイコーエプソン株式会社 | 半導体集積回路 |
| US8537603B2 (en) | 2009-07-29 | 2013-09-17 | National Institute Of Advanced Industrial Science And Technology | SRAM cell |
| US8189368B2 (en) * | 2009-07-31 | 2012-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell structure for dual port SRAM |
| JP5596335B2 (ja) | 2009-12-24 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8218354B2 (en) * | 2009-12-30 | 2012-07-10 | Taiwan Semicondcutor Manufacturing Co., Ltd. | SRAM word-line coupling noise restriction |
| WO2012017535A1 (ja) * | 2010-08-05 | 2012-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| RU2507611C1 (ru) * | 2012-09-20 | 2014-02-20 | федеральное государственное бюджетное учреждение "Научно-производственный комплекс "Технологический центр "МИЭТ" | Ячейка памяти статического оперативного запоминающего устройства |
| JP5635167B2 (ja) * | 2013-09-04 | 2014-12-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI480877B (zh) * | 2013-11-11 | 2015-04-11 | Silicon Motion Inc | 記憶單元及控制系統 |
| JP2019033161A (ja) * | 2017-08-07 | 2019-02-28 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP6963994B2 (ja) * | 2017-12-22 | 2021-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN110010169B (zh) * | 2018-01-04 | 2022-03-29 | 联华电子股份有限公司 | 双端口静态随机存取存储器单元 |
| US10741540B2 (en) * | 2018-06-29 | 2020-08-11 | Taiwan Semiconductor Manufacutring Company, Ltd. | Integrated circuit layout method and device |
| US11152057B2 (en) * | 2018-07-16 | 2021-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM memory |
| WO2020070830A1 (ja) * | 2018-10-03 | 2020-04-09 | 株式会社ソシオネクスト | 半導体記憶装置 |
| CN113205846A (zh) * | 2021-05-13 | 2021-08-03 | 上海科技大学 | 适用于高速内容寻址和存内布尔逻辑计算的sram单元 |
| KR20230004012A (ko) | 2021-06-30 | 2023-01-06 | 삼성전자주식회사 | 듀얼 포트 에스램 셀 및 그의 설계 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440506A (en) * | 1992-08-14 | 1995-08-08 | Harris Corporation | Semiconductor ROM device and method |
| US5877976A (en) * | 1997-10-28 | 1999-03-02 | International Business Machines Corporation | Memory system having a vertical bitline topology and method therefor |
| JP3391266B2 (ja) | 1998-06-24 | 2003-03-31 | ヤマハ株式会社 | 半導体メモリ |
| US5966317A (en) * | 1999-02-10 | 1999-10-12 | Lucent Technologies Inc. | Shielded bitlines for static RAMs |
| JP4885365B2 (ja) | 2000-05-16 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TW522546B (en) | 2000-12-06 | 2003-03-01 | Mitsubishi Electric Corp | Semiconductor memory |
| JP3526553B2 (ja) * | 2001-01-26 | 2004-05-17 | 松下電器産業株式会社 | Ｓｒａｍ装置 |
| JP2003152111A (ja) * | 2001-11-13 | 2003-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003218238A (ja) * | 2001-11-14 | 2003-07-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2004079897A (ja) * | 2002-08-21 | 2004-03-11 | Renesas Technology Corp | スタティック型半導体記憶装置 |
| JP2004110887A (ja) * | 2002-09-13 | 2004-04-08 | Nec Micro Systems Ltd | 半導体装置のデータ読出回路およびデータ読出方法 |
-
2003
- 2003-04-30 JP JP2003125401A patent/JP4416428B2/ja not_active Expired - Lifetime
- 2003-10-23 TW TW092129400A patent/TWI225706B/zh not_active IP Right Cessation
- 2003-10-24 US US10/691,707 patent/US6917560B2/en not_active Expired - Lifetime
- 2003-12-26 KR KR10-2003-0097379A patent/KR100538017B1/ko active IP Right Grant
-
2004
- 2004-01-14 CN CNB2004100027640A patent/CN1279617C/zh not_active Expired - Lifetime
-
2005
- 2005-05-11 US US11/126,360 patent/US7002826B2/en not_active Expired - Lifetime
- 2005-12-19 US US11/305,043 patent/US7110318B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW200423381A (en) | 2004-11-01 |
| JP2004335535A (ja) | 2004-11-25 |
| US20050201185A1 (en) | 2005-09-15 |
| US7002826B2 (en) | 2006-02-21 |
| US7110318B2 (en) | 2006-09-19 |
| TWI225706B (en) | 2004-12-21 |
| KR100538017B1 (ko) | 2005-12-21 |
| US20060092680A1 (en) | 2006-05-04 |
| US20040218455A1 (en) | 2004-11-04 |
| CN1542971A (zh) | 2004-11-03 |
| KR20040094281A (ko) | 2004-11-09 |
| US6917560B2 (en) | 2005-07-12 |
| JP4416428B2 (ja) | 2010-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1279617C (zh) | 半导体存储装置 | |
| CN1282250C (zh) | 半导体存储装置 | |
| CN1283010C (zh) | 半导体存储器件以及半导体器件 | |
| CN100336226C (zh) | 半导体器件 | |
| CN100337333C (zh) | 非易失性触发器 | |
| CN1231976C (zh) | 半导体存储装置 | |
| CN1248235C (zh) | 难发生软错误的半导体存储电路 | |
| CN1419292A (zh) | 半导体存储器 | |
| CN1133214C (zh) | 半导体存储器及其制造方法 | |
| CN1753102A (zh) | 静态随机存取记忆体的记忆胞的结构 | |
| CN1419293A (zh) | 半导体存储装置 | |
| JP5207029B2 (ja) | トランジスタ、及び該トランジスタを有するメモリデバイス | |
| CN1157792C (zh) | 一次可编程半导体非易失性存储器件及其制造方法 | |
| CN1309084C (zh) | 半导体存储装置及半导体集成电路 | |
| CN1226747C (zh) | 包含显现强磁性隧道效应的存储元件的磁性存储装置 | |
| CN1210806C (zh) | 半导体存储器 | |
| CN1702869A (zh) | 半导体存储装置 | |
| CN1399340A (zh) | 半导体存储器件 | |
| CN1490820A (zh) | 半导体存储器件 | |
| CN1375874A (zh) | 半导体存储器件 | |
| CN1494157A (zh) | 半导体存储器件及其控制方法 | |
| CN1875428A (zh) | 半导体存储装置 | |
| JP2008508725A5 (zh) | ||
| CN1658330A (zh) | 非易失性半导体存储器件 | |
| CN1499639A (zh) | 有效设计内部布线的半导体存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP. Effective date: 20101019 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: TOKYO TO, JAPAN TO: KAWASAKI CITY, KANAGAWA PREFECTURE, JAPAN |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20101019 Address after: Kawasaki, Kanagawa, Japan Patentee after: Renesas Electronics Corp. Address before: Tokyo, Japan Patentee before: Renesas Technology Corp. |
|
| CP02 | Change in the address of a patent holder |
Address after: Tokyo, Japan Patentee after: Renesas Electronics Corp. Address before: Kawasaki, Kanagawa, Japan Patentee before: Renesas Electronics Corp. |
|
| CX01 | Expiry of patent term |
Granted publication date: 20061011 |
|
| CX01 | Expiry of patent term |