CN1399340A - 半导体存储器件 - Google Patents

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Abstract

半导体存储器件具有构成存储单元(MC)的多个完全耗尽型MISFET。各MISFET具备：半导体层(13)、源极区域(16)和漏极区域(17)，二者之间的半导体层将成为浮置状态的沟道体、在沟道体的两面上分别形成的主栅极(15)和辅助栅极(18)。上述MISFET在上述沟道体变成为完全耗尽化的状态下，而且以在上述沟道体的辅助电极一侧上可以积累多数载流子的状态为基准状态，具有已积累有多数载流子的第1数据状态和已放出了多数载流子的第2数据状态。

Description

半导体存储器件
技术领域
本发明涉及半导体存储器件，特别是涉及具有完全耗尽型MISFET的半导体存储器件。
背景技术
现有的DRAM由MOS晶体管和电容器构成存储单元。DRAM的微细化由于采用沟槽电容器构造或堆叠电容器构造而获得很大发展。现在，单位存储单元的大小(单元尺寸)，设最小加工尺寸为F，可以缩小到2F×4F＝8F2的面积。即，最小加工尺寸F随着产品的世代更新一起变小，在一般把单元尺寸设为αF2时，系数α也随着产品的世代更新而变小，在F＝0.18微米的现在，已经实现了α＝8。
为了确保今后也与以往不变的单元尺寸或芯片尺寸的趋势，在F＜0.18微米的情况下，要求满足α＜8，而在F＜0.13微米的情况下，则要求满足α＜6，与微细加工一起如何小面积地形成单元尺寸成了一个大课题。为此，人们提出了把一个晶体管/一个电容器的存储单元作成为6F2或4F2的大小的种种方案。但是，存在着必须把晶体管作成为纵向型这种技术上的困难或与相邻的存储单元间的电干扰会变大这样的问题，以及加工或膜生长等的制造技术上的困难，实用化是不容易的。
对此，不使用电容器，把一个晶体管作成为存储单元的DRAM的方案，就像以下所举出的那样有若干个。
(1)JOHN E.et al，’dRAM Design Using the Taper-Isolated DynamicCell’(TEEE TRANSACTION ON ELECTRON DEVICES，Vol.ED-29，No.4，APRIL 1982，pp707-714)
(2)特开平3-171768号公报
(3)Marnix R.Tack et al，‘The Multistable Charge-ControlledMemory Effect in SOI MOS Transistor at Low Temperatures’(IEEETRANSACTION ON ELECTRON DEVICES，VOL.37，MAY，1990，pp1373-1382)
(4)Hsing-jen Wann et al，’A Capacitorless DRAM Cell on SOISubstrate’(IEDM 93，pp635-638)
(1)的存储单元，可以用填埋沟道构造的MOS晶体管构成。利用在器件隔离绝缘膜的锥形部分上形成的寄生晶体管，进行表面反型层的充放电，进行2值存储。
(2)的存储单元，用每一个都进行了阱隔离的MOS晶体管，把由MOS晶体管的阱电位决定的阈值当作2值数据。
(3)的存储单元，可以用SOI衬底上边的MOS晶体管构成。从SOI衬底一侧加上大的负电压，利用在硅层的氧化膜和界面部分之间的空穴的积累，借助于该空穴的放出、注入进行2值存储。
(4)的存储单元，可以用SOI衬底上边的MOS晶体管构成。MOS晶体管虽然在构造上是一个，但是却是在重叠到漏极扩散层的表面上之后形成反向导电层，实质上变成为把写入用PMOS晶体管和读出用NMOS晶体管组合成一体的构造。把NMOS晶体管的衬底区域当做浮置的节点，借助于其电位存储2值数据。
但是，(1)由于构造复杂，利用寄生晶体管，故在特性的控制性方面存在着困难。(2)构造虽然简单，但必须把晶体管的漏极、源极都连接到信号线上进行电位控制。此外，由于是阱隔离，单元尺寸大而且不能进行逐位的改写。(3)的情况下，必须从SOI衬底一侧进行电位控制，因此，不能进行逐位改写，在控制性方面有困难。(4)需要特殊的晶体管构造，此外，由于需要字线、写入位线、读出位线和清除线，故在存储单元上信号线数目增多。
发明内容
第1方面的发明(图4)，是一种半导体存储器件，具有用来构成中间存在着绝缘膜(12)在半导体衬底(11)上边形成的存储单元(MC)的多个完全耗尽型MISFET，其特征在于，各个MISFET具备：在上述绝缘膜上边形成的半导体层(13)；在上述半导体层上形成的源极区域(16)；在上述半导体层上与上述源极区域分离开形成的漏极区域(17)，使上述源极区域和上述漏极区域之间的上述半导体层将成为浮置状态的沟道体；在上述沟道体的第1面上形成的用来形成沟道的主栅极(15)；在与上述沟道体的第1面相反一侧的第2面上形成的辅助栅极(18)，上述MISFET在借助于来自上述主栅极的电场使上述沟道体变成为完全耗尽化的状态下，而且以借助于来自上述辅助栅极的电场可以使上述沟道体的第2面上积累多数载流子的状态为基准状态，具有在上述沟道体的第2面上已积累有多数载流子的第1数据状态，和已放出了上述沟道体的第2面的多数载流子的第2数据状态。
第2方面发明的半导体存储器件，在上述第1方面的半导体存储器件中，其特征在于：上述第1数据状态，采用使MISFET进行五极管动作在漏极结附近产生碰撞离子化的办法进行写入，
上述第2数据状态，采用在上述沟道体与漏极之间流以正向偏置电流的办法进行写入。
第3方面的的发明(图4)的半导体存储器件，在上述第1方面的半导体存储器件中，其特征在于：上述MISFET，以上述半导体层的表面为第1面，以与上述绝缘膜接连的背面为第2面，在表面上中间存在着栅极绝缘膜地形成有主栅极。
第4方面的发明(图4)的半导体存储器件，在上述第3方面的半导体存储器件中，其特征在于：上述辅助栅极(18)是在上述半导体衬底(11)上边形成的杂质扩散层。
第5方面的发明(图12)的半导体存储器件，在上述第3方面的半导体存储器件中，其特征在于：上述辅助栅极，是埋入到上述半导体衬底(11)和上述绝缘膜(12)之间的掺杂层(21)。
第6方面的发明(图13)的半导体存储器件，在上述第3方面的半导体存储器件中，在上述第1方面的半导体存储器件中，其特征在于：上述辅助栅极，是埋入到上述绝缘膜(12)内的掺杂层(21)。
第7方面的发明(图14)的半导体存储器件，在上述第3方面的半导体存储器件中，其特征在于：
上述主栅极，在一个方向上连续地形成，构成字线(WL)，
上述辅助栅极是埋入到上述绝缘膜(12)内的掺杂层(21)，被形成为平行于上述字线的条带状。
第8方面的发明(图16)的半导体存储器件，在上述第3方面的半导体存储器件中，其特征在于：上述辅助栅极，在上述绝缘膜(12)内被埋入为使得与上述半导体层(13)偏向背面的侧面相向。
第9方面的发明(图21到图24)的半导体存储器件，在上述第1方面的半导体存储器件中，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(17)被连接到位线(BL)上，主栅极(15)被连接到与位线交叉的字线(WL)上，源极区域(16)被连接到固定电位线上，构成单元阵列，
上述辅助栅极(18)，被形成为上述多个存储单元的公用电极。
第10方面的发明(图22)的半导体存储器件，在上述第9方面的半导体存储器件中，其特征在于：上述辅助栅极被形成为上述单元阵列全体的公用电极。
第11方面的发明(图28到图31)的半导体存储器件，在上述第8方面的半导体存储器件中，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(17)被连接到位线(BL)上，主栅极(15)被连接到与位线交叉的字线(WL)上，上述辅助栅极被连接到与位线平行的扁平线(PL)上，源极区域(16)被连接到固定电位线上，构成单元阵列。
第12方面的发明(图28到图31)的半导体存储器件，在上述第1方面的半导体存储器件中，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(17)被连接到位线(BL)上，主栅极(15)被连接到与位线交叉的字线(WL)上，源极区域(16)被连接到固定电位线上，构成单元阵列，
上述辅助栅极(18)被形成为与上述位线平行且位于上述位线间的辅助栅极线(PL)。
第13方面的发明(图20B)的半导体存储器件，在上述第1方面的半导体存储器件中，其特征在于：除去上述存储单元(MC)外，还具备与上述MISFET同样构成的拟态晶体管(90)，用该拟态晶体管进行测试，并设定提供给上述MISFET的各种电压。
第14方面的发明(图20B)的半导体存储器件，在上述第13方面的半导体存储器件中，其特征在于：上述拟态晶体管(90)的主栅极和辅助栅极和源极区域和漏极区域，分别连接到测试用的焊盘上。
第15方面的发明(图32)的半导体存储器件，在上述第1方面的半导体存储器件中，其特征在于具备：
产生根据写入/读出/保持各个动作模式提供给上述主栅极的各种控制电压和在存储动作中提供给上述辅助栅极的固定电压的内部电压产生电路；
可以根据测试结果对上述各种控制电压和固定电压的值进行程控的非易失性存储电路；
保持该非易失性存储电路的读出数据，控制上述内部电压产生电路的输出电压的初始设定寄存器。
第16方面的发明(图20B)的半导体存储器件，在上述第15方面的半导体存储器件中，其特征在于：除去上述存储单元(MC)之外，还具备既是与上述MISFET同样构成的拟态晶体管(90)，又是分别把主栅极和源极区域和漏极区域分别连接到测试用焊盘上的拟态晶体管。
第17方面的发明(图15)，是一种半导体存储器件，具有用来构成在半导体衬底(31)上边形成的存储单元(MC)的多个完全耗尽型MISFET，其特征在于，各个MISFET具备：在上述半导体衬底上边柱状地形成的柱状半导体层(33)；在上述柱状半导体层的上部或下部的一方上形成的源极区域(32)；在上述半导体层的上部或下部的另一方上与源极区域分离开形成的漏极区域(34)，使上述源极区域和上述漏极区域之间的上述柱状半导体层将成为浮置状态的沟道体；用来形成在上述沟道体的第1侧面上形成的沟道的主栅极(36)；在与上述沟道体的第1侧面相反一侧的侧面上形成的辅助栅极(38)，上述MISFET在借助于来自上述主栅极的电场使上述沟道体变成为完全耗尽化的状态下而且以借助于来自上述辅助栅极的电场可以使上述沟道体的第2侧面上积累多数载流子的状态为基准状态，具有在上述沟道体的第2侧面上已积累有多数载流子的第1数据状态，和已放出了上述沟道体的第2侧面的多数载流子的第2数据状态。
第18方面的发明的半导体存储器件，在上述第17方面的半导体存储器件中，其特征在于：
上述第1数据状态，采用使MISFET进行五极管动作在漏极结附近产生碰撞离子化的办法进行写入，
上述第2数据状态，采用在上述沟道体与漏极之间流以正向偏置电流的办法进行写入。
第19方面的发明(图15)的半导体存储器件，在上述第17方面的半导体存储器件中，其特征在于：在上述柱状半导体层的下部，多个存储单元共用上述源极区域(32)。
第20方面的发明(图15)的半导体存储器件，在上述第19方面的半导体存储器件中，其特征在于：整个单元阵列共用上述源极区域。
第21方面的发明(图25到图27)的半导体存储器件，在上述第17方面的半导体存储器件中，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(34)被连接到位线(BL)上，主栅极被连接到与位线交叉的字线(WL)上，辅助栅极被连接到与各字线平行的扁平线(PL)上，源极区域(32)被连接到固定电位线上，构成单元阵列。
第22发明的发明(图20B)的半导体存储器件，在上述第17方面的半导体存储器件中，其特征在于：除去上述存储单元(MC)外，还具备与上述MISFET同样构成的拟态晶体管(90)，用该拟态晶体管进行测试，并设定提供给上述存储单元的各种电压。
第23方面的发明(图20B)的半导体存储器件，在上述第22方面的半导体存储器件中，其特征在于：上述拟态晶体管(90)的主栅极和辅助栅极和源极区域和漏极区域，分别连接到测试用的焊盘上。
第24方面的发明(图32)的半导体存储器件在上述第17方面的半导体存储器件中，其特征在于具备：
产生根据写入/读出/保持各个动作模式提供给上述主栅极的各种控制电压和在存储动作中提供给上述辅助栅极的固定电压的内部电压产生电路；
可以根据测试结果对上述各种控制电压和固定电压的值进行程控的非易失性存储电路；
保持该非易失性存储电路的读出数据，控制上述内部电压产生电路的输出电压的初始设定寄存器。
第25方面的发明(图20B)的半导体存储器件，在上述第24方面的半导体存储器件中，其特征在于：除去上述存储单元(MC)之外，还具备既是与上述MISFET同样构成的拟态晶体管(90)，又是分别把主栅极和源极区域和漏极区域分别连接到测试用焊盘上的拟态晶体管。
附图说明
图1示出了使用PD型MISFET的存储单元的构造。
图2示出了用来说明同上存储单元的动作原理的体电位和字线电压的关系。
图3示出了同上存储单元的能带构造。
图4A示出了使用本发明的实施例1的FD型MISFET的存储单元的构造(单元区域)。
图4B示出了使用本发明的实施例1的FD型MISFET的存储单元的构造(周边区域)。
图5示出了同上存储单元的基本能带构造。
图6示出了同上存储单元在基准状态下的能带构造
图7示出了同上存储单元的数据‘0’、‘1’的阈值和辅助栅极电压的关系。
图8示出了同上存储单元的‘0’写入/读出的动作波形。
图9示出了同上存储单元的‘1’写入/读出的动作波形。
图10示出了同上存储单元的读出时的漏极电流-栅极电压特性。
图11示出了同上存储单元的各个数据状态的阈值与辅助栅极电压的关系。
图12A示出了实施例2的存储单元的构造(单元区域)。
图12B示出了实施例2的存储单元的构造(周边区域)。
图13A示出了实施例3的存储单元的构造(单元区域)。
图13B示出了实施例3的存储单元的构造(周边区域)。
图14A示出了实施例4的存储单元的构造(单元区域)。
图14B示出了实施例4的存储单元的构造(周边区域)。
图15示出了实施例5的存储单元的构造。
图16A示出了实施例6的存储单元的构造(沿位线BL的剖面图)。
图16B示出了实施例6的存储单元的构造(沿字线WL的剖面图)。
图17示出了同上实施例的存储单元的‘0’写入/读出的动作波形。
图18示出了同上存储单元的‘1’写入/读出的动作波形。
图19示出了同上存储单元的读出时的漏极电流-栅极电压特性。
图20A示出了沟道体使用本征硅的情况下的各个数据状态的阈值和辅助栅极电压的关系。
图20B示出了除去存储单元阵列之外还具有拟态晶体管的存储器芯片的构成。
图22是图21的I-I’剖面图。
图23是图21的II-II’剖面图。
图24是图21的III-III’剖面图。
图25示出了实施例5的存储单元构造的具体存储单元的布局。
图26是图25的I-I’剖面图。
图27是图25的II-II’剖面图。
图28示出了实施例6的存储单元构造的具体存储单元的布局。
图29是图28的I-I’剖面图。
图30是图28的II-II’剖面图。
图31是图28的III-III’剖面图。
图32示出了具有用实施例的存储单元构成的存储单元阵列的存储器芯片的等效电路。
具体实施方式
在说明实施例之前，作为原理性的存储单元，先说明使用部分耗尽型MISFET的情况。所谓部分耗尽型MISFET，指的是在给栅极加上电压形成沟道时，沟道体部分耗尽剩下电荷中性区的MISFET，以下把它叫做PD型MISFET。使用该PD型MISFET，就可以动态地存储在电荷中性区积累下过剩的多数载流子的第1数据状态和放出电荷中性区的过剩的多数载流子的第2数据状态。
图1示出了这样的存储单元MC的剖面构造。可以使用在硅衬底1上边通过硅氧化膜等的绝缘膜2形成了p型硅层3的SOI衬底。以硅层3为沟道体，在其表面上通过栅极绝缘膜形成栅极电极，在达到绝缘膜2的深度上形成源极和漏极扩散层6、7，构成n沟MISFET。
由n沟MISFET构成的存储单元MC，在横向方向上也具有器件隔离开来的浮置的沟道体并进行矩阵排列，构成单元阵列。漏极7被连接到位线BL上，栅极5连接到字线WL上，源极6则连接到固定电位上。
该存储单元MC的动作原理，利用作为MISFET的沟道体(p型硅层3)的多数载流子的空穴的积累。就是说，采用使MISFET进行五极管动作的办法，从漏极流以大的沟道电流，在漏极结附近产生碰撞离子化。使沟道体保持归因于该碰撞离子化而产生的过剩的多数载流子(空穴)，把该状态例如当作数据‘1’。使在正方向电流在漏极7和沟道体之间流动，向漏极放出沟道体的过剩的空穴的状态当作数据‘0’状态。
数据‘0’、‘1’是沟道体的电位之差，可以作为MISFET的阈值之差进行存储。就是说如图2所示，归因于空穴的积累沟道体的电位Vbody高的数据‘1’状态的阈值Vth1，比数据‘0’状态的阈值Vth0还低。要想稳定地保持在沟道体中积累有空穴的数据‘1’，理想的是使提供给字线WL的电压VWL保持为负。该数据保持状态，仅仅限于在线性区域进行读出动作，而且，只要不进行相反的数据写入动作，即便是进行读出动作也不会变化。就是说，与利用电容器的电荷保持的1个晶体管/1个电容器的DRAM不同，非破坏读出是可能的。
数据读出，基本上可以采用检测存储单元MC的导通度之差的办法进行。由于字线电压VWL和体电位Vbody的关系将变成为图2那样，故只要例如向字线WL提供数据‘0’、‘1’的阈值Vth0、Vth1的中间的读出电压，并检测存储单元电流的有无，就可以检测数据。或者，也可以采用提供超过阈值Vth0、Vth1的字线电压，检测存储单元的电流大小的办法检测数据。
图1的存储单元MC，使用在沟道体区域中存在着电荷中性区域的所谓的PD型MISFET。就是说，如图3所示，在把可以形成沟道的电压Vfg＝Vth给予栅极时，耗尽层就将一直延伸到沟道体的途中，在底部剩下电荷中性区域。在该情况下，如果遵从随着设计规则的缩小沟道体区域的厚度也将缩小的定标(scaling)法则，则沟道体的杂质浓度也必须不断变浓。为了抑制MISFET的阈值Vth对栅极长度(沟道长度)L的衰减(roll-off)效应，即，为了抑制短沟道效应，沟道体的杂质浓度也必须随着栅极长度L的缩小而增大。
然而，pn结漏电流，指数函数性地依赖于沟道体的杂质浓度而增加。在pn结处的漏电流成分内，有扩散电流、产生和复合电流和热场发射电流(Thermal Field Emission Current)(参看G.Vincent，A.Chantre andD.Bois，’Electric Field Effect on the Thermal Emission of Traps inSemiconductor Junction.’J.Appl.Phys.，50，pp.5484-5487.1979.)。在这些之内，前二者是若杂质浓度NA升高则减少的成分。这是因为当使NA增加时，中性区域的少数载流子浓度就将减少，故扩散电流因而减少；当NA加大时，由于耗尽层变短因而产生和复合电流将减少。最后的成分，由于处于硅的能带间隙内的深的位置上的电子归因于热能而释放出来并参与传导的几率，会借助于耗尽层内的强的电场而增加变成为漏电流而可以进行观测，故是由隧道效应产生的。根据该理论，由于漏电流指数性地依赖于耗尽层内的电场强度，故结果就变成为当使NA增加时漏电流就会指数性地依赖于该增加而增加。
此外，用‘0’数据单元的阈值Vth0和‘1’数据单元的阈值Vth1之差表示的信号量ΔVth＝|Vth0-Vth1|可以根据衬底偏置效应决定。当MISFET微细化，用来抑制阈值的衰减的栅极氧化膜tox变薄时，衬底偏置效应将减弱。为此，为要确保信号量ΔVth，就必须提高沟道体的杂质浓度。因此，增大信号量和改善数据保持特性就变成为互不相容的条件。
阈值，在后边要讲的实施例中，即便是在已经微细化时，也要抑制漏电流，并用完全耗尽型MISFET把存储单元构成为使得可以得到优良的数据保持特性。在这里，所谓完全耗尽型MISFET，指的是这样的MISFET：在给栅极加上电压形成沟道时，把沟道体的杂质浓度和厚度设定为使得沟道体完全耗尽化(Fully Depleted)，以下，把它叫做FD型MISFET。以这样的FD型MISFET为存储单元，以借助于来自主栅极的电场使沟道体完全耗尽化的状态，而且借助于来自辅助栅极的电场可以在沟道体的第2面上积累多数载流子的状态为基准状态，就可以动态地存储在沟道体的第2面上已积累了多数载流子的第1数据状态，和已放出了沟道体的第2面的多数载流子的第2数据状态。
[实施例1]
图4A和图4B示出了使用PD型MISFET的实施例1的存储单元的构造。使用在硅衬底11上边形成硅氧化膜等的绝缘膜12，在该绝缘膜12上边形成了p型硅层13的SOI衬底。由于绝缘膜12被埋在硅层13的下边，故以下把它叫做BOX(Buried Oxide，填埋氧化物)层。存储单元MC，是一种n沟MISFET，通过栅极绝缘膜14在p型硅层13上形成主栅极15，在主栅极15上自我匹配地形成达到硅层13的底部的源极和漏极扩散层16、17。
p型硅层13，就如后边要具体地说明的那样，要把p型硅层13的受主浓度NA和厚度tSi设定为使得当给表面加上可以形成沟道的栅极电压时完全耗尽化。具体地说，设费米电位为φF，硅的介电系数为εSi，从p型硅层13的表面延伸出来的耗尽层的厚度，可以用(4εSi×φF/q×NA)1/2表示，故完全耗尽型MISFET的条件就变成为(4εSi×φF/q×NA)1/2＞tSi。
此外，在图的例子中，可以采用把硅衬底11作成为p型，在硅衬底11与BOX层12之间的界面上，形成用来借助于电容耦合把规定的电场提供给由p型硅层13构成的沟道体的背面的将成为辅助栅极的n+型扩散层18。n+型扩散层18作为公用电极(背面)至少要形成为要遍及整个存储单元区域。在这里，虽然是考虑到从背面给沟道体加负的偏置电压的情况，把n+型扩散层18形成为辅助栅极，但是既可以不形成n+型扩散层18，把衬底11本身当作辅助栅极，也可以把p+型扩散层形成为辅助栅极。
存储单元MC，被排列成矩阵，使得各个沟道体变成为在横向方向上也彼此分离开来的浮置状态。作为辅助栅极的n+型扩散层18，在整个单元阵列上形成，在单元阵列的周边，借助于BOX层12和已埋入到在其上边形成的层间绝缘膜19内的多晶硅等的接触塞20，在上部设置辅助栅极端子。
举一个具体的例子。设栅极长度L＝70nm，栅极绝缘膜厚度tox＝10nm，p型硅层13(沟道体)的受主浓度NA被作成为低达NA＝1.0×1015cm-3左右这样的非常低的低浓度。另外，硅层13的厚度，作成为tSi＝25～50nm左右。此外，BOX层12被作成为30～50nm这样的比较薄的厚度，使得容易进行从背面向沟道体施加电场。
在这样的条件下，存储单元将变成为FD型MISFET。如果与图3对应起来示出形成表面沟道时的能带构造，则将变成为图5，主栅极的电压为Vfg＝Vth，沟道体完全耗尽化。但是在这里示出的是p型硅衬底直接与BOX层接触的情况。除去满足这样的完全耗尽化的条件之外，再借助于加上来自辅助栅极的偏置电压Vbg的施加，就会形成可以在已完全耗尽化的沟道体背面积累空穴的状态。换句话说，借助于来自辅助栅极的偏置电压Vbg的施加，就会实现借助于来自主栅极的电场使沟道体完全耗尽化，而且在该沟道体的背面上再次形成空穴积累层(p型反型层)的状态。图6与图5对应地示出了这种情况。
如图6所示，把借助于主栅极的电压Vfg和辅助栅极的电压Vbg，使得在完全耗尽化的沟道体的底部可以积累空穴的状态当作基准状态。该基准状态，如果保持原样不变地经过一定时间，则变成为在沟道体底部积累空穴的热平衡状态，把它当作‘1’数据保持状态。‘0’数据写入，把使正方向电流在漏极与沟道体之间流动，变成为放出沟道体的空穴的状态(就是说，沟道体已完全耗尽化的非平衡状态)，要想向‘0’状态单元内写入数据‘1’，就要借助于五极管动作产生碰撞离子化，变成为在沟道体的底部积累空穴的状态。
考虑本实施例的存储单元的阈值电压Vth。当在借助于来自主栅极的电场使硅层13完全耗尽化的状态下，把电压Vbg提供给辅助栅极使连接到BOX层12上的硅层3的背面的电位下降后，就可以得到积累多数载流子(在该情况下为空穴)的状态。在该状态下的MISFET的表面沟道中的阈值电压Vthacc，由于被固定在硅层13的背面的电位而没有进行从辅助栅极向沟道体的电容耦合，故可以用以下的公式(1)表示。
[公式1]
Vthacc
＝φFB+(1+Csi/Cox)·2φF-Qdep/2Cox-(Csi/Cox)·φbs
其中，φFB是由n型多晶硅构成的主栅极15与p型硅层13(沟道体)构成的MOS构造中的平坦能带电压，φF是费米电位，φbs是沟道体背面的电位，Csi是沟道体的电容(εs/tSi)，Cox是栅极绝缘膜的电容(εox/tox)，Qdep是完全耗尽化的沟道体的空间电荷量(＝-q×NA×tSi)。
另一方面，在辅助栅极电压Vbg不提供使之在硅层13的背面上积累多数载流子(空穴)所必须的电场的条件下，由于硅层13已完全耗尽化，故表面晶体管的阈值电压，会受来自硅层13的背面的辅助栅极所形成的电容耦合的影响。就是说，阈值电压将依赖于BOX膜12的膜厚tBOX和Vbg的值而变化。如果设这时的阈值为Vthdep，则可用下述公式2表示。
[公式2]
Vthdep＝Vthacc-(Cbox/Cox)/(1+Cbox/Csi)·(Vbg-Vbgacc)
其中，Vbgacc是为使多数载流子在硅层13的背面上进行积累所必要的阈值电压Vbg的值，可由下述公式给出。
[公式3]
Vbgacc＝φFB-Csi/Cbox·2φF-Qdep/2Cbox+(1+Csi/Cbox)·φbs
其中，φbs虽然是硅层13的背面的电位，但是在已积累了多数载流子并已经稳定下来的热平衡状态下，φbs＝0V。该状态，是给辅助栅极提供使硅层13完全耗尽化所必须的电压，同时还给辅助栅极提供Vbgacc而得到的稳定状态，此外还是使存储单元在5极管区域进行动作，发生多数载流子，写入了数据‘1’的状态。
另一方面，在写入了‘0’数据的状态，即，在使位线和沟道体的pn结正向偏置，抽出所积累的多数载流子，偏离开热平衡状态的状态下，硅层13的背面的电位φbs不是0V，而变成为负值。在现在的情况下，根据器件模拟的结果，把该‘0’状态的硅层13的背面的电位φbs假定为φbs0＝-1.57×φF。
用以上的公式，对tox＝10nm、tBOX＝30nm、tSi＝25nm、NA＝1.0×1015cm-3、室温(300K)的情况，求阈值Vth和辅助栅极电压Vbg的关系，就可以得到图7的结果。
从图7可知，在Vbg处于比-3V还往正侧的情况下，由于多数载流子(空穴)不会在硅背面上积累，故沟道体将变成为完全耗尽化的状态，不会发现存储器功能。就是说，即便是进行‘1’数据写入动作，产生了多数载流子，也会立即放射到漏极或源极而不会积累下来。
当使Vbg从-3V向负方向增大下去时，结果就归因于来自辅助栅极一侧的电场变成为可以积累多数载流子(空穴)，慢慢地发现作为存储器的功能。这意味着若从另外的角度来看，在Vbg比-3V还大时，该单元构造虽然保持不能存在非平衡状态的稳定的状态(完全耗尽化状态)，但是，当变得比Vbg还负时，将迁移到可以存在非平衡状态的不稳定状态。可以说把具有该不稳定状态的系统作为DRAM单元来利用的，就是本实施例的器件。就是说，提供规定的正的主栅极电压Vfg和负的辅助栅极电压Vbg保持‘1’数据的状态(Vth为低的状态)，是热平衡状态，‘0’数据状态(Vth为高的状态)是至少使所积累的多数载流子放射出一部分的非平衡状态，该状态是一种若长时间保持则将返回‘1’数据的不稳定状态。
如果使辅助栅极电压Vbg足够地低，且‘0’数据、‘1’数据都变成为积累多数载流子(空穴)的状态来进行存储动作，则由公式1可知，信号量ΔVth可以用公式(4)表示。
[公式4]
ΔVth＝(Csi/Cox)×Δφbs
Δφbs是在‘0’数据状态和‘1’数据状态下的硅背面的电位差。借助于此可知，要想增大信号量，只要或者是要加大Csi与Cox的比，换句话说加大tox/tsi，或者是增大Δφbs即可。
前者意味着只要使与器件构造有关的条件变成为足够地负，后者意味着只要‘0’数据写入时的位线电位变成为足够地负就会有效。
就如从公式4可以看出的那样，在本实施例的存储器的情况下，信号量与使用PD型MISFET的情况下不同，与沟道体的杂质浓度无关。如果减小Cox，因而加厚栅极氧化膜膜厚tox，虽然信号增加的状况是相同的，但是在PD型MISFET的情况下，短沟效应大，tox不可能形成得厚。
对此，在使用FD型MISFET的本实施例的情况下，由于短沟效应大幅度地改善，故可以把tox设定得厚。此外，从构造方面来看，信号量仅仅依赖于tox/tsi这件事，意味着即便是在将来进一步缩小沟道长度的情况下，只要保持该比值不变地进行比例缩小，信号量就会保持恒定，表明微细化是可能的。
以下，给出实际上对用2维器件模拟验证存储动作的结果。器件参数如下：栅极长度L＝70nm、栅极氧化膜tox＝10nm、BOX层厚tBOX＝30nm、硅层厚tsi＝25nm、受主浓度NA＝1.0×1015cm-3、Vbg＝-5V。
图8是先进行‘0’写入接着进行‘0’读出的情况，图9是先进行‘1’写入接着进行‘1’读出的情况。在图8的情况下，使栅极从-4V上升至1V，比这晚一些时候使漏极从0V下拉至-1.5V，进行‘0’数据写入。接着，使栅极返回到-4V，使漏极返回到大体上0V的定时2.5E-08，示出了数据保持状态，然后再次使栅极上升进行读出。
在图9的情况下，先使栅极从-4V上升到1V，比这晚一点使漏极从0V上拉到1.5V，进行‘1’数据写入。接着，使栅极返回到-4V，使漏极返回到大体上0V的定时2.5E-08，示出了数据保持状态，然后再次使栅极上升进行读出。源极(固定电位线)不论在哪一种情况下都是0V。
在图8和图9中，作为体电位进行表示出来的，表示在沟道体的正中间(沟道长度方向和硅深度方向的正中间)的空穴的准费米电位。图10是在每一个读出时的漏极电流Ids-栅极电压Vgs特性，Ids0、Ids1分别是‘0’写入/读出和‘1’写入/读出时的特性。
由以上结果可知，数据读出时的信号量ΔVth可以取500mV左右，可以确保足够的信号量。
图11示出了使辅助栅极电压Vbg变化进行同样的器件模拟所得到的‘0’数据的Vth0和‘1’数据的Vth1的辅助栅极电压Vbg依赖性。这表明与由理论计算得到的图7很好地一致。
[实施例2]
图12A和图12B，与图4A和图4B对应地示出了实施例2的存储单元MC的剖面构造。在该实施例中，向BOX层12的下边，埋入p+型多晶硅层21来取代扩散层18，并以之作为辅助栅极。换句话说，p+型多晶硅层21是位于半导体衬底11与硅层13之间的掺杂层。只要把p+型多晶硅层21形成为遍及至少整个单元阵列区域的公用电极即可。
[实施例3]
图13A和图13B，与图12A和图12B对应地示出了实施例3的存储单元MC的剖面构造。在该实施例中，BOX层12厚，在其内部，埋设有作为辅助栅极的多晶硅层21。即便是在该情况下，也是只要把多晶硅层21埋入形成为遍及至少整个单元阵列区域的公用电极即可。
[实施例4]
图14A和图14B，是使图13的构造进行很少一点变形的实施例。在该实施例的情况下，把要埋入到BOX层12中的多晶硅层21形成为与由栅极电极15构成的字线WL并行的条带状的扁平(plate)线(辅助字线)。多晶硅层21，在字线方向上，在端部，例如在与要配置字线驱动器的一侧相反的一侧的端部，借助于接触塞20被连接到施加辅助栅极电压Vbg的端子上。
另外，如图14A和图14B所示，把辅助栅极条带状地分离开来的构造，在图4A和图4B的实施例1的扩散层18、图12A和图12B、图13A和图13B以及图14A和图14B的实施例2和3的多晶硅层21的情况下，也同样可以采用。
[实施例5]
在迄今为止的实施例中，作为MISFET，虽然使用的是可以与衬底面平行地形成沟道的横向MISFET，但是也可以使用在与衬底面垂直的方向上形成沟道的纵向MISFET。图15示出了这样的实施例的2个存储单元部分的剖面构造。
在p型硅衬底31的整个面上形成n型层32，在该n型层32上边的各个存储单元区域上，图形化形成柱状的p型硅层33。N型层32将变成为全部存储单元的公用源极。p型硅层32是浮置的沟道体，在其一个侧面上，中间存在着栅极绝缘膜35地形成相向的辅助栅极38。在这里示出的是相邻的存储单元MC共用辅助栅极38的情况。主栅极36和辅助栅极38，分别被当作字线WL和扁平(plate)线PL，并连续地配设为在一个方向上并行。在各个p型硅层33的上表面上形成漏极扩散层34。在层间绝缘膜40的上边，配置要连接到各个漏极34上的位线41。
在本实施例的情况下，也可以对p型硅层33的厚度(横向方向的宽度)和杂质浓度进行选择作成为FD型MISFET，进行与先前的实施例同样的动作。
[实施例6]
图16A和图16B虽然是横式MISFET，但是并不使对沟道体的底面的电位进行控制的辅助栅极直接与底面相向，而是与侧面的靠近底面的部分相向。在BOX层12的底部上形成n+型扩散层18，虽然和图4A和图4B是一样的，但是BOX层12厚。所以，如沿图16B的字线WL的剖面所示，在BOX层12内，已埋入了中间存在着栅极绝缘膜23与p型硅层13的底部侧面相向的多晶硅层22。在这里，多晶硅层22已埋入到p型硅层13的两侧，底部已连接到n+型扩散层18上。因此，多晶硅层22将变成为借助于电容耦合对p型硅层13的底部进行电位控制的辅助栅极。
采用本实施例也可以进行与先前的实施例同样的存储动作，这可以用模拟进行验证。以下，给出其3维器件模拟的结果。参数如下：栅极长度L和宽度W为W＝L＝0.175um、主栅极一侧的栅极氧化膜厚度toxf＝6.5nm、沟道体的受主浓度NA＝1.0×105cm-3、主栅极15和辅助栅极22都是n+型多晶硅、辅助栅极电压Vbg＝-4V、辅助栅极一侧的栅极氧化膜厚度toxb＝15nm、硅层13的厚度tSi＝140nm、BOX层厚度tBOX＝200nm、侧面的多晶硅层22，一直到沟道体的高度的正好中间为止被埋了起来。
图17和图18是分别与实施例1的图8和图9对应的‘0’写入/读出和‘1’写入/读出的动作波形。此外，图19是与图10对应的读出时的漏极电流Ids-栅极电压Vgs特性。该实施例中的信号量为ΔVth＝250mV。
[以本征硅为沟道体的MISFET]
在迄今为止的实施例中，使用的是具有由p型硅构成的沟道体的n沟MISFET。对此，也可以使用以实质上不含杂质的本征硅为沟道体的MISFET。这样的话，起因于沟道体中的杂质扩散的结晶的不匹配等的漏电流就会减小，数据保持特性就可以进一步改善。为了使MISFET的阈值Vth变成为正值，主栅极就必须使用p+型多晶硅层。但是，即便是Vth为负，由于只要使字线电平、位线电平、源极电平等都在下降到大约-1V的状态下动作就行，故主栅极也可以使用n+型多晶硅层。
图20A与图11对应地示出了对作为沟道体使用本征硅的MISFET的情况下的‘0’、‘1’数据的阈值Vth0、Vth1和辅助栅极电压Vbg的关系进行计算的结果。在该情况下，假定使用p+型多晶硅层栅极。
辅助栅极电压Vbg的值，必须比可以在‘1’数据单元的沟道体中积累多数载流子的值还处于负侧。此外若使辅助栅极电压Vbg变成为比在‘0’数据单元的沟道体中也可以积累多数载流子的值(在图20A中，Vbg＝-2V)还往负侧，则信号量ΔVth将变成为最大。但是，为了加大数据保持时间，重要的是‘0’数据单元的沟道体内的漏极、源极结部分处的电场要小。从这种意义上说，‘0’数据单元的沟道体，理想的是要作成为使得变成为不能积累多数载流子的完全耗尽化状态，而无须把底面电位大大地向负方向拉下。为此，可以把辅助栅极电压Vbg设定为可以在‘0’数据单元沟道体中积累多数载流子的值与可以在‘1’数据单元沟道体中积累多数载流子的值之间的值。根据图20A的结果，具体地说要设定在-2.0V＜Vbg＜0.5V的范围内。但是，如果可以把数据保持时间取得比所要求的规格的值还大，则设定为比可以在‘0’数据单元沟道体中也可以积累多数载流子的值还小的电压Vbg，使信号量变成为最大也是理想的。
[上述实施例中数据参数的波动]
其次，研究对制造上述实施例的DRAM时的各种器件参数的波动的特性变动，结果如下表所示。
表1
样品号        0       1        2        3         4         5         6
NA[cm-3]    1E+15    1E+15    1E+15    1E+15     1E+15     1E+15    1E+15
tox[nm]      10       10       10       10        10        8        12
tBOX[nm]     30       30       30       20        40        30       30
tSi[nm]      25       15       35       25        25        25       25
Vbg0[V]      -5       -7.5     -4       -4        -6.5      -5       -5
Vbg1[V]      -3       -4.5     -2.25    -2        -3.5      -3       -3
Vbgs[V]      -4.5     -6.75    -3.56    -3.5      -5.75     -4.5     -4.5
Vth0[mV]     1050     1800     710      1100      1050      810      1290
Vth1[mV]     620      1100     410      610       610       490      780
ΔVth[mV]    430      700      300      490       440       320      510
在表1中，沟道长度L和沟道体的受主浓度NA，由于即便是波动其影响也小，故其变动可以忽略。对于除此之外的栅极氧化膜厚度tox、BOX层厚度tBOX、硅层厚度tSi的变动，Vbg0示出了在‘0’数据单元体中积累多数载流子(空穴)所必须的最大的辅助栅极电压，Vbg1则示出了在‘1’数据单元体中积累多数载流子(空穴)所必须的最大辅助栅极电压。此外，作为实际的辅助栅极电压的设定值Vbgs，虽然‘0’数据保持时的体已完全耗尽化，但是，根据信号量应尽量取得大的条件，将表明Vbgs＝Vbg0+(Vbg1-Vbg0)×0.25，这时的‘0’数据单元的阈值Vth0和‘1’数据单元的阈值Vth1，还示出了它们的差ΔVth。
根据表1，在示出了tox＝10nm±20％、tBOX＝30nm±33％、tSi＝25nm±40％的变动的情况下，辅助栅极电压的最佳设定值Vbgs将在-3.5V到-6.75V的范围内变动。此外，‘0’数据的阈值Vth0在710mV到1800mV的范围内、‘1’数据的阈值Vth1将在410mV到1100mV的范围内变动。
毫无疑问抑制它们的变动是重要的。在上边所说的例子的情况下，有意识地把变动强调得相当大，但是实际上会有大约±10％的变动。在这样的前提下，例如即便是变动，在芯片分选试验时对辅助栅极电压Vbgs和阈值Vth0、Vth1的变动所伴生的写入时的字线的高电平电压VWLHW、读出时的字线的电压VWLHR、保持时的字线的低电平电压VWLL进行微调整也是重要的。这些参数变动，由于可以认为是在芯片单位内不存在，故可以对每一个芯片进行微调整。或者，有时候也可以以晶片单位或每一批为单位进行微调整。此外，读出时的读出放大器的影响，由于只要作为虚设单元使用与存储单元同一构造的单元，Vth的变动作为共同的变动彼此抵消，故不会有什么问题。
至于辅助栅极电压Vbgs和上边所说的字线电位VWLHW/VWLHR/VWLL的微调整，可以考虑各种各样的方式，例如给每一个芯片配置与存储单元同一构造的测试用MISFET。在进行芯片分选实验时，对于该测试用MISFET，进行‘0’数据写入/读出和‘1‘数据写入/读出，测定该MISFET在三极管区域中的阈值Vth0、Vth1。边改变辅助栅极电压Vbg边重复进行同样的测试，决定最佳的辅助栅极电压Vbgs。
图20B示出了这样的芯片构成。如图20B所示，除去存储单元阵列80之外，还设置有拟态晶体管90。该拟态晶体管90，具有与位于存储单元阵列80中的存储单元MC同样的构成。但是，其主栅极MG和源极区域S和漏极区域D和辅助栅极AG，分别连接到焊盘92、94、96、98上这一点是不同的。就是说，在该芯片上设置有用来对拟态晶体管90进行测试的焊盘92、94、96和98。
借助于这些，结果就变成为可以从焊盘92向主栅极MG直接提供主栅极电压Vfg，从焊盘98向辅助栅极AG直接提供辅助栅极电压Vbg。此外，借助于对在焊盘94与焊盘96之间流动的电流进行测定，就可以直接测定在该拟态晶体管90中流动的源极/漏极间电流。因此，就可以向拟态晶体管90中写入‘1’数据或写入‘0’数据。此外，还可以容易地测定已写入了‘1’数据的状态的阈值Vth1，可以容易地测定已写入了‘0’数据的状态的阈值Vth0。
采用设置这样的构成的拟态晶体管90的办法，就可以在芯片测试中明确地测定究竟把写入时的字线的高电平电压VWLHW、读出时的字线的电压VWLHR、保持时的字线的低电平电压VWLL、辅助栅极电压Vbg设定为多少V为好。
另一方面，为了初始设定动作条件，作为初始设定数据存储电路，在存储器芯片中预先装配有熔断丝等的非易失性存储元件。然后，根据上边所说的测试结果，对熔断丝进行编程。该程序数据，被作成为使得在电源加上时自动地读出，并初始设定存储器芯片内的辅助栅极电压设定电路、VWLHW/VWLHR/VWLL等的字线电压产生电路。这样一来，就可以对每一个芯片设定最佳动作条件。
[实施例1的单元阵列构造]
图21是与实施例1对应的具体的单元阵列的布局，图22、图23和图24分别是图21的I-1’、II-II’、和HI-III’剖面图。SOI衬底的p型硅层13，如图23和图24所示，借助于用STI(Shallow Trench Isolation，浅沟隔离)埋进来的器件隔离绝缘膜106，划分成在位线BL的方向上连续的条带状的器件形成区域。然后，在各个p型硅层13上，以由分别在位线方向上相邻的MISFET共有源极16和漏极17的形式排列形成多个MISFET。
栅极电极15，作为字线WL，连续地配设在与位线BL交叉的方向，具体地说配设在与位线垂直相交的方向上。栅极电极15的上表面和侧面变成为被硅氮化膜101被覆起来的状态。在被覆器件的层间绝缘膜103内，作为多晶硅布线，形成使在字线WL方向上排列的MISFET的源极16公用连接起来的公用源极线(SL)102。在层间绝缘膜103上边，配设连接到MISFET的漏极上的位线(BL)105。作为辅助栅极的n+型层18，被形成为遍及整个单元阵列的公用电极。
假定以最小加工尺寸F的线条/间隔形成字线WL和位线BL，则如在图21中用虚线所示，单位单元面积将变成为4F2。
[与实施例5对应的单元阵列构造]
图25是在图15中示出了基本单元构造的与实施例5对应的具体的单元阵列的布局，图26和图27分别是图25的I-I’、II-II’的剖面图。使用p/n/p构造的硅晶片，采用加工深达n型层32的深度的沟的办法，排列形成柱状的p型硅层33。把绝缘膜39埋入到沟内。在该绝缘膜39内，在字线WL和扁平线PL的埋入位置上形成沟，向硅层33的两侧面中，埋入中间存在着栅极绝缘膜35、37相向的主栅极36和辅助栅极38。主栅极36和辅助栅极38，如图25所示，可以作为并行的字线WL和扁平线(辅助字线)PL图形化形成。
栅极绝缘膜35、37，在要作成为同一膜厚的情况下虽然也可以同时形成，但是在要作成为不同的膜厚的情况下则需要单独的工序。主栅极36和辅助栅极38的上表面和侧面变成为被硅氮化膜110被覆起来的状态。然后，在扩散形成了漏极34之后，向硅层33的上表面上淀积层间绝缘膜40。向层间绝缘膜40内埋入接触塞122，在其上边配设位线(BL)41，就可以构成单元阵列。
如图25所示，扁平线PL以被2条字线WL夹在中间的状态被配设为使得在位线BL的方向上相邻的2个存储单元公用。在设字线WL和扁平线PL的线条/间隔为F，位线BL的线条/间隔为F，在本实施例的情况下，单位单元面积将变成为6F2。
[与实施例6对应的单元阵列构造]
图28是在图16中示出了基本单元构造的与实施例6对应的具体的单元阵列的布局，图29、图30和图31，分别是图28的I-I’、II-II’、III-III’剖面图。图28和图29的基本单元构造，虽然与图21和图22是相同的，但是有一点不同：与位线BL并行地把将成为辅助栅极的多晶硅膜22埋入到各条位线BL的间隙部分内。如图30所示，多晶硅22被埋入到BOX层12内，使得与p型硅层13的侧面底部相向，具体地说，使得上表面位于p型硅层13的厚度的大约正中间，该硅层将成为扁平线(辅助字线)PL。
[存储器芯片等效电路]
迄今为止，虽然说明的是单元阵列的例子，但是若包括周边电路在内用存储器芯片的等效电路表示，则变成为图32那样。由存储单元阵列201的主栅极构成的字线，被行译码器(包括字线驱动器)205进行选择驱动。存储单元阵列201的位线，被连接到读出放大器202上，被列译码器203选中的列的位线通过数据缓冲器204与I/O端子进行数据授受。
地址信号，被输入至地址缓冲器206，行地址、列地址分别被行译码器205、列译码器203进行译码。
通过行译码器205提供给单元阵列的字线的各种控制电压VWL(如上所述，包括写入时的高电平字线电压VWLHW、读出时的字线电压VWLHR、保持时的低电平字线电压VWLL)和提供给辅助栅极的固定的辅助栅极电压Vbg，可以用使用升压电路等的内部电压产生电路207产生。为了把电压产生电路207的输出电压对每一个芯片都设定为最佳值，设置有初始设定寄存器209。
如上所述，取决于测试结果，作为用来最佳设定电压产生电路207输出的各种电压的非易失性存储电路，可以设置熔断丝电路208。借助于对该熔断丝电路208的程控，就可以设定各种电压的初始设定值。这样一来，就可以使之进行存储动作时，借助于检测电源投入的上电检测电路210的输出，自动地把熔断丝电路208的数据读如到初始设定寄存器209中来，借助于该初始设定寄存器209的输出来控制电压产生电路207，使之产生对每一个芯片最佳化的控制电压VWL和辅助栅极电压Vbg。

Claims (25)

1.一种半导体存储器件，具有用来构成中间存在着绝缘膜(12)在半导体衬底(11)上边形成的存储单元(MC)的多个完全耗尽型MISFET，其特征在于，各个MISFET具备：
在上述绝缘膜上边形成的半导体层(13)；
在上述半导体层上形成的源极区域(16)；
在上述半导体层上与上述源极区域分离开形成的漏极区域(17)，使上述源极区域和上述漏极区域之间的上述半导体层将成为浮置状态的沟道体；
在上述沟道体的第1面上形成的用来形成沟道的主栅极(15)；
在与上述沟道体的第1面相反一侧的第2面上形成的辅助栅极(18)，
上述MISFET在借助于来自上述主栅极的电场使上述沟道体变成为完全耗尽化的状态下，而且以借助于来自上述辅助栅极的电场可以使上述沟道体的第2面上积累多数载流子的状态为基准状态，具有在上述沟道体的第2面上已积累有多数载流子的第1数据状态，和已放出了上述沟道体的第2面的多数载流子的第2数据状态。
2.根据权利要求1所述的半导体存储器件，其特征在于：上述第1数据状态，采用使MISFET进行五极管动作在漏极结附近产生碰撞离子化的办法进行写入，
上述第2数据状态，采用在上述沟道体与漏极之间流以正向偏置电流的办法进行写入。
3.根据权利要求1所述的半导体存储器件，其特征在于：上述MISFET，以上述半导体层的表面为第1面，以与上述绝缘膜接连的背面为第2面，在表面上中间存在着栅极绝缘膜地形成有主栅极。
4.根据权利要求3所述的半导体存储器件，其特征在于：上述辅助栅极(18)是在上述半导体衬底(11)上边形成的杂质扩散层。
5.根据权利要求3所述的半导体存储器件，其特征在于：上述辅助栅极，是埋入到上述半导体衬底(11)和上述绝缘膜(12)之间的掺杂层(21)。
6.根据权利要求3所述的半导体存储器件，其特征在于：上述辅助栅极，是埋入到上述绝缘膜(12)内的掺杂层(21)。
7.根据权利要求3所述的半导体存储器件，其特征在于：
上述主栅极，在一个方向上连续地形成，构成字线(WL)，
上述辅助栅极是埋入到上述绝缘膜(12)内的掺杂层(21)，被形成为平行于上述字线的条带状。
8.根据权利要求3所述的半导体存储器件，其特征在于：上述辅助栅极，在上述绝缘膜(12)内被埋入为使得与上述半导体层(13)偏向背面的侧面相向。
9.根据权利要求1所述的半导体存储器件，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(17)被连接到位线(BL)上，主栅极(15)被连接到与位线交叉的字线(WL)上，源极区域(16)被连接到固定电位线上，构成单元阵列，
上述辅助栅极(18)，被形成为上述多个存储单元的公用电极。
10.根据权利要求9所述的半导体存储器件，其特征在于：上述辅助栅极被形成为上述单元阵列全体的公用电极。
11.根据权利要求8所述的半导体存储器件，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(17)被连接到位线(BL)上，主栅极(15)被连接到与位线交叉的字线(WL)上，上述辅助栅极被连接到与位线平行的扁平线(PL)上，源极区域(16)被连接到固定电位线上，构成单元阵列。
12.根据权利要求1所述的半导体存储器件，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(17)被连接到位线(BL)上，主栅极(15)被连接到与位线交叉的字线(WL)上，源极区域(16)被连接到固定电位线上，构成单元阵列，
上述辅助栅极(18)被形成为与上述位线平行且位于上述位线间的辅助栅极线(PL)。
13.根据权利要求1所述的半导体存储器件，其特征在于：除去上述存储单元(MC)外，还具备与上述MISFET同样构成的拟态晶体管(90)，用该拟态晶体管进行测试，并设定提供给上述MISFET的各种电压。
14.根据权利要求13所述的半导体存储器件，其特征在于：上述拟态晶体管(90)的主栅极与辅助栅极和源极区域和漏极区域，分别连接到测试用的焊盘上。
15.根据权利要求1所述的半导体存储器件，其特征在于具备：
产生根据写入/读出/保持各个动作模式提供给上述主栅极的各种控制电压和在存储动作中提供给上述辅助栅极的固定电压的内部电压产生电路；
可以根据测试结果对上述各种控制电压和固定电压的值进行程控的非易失性存储电路；
保持该非易失性存储电路的读出数据，控制上述内部电压产生电路的输出电压的初始设定寄存器。
16.根据权利要求15所述的半导体存储器件，其特征在于：除去上述存储单元(MC)之外，还具备既是与上述MISFET同样构成的拟态晶体管(90)，又是分别把主栅极和源极区域和漏极区域分别连接到测试用焊盘上的拟态晶体管。
17.一种半导体存储器件，具有用来构成在半导体衬底(31)上边形成的存储单元(MC)的多个完全耗尽型MISFET，其特征在于，各个MISFET具备：
在上述半导体衬底上边柱状地形成的柱状半导体层(33)；
在上述柱状半导体层的上部或下部的一方上形成的源极区域(32)；
在上述半导体层的上部或下部的另一方上与源极区域分离开形成的漏极区域(34)，使上述源极区域和上述漏极区域之间的上述柱状半导体层将成为浮置状态的沟道体；
用来形成在上述沟道体的第1侧面上形成的沟道的主栅极(36)；
在与上述沟道体的第1侧面相反一侧的侧面上形成的辅助栅极(38)，
上述MISFET在借助于来自上述主栅极的电场使上述沟道体变成为完全耗尽化的状态下，而且以借助于来自上述辅助栅极的电场可以使上述沟道体的第2侧面上积累多数载流子的状态为基准状态，具有在上述沟道体的第2侧面上已积累有多数载流子的第1数据状态，和已放出了上述沟道体的第2侧面的多数载流子的第2数据状态。
18.根据权利要求17所述的半导体存储器件，其特征在于：
上述第1数据状态，采用使MISFET进行五极管动作在漏极结附近产生碰撞离子化的办法进行写入，
上述第2数据状态，采用在上述沟道体与漏极之间流以正向偏置电流的办法进行写入。
19.根据权利要求17所述的半导体存储器件，其特征在于：在上述柱状半导体层的下部，多个存储单元共用上述源极区域(32)。
20.根据权利要求19所述的半导体存储器件，其特征在于：整个单元阵列共用上述源极区域。
21.根据权利要求17所述的半导体存储器件，其特征在于：多个MISFET被排列成矩阵，各个MISFET的漏极区域(34)被连接到位线(BL)上，主栅极被连接到与位线交叉的字线(WL)上，辅助栅极被连接到与各字线平行的扁平线(PL)上，源极区域(32)被连接到固定电位线上，构成单元阵列。
22.根据权利要求17所述的半导体存储器件，其特征在于：除去上述存储单元(MC)外，还具备与上述MISFET同样构成的拟态晶体管(90)，用该拟态晶体管进行测试，并设定提供给上述存储单元的各种电压。
23.根据权利要求22所述的半导体存储器件，其特征在于：上述拟态晶体管(90)的主栅极和辅助栅极和源极区域和漏极区域，分别连接到测试用的焊盘上。
24.根据权利要求17所述的半导体存储器件，其特征在于具备：
产生根据写入/读出/保持各个动作模式提供给上述主栅极的各种控制电压和在存储动作中提供给上述辅助栅极的固定电压的内部电压产生电路；
可以根据测试结果对上述各种控制电压和固定电压的值进行程控的非易失性存储电路；
保持该非易失性存储电路的读出数据，控制上述内部电压产生电路的输出电压的初始设定寄存器。
25.根据权利要求24所述的半导体存储器件，其特征在于：除去上述存储单元(MC)之外，还具备既是与上述MISFET同样构成的拟态晶体管(90)，又是分别把主栅极和源极区域和漏极区域分别连接到测试用焊盘上的拟态晶体管。
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