KR101027702B1 - 플로팅 바디 캐패시터를 구비한 반도체 메모리 소자 및 그 제조방법 - Google Patents

플로팅 바디 캐패시터를 구비한 반도체 메모리 소자 및 그 제조방법 Download PDF

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Abstract

별도로 캐패시터를 제작하지 않고도 메모리 동작을 수행할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자는 도전 표면을 갖는 베이스 기판, 매립 산화층, 및 소자 형성층이 적층된 SOI 기판, 상기 소자 형성층의 소정 부분에 형성된 게이트, 소오스 및 드레인으로 구성된 트랜지스터, 상기 트랜지스터 구동시 상기 소자 형성층에 발생되는 축적 정공, 상기 매립 산화층 및 상기 베이스 기판의 도전 표면 사이에 형성되는 캐패시터를 포함한다.

Description

플로팅 바디 캐패시터를 구비한 반도체 메모리 소자 및 그 제조방법{Semiconducotor Memory Device Having Floating Body Capacitor And Method Of Manufacturing The Same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 가상의 캐패시터를 구비한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 소자로서 주로 이용되는 디램(DRAM) 디바이스는 캐패시터라는 저장 매체를 포함하고 있어, 캐패시터에 전하를 충전 및 방전하는 동작에 의해 메모리 동작을 수행하고 있다. 디램 디바이스의 캐패시터는 반도체 기판상에 구조물의 형태, 혹은 반도체 기판내에 트렌치(trench)의 형태로 형성되고 있다.
최근, 반도체 메모리 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. 디램 소자의 캐패시터 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다.
여기서, 캐패시턴스를 개선시키기 위한 방법으로는 하부 전극의 면적을 증대시키는 법, 유전막을 박막화하는 법, 및 유전막의 유전율을 증대시키는 법이 있다.
하부 전극의 면적을 증대시키는 방법으로는, 하부 전극을 실린더(cylinder)형 및 핀(fin)형 등과 같이 3차원 형태로 형성시키는 방법이 있다. 그러나, 보다 복잡한 3차원 형태의 하부 전극은 캐패시턴스는 증대시킬 수 있으나, 복잡한 제조 공정이 요구되고, 공정중 하부 전극의 파손되기 쉽다.
유전막을 박막화하는 방법 역시 한계에 봉착되었다. 즉, 종래의 유전막은 일반적으로 실리콘 산화막(SiO2) 또는 ONO(oxide-nitride-oxide)막을 이용한다. 상기 실리콘 산화막 및 ONO막을 유전막으로 사용하는 경우, 원하는 캐패시턴스를 확보하기 위하여 적어도 100Å(10nm) 이하의 두께로 유전막을 증착하여야 한다. 그러나, 상기 실리콘 산화막 및 ONO 산화막을 100Å 이하의 두께로 증착하면, 신뢰성이 저하되고 누설 전류가 증대된다.
이에 현재에는 캐패시터를 별도로 제작하지 않고도 메모리 동작을 수행할 수 있는 제로(zero) 메모리 소자에 대한 요구가 절실하다.
따라서, 본 발명의 목적은 별도로 캐패시터를 제작하지 않고도 메모리 동작을 수행할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 도전 표면을 갖는 베이스 기판, 매립 산화층, 및 소자 형성층이 적층된 SOI 기판, 상기 소자 형성층의 소정 부분에 형성된 게이트, 소오스 및 드레인으로 구성된 트랜지스터, 상기 트랜지스터 구동시 상기 소자 형성층에 발생되는 축적 정공, 상기 매립 산화층 및 상기 베이스 기판의 도전 표면 사이에 형성되는 캐패시터를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 도전 표면을 갖는 베이스 기판, 매립 산화층 및 소자 형성층으로 구성된 SOI 기판을 준비한다. 상기 SOI 기판의 소자 형성층에 게이트, 소오스, 드레인으로 구성된 트랜지스터를 형성한다음, 상기 베이스 기판의 도전 표면과 콘택되도록 조절 가능한 바이어스 전압이 인가되는 콘택 플러그를 형성하는 단계를 포함한다.
이와 같은 본 실시예에 의하면, SOI 기판의 매립 산화층 저부의 물질, 예컨대, 베이스 기판에 도전성을 부여하므로써, 플로팅된 바디에 형성되는 축적된 정공층, 매립 산화층 및 베이스 기판 사이에 캐패시터를 생성한다. 이때, 베이스 기판에 인가되는 바이어스 전압은 가변이 가능하므로, 축적된 정공층을 용이하게 제어할 수 있으므로, 전하의 충,방전을 용이하다.
이와 같은 SOI 메모리 소자는 기판 상부 또는 기판 내부에 별도의 캐패시터를 제작하지 않고 단지, 웰과 콘택만으로 자연적으로 캐패시터가 생성되므로, 반도체 메모리 장치의 집적도를 크게 개선시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 플로팅 바디 캐패시터를 갖는 SOI 메모리 소자의 단면도,
도 2는 본 발명의 일 실시예에 따른 플로팅 바디 캐패시터를 갖는 SOI 메모리 소자의 개략적인 등가 회로도,
도 3 내지 도 6은 본 발명의 일 실시예에 따른 플로팅 바디 캐패시터를 갖는 SOI 메모리 소자의 제조방법을 공정 단계별로 나타낸 단면도, 및
도 7은 본 발명의 다른 실시예에 따른 플로팅 바디 캐패시터를 갖는 SOI 메모리 소자의 단면도이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 실시예에서는 플로팅된 바디를 갖는 SOI 메모리 소자를 제공할 것이다. 이러한 SOI 메모리 소자는 그것의 플로팅된 바디에 축적되는 정공에 의해 가상의 캐패시터를 형성하여, 이를 메모리 매체로 사용한다. 본 실시예에서는 플로팅된 바디에 축적되는 정공을 원활히 제어할 수 있도록, SOI 메모리 소자의 매립 산화층 저부를 도전화할 것이다.
이와 같은 구성을 갖는 SOI 메모리 소자에 대해 도 1을 참조하여 보다 상세히 설명한다.
도 1을 참조하면, 본 발명의 SOI 메모리 소자는 SOI 기판(100)상에 형성된다. SOI 기판(100)은 알려진 바와 같이, 베이스 기판(110), 매립 산화층(210) 및 소자 형성층(200a)으로 구성될 수 있다. 소자 형성층(200a)의 소정 부분에 소자 분리막(220)이 형성되어, 액티브 영역(225)이 한정된다. 소자 분리막(220)으로는 예컨대 STI(shallow trench isolation)막이 이용될 수 있으며, STI막(220)의 저면은 매립 산화층(210)과 맞닿도록 형성되어, 액티브 영역(225)은 STI막(220) 및 매립 산화층(210)에 의해 완전 고립된다.
액티브 영역(225)이 한정된 소자 형성층(200a)의 소정 부분에 게이트 구조체(230)가 형성된다. 게이트 구조체(230)는 게이트 산화막(235), 게이트 전극(240) 및 절연 스페이서(245)로 구성될 수 있다. 게이트 산화막(235)은 소자 형성층(200a)과 게이트 전극(240)간을 전기적으로 절연시키며, 게이트 전극(240)은 실질적인 워드라인을 선택하기 위한 전압(VWL)을 인가받는다. 절연 스페이서(245)는 게이트 전극(240)의 측벽에 선택적으로 형성될 수 있다.
게이트 구조체(230) 양측의 액티브 영역(225)에 불순물을 주입하여, 소오스/드레인(250a,250b)을 형성한다. 소오스/드레인(250a,250b)은 상기 절연 스페이서(245)에 의해 LDD(lightly doped drain) 형태를 가질 수 있다. 본 실시예의 SOI 메모리 소자는 소오스/드레인(250a,250b)에 전압 인가시, 공핍(depletion)된 소오스/드레인(250a,250b) 깊이가 소자 형성층(200a)의 두께가 되는 완전 공핍형 트랜지스터 형태일 수 있다.
SOI 메모리 소자의 구동을 위해, 게이트 구조체(230)에 워드 라인 선택 전압(VWL)이 인가되고, 소오스(250a)에 접지 전압이 인가되고, 드레인(250b)에 비트 라인 전압(VBL)이 인가된다.
이와 같은 SOI 메모리 소자는 게이트 구조체(230), 소오스/드레인(250a,250b) 각각에 상기한 전압이 입력되면, 소오스(250a)과 드레인(250b) 사이에 전계가 형성되면서, 게이트 구조체(230)와 드레인(250b) 사이에도 강한 전계가 형성되어, 소자 형성층(200a)내에서 전자-정공쌍 결합(electron-hole-pair:EHP)이 발생된다.
이때, 결합이 되지 않은 정공들은 이 소자 형성층(200a)의 바닥에 축적될 수 있는데, 그 축적된 정공들(270)은 소자 형성층(200a)내에서 전위를 형성하여, 트랜지스터의 문턱 전압(Vt)에 영향을 미치게 된다. 이러한 현상을 플로팅 바디 효과(floating body effect)라 한다. 이러한 축적된 정공(270)들에 의해 드레인 전류가 급격히 증대될 수 있으므로, 상기 플로팅 바디 효과를 킹크 효과(Kink effect)라 칭하기도 한다.
본 실시예에서는 이렇게 플로팅 바디 효과에 의해 축적되는 정공(270)에 의해 드레인 전류가 조절되는 것에 착안하여, 축적된 정공층(270)을 전극으로 이용하여 메모리 매체로 사용하는 방법을 제안한다.
보다 구체적으로, 본 실시예에는 매립 산화층(210)의 저부를 도전화하므로써, 축적된 정공층(270), 매립 산화층(210) 및 베이스 기판(110) 사이에 가상의 캐패시터(C)를 형성한다.
여기서, 매립 산화층(210) 저부의 도전화는 매립 산화층(210) 저부에 위치하는 베이스 기판(110)을 도전화 함에 의해 달성될 수 있다. 베이스 기판(110)의 도전화, 즉, 도전성 부여는 베이스 기판(110) 상부에 도전층을 형성하는 것에 의해 얻어질 수 있다. 여기서, 상기 도전층은 의미 그대로 베이스 기판(110) 상부에 증착되는 도전 물질일 수 있고, 또는 베이스 기판(110) 내에 형성되는 도전성 웰(120)로 해석될 수 있을 것이다. 상기 웰(120)을 형성하는 경우, 상기 웰(120)은 예를 들어, N형의 도전 타입을 가질 수 있다. 또한, 상기 도전층 예컨대, 웰(120)은 소자 형성층(200a) 및 매립 산화층(260)을 관통하는 콘택 플러그(260)에 의해 전압을 인가받을 수 있다. 이때 웰(120)에 제공되는 전압(Vbias)은 상기 축적된 정공층(270)을 제어하여, 전하를 충방전 시킬 수 있게 한다. 여기서, 캐패시터(C)의 원활한 충,방전을 위하여, 상기 매립 산화층(210)의 두께는 4000 내지 6000Å를 가짐이 바람직하다.
이러한 구성을 갖는 SOI 소자는 도 2의 등가 회로로 표시될 수 있다.
도 2에 도시된 바와 같이, SOI 기판상에 형성되는 트랜지스터(TR1,TR2)는 워드라인 선택 신호(VWL) 인가시, 비트라인 전압(VBL)이 기판 캐패시터(C1,C2)에 저장되도록 구성된다. 이때, 기판 캐패시터(C1,C2)는 기판 즉 소자 형성층과 베이스 기판 사이에 형성되어, 바이어스 전압(Vbias)의 제어를 받는다. 이때, 상기 바이어스 전압은 그 값이 조절 가능하여, 캐패시터(C1,C2)내에 저장되어 있는 전하의 충방전을 제어할 수 있다.
도 3 내지 도 6을 참조하여 본 발명의 실시예에 따른 SOI 메모리 소자의 제조방법을 설명하기로 한다.
도 3을 참조하면, 베이스 기판(110)을 준비한다. 베이스 기판(110)은 예를 들어 어떠한 처리도 되지 않은 순수 실리콘 기판일 수 있다. 그후, 베이스 기판(110)이 도전성을 띠도록, 베이스 기판(100)에 불순물을 이온주입하고, 이 불순물들을 활성화시켜, 웰(120)을 형성한다. 이때, 웰(120)은 예컨대 N형의 불순물 타입을 가질 수 있고, 상기 불순물로는 예컨대, 인(Phosphorus) 이온을 이용할 수 있다. 이때. 웰(120)을 형성하는 대신, 베이스 기판(110) 상부에 도전층을 증착할 수도 있다.
도 4에 도시된 바와 같이, 베이스 기판(110)에 접착될 접합 기판(200)을 준비한다. 접합 기판(200)의 일표면에는 매립 산화층(210)이 형성된다. 매립 산화층(210)은 접합 기판(200) 일표면의 산화 내지는 산화층 증착에 의해 얻어질 수 있다. 이러한 매립 산화층(210)은 원활한 캐패시터 동작을 위해 4000 내지 6000Å 두께로 형성한다. 그 다음, 상기 베이스 기판(110)의 웰(120)과 상기 접합 기판(200)의 매립 산화층(210)이 마주하도록 배치한다.
그리고 나서, 도 5에 도시된 바와 같이 베이스 기판(110)과 접합 기판(200)을 합착시켜, SOI 기판(100)을 형성한다. 본 실시예의 SOI 기판(100)은 합착 방식을 이용하여 제작하였으나, 실리콘 기판내에 산화층 형성 이온 및 웰 형성 이온을 주입하는 방식으로도 제작할 수 있다.
다음, 접합 기판(200)의 표면을 소정 두께만큼 화학적 기계적 연마를 하여, 소자 형성층(200a)을 형성한다. 소자 형성층(200a)의 소정 부분에 상기 매립 산화층(210)이 노출되도록 샬로우 트렌치(shallow trench,도시되지 않음)를 형성하고, 그 내부에 절연물을 충전하여, STI 타입의 소자 분리막(220)을 형성하여, 소자 형성층(200a)내에 액티브 영역(225)을 한정한다.
이어서, 소자 형성층(200a) 상부에 게이트 절연막(235) 및 도전층(240)을 순차적으로 증착한다음, 이들을 패터닝한다. 패터닝된 도전층(240) 측벽에 공지의 방식으로 절연 스페이서(245)를 형성하므로써, 게이트 구조체(230), 혹은 게이트 전극 구조체를 형성한다. 이때, 상기 소자 형성층(200a)은 도전성, 예컨대 P형의 도전성을 가질 수 있다.
다음, 게이트 구조체(230) 양측의 소자 형성층(200a)에 불순물, 예컨대, N형의 불순물을 주입하여, 소오스/드레인(250a,250b)을 형성한다.
도 6을 참조하면, 액티브 영역(225)의 외곽에 웰(120)의 소정 부분이 노출되도록 소자 형성층(200a) 및 매립 산화층(210)을 소정 부분 식각하여, 콘택홀(H)을 형성한다. 다음, 콘택홀(H)내에 도전물을 충진하여 도 1에 도시된 바와 같이 콘택 플러그(260)를 형성한다. 이후, 도면에는 도시되지 않았으나, 상기 게이트 구조체(230)에 워드라인 선택 전압(VWL)을 인가하고, 소오스(250a)에 접지 전압을 인가하고, 드레인(250b)에 비트 라인 전압(VBL)을 인가하고, 콘택 플러그(260)에 조절 가능한 바이어스 전압(Vbias)을 인가하도록 금속 배선을 실시한다.
이와 같은 본 실시예에 의하면, SOI 기판(100)의 매립 산화층(210) 저부의 물질, 예컨대, 베이스 기판(110)에 도전성을 부여하므로써, 플로팅된 바디에 형성되는 축적된 정공층(270), 매립 산화층(210) 및 베이스 기판(110) 사이에 캐패시터(C)를 생성한다. 이때, 베이스 기판(110)에 인가되는 바이어스 전압은 가변이 가능하므로, 축적된 정공층(270)을 용이하게 제어할 수 있으므로, 전하의 충,방전을 용이하다.
이와 같은 SOI 메모리 소자는 기판 상부 또는 기판 내부에 별도의 캐패시터를 제작하지 않고 단지, 웰과 콘택만으로 자연적으로 캐패시터가 생성되므로, 반도체 메모리 장치의 집적도를 크게 개선시킬 수 있다.
한편, 본 실시예에서는 완전 공핍형 트랜지스터에 대해 예를 들어 설명하였지만, 거기에 한정되지 않고, 도 7과 같이 부분 공핍형 트랜지스터(공핍된 소오스/드레인(255a,225b)의 깊이가 소자 형성층(200a)의 두께보다 작은 경우)에도 동일하게 적용될 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : SOI 기판 110 : 베이스 기판
120 : 웰 200a : 소자 형성층
210 : 매립 산화층

Claims (7)

  1. 표면에 도전성 웰을 포함하는 베이스 기판, 매립 산화층, 및 소자 형성층이 적층되어 구성되는 SOI 기판;
    상기 소자 형성층에 형성되며 인접 배치되는 제 1 액티브 영역 및 제 2 액티브 영역을 전기적으로 절연시키는 소자 분리막;
    상기 제 1 액티브 영역에 형성된 게이트, 소오스 및 드레인으로 구성된 트랜지스터;
    상기 트랜지스터와 함께 단위 메모리 셀을 구성하고, 상기 트랜지스터 구동시 상기 제 1 액티브 영역에 발생되는 축적 정공, 상기 매립 산화층 및 상기 베이스 기판의 상기 도전성 웰 사이에 형성되는 캐패시터; 및
    상기 제 2 액티브 영역 및 상기 매립 산화층을 관통하도록 형성되며, 상기 도전성 웰에 바이어스 전압을 제공하는 콘택 플러그를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 트랜지스터는 완전 공핍형 트랜지스터인 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 트랜지스터는 부분 공핍형 트랜지스터인 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 소자 분리막의 저면은 상기 매립 산화층과 맞닿도록 구성되는 반도체 메모리 소자.
  5. 표면에 도전 웰을 갖는 베이스 기판, 매립 산화층 및 소자 형성층으로 구성된 SOI 기판을 제공하는 단계;
    상기 소자 형성층의 소정 부분에 소자 분리막을 형성하여, 전기적으로 절연되는 제 1 액티브 영역 및 제 2 액티브 영역을 한정하는 단계;
    상기 제 1 액티브 영역에 게이트, 소오스 및 드레인으로 구성되는 트랜지스터를 형성하는 단계; 및
    상기 베이스 기판의 상기 도전 웰과 콘택되도록 상기 제 2 액티브 영역내에 콘택 플러그를 형성하여, 상기 트랜지스터와 함께 단위 메모리 셀을 구성하는 캐패시터를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 SOI 기판을 제공하는 단계는,
    상기 도전 웰을 갖는 베이스 기판을 준비하는 단계;
    상기 매립 산화층이 형성된 접합 기판을 준비하는 단계;
    상기 매립 산화층과 상기 베이스 기판의 상기 도전 웰이 마주하도록 합착하는 단계; 및
    상기 접합 기판의 표면을 평탄화하여, 상기 소자 형성층을 형성하는 단계를 포함하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는,
    상기 도전 웰이 노출되도록 상기 제 2 액티브 영역에 콘택홀을 형성하는 단계; 및
    상기 콘택홀내에 도전층을 충진하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
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JP2003031693A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置

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