KR101076885B1 - 플로팅바디셀 소자 및 제조 방법 - Google Patents
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Abstract
벌크 실리콘(bulk Si) 기판을 도입하고, 기판에 소스(source), 채널(channel) 및 드레인(drain)의 층들을 형성한 후, 비트 라인(bit line) 방향으로 길게 연장되는 활성 제1영역들을 설정하는 제1트렌치(trench)들을 형성하고, 제1트렌치를 채워 활성 제1영역들을 워드 라인(word line) 방향으로 상호 격리시키는 절연층을 형성한다. 활성 제1영역을 비트 라인 방향으로 상호 분리시켜 활성 제2영역으로 설정하는 제2트렌치들을 형성한 후, 제2트렌치들의 바닥에 소스에 연결되는 소스 라인(source line)들을 형성하고, 소스 라인 상에 절연을 위한 소스 분리층을 형성한 후, 소스 분리층 위의 제2트렌치들의 측벽으로 노출된 활성 제2영역의 측벽 표면을 덮어 활성 제2영역을 절연층과 함께 플로팅(floating)시키는 게이트 유전층들을 형성한다. 게이트 유전층을 덮게 제2트렌치들을 채우는 게이트들을 형성하는 플로팅바디셀(FBC) 소자 제조 방법을 제시한다.
DRAM, FBC, SOI, 수직 채널
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 플로팅바디셀(FBC: Floating Body Cell) 소자 및 제조 방법에 관한 것이다.
디램(DRAM) 소자와 같은 반도체 소자가 급격히 고집적화되고 패턴 크기가 축소됨에 따라, 디램 소자의 메모리 셀(memory cell)을 구성하는 커패시터(capacitor)의 정전용량을 확보하가 어려워지고 있다. DRAM의 커패시터의 용량을 확보하기 어려워짐에 따라, 커패시터를 배제하여 트랜지스터 단독으로 메모리 셀의 동작이 가능한 플로팅바디셀(FBC)이 제시되고 있다. FBC는 트랜지스터 단독으로 메모리 셀을 구성하고 있으며, 게이트(gate)가 턴온(turn on)되어 전하가 채널(channel)의 디플리션(depletion) 영역을 이동할 때 발생되는 전자-홀쌍(electron-hole pair)에서 홀(hole)을 이용하여 전류(current) 양의 차이를 읽어내게 동작된다. 이에 따라, 드레인 전류(drain current)의 차이를 유발하기 위한 커패시터의 도입없이 메모리 셀의 구성이 가능하다.
이러한 FBC 소자는 양전하를 가둘 수 있게 에스오아이(SOI: Silicon On Insulator) 기판을 도입하여 평면형 트랜지스터(planer Tr)로 구성되고 있다. 활성 영역(active area)의 하부에 도입되는 바닥 절연층(bottom insulator)으로서의 실리콘산화물(SiO2)층에 의해서, 활성 영역이 고립되고 이러한 고립된 활성 영역에 양전하가 트랩(trap)되고 이로 인해 게이트 전압(gate voltage)이 변화되면서 전류 차이가 발생된다. 이러한 전류 차이를 이용하여 데이터(data)의 저장 및 판독이 가능하게 된다. 이러한 FBC 소자는 기존의 DRAM 소자에 비해 구성이 간단하고, 커패시터를 구성하지 않아도 되는 유리함이 있지만, 기존 벌크 실리콘 기판(bulk silicon wafer)에 비해 SOI 기판의 가격이 3 내지 4배 이상 비싸다는 단점이 있고, 셀(cell) 영역이 아닌 주변 영역(peripheral region)의 주변 트랜지스터에 까지 바닥 절연층이 연장되므로, 이에 의한 플로팅 바디 효과(floating body effect)가 발생되어 주변 트랜지스터의 게이트 전압(gate voltage)의 조절, 즉, 문턱 전압의 제어가 어렵다는 단점을 가지고 있다.
본 발명은 에스오아이(SOI: Silicon On Insulator) 기판의 도입을 배제하며 플로팅바디셀(FBC) 소자를 벌크 실리콘(bulk silicon) 기판에 형성하는 방법 및 이에 따른 소자를 제시하고자 한다.
본 발명의 일 관점은, 벌크 실리콘(bulk Si) 기판을 도입하는 단계; 상기 기판에 소스(source), 채널(channel) 및 드레인(drain)의 층들을 형성하는 단계; 상기 기판에 비트 라인(bit line) 방향으로 길게 연장되는 활성 제1영역들을 설정하는 제1트렌치(trench)들을 형성하는 단계; 상기 제1트렌치를 채워 상기 활성 제1영역들을 워드 라인(word line) 방향으로 상호 격리시키는 절연층을 형성하는 단계; 상기 활성 제1영역을 비트 라인 방향으로 상호 분리시켜 활성 제2영역으로 설정하는 제2트렌치들을 형성하는 단계; 상기 제2트렌치들의 바닥에 상기 소스에 연결되는 소스 라인(source line)들을 형성하는 단계; 상기 소스 라인 상에 절연을 위한 소스 분리층을 형성하는 단계; 상기 소스 분리층 위의 상기 제2트렌치들의 측벽으로 노출된 상기 활성 제2영역의 측벽 표면을 덮어 상기 활성 제2영역을 상기 절연층과 함께 플로팅(floating)시키는 게이트 유전층들을 형성하는 단계; 및 상기 게이트 유전층을 덮게 상기 제2트렌치들을 채우는 게이트들을 형성하는 단계를 포함하는 플로팅바디셀(FBC) 소자 제조 방법을 제시한다.
상기 소스(source), 채널(channel) 및 드레인(drain)의 층들을 형성하는 단 계는 서로 다른 도전형의 불순물들을 상기 기판 내에 순차적으로 이온주입하는 단계를 포함하여 수행될 수 있다.
상기 제2트렌치는 상기 소스의 층이 측벽으로 노출되는 깊이로 상기 활성 제1영역을 선택적 식각하여 형성될 수 있다.
본 발명의 다른 일 관점은, 벌크 실리콘(bulk Si) 기판에 비트 라인(bit line) 및 워드 라인(word line) 방향으로 각각 연장되게 형성된 제1 및 제2트렌치들에 의해 격리되어 메사(mesa) 형상을 가지며 소스(source), 채널(channel) 및 드레인(drain)의 층들이 순차적으로 적층된 활성 영역; 상기 활성 영역을 사이에 두고 마주보는 두 제1트렌치들을 채우는 절연층; 상기 제2트렌치의 바닥에 매몰되게 위치하여 상기 소스에 접촉 연결되는 소스 라인(source line); 상기 제2트렌치에 노출되는 상기 활성 영역의 마주보는 두 측벽 상에 형성되어 상기 활성 영역이 플로팅(floating)되게 격리하는 게이트 유전층들; 상기 게이트 유전층들 상에 상기 제2트렌치를 채우게 형성되는 게이트들; 및 상기 소스 라인과 상기 게이트를 사이를 절연시키는 소스 분리층을 포함하는 플로팅바디셀(FBC) 소자를 제시한다.
본 발명의 실시예는 본 발명은 에스오아이(SOI: Silicon On Insulator) 기판의 도입을 배제하며 플로팅바디셀(FBC) 소자를 벌크 실리콘(bulk silicon) 기판에 형성하는 방법을 제시할 수 있다.
도 1 내지 도 11은 본 발명의 실시예에 따른 플로팅바디셀(FBC) 소자 및 제 조 방법을 보여주는 도면들이다.
도 1을 참조하면, 본 발명의 실시예에서는 SOI 기판을 도입하지 않고 벌크 실리콘 기판(100)을 도입한다. 이에 따라, SOI 기판 도입에 수반되는 고비용 부담을 줄일 수 있다. 벌크 실리콘 기판(100)에 수직 방향으로 채널(channel) 구조를 형성하기 위해서, 서로 다른 도전형의 불순물을 순차적으로 주입하여 소스(source :111), 채널(113) 및 드레인(115)의 층들을 형성한다. 예컨대, N형 도전형의 불순물을 이온주입하고, P형 도전형의 불순물을 이온주입한 후 다시 N형의 도전형의 불순물을 이온주입하여 N 소스(111)-P 채널(113)-N 드레인(115)의 수직한 층들 구조의 채널 구조를 도입한다.
도 2를 참조하면, 비트 라인(B/L: Bit Line) 방향에 대해 수직한 방향의 워드 라인(W/L: Word Line) 방향으로 길게 연장되는 라인 형상으로 돌출된 메사(mesa) 형태의 활성 제1영역(120)을 형성한다. N 소스(111)-P 채널(113)-N 드레인(115)의 수직한 층들 구조로 채널 구조를 형성한 후, 기판(100)에 비트 라인(B/L) 방향으로 길게 연장되는 제1트렌치(trench: 130)들을 선택적 식각 과정으로 형성한다. 제1트렌치(130)들이 나란히 연장되게 형성되고, 이들 제1트렌치(130)들 사이의 기판(100) 부분이 메사 형상의 라인으로 돌출되게 되어 활성 제1영역(120)으로 형성된다. 이때, 제1트렌치(130)는 소스(111)의 층 아래의 기판(100) 부분에까지 다다르는 깊이로 형성되어, 소스(111), 채널(113) 및 드레인(115)을 워드 라인 방향에 대해 상호 간에 분리되게 한다.
도 3을 참조하면, 비트 라인(B/L) 방향으로 연장되는 라인 형상의 활성 제1 영역(120)들을 워드 라인(W/L) 방향에 대해 상호 간에 분리시키게 형성된 제1트렌치(130)를 채우게 절연층(210)을 형성한다. 이러한 절연층(210)은 실리콘 산화물(SiO2)층을 증착하고, 화학기계적연마(CMP) 등으로 평탄화하여 활성 제1영역(120)들 표면이 노출되게 형성될 수 있다.
도 4를 참조하면, 비트 라인(B/L) 방향으로 연장되는 라인 형상의 활성 제1영역(120)들을 가로질러 활성 제1영역(120)을 비트 라인(B/L) 방향에 대해 상호 간에 2차 분리되게 하는 제2트렌치(211)를 형성한다. 제2트렌치(211)는 워드 라인(W/L) 방향으로 연장되게 선택적 건식 식각으로 형성되며, 활성 제1영역(120) 중간을 지나 활성 제1영역(120)을 두 개의 활성 제2영역(121)들로 좌우로 분리시게 형성된다. 제2트렌치(211)는 워드 라인 방향으로 연장되는 라인 형상으로 형성되고, 제1트렌치(130)에 비해 얕은 깊이를 가지지만, 소스(111) 아래의 기판(100) 부분에까지 다다르는 깊이로 형성된다. 활성 제1영역(120)이 둘로 분리되어 설정된 메사 형상의 활성 제2영역(121)은 제1트렌치(210)를 채우는 절연층(210)과 제2트렌치(211)에 의해 이웃하는 다른 활성 제2영역(121)과 분리 격리된다. 제1트렌치(130)가 비트 라인(B/L) 방향으로 연장되고, 제2트렌치(211)가 이에 수직한 워드 라인(W/L) 방향으로 연장되므로, 제1트렌치(130)와 제2트렌치(211)에 의해 영역이 설정되는 활성 제2영역(121)은 도 5에 제시된 바와 같이 4F2 활성 영역 레이아웃(layout)을 따르게 배치될 수 있다. 이때, 제2트렌치(211)의 폭의 조절에 의해서 8F2 활성 영역 레이아웃을 따르게 배치될 수도 있다.
도 6을 참조하면, 제2트렌치(211)의 바닥에 소스 라인(310)을 형성한다. 소스 라인(310)은 도전성 폴리실리콘(polysilicon)이나 금속층을 증착하고, 에치 백(etch back)하여 형성될 수 있다. 소스 라인(310)은 활성 제2영역(121)의 소스(111)에 전기적으로 접촉 연결되도록 형성된다. 이를 위해서 제2트렌치(211)는 바닥에 인근하는 측면에 소스(111)를 노출하게 그 깊이가 조절된다. 소스 라인(310)은 소스(111) 상에 위치한 채널(113)에 접촉되지 않고 제2트렌치(211)의 측면으로 노출되는 소스(111)에 접촉되어 연결되게 그 두께가 조절된다. 소스 라인(310)의 형성 후, 소스 라인(310) 상에 소스 분리층(320)을 증착하여 소스 라인(310)을 매립시킨다. 소스 분리층(320)은 실리콘 산화물층을 증착하고 에치 백하여 제2트렌치(211)의 바닥 부분에만 잔존하도록 하여, 소스 분리층(320)은 제2트렌치(211)의 벽면에 채널(113)이 노출되게 하면서, 소스 라인(310)을 덮어 절연시키는 절연층으로 형성된다. 이에 따라, 소스 라인(310)은 매립된 상태로 워드 라인(W/L)을 따라 연장되어 워드 라인(W/L) 방향으로 이웃하는 활성 제2영역(121)들의 소스(111)들을 공통 접속시키게 된다.
도 7을 참조하면, 소스 분리층(320) 상측의 제2트렌치(211)의 측벽 벽면으로 노출되는 채널(113) 및 드레인(115) 측면을 덮어 격리시키는 게이트 유전층(410)을 형성한다. 게이트 유전층(410)은 열산화에 의한 실리콘 산화물층 또는 화학기상증착(CVD)에 의한 실리콘 산화물층을 포함하여 형성될 수 있다. 이때, 게이트 유전층(410)은 제2트렌치(211)에 노출된 채널(113) 및 드레인(115) 측면 부분, 즉, 활성 제2영역(121)의 측면을 덮어 격리시키게 형성된다. 이에 따라, 활성 제2영 역(121)은 워드 라인(W/L) 방향으로 절연층(210)에 의해 격리되고, 비트 라인 방향으로 게이트 유전층(410)에 의해 격리되게 된다. 활성 제2영역(121)의 사면이 격리된 상태가 되므로, 활성 제2영역(121)은 플로팅 바디(floating body)로 작용하게 된다.
도 8을 참조하면, 제2트렌치(211)를 채우는 게이트(420)를 형성한다. 게이트(420)는 제2트렌치(211)의 측벽에 형성된 게이트 유전층(410) 상에 제2트렌치(211)를 채우게 도전성 폴리실리콘층을 증착하거나 또는 금속층을 증착한 후, CMP 등으로 평탄화시켜 제2트렌치(211) 내에 한정되게 형성된다. 이에 따라, 게이트(420)는 제2트렌치(211)의 형상을 따르고 제2트렌치(211)에 매몰된 라인 형상으로 워드 라인(W/L) 방향으로 연장되게 형성된다.
도 9를 참조하면, 게이트(420) 상에 중첩되게 워드 라인(430)을 형성한다. 워드 라인(430)은 게이트(420) 보다 높은 전도성을 가지게 금속층을 포함하여 형성될 수 있다. 이때, 워드 라인(430) 및 게이트(420)와, 드레인(115) 간의 절연 격리를 위해서, 이들 사이로 게이트 유전층(410)이 더 연장될 수 있다. 워드 라인(430) 상에 층간절연층(도시되지 않음)을 증착하고, 층간절연층 상에 비트 라인(450)을 형성한다. 이때, 비트 라인(450)은 층간절연층을 관통하게 형성되는 비트 라인 콘택(contact: 451)을 통해 드레인(115)에 전기적으로 접속되게 된다. 이와 같이 비트 라인(450) 및 워드 라인(430)을 형성함으로써, 트랜지스터만으로 이루어지는 플로팅바디셀 소자가 구성된다.
도 9와 함께 도 10을 참조하면, 활성 제2영역(121)은 워드 라인(W/L) 방향으 로 마주보는 두 절연층(210)에 의해서 격리되고, 비트 라인(B/L) 방향으로 마주보는 두 게이트 유전층(410, 411)에 의해서 격리되어 플로팅 바디로 작용하게 된다. 비트 라인(B/L) 방향으로 제1게이트 스트링(gate string)의 제1게이트(420)와 이웃하는 제2게이트 스트링의 제2게이트(421)는 활성 제2영역(121)을 사이에 두고 마주보게 배치된다.
제1게이트(420)의 제1게이트 유전층(410)과 제2게이트(421)의 제2게이트 유전층(411)에 의해서 활성 제2영역(121)은 격리된 상태이므로, 제1게이트(420)에 게이트 전압(Vg)이 인가되고, 드레인(115)에 드레인 전압(Vd), 소스(111)에 소스 전압(Vs)이 인가되어 소스(111)로부터 전자(511) 및 홀(513) 쌍이 채널(113)을 이동할 때, 제2게이트 유전층(411)에 의한 플로팅 바디 효과에 의해서 홀(514)의 트랩(trap)이 유도되고, 홀(514)의 트랩에 의한 홀 축적(hole accumulation)이 채널(113) 내에 이루어진다.
쓰기 동작 시 소스(111)로부터 전자(511) 또는 전하가 채널(113)로 들어오면, 양전하인 홀(513)이 생성되고, 생성된 홀(513)은 턴온(turn on) 중인 제1게이트(420)와 그 다음의 제2게이트(421) 사이에서 플로팅된 활성 제2영역(121) 때문에 더 이상 움직이지 못하고 고립되어 트랩되게 된다. 고립된 양전하인 홀(514)의 축적된 셀(cell)은 게이트 전압이 양전하가 없는 셀에 비해 낮게 되고, 이 현상으로 인해 동일 게이트 전압에도 전류 량이 달라지므로, 이를 센싱(sensing)하여 "1" 및 "0"의 데이터를 구분하게 된다.
홀 축적은, 도 11에 제시된 바와 같이, 문턱전압(Vt)의 낮추어주게 되어, "1"의 데이터를 쓰기한 상태가 된다. 축적된 홀(514)이 드레인(115)로 제거되면, 채널(113) 내의 홀 축적 정도가 감소되어 문턱전압은 높아지게 되어 "0"의 데이터를 쓰기한 상태가 된다. 이와 같이 "1"과 "0"의 데이터가 쓴 상태에 의해 문턱전압(Vt)이 변화되므로, 읽기 동작을 위한 게이트 전압 인가 시 드레인 전류의 차이(△Id)가 유발되고, 이러한 드레인 전류의 차이를 이용하여 메모리 동작의 수행이 가능하게 된다.
본 발명의 실시예에 따른 플로팅바디셀 소자 제조 방법은, SOI 기판을 사용하지 않고 벌크 실리콘 기판(100)을 이용하여 플로팅 바디를 구현할 수 있어, 소자 제조의 생산 원가를 크게 낮출 수 있다. 또한, SOI 기판 사용에 문제가 되던 주변 영역에서의 원하지 않은 플로팅 바디 효과를 근본적으로 배제시킬 수 있어, 기존의 디램(DRAM) 및 플래시(Flash)공정에서 사용하던 주변 트랜지스터의 설계 및 구동 구조를 그대로 사용할 수 있어 설계 차원에서도 부담도 감소시킬 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 플로팅바디셀(FBC) 소자 제조 방법을 보여주는 도면들이다.
도 10 및 도 11은 본 발명의 실시예에 따른 플로팅바디셀(FBC) 소자의 동작을 설명하기 위해서 제시한 도면들이다.
Claims (4)
- 벌크 실리콘(bulk Si) 기판을 도입하는 단계;상기 기판에 소스(source), 채널(channel) 및 드레인(drain)의 층들을 형성하는 단계;상기 기판에 비트 라인(bit line) 방향으로 길게 연장되는 활성 제1영역들을 설정하는 제1트렌치(trench)들을 형성하는 단계;상기 제1트렌치들을 각각 채워 상기 활성 제1영역들을 워드 라인(word line) 방향으로 상호 격리시키는 절연층들을 형성하는 단계;상기 활성 제1영역들을 각각 비트 라인 방향으로 상호 분리시켜 활성 제2영역들로 설정하는 제2트렌치들을 형성하는 단계;상기 제2트렌치들 각각의 바닥에 상기 소스의 층에 연결되는 소스 라인(source line)들을 형성하는 단계;상기 소스 라인들 상에 절연을 위한 소스 분리층들을 형성하는 단계;상기 소스 분리층들 위의 상기 제2트렌치들의 측벽으로 노출된 상기 활성 제2영역들의 측벽 표면을 덮어 상기 활성 제2영역들을 상기 절연층들과 함께 플로팅(floating)시키는 게이트 유전층들을 형성하는 단계; 및상기 게이트 유전층들을 덮게 상기 제2트렌치들을 채우는 게이트들을 형성하는 단계를 포함하는 플로팅바디셀(FBC) 소자 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.상기 소스(source), 채널(channel) 및 드레인(drain)의 층들을 형성하는 단계는서로 다른 도전형의 불순물들을 상기 기판 내에 순차적으로 이온주입하는 단계를 포함하는 플로팅바디셀(FBC) 소자 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제2트렌치들은상기 소스의 층이 측벽으로 노출되는 깊이로 상기 활성 제1영역들을 선택적 식각하여 형성되는 플로팅바디셀(FBC) 소자 제조 방법.
- 벌크 실리콘(bulk Si) 기판에 비트 라인(bit line) 및 워드 라인(word line) 방향으로 각각 연장되게 형성된 제1 및 제2트렌치들에 의해 격리되어 메사(mesa) 형상을 가지며 소스(source), 채널(channel) 및 드레인(drain)의 층들이 순차적으로 적층된 활성 영역들;상기 활성 영역들 각각을 사이에 두고 마주보는 두 제1트렌치들을 채우는 절연층;상기 제2트렌치들 각각의 바닥에 매몰되게 위치하여 상기 소스의 층에 접촉 연결되는 소스 라인(source line)들;상기 제2트렌치들에 노출되는 상기 활성 영역들의 마주보는 두 측벽들 상에 형성되어 상기 활성 영역들이 플로팅(floating)되게 격리하는 게이트 유전층들;상기 게이트 유전층들 상에 상기 제2트렌치들을 각각 채우게 형성되는 게이트들; 및상기 소스 라인들과 상기 게이트들의 사이를 각각 절연시키는 소스 분리층들을 포함하는 플로팅바디셀(FBC) 소자.
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|---|---|---|---|
| KR1020090046197A KR101076885B1 (ko) | 2009-05-26 | 2009-05-26 | 플로팅바디셀 소자 및 제조 방법 |
Applications Claiming Priority (1)
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| KR1020090046197A KR101076885B1 (ko) | 2009-05-26 | 2009-05-26 | 플로팅바디셀 소자 및 제조 방법 |
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|---|---|
| KR20100127667A KR20100127667A (ko) | 2010-12-06 |
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Citations (3)
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|---|---|---|---|---|
| US6143636A (en) | 1997-07-08 | 2000-11-07 | Micron Technology, Inc. | High density flash memory |
| JP2007189192A (ja) | 2005-12-15 | 2007-07-26 | Toshiba Corp | 半導体装置 |
| KR100789092B1 (ko) | 2003-11-21 | 2007-12-26 | 마이크론 테크놀로지, 인크. | 수직 스플릿 게이트형 ｎｒｏｍ 메모리를 위한 장치 및방법 |
-
2009
- 2009-05-26 KR KR1020090046197A patent/KR101076885B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143636A (en) | 1997-07-08 | 2000-11-07 | Micron Technology, Inc. | High density flash memory |
| KR100789092B1 (ko) | 2003-11-21 | 2007-12-26 | 마이크론 테크놀로지, 인크. | 수직 스플릿 게이트형 ｎｒｏｍ 메모리를 위한 장치 및방법 |
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| Publication number | Publication date |
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