JP2007189017A

JP2007189017A - 半導体装置

Info

Publication number: JP2007189017A
Application number: JP2006005055A
Authority: JP
Inventors: Takashi Izumida; 貴士泉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-12
Filing date: 2006-01-12
Publication date: 2007-07-26
Also published as: US20070158720A1

Abstract

【課題】本発明は、ディープトレンチキャパシタ上にスイッチングＭＯＳＦＥＴを配置した構成のＤＲＡＭセルにおいて、短チャネル効果の制御能力を向上できるようにする。
【解決手段】たとえば、Ｂｕｌｋ−Ｓｉ基板１１の表面部に埋め込まれたディープトレンチキャパシタＤＴ上に、第１の絶縁膜１４を介して、スイッチング用トランジスタＳＴが配置されている。その際、第１の絶縁膜１４の膜厚を、ディープトレンチキャパシタＤＴ内に溜める電荷の正／負に応じて最適化することにより、ディープトレンチキャパシタＤＴでの電荷保持力を改善する構成となっている。
【選択図】図１

Description

本発明は、半導体装置に関するもので、特に、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、もしくは、ＤＲＡＭ混載型の半導体装置に関する。

周知のように、ＤＲＡＭのメモリセル（ＤＲＡＭセルともいう）は、１つのスイッチングＭＯＳＦＥＴと１つのトレンチキャパシタとによって構成されている。また、ＤＲＡＭにおいては、ディープトレンチキャパシタ上にスイッチングＭＯＳＦＥＴを配置した構成のセルが既に知られている（たとえば、特許文献１または非特許文献１参照）。

しかしながら、上記した構造のＤＲＡＭの場合、リーク電流によりディープトレンチキャパシタ内の電荷が減少しやすく、ディープトレンチキャパシタでの電荷保持力が弱いという問題があった。すなわち、従来のＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）−ＤＲＡＭおよびＳＧＴ（ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ）−ＤＲＡＭに関しては、オフリーク電流が大きく、これがディープトレンチキャパシタでの電荷の保持力を悪化させる要因となっていた。
米国特許Ｎｏ．６４７２７０２Ｋ．Ｓｕｎｏｕｃｈｉ，ｅｔａｌ．"ＡＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ（ＳＧＴ）Ｃｅｌｌｆｏｒ６４／２５６ＭｂｉｔＤＲＡＭｓ" ＩＥＤＭ１９８９

本発明は、オフリーク電流を低減でき、トレンチキャパシタでの電荷保持力を向上させることが可能な半導体装置を提供することを目的としている。

本願発明の一態様によれば、半導体基板と、前記半導体基板の表面部に埋め込まれたトレンチキャパシタと、前記トレンチキャパシタ上に形成され、前記トレンチキャパシタ内に溜める電荷の正／負に応じて膜厚が最適化されてなる第１の絶縁膜と、前記第１の絶縁膜を介して、前記トレンチキャパシタに対応する前記半導体基板の表面上に配置されたスイッチング用トランジスタとを具備したことを特徴とする半導体装置が提供される。

上記の構成により、電荷保持時における基板バイアス効果を改善できるようになる結果、オフリーク電流を低減でき、トレンチキャパシタでの電荷保持力を向上させることが可能な半導体装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体装置（ＤＲＡＭ）の基本構成を示すものである。なお、ここでは、半導体基板にＢｕｌｋ−Ｓｉ基板を用いた場合を例に、ＳＧＴ−ＤＲＡＭにおけるメモリセル（ＤＲＡＭセル）の構成について説明する。

図１に示すように、このＤＲＡＭセルは、１つのディープトレンチキャパシタＤＴの直上に１つのスイッチング用トランジスタ（スイッチングＭＯＳＦＥＴ）ＳＴを配置した構成とされている。すなわち、Ｂｕｌｋ−Ｓｉ基板１１の表面部には、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）領域１２が形成されている。そして、そのＳＴＩ領域１２内には、絶縁膜（第２の絶縁膜）１３を介して、ディープトレンチキャパシタＤＴが形成されている。ディープトレンチキャパシタＤＴは、電荷を蓄積するトレンチキャパシタＴＣと、このトレンチキャパシタＴＣにつながる、ストレージノードである引き出しポリシリコン（Ｐｏｌｙ−Ｓｉ）領域ＰＳ１とから構成されている。トレンチキャパシタＴＣは、上記ＳＴＩ領域１２の底面を貫通し、上記Ｂｕｌｋ−Ｓｉ基板１１内に所定の深さを有して埋設されている。引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１は、上記絶縁膜１３を挿んで、上記ＳＴＩ領域１２の表面部を覆うようにして設けられている。

上記ディープトレンチキャパシタＤＴ上には、絶縁膜（第１の絶縁膜）１４を介して、スイッチング用トランジスタＳＴが形成されている。このスイッチング用トランジスタＳＴは、拡散層（ソース領域／ドレイン領域）２１ａ，２１ｂを除く部位に対応する半導体層（以下、Ｂｏｄｙ部という）２２が、上記トレンチキャパシタＴＣのほぼ直上に位置するように配置されている。

また、上記スイッチング用トランジスタＳＴは、拡散層２１ａ，２１ｂの相互間に対応する、上記Ｂｏｄｙ部２２の表面（チャネル領域）上に、ゲート絶縁膜２３を介して、ゲート電極２４が形成されている。ゲート絶縁膜２３およびゲート電極２４の側壁部分には、側壁絶縁膜（サイドウォール）２５が設けられている。さらに、上記スイッチング用トランジスタＳＴの一方の拡散層２１ａ，２１ｂには、上記引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１につながるコネクトＰｏｌｙ−Ｓｉ層２６が接続されている。そして、上記スイッチング用トランジスタＳＴを埋め込むようにして設けられる絶縁膜２７には、上記ゲート電極２４上につながるワード線コンタクト層２８、および、他方の拡散層２１ａ，２１ｂにつながるビット線コンタクト層２９が、それぞれ形成されている。

なお、実際には、このような構成の複数のＤＲＡＭセルを備えてＤＲＡＭが実現されている。

次に、上記した構成のＤＲＡＭセルを製造する際の形成プロセスについて、簡単に説明する。まず、Ｂｕｌｋ−Ｓｉ基板１１の表面部に対して、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１を形成するための凹部１５の深さがｈｅになるまで、エッチングを行う（図２参照）。その凹部１５内を埋め込むように絶縁膜１２ａを堆積させ、平坦化を行う（図３参照）。なお、絶縁膜１２ａとしては、たとえばシリコン酸化膜（以下、ＳｉＯ2 ）を用いる。この絶縁膜１２ａを、凹部１５の深さがｈｂになるまでエッチングし、ＳＴＩ領域１２を形成する（図４参照）。

ＳＴＩ領域１２の一部を選択的にエッチングし、ディープトレンチキャパシタＤＴを形成するためのトレンチ１６を形成する（図５参照）。そのトレンチ１６の内壁および上記凹部１５の内壁に絶縁膜１３を形成するために、セル全体に絶縁膜１３ａを堆積させる（図６参照）。なお、絶縁膜１３ａとしては、たとえばシリコン窒化膜（以下、ＳｉＮ）を用いる。この絶縁膜１３ａを介して、上記トレンチ１６内および上記凹部１５内をＰｏｌｙ−Ｓｉ膜１７によって埋め込み、平坦化する（図７参照）。そのＰｏｌｙ−Ｓｉ膜１７を、凹部１５の深さがｈｐ（ｈｐ＜ｈｂ）になるまでエッチングし、ディープトレンチキャパシタＤＴとなる、トレンチキャパシタＴＣと引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１とを形成する（図８参照）。

セル全体に、絶縁膜を堆積させ、それを平坦化した後、凹部１５の深さがｈｉ（ｈｉ＜ｈｐ）になるまでエッチングし、絶縁膜１４を形成する（図９参照）。なお、絶縁膜１４としては、たとえばＳｉＯ2 を用いる。Ｂｕｌｋ−Ｓｉ基板１１の表面を覆っている絶縁膜１３ａを剥離し、絶縁膜１３を形成する（図１０参照）。セル全体に、半導体層となるＳｉ膜１８をエピタキシャル成長させる（図１１参照）。そのＳｉ膜１８上に、スイッチング用トランジスタＳＴのための、ゲート絶縁膜２３およびゲート電極２４を形成する（図１２参照）。この場合、ゲート電極２４が、トレンチキャパシタＴＣの直上に形成されるようにする。

ゲート電極２４をマスクに、まず、Ｓｉ膜１８に拡散層２１ａを形成する。ゲート電極２４およびゲート絶縁膜２３の側壁部分に側壁残しにより側壁絶縁膜２５を形成した後、この側壁絶縁膜２５およびゲート電極２４をマスクにして、拡散層２１ｂを形成する（図１３参照）。これにより、Ｓｉ膜１８にＢｏｄｙ部２２を残して拡散層２１ａ，２１ｂが形成される。一方の拡散層２１ａ，２１ｂに、エッチングにより、たとえば絶縁膜１４、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１および絶縁膜１３を貫通し、ＳＴＩ領域１２に達する深さがｈ（ｈｅ＞ｈ）のトレンチ１９を形成する。そのトレンチ１９内を埋め込むようにＰｏｌｙ−Ｓｉ膜を堆積させた後、トレンチ１９の深さがｈｄになるまでオーバー目にエッチングすることにより、コネクトＰｏｌｙ−Ｓｉ層２６を形成する（図１４参照）。

最後に、セル全体に絶縁膜２７を堆積させて、平坦化し、ワード線コンタクト２８およびビット線コンタクト２９を形成する。その結果、たとえば図１に示した構成のＤＲＡＭセルが得られる。

ここで、本実施形態のＤＲＡＭセルにおいて、絶縁膜１４に要求される膜厚について述べる。図１５は、バックゲート（ｂａｃｋｇａｔｅ）を有するダブルゲート（Ｄｏｕｂｌｅｇａｔｅ）型ＭＯＳＦＥＴの、しきい値コントロールについて示すものである。たとえば、ｂａｃｋｇａｔｅ電圧の変化分をδＶｂａｃｋ、そのときのしきい値変化分をδＶｔｈ、Ｓｉの容量をＣＳｉ、ｂａｃｋｇａｔｅの容量をＣｂａｃｋ、ｆｒｏｎｔｇａｔｅの容量をＣｇａｔｅとすると、Ｄｏｕｂｌｅｇａｔｅ型ＭＯＳＦＥＴのしきい値（変化分の比）は、下記の数３の式（３）によりあらわされる。

Ｓｉ、ｂａｃｋｇａｔｅ、ｆｒｏｎｔｇａｔｅの各面積を同じと仮定して、誘電率εと厚さＴとで上記式（３）をあらわすと、下記の数４の式（４）となる。

上記式（４）を、ｂａｃｋｇａｔｅの厚さＴｂａｃｋについてまとめると、下記の数５の式（５）のようになる。

これを踏まえ、たとえば図１６に示すように、本実施形態のＤＲＡＭセルのゲート電圧をＶｇ、ディープトレンチキャパシタＤＴ内の電荷が正の場合“１”と負の場合“０”との電位差をＶｄｔとすると、下記の数６の式（６），（７）が成り立つ。

ただし、ゲート絶縁膜２３の厚さをＴｏｘ１、その誘電率をεｏｘ１、ディープトレンチキャパシタＤＴとスイッチング用トランジスタＳＴとの間の絶縁膜１４の厚さをＴｏｘ２、その誘電率をεｏｘ２、Ｂｏｄｙ部２２に対応する半導体層１８の厚さをＴＳｉ、その誘電率をεＳｉとする。

たとえば、オフ電流Ｉｏｆｆを減少させるのに十分な電圧をδＶｔｈ≦−０．１Ｖｇとし、Ｖｇ＝Ｖｄｔ＝電源電圧とする。すると、下記の数７の式（８）により、絶縁膜１４の膜厚Ｔｏｘ２は規定される。

特に、εｏｘ１＝εｏｘ２＝εｏｘ１／３εＳｉの場合（つまり、ＳｉＯ2の比誘電率が３．９で、Ｓｉの比誘電率が１１．９の場合）、絶縁膜１４の膜厚Ｔｏｘ２は下記の数８の式（９）により規定される。

これに対し、Ｖｄｔ＝−Ｖｇ＝−電源電圧の場合には、ＭＯＳＦＥＴのしきい値をずらすことによってオフ電流Ｉｏｆｆが流れ、それに伴ってリーク電流が増加する。したがって、この場合には、下記の数９の式（１０）により、絶縁膜１４の膜厚Ｔｏｘ２は規定される。

上記したように、ディープトレンチキャパシタＤＴ内の電荷の正／負に応じて、ディープトレンチキャパシタＤＴとスイッチング用トランジスタＳＴとの間の絶縁膜１４の膜厚の最適化を図ることにより、ディープトレンチキャパシタＤＴでの電荷保持力の向上が可能である。すなわち、ディープトレンチキャパシタＤＴの直上にスイッチング用トランジスタＳＴを配置してなる構成のＤＲＡＭセルにおいては、絶縁膜１４の膜厚の最適化によって、Ｂｏｄｙ部２２にディープトレンチキャパシタＤＴ内の電荷による基板バイアス効果を効果的に作用させることが可能となる。これにより、電荷保持時のスイッチング用トランジスタＳＴのしきい値を制御する（上昇させる）ことが可能となり、オフ電流（Ｉｏｆｆ）を削減できるようになる。したがって、オフ電流状態での電荷のリークを減少でき、ディープトレンチキャパシタＤＴでの電荷保持力の悪化を改善することが可能となるものである。

なお、本実施形態においては、たとえば、スイッチング用トランジスタＳＴのＢｏｄｙ部２２が、拡散層２１ａ，２１ｂと絶縁膜１４とによって囲まれている。このため、Ｂｏｄｙ部２２がフローティング状態とされることで、基板バイアス効果による電荷をＢｏｄｙ部２２に溜め、より基板バイアス効果を利かせることが可能である。

また、たとえば図１７（ａ），（ｂ）に示すように、コネクトＰｏｌｙ−Ｓｉ層（幅ｙ０−ｙｍおよび長さｘ０−ｘｍ）２６を、引き出しＰｏｌｙ−Ｓｉ領域（幅Ｗ０−Ｗｍおよび長さＬ０−Ｌｍ）ＰＳ１内に設けるようにしている（この場合、Ｌ０＜ｘ０，ｘｍ＜Ｌｍ，Ｗ０＜ｙ０，ｙｍ＜Ｗｍ）。コネクトＰｏｌｙ−Ｓｉ層２６は、拡散層２１ａ，２１ｂと引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１とをつなげ、電荷をディープトレンチキャパシタＤＴ内に溜めるためのものである。よって、コネクトＰｏｌｙ−Ｓｉ層２６がＢｕｌｋ−Ｓｉ基板１１に接し、拡散層２１ａ，２１ｂからディープトレンチキャパシタＤＴへの電荷がＢｕｌｋ−Ｓｉ基板１１方向へ逃げるのを防ぐことができる。因みに、同図（ａ）は図１４に対応する断面図であり、同図（ｂ）は同図（ａ）のXVII−XVII線に沿う平面図である。

また、たとえば図１８に示すように、ゲート電極２４は、少なくともその一部がストレージノード（引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１）とオーバラップしていればよく、Ｂｏｄｙ部２２の直下にディープトレンチキャパシタＤＴを位置させることが重要である。Ｂｏｄｙ−ＤＴ間距離を最短にすることで、Ｂｏｄｙ部２２に対し、より効果的に基板バイアス効果を利かせられる。

また、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１の長さ（Ｌ０−Ｌｍ）をゲート電極２４の幅（Ｗ）よりも大きくすることによって、Ｂｏｄｙ部２２のＷ方向の全面に均一に基板バイアス効果を利かせられるようになる。これにより、ディープトレンチキャパシタＤＴからの電荷によるＢｏｄｙ部２２内の電界の偏りをなくすことが可能となる。

また、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１の長さ（Ｌ０−Ｌｍ）をゲート電極２４の長さ（Ｌ）よりも大きくすることによって、Ｂｏｄｙ部２２のＬ方向の全面に均一に基板バイアス効果を利かせられるようになる。

また、本実施形態のＤＲＡＭセルにおいては、膜厚と誘電率との関係から、「ＳＴＩ領域１２を介しての基板バイアス効果＜絶縁膜１４を介しての基板バイアス効果」である、つまり、絶縁膜１４の実効膜厚がＳＴＩ領域１２の実効幅以下であるため、たとえば隣接するセルのディープトレンチキャパシタＤＴからの寄生的基板バイアス効果よりも、Ｂｏｄｙ部２２の直下のディープトレンチキャパシタＤＴからの電荷による基板バイアス効果を支配的にすることができる。

なお、上記した第１の実施形態においては、半導体層となるＳｉ膜１８をエピタキシャル成長させることによって形成するようにした場合について説明したが（図１１参照）、これに限らず、たとえばＰｏｌｙ−Ｓｉ層またはアモルファス−Ｓｉ層の堆積によってＳＯＩ構造を形成した後に、再結晶化を行う方法であってもよい。これにより、Ｓｉ膜１８をより均一に形成できる。

［第２の実施形態］
図１９は、本発明の第２の実施形態にしたがった半導体装置（ＤＲＡＭ）の基本構成を示すものである。なお、ここでは、半導体基板にＢｕｌｋ−Ｓｉ基板を用いた場合を例に、ＳＧＴ−ＤＲＡＭにおけるメモリセル（ＤＲＡＭセル）の構成について説明する。また、第１の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。

本実施形態の場合、たとえば図１９に示すように、凹部１５の内壁に形成された絶縁膜１３の内側にサイドウォール３１を形成し、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１のＢｕｌｋ−Ｓｉ基板１１との間の絶縁性を高めることにより、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１のＢｕｌｋ−Ｓｉ基板１１との距離を実質的に稼ぐようにしたものである。

以下に、この第２の実施形態にしたがったＤＲＡＭセルを製造する際の形成プロセスについて、簡単に説明する。なお、トレンチ１６の内壁および凹部１５の内壁に絶縁膜１３を形成するために、セル全体に絶縁膜１３ａを堆積させる工程（図２〜図６参照）までは第１の実施形態の場合と同様なので、ここではそれ以降の工程について説明する。すなわち、セル全体に絶縁膜１３ａを堆積させた後、さらに絶縁膜を堆積させる。凹部１５内において、側壁残しを行って、上面からｈｓ（ｈｓ＞ｈｐ）程度の深さを残してサイドウォール３１を形成する（図２０参照）。

絶縁膜１３ａおよびサイドウォール３１を介して、上記トレンチ１６内および上記凹部１５内をＰｏｌｙ−Ｓｉ膜によって埋め込み、平坦化する。そのＰｏｌｙ−Ｓｉ膜を、凹部１５の深さがｈｐ（ｈｓ＜ｈｐ）になるまでエッチングし、ディープトレンチキャパシタＤＴとなる、トレンチキャパシタＴＣと引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１とを形成する（図２１参照）。セル全体に、絶縁膜を堆積させ、それを平坦化した後、凹部１５の深さがｈｉ（ｈｉ＜ｈｓ）になるまでエッチングし、絶縁膜１４を形成する（図２２参照）。なお、絶縁膜１４としては、たとえばＳｉＯ2 を用いる。

Ｂｕｌｋ−Ｓｉ基板１１の表面を覆っている絶縁膜１３ａを剥離し、絶縁膜１３を形成する（図２３参照）。セル全体に、半導体層となるＳｉ膜１８をエピタキシャル成長させる（図２４参照）。そのＳｉ膜１８上に、スイッチング用トランジスタＳＴのための、ゲート絶縁膜２３およびゲート電極２４を形成する（図２５参照）。この場合、ゲート電極２４が、トレンチキャパシタＴＣの直上に形成されるようにする。

ゲート電極２４をマスクに、まず、Ｓｉ膜１８に拡散層２１ａを形成する。ゲート電極２４およびゲート絶縁膜２３の側壁部分に側壁残しにより側壁絶縁膜２５を形成した後、この側壁絶縁膜２５およびゲート電極２４をマスクにして、拡散層２１ｂを形成する（図２６参照）。これにより、Ｓｉ膜１８にＢｏｄｙ部２２を残して拡散層２１ａ，２１ｂが形成される。一方の拡散層２１ａ，２１ｂに、エッチングにより、たとえば絶縁膜１４、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１および絶縁膜１３を貫通し、ＳＴＩ領域１２に達する深さがｈ（ｈｅ＞ｈ）のトレンチ１９を形成する。そのトレンチ１９内を埋め込むようにＰｏｌｙ−Ｓｉ膜を堆積させた後、トレンチ１９の深さがｈｄになるまでオーバー目にエッチングすることにより、コネクトＰｏｌｙ−Ｓｉ層２６を形成する（図２７参照）。

最後に、セル全体に絶縁膜２７を堆積させて、平坦化し、ワード線コンタクト２８およびビット線コンタクト２９を形成する。その結果、たとえば図１９に示した構成のＤＲＡＭセルが得られる。

このような構成においても、第１の実施形態の場合と同様に、ディープトレンチキャパシタＤＴ内の電荷の正／負に応じて、ディープトレンチキャパシタＤＴとスイッチング用トランジスタＳＴとの間の絶縁膜１４の膜厚の最適化を図ることにより、ディープトレンチキャパシタＤＴでの電荷保持力の向上が可能である。

特に、凹部１５の内壁に形成された絶縁膜１３の内側にサイドウォール３１を形成するようにした場合には、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１とＢｕｌｋ−Ｓｉ基板１１との間の寄生容量を下げることが可能となる。それによって、Ｂｏｄｙ部２２と引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１（または、ディープトレンチキャパシタＤＴ）との間の電荷を増大できる。

なお、上記した第２の実施形態においては、半導体層となるＳｉ膜１８をエピタキシャル成長させることによって形成するようにした場合について説明したが（図２４参照）、これに限らず、たとえばＰｏｌｙ−Ｓｉ層またはアモルファス−Ｓｉ層の堆積によってＳＯＩ構造を形成した後に、再結晶化を行う方法であってもよい。これにより、Ｓｉ膜１８をより均一に形成できる。

上記した第１，第２の実施形態においては、たとえば図２８に示すように、熱酸化法を用いて引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１の表面を酸化させることにより、絶縁膜１４を形成するようにしてもよい。その際、深さｈｉの調節は、絶縁膜１４となる酸化膜の膜厚（ｔｏｘ）に応じて制御される（ｈｉ＝ｈｐ−ｔｏｘ）。このような構成とした場合、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１と絶縁膜１４との界面特性をより向上させることが可能となる。

また、いずれの実施形態の場合にも、絶縁膜１４としては単層膜に限らず、たとえばＯＮＯ（酸化／窒化／酸化）膜などの積層膜を用いることも可能である。

同様に、絶縁膜１４にＨｆＡｌＯ膜やＳｉＮ膜などのＨｉｇｈ−Ｋ（高誘電体）膜を用いるようにしてもよい。Ｈｉｇｈ−Ｋ膜を用いることにより、絶縁膜１４の物理膜厚を厚くできるので、膜厚制御を簡単化できる、つまり、膜厚のばらつきによる影響を小さくすることが可能となる。

同様に、コネクトＰｏｌｙ−Ｓｉ層２６に、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、銅（Ｃｕ）などのメタルを用いることも可能であり、コネクトＰｏｌｙ−Ｓｉ層２６をより低抵抗化できる。

同様に、ＳＴＩ領域１２を形成するための絶縁膜１２ａとしてはＳｉＯ2 膜に限らず、たとえば、ポーラス膜などのＬｏｗ−Ｋ膜を用いることも可能である。ＳＴＩ領域１２にＬｏｗ-Ｋ膜を用いるようにした場合、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１（または、ディープトレンチキャパシタＤＴ）とＢｕｌｋ−Ｓｉ基板１１との間の寄生容量を下げることが可能である。

同様に、ゲート絶縁膜２３としては、たとえば、ＳｉＯ2 膜、ＳｉＯＮ膜、Ｈｉｇｈ−Ｋ膜などを用いることが可能である。

［第３の実施形態］
図２９は、本発明の第３の実施形態にしたがった半導体装置（ＤＲＡＭ）の基本構成を示すものである。なお、ここでは、半導体基板にＳＯＩ基板を用いた場合を例に、ＳＧＴ−ＤＲＡＭにおけるメモリセル（ＤＲＡＭセル）の構成について説明する。また、第１の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。

本実施形態の場合、たとえば図２９に示すように、ＳＯＩ基板４１を用いてＤＲＡＭセルが製造されている。本実施形態のＤＲＡＭセルによれば、Ｂｕｌｋ−Ｓｉ基板を用いて製造する場合に比べ、形成プロセスの簡素化が図れる。

以下に、この第３の実施形態にしたがったＤＲＡＭセルを製造する際の形成プロセスについて、簡単に説明する。まず、ＳＯＩ基板４１の表面部に対して、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１を形成するための凹部１５の深さがｈｅになるまで、エッチングを行う（図３０参照）。凹部１５は、表面のＳＯＩ層４１ｃを貫通し、その下のＢＯＸ層４１ｂにまで達する。その凹部１５の底部を選択的にエッチングし、ディープトレンチキャパシタＤＴを形成するためのトレンチ１６を形成する（図３１参照）。トレンチ１６は、ＢＯＸ層４１ｂの下のＳｉ層４１ａにまで達する。

そのトレンチ１６の内壁および上記凹部１５の内壁に絶縁膜１３を形成するために、セル全体に絶縁膜１３ａを堆積させる（図３２参照）。なお、絶縁膜１３ａとしては、たとえばシリコン窒化膜（以下、ＳｉＮ）を用いる。この絶縁膜１３ａを介して、上記トレンチ１６内および上記凹部１５内をＰｏｌｙ−Ｓｉ膜によって埋め込み、平坦化する。そのＰｏｌｙ−Ｓｉ膜を、凹部１５の深さがｈｐ（ｈｐ＜ｈｅ）になるまでエッチングし、ディープトレンチキャパシタＤＴとなる、トレンチキャパシタＴＣと引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１とを形成する（図３３参照）。

セル全体に、絶縁膜を堆積させ、それを平坦化した後、凹部１５の深さがｈｉ（ｈｉ＜ｈｐ）になるまでエッチングし、絶縁膜１４を形成する（図３４参照）。なお、絶縁膜１４としては、たとえばＳｉＯ2 を用いる。ＳＯＩ基板４１の表面を覆っている絶縁膜１３ａを剥離し、絶縁膜１３を形成する（図３５参照）。絶縁膜１４上に、凹部１５内を埋め込むように、半導体層となるＳｉ膜１８をエピタキシャル成長させる（図３６参照）。そのＳｉ膜１８上に、スイッチング用トランジスタＳＴのための、ゲート絶縁膜２３およびゲート電極２４を形成する（図３７参照）。この場合、ゲート電極２４が、トレンチキャパシタＴＣの直上に形成されるようにする。

ゲート電極２４をマスクに、まず、Ｓｉ膜１８およびＳＯＩ層４１ｃに拡散層２１ａを形成する。ゲート電極２４およびゲート絶縁膜２３の側壁部分に側壁残しにより側壁絶縁膜２５を形成した後、この側壁絶縁膜２５およびゲート電極２４をマスクにして、拡散層２１ｂを形成する（図３８参照）。これにより、Ｓｉ膜１８およびＳＯＩ層４１ｃにＢｏｄｙ部２２を残して拡散層２１ａ，２１ｂが形成される。一方の拡散層２１ａ，２１ｂに、エッチングにより、たとえば絶縁膜１４、引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１および絶縁膜１３を貫通し、ＢＯＸ層４１ｂに達するトレンチ１９を形成する。そのトレンチ１９内を埋め込むようにＰｏｌｙ−Ｓｉ膜を堆積させた後、エッチングすることにより、コネクトＰｏｌｙ−Ｓｉ層２６を形成する（図３９参照）。

最後に、セル全体に絶縁膜２７を堆積させて、平坦化し、ワード線コンタクト２８およびビット線コンタクト２９を形成する。その結果、たとえば図２９に示した構成のＤＲＡＭセルが得られる。

このような構成においても、第１，第２の実施形態の場合と同様に、ディープトレンチキャパシタＤＴ内の電荷の正／負に応じて、ディープトレンチキャパシタＤＴとスイッチング用トランジスタＳＴとの間の絶縁膜１４の膜厚の最適化を図ることにより、ディープトレンチキャパシタＤＴでの電荷保持力の向上が可能である。

特に、ＳＯＩ基板４１を用い、そのＢＯＸ層４１ｂをＳＴＩ領域として利用することで、ＳＴＩ領域を形成するためのプロセスを省略できる。

なお、この第３の実施形態にしたがったＤＲＡＭセルにおいても、第１，第２の実施形態の場合と同様に、種々変形実施可能なことは勿論である。

また、Ｂｕｌｋ−Ｓｉ基板を用いたＤＲＡＭセルおよびＳＯＩ基板を用いたＤＲＡＭセルとしては、たとえば図４０および図４１にそれぞれ示すように、絶縁膜１４および引き出しＰｏｌｙ−Ｓｉ領域ＰＳ１の厚さによって、スイッチング用トランジスタＳＴのＢｏｄｙ部２２となる半導体層１８の膜厚をコントロールすることが可能である。いずれの例の場合も、「絶縁膜１４上の半導体層１８の膜厚＜絶縁膜１４上以外の半導体層１８（または、ＳＯＩ層４１ｃ）の膜厚」となるため、寄生抵抗をより低下できる。

さらに、上記した各実施形態においては、ＤＲＡＭに適用した場合を例に説明したが、これに限らず、ＤＲＡＭを混載する各種の半導体装置にも適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ＳＧＴ−ＤＲＡＭのセルの構成例を示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１に示したセルの製造方法を説明するために、形成プロセスを示す断面図。ディープトレンチキャパシタとスイッチング用トランジスタとの間の絶縁膜の膜厚について説明するために示す、Ｄｏｕｂｌｅｇａｔｅ型ＭＯＳＦＥＴの展開図。図１の構成において、ディープトレンチキャパシタとスイッチング用トランジスタとの間の絶縁膜の膜厚について説明するために示すセルの展開図。図１の構成において、コネクトＰｏｌｙ−Ｓｉ層と引き出しＰｏｌｙ−Ｓｉ領域との配置について説明するために示す図。図１の構成において、ゲート電極と引き出しＰｏｌｙ−Ｓｉ領域との配置について説明するために示す平面図。本発明の第２の実施形態にしたがった、ＳＧＴ−ＤＲＡＭのセルの構成例を示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図１９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。ディープトレンチキャパシタとスイッチング用トランジスタとの間の絶縁膜を形成するための、他の方法について説明するために示す断面図。本発明の第３の実施形態にしたがった、ＳＧＴ−ＤＲＡＭのセルの構成例を示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。図２９に示したセルの製造方法を説明するために、形成プロセスを示す断面図。本発明の他の実施形態にしたがった、Ｂｕｌｋ−Ｓｉ基板を用いたＤＲＡＭセルの他の構成例を示す断面図。本発明の他の実施形態にしたがった、ＳＯＩ基板を用いたＤＲＡＭセルの他の構成例を示す断面図。

符号の説明

ＤＴ…ディープトレンチキャパシタ、ＳＴ…スイッチング用トランジスタ、ＴＣ…トレンチキャパシタ、ＰＳ１…引き出しＰｏｌｙ−Ｓｉ領域、１１…Ｂｕｌｋ−Ｓｉ基板、１２…ＳＴＩ、１３…絶縁膜、１４…絶縁膜（第１の絶縁膜）、２１ａ，２１ｂ…拡散層、２２…ＭＯＳＦＥＴのＢｏｄｙ部、２４…ゲート電極、２６…コネクトＰｏｌｙ−Ｓｉ層、３１…サイドウォール、４１…ＳＯＩ基板。

Claims

半導体基板と、
前記半導体基板の表面部に埋め込まれたトレンチキャパシタと、
前記トレンチキャパシタ上に形成され、前記トレンチキャパシタ内に溜める電荷の正／負に応じて膜厚が最適化されてなる第１の絶縁膜と、
前記第１の絶縁膜を介して、前記トレンチキャパシタに対応する前記半導体基板の表面上に配置されたスイッチング用トランジスタと
を具備したことを特徴とする半導体装置。
前記トレンチキャパシタと前記スイッチング用トランジスタとによって、１つのメモリセルが構成されてなることを特徴とする請求項１に記載の半導体装置。
前記スイッチング用トランジスタは、拡散層以外の本体部位がフローティング状態となることを特徴とする請求項１に記載の半導体装置。
前記第１の絶縁膜の膜厚は、前記トレンチキャパシタ内に溜める電荷が正の場合、下記の数１の式（１）により規定されることを特徴とする請求項１に記載の半導体装置。

ただし、Ｔｏｘ１は前記スイッチング用トランジスタのゲート絶縁膜の厚さ、εｏｘ１は前記ゲート絶縁膜の誘電率、Ｔｏｘ２は前記第１の絶縁膜の厚さ、εｏｘ２は前記第１の絶縁膜の誘電率、ＴＳｉは前記スイッチング用トランジスタの本体部位に対応する半導体層の厚さ、εＳｉは前記スイッチング用トランジスタの本体部位に対応する半導体層の誘電率である。
前記第１の絶縁膜の膜厚は、前記トレンチキャパシタ内に溜める電荷が負の場合、下記の数２の式（２）により規定されることを特徴とする請求項１に記載の半導体装置。

ただし、Ｔｏｘ１は前記スイッチング用トランジスタのゲート絶縁膜の厚さ、εｏｘ１は前記ゲート絶縁膜の誘電率、Ｔｏｘ２は前記第１の絶縁膜の厚さ、εｏｘ２は前記第１の絶縁膜の誘電率、ＴＳｉは前記スイッチング用トランジスタの本体部位に対応する半導体層の厚さ、εＳｉは前記スイッチング用トランジスタの本体部位に対応する半導体層の誘電率である。