JP4470171B2 - 半導体チップ、その製造方法およびその用途 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 256
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 230000002093 peripheral effect Effects 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 15
- 230000001681 protective effect Effects 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 description 31
- 230000007547 defect Effects 0.000 description 9
- 238000005498 polishing Methods 0.000 description 7
- 239000002390 adhesive tape Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000009429 electrical wiring Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000011056 performance test Methods 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000004840 adhesive resin Substances 0.000 description 2
- 229920006223 adhesive resin Polymers 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007730 finishing process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
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Description
本発明は、メモリ部と周辺回路部とを備えた半導体チップ、その製造方法およびその用途に関する。
近年の電子機器類の小型軽量化に伴い、半導体装置の形状はより小さく、より薄いものが求められている。この様な半導体装置の形状の変化に伴い、前記半導体装置に搭載される半導体チップもより薄いものが要求されてきている。
半導体チップの厚みが薄くなればなるほど、半導体チップに動作不良が発生しやすくなる傾向がある。このことから、信頼性の高い薄型半導体チップの製造方法やその製造方法により得られた薄型半導体チップが提案されている（特許文献１）。
特開２００１−３１３３５０号公報
半導体チップの厚みが薄くなればなるほど、半導体チップに動作不良が発生しやすくなる傾向がある。このことから、信頼性の高い薄型半導体チップの製造方法やその製造方法により得られた薄型半導体チップが提案されている（特許文献１）。
しかしながら、半導体チップを製造する段階において信頼性の高い半導体チップが得られたとしても、半導体チップを製造した後の段階、すなわち実際にその半導体チップを実装した半導体装置を製造した以降の段階において、その半導体装置にリーク電流が多くなる等、前記半導体装置の信頼性が低下するという問題があった。
本発明の目的は、リーク電流が少なく信頼性の高い半導体装置を与える半導体チップおよびその製造方法を提供することにある。
本発明の目的は、リーク電流が少なく信頼性の高い半導体装置を与える半導体チップおよびその製造方法を提供することにある。
本発明者は上記課題を解決するため鋭意検討した結果、メモリ部と周辺回路部を備えた半導体チップであって、前記半導体チップのメモリ部の厚みが、周辺回路部の厚みに比べて厚い半導体チップが、リーク電流が少なく信頼性の高い半導体装置を与えることを見出し、本発明を完成するに至った。
すなわち本発明は、
［１］メモリ部と周辺回路部とを備えた半導体チップであって、
前記メモリ部および前記周辺回路部は、前記半導体チップの主表面部に形成され、
前記周辺回路部が形成された前記主表面部の一部であって各前記メモリ部に隣接する所定部を通る前記半導体チップ断面の厚みは、前記半導体チップの表面に対する法線方向を基準として、各前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みと略等しく、
かつ、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みは、同法線方向を基準として各前記メモリ部に隣接する所定部を除く前記周辺回路部が形成された前記主表面部を通る前記半導体チップ断面の厚みに対して大きいことを特徴とする半導体チップを提供するものであり、
［２］前記半導体チップの裏面に平坦部と溝部とを備え、
前記半導体チップ表面に対する法線方向を基準として、前記平坦部は、前記メモリ部および前記所定部の、前記裏面に対する投影面に対応する位置に設けられ、
前記溝部は、前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に設けられ、
前記平坦部に対する前記溝部の深さは、前記半導体チップ表面に対する法線方向を基準として、前記半導体チップ表面から前記半導体チップ裏面の前記平坦部までの長さの５〜６０％の範囲であることを特徴とする上記［１］に記載の半導体チップを提供するものであり、
［３］（１）半導体ウエハの主表面部にメモリ部と周辺回路部とを所定の位置に形成する工程と、
（２）前記半導体ウエハの裏面を研削する工程と、
（３）前記周辺回路部が形成された前記主表面部の一部であって、前記メモリ部が形成された前記主表面部に隣接する所定部と、前記メモリ部との、前記半導体ウエハ裏面に対する投影面に対応する位置に平坦部を設け、
前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に溝部を設ける工程と、
（４）前記半導体ウエハをダイシングする工程と、
を含むことを特徴とする上記［１］または［２］に記載の半導体チップの製造方法を提供するものであり、
［４］前記溝部は、前記半導体ウエハ裏面を研削する工程およびレジスト法による工程からなる群より選ばれる少なくとも一つの工程により設けられることを特徴とする上記［３］に記載の半導体チップの製造方法を提供するものであり、
［５］（１）半導体ウエハの裏面に平坦部と溝部とを前記裏面の所定の位置に設ける工程と、
（２）前記平坦部と前記溝部との上に酸化保護膜層を設ける工程と、
（３）前記酸化膜保護膜層の上に、さらに半導体基板を貼着する工程と、
（４）前記半導体ウエハの主表面部にメモリ部を設ける工程であって、
前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記平坦部の投影面に対応する位置に、前記メモリ部を設ける工程と、
（５）前記半導体ウエハの主表面部に周辺回路部を設ける工程であって、
前記前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記溝部の投影面に対応する位置に、前記周辺回路部を設ける工程と、
（６）上記工程（４）および（５）の後に、工程（３）により貼着した半導体基板および工程（２）により設けた酸化保護膜を除去する工程と、
を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法を提供するものであり、
［６］上記［１］または［２］のいずれかに記載の半導体チップを備えた半導体装置を提供するものである。
［１］メモリ部と周辺回路部とを備えた半導体チップであって、
前記メモリ部および前記周辺回路部は、前記半導体チップの主表面部に形成され、
前記周辺回路部が形成された前記主表面部の一部であって各前記メモリ部に隣接する所定部を通る前記半導体チップ断面の厚みは、前記半導体チップの表面に対する法線方向を基準として、各前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みと略等しく、
かつ、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みは、同法線方向を基準として各前記メモリ部に隣接する所定部を除く前記周辺回路部が形成された前記主表面部を通る前記半導体チップ断面の厚みに対して大きいことを特徴とする半導体チップを提供するものであり、
［２］前記半導体チップの裏面に平坦部と溝部とを備え、
前記半導体チップ表面に対する法線方向を基準として、前記平坦部は、前記メモリ部および前記所定部の、前記裏面に対する投影面に対応する位置に設けられ、
前記溝部は、前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に設けられ、
前記平坦部に対する前記溝部の深さは、前記半導体チップ表面に対する法線方向を基準として、前記半導体チップ表面から前記半導体チップ裏面の前記平坦部までの長さの５〜６０％の範囲であることを特徴とする上記［１］に記載の半導体チップを提供するものであり、
［３］（１）半導体ウエハの主表面部にメモリ部と周辺回路部とを所定の位置に形成する工程と、
（２）前記半導体ウエハの裏面を研削する工程と、
（３）前記周辺回路部が形成された前記主表面部の一部であって、前記メモリ部が形成された前記主表面部に隣接する所定部と、前記メモリ部との、前記半導体ウエハ裏面に対する投影面に対応する位置に平坦部を設け、
前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に溝部を設ける工程と、
（４）前記半導体ウエハをダイシングする工程と、
を含むことを特徴とする上記［１］または［２］に記載の半導体チップの製造方法を提供するものであり、
［４］前記溝部は、前記半導体ウエハ裏面を研削する工程およびレジスト法による工程からなる群より選ばれる少なくとも一つの工程により設けられることを特徴とする上記［３］に記載の半導体チップの製造方法を提供するものであり、
［５］（１）半導体ウエハの裏面に平坦部と溝部とを前記裏面の所定の位置に設ける工程と、
（２）前記平坦部と前記溝部との上に酸化保護膜層を設ける工程と、
（３）前記酸化膜保護膜層の上に、さらに半導体基板を貼着する工程と、
（４）前記半導体ウエハの主表面部にメモリ部を設ける工程であって、
前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記平坦部の投影面に対応する位置に、前記メモリ部を設ける工程と、
（５）前記半導体ウエハの主表面部に周辺回路部を設ける工程であって、
前記前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記溝部の投影面に対応する位置に、前記周辺回路部を設ける工程と、
（６）上記工程（４）および（５）の後に、工程（３）により貼着した半導体基板および工程（２）により設けた酸化保護膜を除去する工程と、
を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法を提供するものであり、
［６］上記［１］または［２］のいずれかに記載の半導体チップを備えた半導体装置を提供するものである。
本発明によれば、薄型であってもリーク電流が少なく信頼性の高い半導体装置を与える半導体チップおよびその製造方法を提供することができる。
以下に、本発明を実施するための最良の形態について、図面を参照して具体的かつ詳細に説明する。
まず、本発明の半導体チップについて説明する。
図１は、本発明の半導体チップの一実施態様を例示したものである。
本発明の半導体チップ１は、メモリ部２と周辺回路部３とを備えることが必要である。
まず、本発明の半導体チップについて説明する。
図１は、本発明の半導体チップの一実施態様を例示したものである。
本発明の半導体チップ１は、メモリ部２と周辺回路部３とを備えることが必要である。
前記半導体チップ１は通常半導体ウエハから得られるものであるが、かかる半導体ウエハの種類は特に限定されるものではなく、例えば、シリコンウエハ、ガリウムヒ素ウエハ、窒化ガリウムウエハ等、通常半導体ウエハとして使用されているものであればいかなるものであっても本発明に使用することができる。
前記メモリ部２の構造は特に限定されるものではなく、記憶機能、記憶回路を有するものであればいかなる態様のものであっても本発明に使用することができる。
また、前記周辺回路部３の構造は特に限定されるものではなく、従来から一般的に使用されている機能、構成を有するものであればいかなる態様のものであっても本発明に使用することができる。
次に図２は、図１における半導体チップ１を一点破線ｘ−ｘ方向に切断した、前記半導体チップ１の模式断面平面図を示したものである。
前記メモリ部２および前記周辺回路部３は、前記半導体チップの主表面部７に形成されていることが必要である。
ここで前記主表面部７とは、前記半導体チップ１の表面に対する法線を基準として、図２に例示される通り、前記表面から半導体チップ１内部までの領域の部分を示す。前記メモリ部２および前記周辺回路部３は、前記主表面部７に形成されている。
前記メモリ部２および前記周辺回路部３は、前記半導体チップの主表面部７に形成されていることが必要である。
ここで前記主表面部７とは、前記半導体チップ１の表面に対する法線を基準として、図２に例示される通り、前記表面から半導体チップ１内部までの領域の部分を示す。前記メモリ部２および前記周辺回路部３は、前記主表面部７に形成されている。
次に本発明の半導体チップ１は、前記メモリ部２に対応する前記半導体チップ断面の厚みと前記周辺回路部３のうち所定部４に対応する前記半導体チップ断面の厚みが略等しいことが必要である。
また前記所定部４は、図２に例示される様に、前記周辺回路部３が形成された前記主表面部７の一部であることと、各前記メモリ部２に隣接することが必要である。
ここで前記所定部４とは、図２の場合により説明すれば、前記主表面部７に形成された前記周辺回路部３のうち、各前記メモリ部に隣接する部位であって、図２における一点破線ｃおよびｄにより囲まれた各領域を意味する。
また前記所定部４は、図２に例示される様に、前記周辺回路部３が形成された前記主表面部７の一部であることと、各前記メモリ部２に隣接することが必要である。
ここで前記所定部４とは、図２の場合により説明すれば、前記主表面部７に形成された前記周辺回路部３のうち、各前記メモリ部に隣接する部位であって、図２における一点破線ｃおよびｄにより囲まれた各領域を意味する。
前記メモリ部２に対応する前記半導体チップ断面の厚みとは、前記半導体チップの表面に対する法線方向を基準として、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みを示す。図２の場合には、一点破線ａが前記半導体チップ１の断面を横切る長さＬ１が前記厚みに対応する。
また、前記周辺回路部２のうち所定部４に対応する前記半導体チップ１断面の厚みとは、前記周辺回路部３が形成された前記主表面部７の一部であって、各前記メモリ部２に隣接する所定部４を通る前記半導体チップ１断面の厚みを示す。図２の場合には、一点鎖線ｃが半導体チップの断面を横切る長さＬ２が前記厚みに対応する。
次に本発明の半導体チップ１は、前記メモリ部２に対応する前記半導体チップ断面の厚みＬ１と前記所定部４に対応する前記チップ断面の厚みＬ２とが、前記周辺回路部３のうち前記所定部４を除く部分に対応する前記半導体チップ１断面の厚みに対して大きいことが必要である。
前記周辺回路部３のうち前記所定部４を除く部分に対応する前記半導体チップ１断面の厚みとは、同法線方向を基準として各前記メモリ部２に隣接する所定部４を除く前記周辺回路部３が形成された前記主表面部を通る前記半導体チップ１断面の厚みを示す。
図２の場合には、一点鎖線ｂが半導体チップの断面を横切る長さＬ３が前記厚みに対応する。
図２の場合には、一点鎖線ｂが半導体チップの断面を横切る長さＬ３が前記厚みに対応する。
本発明の半導体チップの断面形状は、上述の通り、Ｌ１およびＬ２が略等しく、Ｌ１およびＬ２がそれぞれＬ３よりも大きいものであるから、前記断面形状の実施態様としては、例えば、図３に例示される様に、半導体チップ裏面に溝部６を設けたもの、図４に例示される様に、Ｕ字状の溝部８を設けたものが挙げられる。また、これらに加えて図５に例示される様に、平坦部５にディンプル状の溝部９を設けたもの、図６に例示される様に、平坦部５に凹部１０を設けたもの等の変形例も挙げることができる。
中でも本発明の半導体チップは、その裏面に平坦部５と溝部６とを備えたものが好ましい。
中でも本発明の半導体チップは、その裏面に平坦部５と溝部６とを備えたものが好ましい。
この様な半導体チップ１としては、例えば、図２に示す通り、前記半導体チップ表面に対する法線方向を基準として、前記平坦部５は、前記メモリ部２および前記所定部４の、前記裏面に対する投影面に対応する位置に設けられ、
前記溝部６は、前記所定部４を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられたもの等を挙げることができる。
前記溝部６は、前記所定部４を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられたもの等を挙げることができる。
また前記平坦部５の角は、図７に例示される通り、面取りされているものが好ましい。この様な面取り構造は、例えば、ポリッシュ処理、ドライエッチング処理、ウエットエッチング処理等を施すことにより形成することができる。
前記平坦部５に対する前記溝部６の深さＬ４は、前記半導体チップ表面に対する法線方向を基準として、前記半導体チップ表面から前記半導体チップ裏面の前記平坦部までの長さの５〜６０％の範囲であることが好ましく、１０〜５０％の範囲であればさらに好ましい。
前記長さが５％に満たない場合および前記長さが６０％を超えた場合には、本発明の半導体チップを備えた半導体装置の信頼性が低下する。
前記長さが５％に満たない場合および前記長さが６０％を超えた場合には、本発明の半導体チップを備えた半導体装置の信頼性が低下する。
また前記所定部４の幅Ｌ５は、通常前記溝部の深さＬ４に対して１０〜１００％の範囲であるが、その値は、前記Ｌ３に対して７０％以上の範囲にあれば、本発明の半導体チップを備えた半導体装置の信頼性が高まることからさらに好ましい。
ここで前記所定部４の幅Ｌ５とは、図２の場合に例示される通り、一点破線ｃとｄとの最短距離をいう。
ここで前記所定部４の幅Ｌ５とは、図２の場合に例示される通り、一点破線ｃとｄとの最短距離をいう。
次に本発明の半導体チップの製造方法について説明する。
本発明の半導体チップを製造するためには、例えば、図８〜図１１に示す通り、まず半導体ウエハ１１の主表面部に前記メモリ部２と前記周辺回路部３とを所定の位置に形成する工程が必要である。
前記メモリ部２と前記周辺回路部３とを形成する方法に限定はなく、通常実施される方法に従って実施することができる。
本発明の半導体チップを製造するためには、例えば、図８〜図１１に示す通り、まず半導体ウエハ１１の主表面部に前記メモリ部２と前記周辺回路部３とを所定の位置に形成する工程が必要である。
前記メモリ部２と前記周辺回路部３とを形成する方法に限定はなく、通常実施される方法に従って実施することができる。
また、本発明の半導体チップを製造するためには、前記半導体ウエハ１１の裏面を研削する工程が必要である。また必要に応じて、前記研削後、ポリッシュ仕上げを実施してもよい。前記研削、ポリッシュ仕上げ工程に特に限定はなく、通常実施される方法に従って実施することができる。
次に、本発明の半導体チップを製造するためには、前記半導体ウエハ裏面に平坦部と溝部を設ける工程が必要である。
かかる平坦部は、例えば図１１に示される様に、前記周辺回路部３が形成された前記主表面部の一部であって、各前記メモリ部２が隣接する所定部と、前記メモリ部２との、前記半導体ウエハ裏面に対する投影面に対応する位置に設けられる。
かかる平坦部は、例えば図１１に示される様に、前記周辺回路部３が形成された前記主表面部の一部であって、各前記メモリ部２が隣接する所定部と、前記メモリ部２との、前記半導体ウエハ裏面に対する投影面に対応する位置に設けられる。
また、前記溝部６は、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられる。
かかる平坦部と溝部との構造とを設ける工程の一態様としては、例えば、図９に例示される様に、前記半導体ウエハ１１の裏面上にレジストマスク１２を形成することにより前記裏面の所定部をマスクしておき、図１０に例示される様に、ドライエッチング、ウエットエッチング等のエッチング処理等により溝部６を形成し、続いて図１１に例示される様に前記レジストマスク１２を除去する方法等を挙げることができる。前記ウエットエッチング法、ドライエッチング法等の条件に特に限定はなく、通常、半導体ウエハの製造工程にて実施されている方法により実施することができる。
かかる平坦部と溝部との構造とを設ける工程の一態様としては、例えば、図９に例示される様に、前記半導体ウエハ１１の裏面上にレジストマスク１２を形成することにより前記裏面の所定部をマスクしておき、図１０に例示される様に、ドライエッチング、ウエットエッチング等のエッチング処理等により溝部６を形成し、続いて図１１に例示される様に前記レジストマスク１２を除去する方法等を挙げることができる。前記ウエットエッチング法、ドライエッチング法等の条件に特に限定はなく、通常、半導体ウエハの製造工程にて実施されている方法により実施することができる。
続いて、前記半導体ウエハをダイシングすることにより本発明の半導体チップを得ることができる。
ダイシングの方法に特に限定はなく、いかなる方法によっても実施することができる。以下の場合も同様である。
ダイシングの方法に特に限定はなく、いかなる方法によっても実施することができる。以下の場合も同様である。
前記平坦部と溝部との構造とを設ける工程の別の一態様としては、例えば、具体的には図１２に例示される前記半導体ウエハ１１の裏面上に、図１３に例示される回転研磨装置１３等を用いて前記溝部６を設ける工程を挙げることができる。
図１４は、前記回転研磨装置１３により前記平坦部と溝部との構造を設けた後の前記半導体ウエハ１１裏面を例示する部分拡大図である。図１４に例示される異なる幅の溝部は、前記回転研磨装置１３に装着する回転刃の厚みを替えることにより設けることができる。
前記回転研磨装置１３により前記平坦部と溝部とを設けた後、例えば、図１４の前記半導体ウエハの一点破線の部分をダイシングすることにより本発明の半導体チップを得ることができる。
前記回転研磨装置１３により前記平坦部と溝部とを設けた後、例えば、図１４の前記半導体ウエハの一点破線の部分をダイシングすることにより本発明の半導体チップを得ることができる。
前記平坦部と溝部との構造とを設ける工程の別の一態様としては、例えば、具体的には、あらかじめ前記平坦部と前記溝部とを組立工程用半導体ウエハの内部に作り込んでおく方法を挙げることができる。前記平坦部と前記溝部とを組立工程用半導体ウエハの内部に作り込むための工程について次に説明する。
前記平坦部と溝部との構造とを設ける工程の一態様としては、図１５に例示される様に、まず前記半導体ウエハ１１の裏面に平坦部５と溝部６とを前記裏面の所定の位置に設ける工程が必要である。前記半導体ウエハ１１の裏面に平坦部５と溝部６とを設ける方法としては、例えば、先に説明したエッチング法、前記回転研磨装置を使用する方法等を挙げることができる。
次に、図１６に例示される様に、前記平坦部５と前記溝部６との上に酸化保護膜層１４を設ける工程が必要である。
前記酸化保護膜層１４を設ける方法に限定はなく、例えば、前記半導体ウエハを構成する原料ガスと水蒸気ガス等とを高温にて反応させる等の方法を挙げることができる。
前記酸化保護膜層１４を設ける方法に限定はなく、例えば、前記半導体ウエハを構成する原料ガスと水蒸気ガス等とを高温にて反応させる等の方法を挙げることができる。
次に、前記酸化保護膜層１４の上に、さらに半導体基板１５を貼着する工程が必要である。
前記貼着工程前に、適宜前記酸化保護膜層１４に対しポリッシュ仕上げを実施してもよい。
前記貼着工程としては、例えば、前記半導体ウエハがシリコンよりなる場合であれば、１１００℃程度の熱処理を行なうことにより前記酸化保護膜層１４上に、前記半導体基板１５とを貼着して、組立工程用半導体ウエハ１６を得ることができる。前記貼着工程の条件は半導体ウエハを構成する材料の性質に応じて適宜選択することができる。
前記貼着工程前に、適宜前記酸化保護膜層１４に対しポリッシュ仕上げを実施してもよい。
前記貼着工程としては、例えば、前記半導体ウエハがシリコンよりなる場合であれば、１１００℃程度の熱処理を行なうことにより前記酸化保護膜層１４上に、前記半導体基板１５とを貼着して、組立工程用半導体ウエハ１６を得ることができる。前記貼着工程の条件は半導体ウエハを構成する材料の性質に応じて適宜選択することができる。
続いて、図１８に例示される様に前記組立工程用半導体ウエハ１６のうち、前記半導体ウエハ１１の表面に相当する側の主表面部７に、前記メモリ部２と前記周辺回路部３とを形成することが必要である。
前記メモリ部２と前記周辺回路部３とを形成する工程に特に限定はなく、通常実施される方法に従って実施することができる。
前記メモリ部２と前記周辺回路部３とを形成する工程に特に限定はなく、通常実施される方法に従って実施することができる。
前記メモリ部２は、前記平坦部５に対する法線方向を基準として、前記半導体ウエハ１１の表面に対する、前記平坦部５の投影面に対応する位置に設けられる。
また、前記周辺回路部３は、同法線方向を基準として、前記半導体ウエハ１１の表面に対する、前記溝部６の投影面に対応する位置に設けられる。
また、前記周辺回路部３は、同法線方向を基準として、前記半導体ウエハ１１の表面に対する、前記溝部６の投影面に対応する位置に設けられる。
次に、前記メモリ部および前記周辺回路部が形成された組立工程用半導体ウエハ１６の半導体基板１５を研削工程等により除去し、さらに前記酸化保護膜層１４をフッ酸等の薬品等により除去することができる。
なお、本発明の半導体チップには、前記酸化保護膜層１４が、図１９に示す通り、前記半導体チップ裏面に形成された溝部６中に残された状態のものが含まれる。
なお、本発明の半導体チップには、前記酸化保護膜層１４が、図１９に示す通り、前記半導体チップ裏面に形成された溝部６中に残された状態のものが含まれる。
続いて、図２０に例示される半導体ウエハ１１に対してダイシングする工程を行うことにより、本発明の半導体チップを得ることができる。
本発明の半導体チップの厚さは、通常３０〜１５００μｍの範囲であるが、５０〜３００μｍの範囲であれば好ましく、６０〜１５０μｍの範囲であればより好ましく、７０〜１２０μｍの範囲であればさらに好ましい。
前記半導体チップを用いて、ＢＧＡ、ＴＣＰ、ＴＳＯＰ、ＴＱＦＰ等の各種半導体装置を製造することができる。
図２１および２２はＢＧＡの模式断面図を一例として示したものである。なおここではボンディングワイヤー等の電気的配線については特に図示していない。
本発明の半導体チップを用いて得られる半導体装置としては、図２１に示す様に、半導体装置に一つの本発明の半導体チップを含む場合に限定されず、例えば、図２２に例示される様に、二以上の本発明の半導体チップを含む半導体装置の他、本発明の半導体チップに加えて、他の半導体チップを積層したタイプの半導体装置等を挙げることができる。
図２１および２２はＢＧＡの模式断面図を一例として示したものである。なおここではボンディングワイヤー等の電気的配線については特に図示していない。
本発明の半導体チップを用いて得られる半導体装置としては、図２１に示す様に、半導体装置に一つの本発明の半導体チップを含む場合に限定されず、例えば、図２２に例示される様に、二以上の本発明の半導体チップを含む半導体装置の他、本発明の半導体チップに加えて、他の半導体チップを積層したタイプの半導体装置等を挙げることができる。
［作用］
本発明の半導体チップによれば、半導体装置から前記半導体チップに対して応力が掛けられた場合であっても、前記半導体チップの厚みの薄い周辺回路部分において応力が吸収されるため、前記半導体チップに設けられたメモリ部に対する応力が緩和される。これにより前記メモリ部における半導体内部の結晶歪み等に起因するリーク電流の発生を抑えることができ、信頼性の高い半導体装置を提供することができる。
本発明の半導体チップによれば、半導体装置から前記半導体チップに対して応力が掛けられた場合であっても、前記半導体チップの厚みの薄い周辺回路部分において応力が吸収されるため、前記半導体チップに設けられたメモリ部に対する応力が緩和される。これにより前記メモリ部における半導体内部の結晶歪み等に起因するリーク電流の発生を抑えることができ、信頼性の高い半導体装置を提供することができる。
以下、添付した図面に基づき、本発明の第一の実施例について説明する。
図２３は、本発明の半導体チップ１を備えたＢＧＡタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３とが設けられている。
図２３は、本発明の半導体チップ１を備えたＢＧＡタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３とが設けられている。
また、前記半導体チップ１の裏面には、前記半導体チップ表面に対する法線方向を基準として、平坦部５が、前記周辺回路部３の所定部および前記メモリ部２の、前記裏面に対する投影面に対応する位置に設けられている。
さらに前記半導体チップ１の裏面には、同法線方向を基準として、前記溝部６が、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられている。
前記半導体チップ１の裏面は接着テープ１７によりＢＧＡ基板１８に貼着されている。また、ＢＧＡ基板１８には半田ボール１９が設けられている。前記半導体チップ１、ＢＧＡ基板１８、半田ボール１９等には金線、リードフレーム等により電気的な配線が適宜設けられている（図示せず。）。
前記半導体チップ１表面から、前記半導体チップ裏面に設けられた平坦部５までの距離ｔを基準とした前記溝部の深さの割合と、得られたＢＧＡタイプの半導体装置の標準的な性能試験における、リーク電流に関する不良発生率との関係は図２６に示す通りである。
以上、半導体チップ１を接着テープ１７により貼着した場合、前記溝部６の深さが、前記距離ｔに対して１０〜３０％の範囲内にある場合には、不良発生率が３％未満のＢＧＡタイプの半導体装置を得ることができる。
次に、添付した図面に基づき、本発明の第二の実施例について説明する。
図２４は、本発明の半導体チップ１を備えたμＢＧＡタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３が設けられている。
図２４は、本発明の半導体チップ１を備えたμＢＧＡタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３が設けられている。
また、前記半導体チップ１の裏面には、前記半導体チップ表面に対する法線方向を基準として、平坦部５が、前記周辺回路部３の所定部および前記メモリ部２の、前記裏面に対する投影面に対応する位置に設けられている。
さらに前記半導体チップ１の裏面には、同法線方向を基準として、前記溝部６が、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられている。
前記半導体チップ１の表面の一部は接着テープ１７によりＢＧＡ基板１８に貼着され、前記半導体チップ１の裏面の残りの部分は半導体封止用樹脂２０と接着している。
また、ＢＧＡ基板１８には半田ボール１９が設けられている。前記半導体チップ１、ＢＧＡ基板１８、半田ボール１９等は金線、リードフレーム等により電気的な配線が適宜設けられている（図示せず。）。さらに、前記半導体チップ１はその周囲を半導体封止用樹脂２０により封止されている
前記半導体チップ１表面から、前記半導体チップ裏面に設けられた平坦部５までの距離ｔを基準とした前記溝部の深さの割合と、得られたμＢＧＡタイプの半導体装置の標準的な性能試験における、リーク電流に関する不良発生率との関係は図２７に示す通りである。
前記半導体チップ１表面から、前記半導体チップ裏面に設けられた平坦部５までの距離ｔを基準とした前記溝部の深さの割合と、得られたμＢＧＡタイプの半導体装置の標準的な性能試験における、リーク電流に関する不良発生率との関係は図２７に示す通りである。
以上、半導体チップ１を封止した場合、前記溝部６の深さが、前記距離ｔに対して１０〜４０％の範囲内にある場合には、不良発生率が３％未満のμＢＧＡタイプの半導体装置を得ることができる。
次に、添付した図面に基づき、本発明の第三の実施例について説明する。
図２５は、本発明の半導体チップ１を備えたＴＣＰタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３が設けられている。
図２５は、本発明の半導体チップ１を備えたＴＣＰタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３が設けられている。
また、前記半導体チップ１の裏面には、前記半導体チップ表面に対する法線方向を基準として、平坦部５が、前記周辺回路部３の所定部および前記メモリ部２の、前記裏面に対する投影面に対応する位置に設けられている。
さらに前記半導体チップ１の裏面には、同法線方向を基準として、前記溝部６が、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられている。
前記半導体チップ１の表面の一部は接着テープ１７によりリードフレーム２２に貼着され、前記半導体チップ１の裏面の残りの部分は接着用樹脂２１により接着されている。
また、前記半導体チップ１は金線、リードフレーム等により電気的な配線が適宜設けられている（図示せず。）。
前記半導体チップ１表面から、前記半導体チップ裏面に設けられた平坦部５までの距離ｔを基準とした前記溝部の深さの割合と、得られたＴＣＰタイプの半導体装置の標準的な性能試験における、リーク電流に関する不良発生率との関係は図２８に示す通りである。
以上、半導体チップ１の裏面になにも接触させなかった場合、前記溝部６の深さが、前記距離ｔに対して１０〜５０％の範囲内にある場合には、不良発生率が３％未満のＴＣＰタイプの半導体装置を得ることができる。
１、１ａ、１ｂ 半導体チップ
２ メモリ部
３ 周辺回路部
４ 所定部
５ 平坦部
６ 溝部
７ 主表面部
８ Ｕ字状の溝部
９ ディンプル状の溝部
１０ 凹部
１１ シリコンウエハ
１２ レジストマスク
１３ 回転研磨装置
１４ 酸化保護膜層
１５ 半導体基板
１６ 組立工程用半導体ウエハ
１７ 接着テープ
１８ ＢＧＡ基板
１９ 半田ボール
２０ 半導体封止用樹脂
２１ 接着用樹脂
２２ リードフレーム
２ メモリ部
３ 周辺回路部
４ 所定部
５ 平坦部
６ 溝部
７ 主表面部
８ Ｕ字状の溝部
９ ディンプル状の溝部
１０ 凹部
１１ シリコンウエハ
１２ レジストマスク
１３ 回転研磨装置
１４ 酸化保護膜層
１５ 半導体基板
１６ 組立工程用半導体ウエハ
１７ 接着テープ
１８ ＢＧＡ基板
１９ 半田ボール
２０ 半導体封止用樹脂
２１ 接着用樹脂
２２ リードフレーム
Claims (6)
- メモリ部と周辺回路部とを備えた半導体チップであって、
前記メモリ部および前記周辺回路部は、前記半導体チップの主表面部に形成され、
前記周辺回路部が形成された前記主表面部の一部であって各前記メモリ部に隣接する所定部を通る前記半導体チップ断面の厚みは、前記半導体チップの表面に対する法線方向を基準として、各前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みと略等しく、
かつ、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みは、同法線方向を基準として各前記メモリ部に隣接する所定部を除く前記周辺回路部が形成された前記主表面部を通る前記半導体チップ断面の厚みに対して大きいことを特徴とする半導体チップ。 - 前記半導体チップの裏面に平坦部と溝部とを備え、
前記半導体チップ表面に対する法線方向を基準として、前記平坦部は、前記メモリ部および前記所定部の、前記裏面に対する投影面に対応する位置に設けられ、
前記溝部は、前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に設けられ、
前記平坦部に対する前記溝部の深さは、前記半導体チップ表面に対する法線方向を基準として、前記半導体チップ表面から前記半導体チップ裏面の前記平坦部までの長さの５〜６０％の範囲であることを特徴とする請求項１に記載の半導体チップ。 - （１）半導体ウエハの主表面部にメモリ部と周辺回路部とを所定の位置に形成する工程と、
（２）前記半導体ウエハの裏面を研削する工程と、
（３）前記周辺回路部が形成された前記主表面部の一部であって、前記メモリ部が形成された前記主表面部に隣接する所定部と、前記メモリ部との、前記半導体ウエハ裏面に対する投影面に対応する位置に平坦部を設け、
前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に溝部を設ける工程と、
（４）前記半導体ウエハをダイシングする工程と、
を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法。 - 前記溝部は、前記半導体ウエハ裏面を研削する工程およびレジスト法による工程からなる群より選ばれる少なくとも一つの工程により設けられることを特徴とする請求項３に記載の半導体チップの製造方法。
- （１）半導体ウエハの裏面に平坦部と溝部とを前記裏面の所定の位置に設ける工程と、
（２）前記平坦部と前記溝部との上に酸化保護膜層を設ける工程と、
（３）前記酸化膜保護膜層の上に、さらに半導体基板を貼着する工程と、
（４）前記半導体ウエハの主表面部にメモリ部を設ける工程であって、
前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記平坦部の投影面に対応する位置に、前記メモリ部を設ける工程と、
（５）前記半導体ウエハの主表面部に周辺回路部を設ける工程であって、
前記前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記溝部の投影面に対応する位置に、前記周辺回路部を設ける工程と、
（６）上記工程（４）および（５）の後に、工程（３）により貼着した半導体基板および工程（２）により設けた酸化保護膜を除去する工程と、
を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法。 - 請求項１または２のいずれかに記載の半導体チップを備えた半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004362283A JP4470171B2 (ja) | 2004-12-15 | 2004-12-15 | 半導体チップ、その製造方法およびその用途 |
| US11/290,509 US7696609B2 (en) | 2004-12-15 | 2005-12-01 | Semiconductor device comprising a memory portion and a peripheral circuit portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004362283A JP4470171B2 (ja) | 2004-12-15 | 2004-12-15 | 半導体チップ、その製造方法およびその用途 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006173291A JP2006173291A (ja) | 2006-06-29 |
| JP4470171B2 true JP4470171B2 (ja) | 2010-06-02 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004362283A Active JP4470171B2 (ja) | 2004-12-15 | 2004-12-15 | 半導体チップ、その製造方法およびその用途 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7696609B2 (ja) |
| JP (1) | JP4470171B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100735496B1 (ko) * | 2006-05-10 | 2007-07-04 | 삼성전기주식회사 | 수직구조 질화갈륨계 ｌｅｄ 소자의 제조방법 |
| TWI431218B (zh) | 2011-03-11 | 2014-03-21 | Lingsen Precision Ind Ltd | The manufacturing method and structure of LED light bar |
| DE102015116092B4 (de) | 2015-09-23 | 2018-06-14 | Osram Opto Semiconductors Gmbh | Verfahren zum Herstellen eines optoelektronischen Bauelements |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2824818B2 (ja) * | 1991-08-02 | 1998-11-18 | キヤノン株式会社 | アクティブマトリックス液晶表示装置 |
| US6245587B1 (en) * | 1997-02-25 | 2001-06-12 | International Business Machines Corporation | Method for making semiconductor devices having backside probing capability |
| JP2001313350A (ja) * | 2000-04-28 | 2001-11-09 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法 |
| JP2003031693A (ja) * | 2001-07-19 | 2003-01-31 | Toshiba Corp | 半導体メモリ装置 |
| JP3813079B2 (ja) * | 2001-10-11 | 2006-08-23 | 沖電気工業株式会社 | チップサイズパッケージ |
| US6756562B1 (en) * | 2003-01-10 | 2004-06-29 | Kabushiki Kaisha Toshiba | Semiconductor wafer dividing apparatus and semiconductor device manufacturing method |
| US7129114B2 (en) * | 2004-03-10 | 2006-10-31 | Micron Technology, Inc. | Methods relating to singulating semiconductor wafers and wafer scale assemblies |
| US20060076694A1 (en) * | 2004-10-13 | 2006-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device package with concavity-containing encapsulation body to prevent device delamination and increase thermal-transferring efficiency |
-
2004
- 2004-12-15 JP JP2004362283A patent/JP4470171B2/ja active Active
-
2005
- 2005-12-01 US US11/290,509 patent/US7696609B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20060125060A1 (en) | 2006-06-15 |
| JP2006173291A (ja) | 2006-06-29 |
| US7696609B2 (en) | 2010-04-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070417 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070618 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4470171 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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