JP2001168139A - 半導体装置およびそれを用いた接合構造 - Google Patents
半導体装置およびそれを用いた接合構造Info
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Abstract
(57)【要約】
【課題】 下面に突起電極を有する半導体装置におい
て、特に下面の４角に設けられた突起電極に生じる応力
を緩和する。 【解決手段】 この半導体装置１０では、シリコン基板
１１の下面の周辺部に複数の柱状の突起電極１２が設け
られ、シリコン基板１１の上面において各辺の突起電極
１２の内側に対応する部分に各１本の溝１３がシリコン
基板１１の各辺に沿って且つ当該各辺に隣接する２辺ま
で延びて設けられている。この場合、シリコン基板１１
の下面の４角に設けられた突起電極１２は対応する２本
の溝１３の外側に設けられている。したがって、各溝１
３の外側におけるシリコン基板１１の周辺部を変位しや
すくすることができ、特に、シリコン基板１１の４角を
より一層変位しやすくすることができる。
て、特に下面の４角に設けられた突起電極に生じる応力
を緩和する。 【解決手段】 この半導体装置１０では、シリコン基板
１１の下面の周辺部に複数の柱状の突起電極１２が設け
られ、シリコン基板１１の上面において各辺の突起電極
１２の内側に対応する部分に各１本の溝１３がシリコン
基板１１の各辺に沿って且つ当該各辺に隣接する２辺ま
で延びて設けられている。この場合、シリコン基板１１
の下面の４角に設けられた突起電極１２は対応する２本
の溝１３の外側に設けられている。したがって、各溝１
３の外側におけるシリコン基板１１の周辺部を変位しや
すくすることができ、特に、シリコン基板１１の４角を
より一層変位しやすくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、突起電極を有す
る半導体装置およびそれを用いた接合構造に関する。
る半導体装置およびそれを用いた接合構造に関する。
【０００２】
【従来の技術】半導体装置には、下面の周辺部に複数の
突起電極を有するものや下面全体に格子状に複数の突起
電極を有するもの（例えばＣＳＰ(Chip Size Packag
e)）などがある。図２０は従来のこのような半導体装置
を回路基板上に実装した状態の一例の断面図を示したも
のである。この場合、半導体装置１は、平面方形状のシ
リコン基板２の下面の周辺部に複数の柱状の突起電極３
が設けられた構造となっている。そして、半導体装置１
は、その突起電極３が回路基板４の上面に設けられた接
続端子５に熱圧着されていることにより、回路基板４上
に実装されている。
突起電極を有するものや下面全体に格子状に複数の突起
電極を有するもの（例えばＣＳＰ(Chip Size Packag
e)）などがある。図２０は従来のこのような半導体装置
を回路基板上に実装した状態の一例の断面図を示したも
のである。この場合、半導体装置１は、平面方形状のシ
リコン基板２の下面の周辺部に複数の柱状の突起電極３
が設けられた構造となっている。そして、半導体装置１
は、その突起電極３が回路基板４の上面に設けられた接
続端子５に熱圧着されていることにより、回路基板４上
に実装されている。
【０００３】
【発明が解決しようとする課題】ところで、シリコン基
板２を構成するシリコンの熱膨張係数は２〜３ｐｐｍ程
度であり、回路基板４を構成するガラスエポキシやセラ
ミックなどの熱膨張係数１０〜１５ｐｐｍ程度よりもか
なり小さい。この結果、温度変化により、シリコン基板
２と回路基板４との間にその熱膨張係数差に起因する比
較的大きな応力が生じたとき、突起電極３の根元部分あ
るいは接続端子５との接合部分にクラックが発生し、接
合不良が発生することがある。特に、シリコン基板２の
下面の４角に設けられた突起電極３はシリコン基板２の
中心から最も離れた位置に配置されているので、この４
角の突起電極の相対的変位量が最も大きくなり、この４
角の突起電極３の根元部分あるいは接続端子５との接合
部分にクラックが発生しやすいという問題があった。こ
の発明の課題は、シリコンなどの半導体基板に設けられ
た突起電極に生じる応力を緩和することである。
板２を構成するシリコンの熱膨張係数は２〜３ｐｐｍ程
度であり、回路基板４を構成するガラスエポキシやセラ
ミックなどの熱膨張係数１０〜１５ｐｐｍ程度よりもか
なり小さい。この結果、温度変化により、シリコン基板
２と回路基板４との間にその熱膨張係数差に起因する比
較的大きな応力が生じたとき、突起電極３の根元部分あ
るいは接続端子５との接合部分にクラックが発生し、接
合不良が発生することがある。特に、シリコン基板２の
下面の４角に設けられた突起電極３はシリコン基板２の
中心から最も離れた位置に配置されているので、この４
角の突起電極の相対的変位量が最も大きくなり、この４
角の突起電極３の根元部分あるいは接続端子５との接合
部分にクラックが発生しやすいという問題があった。こ
の発明の課題は、シリコンなどの半導体基板に設けられ
た突起電極に生じる応力を緩和することである。
【０００４】
【課題を解決するための手段】請求項１に記載の発明に
係る半導体装置は、複数の突起電極が設けられた半導体
基板に薄肉部を設けたものである。請求項１２に記載の
発明に係る半導体装置は、一面に複数の突起電極が設け
られた半導体基板と、前記突起電極の少なくとも下部の
周囲面を覆うように設けられた封止膜とを備え、前記封
止膜に薄肉部を形成したものである。請求項１３に記載
の発明に係る半導体装置の接合構造は、薄肉部を有する
半導体基板に設けられた複数の突起電極を、それぞれ、
基板に形成された対応する各接続端子に接合したもので
ある。以上の発明によれば、突起電極を支持する半導体
基板または封止膜に薄肉部が設けられているので、熱膨
張係数差に起因する比較的大きな応力が生じても半導体
基板または封止膜が変位され、これにより半導体基板に
設けられた突起電極に生じる応力を緩和することができ
る。
係る半導体装置は、複数の突起電極が設けられた半導体
基板に薄肉部を設けたものである。請求項１２に記載の
発明に係る半導体装置は、一面に複数の突起電極が設け
られた半導体基板と、前記突起電極の少なくとも下部の
周囲面を覆うように設けられた封止膜とを備え、前記封
止膜に薄肉部を形成したものである。請求項１３に記載
の発明に係る半導体装置の接合構造は、薄肉部を有する
半導体基板に設けられた複数の突起電極を、それぞれ、
基板に形成された対応する各接続端子に接合したもので
ある。以上の発明によれば、突起電極を支持する半導体
基板または封止膜に薄肉部が設けられているので、熱膨
張係数差に起因する比較的大きな応力が生じても半導体
基板または封止膜が変位され、これにより半導体基板に
設けられた突起電極に生じる応力を緩和することができ
る。
【０００５】
【発明の実施の形態】図１（Ａ）および（Ｂ）はこの発
明の第１実施形態における半導体装置の平面図および側
面図を示したものである。この半導体装置１０では、平
面正方形状のシリコン基板（半導体基板）１１の下面の
周辺部に複数の柱状の突起電極１２が設けられ、シリコ
ン基板１１の上面において各辺の突起電極１２の内側に
対応する部分に各１本の溝（線状の薄肉部）１３がシリ
コン基板１１の各辺に沿って且つ当該各辺に隣接する２
辺まで延びて設けられている。この場合、シリコン基板
１１の下面の４角に設けられた突起電極１２は対応する
２本の溝１３の外側に設けられている。すなわち、溝１
３は、４角の突起電極１２とそれに隣接する突起電極１
２との間に設けられている。
明の第１実施形態における半導体装置の平面図および側
面図を示したものである。この半導体装置１０では、平
面正方形状のシリコン基板（半導体基板）１１の下面の
周辺部に複数の柱状の突起電極１２が設けられ、シリコ
ン基板１１の上面において各辺の突起電極１２の内側に
対応する部分に各１本の溝（線状の薄肉部）１３がシリ
コン基板１１の各辺に沿って且つ当該各辺に隣接する２
辺まで延びて設けられている。この場合、シリコン基板
１１の下面の４角に設けられた突起電極１２は対応する
２本の溝１３の外側に設けられている。すなわち、溝１
３は、４角の突起電極１２とそれに隣接する突起電極１
２との間に設けられている。
【０００６】次に、この半導体装置１０の製造方法の一
例について説明する。まず、図２に示すように、ウエハ
状態のシリコン基板１１の下面にめっきレジストパター
ン１４が形成され、めっきレジストパターン１４に形成
された開口部１５内のシリコン基板１１の下面に電解め
っきにより突起電極１２が形成されたものを用意する。
次に、図３に示すように、めっきレジストパターン１４
および突起電極１２の下面にダイシングテープ１６を紫
外線の照射により接着力が劣化する接着剤（図示せず）
を介して貼り付ける。
例について説明する。まず、図２に示すように、ウエハ
状態のシリコン基板１１の下面にめっきレジストパター
ン１４が形成され、めっきレジストパターン１４に形成
された開口部１５内のシリコン基板１１の下面に電解め
っきにより突起電極１２が形成されたものを用意する。
次に、図３に示すように、めっきレジストパターン１４
および突起電極１２の下面にダイシングテープ１６を紫
外線の照射により接着力が劣化する接着剤（図示せず）
を介して貼り付ける。
【０００７】次に、図４に示すように、シリコン基板１
１の上面に、各チップ形成領域１７毎に、図１（Ａ）に
示すような溝１３をブレード（図示せず）を用いて形成
する。次に、紫外線を照射して接着剤の接着力を劣化さ
せ、次いでダイシングテープ１６を剥がす。次に、めっ
きレジストパターン１４を剥離する。次に、図５に示す
ように、シリコン基板１１をダイシングすると、図１
（Ａ）、（Ｂ）に示す半導体装置１０が得られる。
１の上面に、各チップ形成領域１７毎に、図１（Ａ）に
示すような溝１３をブレード（図示せず）を用いて形成
する。次に、紫外線を照射して接着剤の接着力を劣化さ
せ、次いでダイシングテープ１６を剥がす。次に、めっ
きレジストパターン１４を剥離する。次に、図５に示す
ように、シリコン基板１１をダイシングすると、図１
（Ａ）、（Ｂ）に示す半導体装置１０が得られる。
【０００８】次に、図６はこのようにして得られた半導
体装置１０を回路基板１８上に実装した状態の一例の断
面図を示したものである。半導体装置１０は、その突起
電極１２が回路基板１８の上面に設けられた接続端子１
９に熱圧着されていることにより、回路基板１８上に実
装されている。
体装置１０を回路基板１８上に実装した状態の一例の断
面図を示したものである。半導体装置１０は、その突起
電極１２が回路基板１８の上面に設けられた接続端子１
９に熱圧着されていることにより、回路基板１８上に実
装されている。
【０００９】以上のように、この第１実施形態における
半導体装置１０では、シリコン基板１１の上面において
各辺の突起電極１２の内側に対応する部分に各１本の溝
１３をシリコン基板１１の各辺に沿って且つ当該各辺に
隣接する２辺まで延ばして設けているので、各溝１３の
外側におけるシリコン基板１１の周辺部をその内側に対
して変位しやすいようにすることができる。
半導体装置１０では、シリコン基板１１の上面において
各辺の突起電極１２の内側に対応する部分に各１本の溝
１３をシリコン基板１１の各辺に沿って且つ当該各辺に
隣接する２辺まで延ばして設けているので、各溝１３の
外側におけるシリコン基板１１の周辺部をその内側に対
して変位しやすいようにすることができる。
【００１０】この結果、温度変化により、シリコン基板
１１と回路基板１８との間にその熱膨張係数差に起因す
る比較的大きな応力が生じても、各溝１３の外側におけ
るシリコン基板１１の周辺部と共に突起電極１２が変位
し、これにより突起電極１２に生じる応力を緩和するこ
とができる。この場合、特に、シリコン基板１１の下面
の４角に設けられた突起電極１２を対応する２本の溝１
３の外側に設けているので、この４角の突起電極１２を
シリコン基板１１の４角と共により大きく変位させるこ
とができ、これにより４角の突起電極１２に生じる応力
をより一層緩和することができる。したがって、温度変
化が生じても、特に、４角の突起電極１２の根元部分お
よび接続端子１９との接合部分にクラックが発生するこ
とがなく、接合の信頼性を高めることができる。
１１と回路基板１８との間にその熱膨張係数差に起因す
る比較的大きな応力が生じても、各溝１３の外側におけ
るシリコン基板１１の周辺部と共に突起電極１２が変位
し、これにより突起電極１２に生じる応力を緩和するこ
とができる。この場合、特に、シリコン基板１１の下面
の４角に設けられた突起電極１２を対応する２本の溝１
３の外側に設けているので、この４角の突起電極１２を
シリコン基板１１の４角と共により大きく変位させるこ
とができ、これにより４角の突起電極１２に生じる応力
をより一層緩和することができる。したがって、温度変
化が生じても、特に、４角の突起電極１２の根元部分お
よび接続端子１９との接合部分にクラックが発生するこ
とがなく、接合の信頼性を高めることができる。
【００１１】なお、上記第１実施形態では、シリコン基
板１１の上面において各辺の突起電極１２の内側に対応
する部分に各１本の溝１３をシリコン基板１１の各辺に
沿って且つ当該各辺に隣接する２辺まで延ばして設けた
場合について説明したが、これに限定されるものではな
い。
板１１の上面において各辺の突起電極１２の内側に対応
する部分に各１本の溝１３をシリコン基板１１の各辺に
沿って且つ当該各辺に隣接する２辺まで延ばして設けた
場合について説明したが、これに限定されるものではな
い。
【００１２】例えば、図７（Ａ）、（Ｂ）に示すこの発
明の第２実施形態のように、シリコン基板１１の上面に
おいて各辺の突起電極１２の内側に対応する部分に各２
本（または３本以上）の溝１３ａ、１３ｂをシリコン基
板１１の各辺に沿って且つ当該各辺に隣接する２辺まで
延ばして設けるようにしてもよい。このようにした場
合、外側の溝１３ａの外側におけるシリコン基板１１を
より一層変位しやすくすることができ、特にシリコン基
板１１の４角をさらに変位しやすくすることができる。
したがって、突起電極１２に生じる応力をより一層緩和
することができ、特に４角の突起電極１２に生じる応力
をさらに緩和することができる。
明の第２実施形態のように、シリコン基板１１の上面に
おいて各辺の突起電極１２の内側に対応する部分に各２
本（または３本以上）の溝１３ａ、１３ｂをシリコン基
板１１の各辺に沿って且つ当該各辺に隣接する２辺まで
延ばして設けるようにしてもよい。このようにした場
合、外側の溝１３ａの外側におけるシリコン基板１１を
より一層変位しやすくすることができ、特にシリコン基
板１１の４角をさらに変位しやすくすることができる。
したがって、突起電極１２に生じる応力をより一層緩和
することができ、特に４角の突起電極１２に生じる応力
をさらに緩和することができる。
【００１３】ところで、この場合、両溝１３ａ、１３ｂ
の深さは同じとしてもよいが、外側の溝１３ａの深さを
内側の溝１３ｂの深さよりも深くすると、外側の溝１３
ａの外側におけるシリコン基板１１をより一層変位しや
すくすることができ、また特にシリコン基板１１の４角
をさらに変位しやすくすることができる。なお、両溝１
３ａ、１３ｂの深さを同じとし、外側の溝１３ａの幅を
内側の溝１３ｂの幅よりも大きくしても、同様の効果を
得ることができる。また、内側の溝１３ｂの位置は突起
電極１２と重ならない位置、重なる位置のいずれであっ
てもよい。
の深さは同じとしてもよいが、外側の溝１３ａの深さを
内側の溝１３ｂの深さよりも深くすると、外側の溝１３
ａの外側におけるシリコン基板１１をより一層変位しや
すくすることができ、また特にシリコン基板１１の４角
をさらに変位しやすくすることができる。なお、両溝１
３ａ、１３ｂの深さを同じとし、外側の溝１３ａの幅を
内側の溝１３ｂの幅よりも大きくしても、同様の効果を
得ることができる。また、内側の溝１３ｂの位置は突起
電極１２と重ならない位置、重なる位置のいずれであっ
てもよい。
【００１４】また、図８（Ａ）、（Ｂ）に示すこの発明
の第３実施形態のように、シリコン基板１１の上面にお
いて各角の突起電極１２の内側に対応する部分に各２本
（または１本あるいは３本以上）の溝１３ａ、１３ｂを
シリコン基板１１の対角線に沿って且つ対応する２辺ま
で延ばして設けるようにしてもよい。このようにした場
合、シリコン基板１１の中心から最も離れた４角のみを
変位しやすくすることができる。なお、両溝１３ａ、１
３ｂの幅は同じとなっているが、外側の溝１３ａの幅を
内側の溝１３ｂの幅よりも大きくしてもよい。
の第３実施形態のように、シリコン基板１１の上面にお
いて各角の突起電極１２の内側に対応する部分に各２本
（または１本あるいは３本以上）の溝１３ａ、１３ｂを
シリコン基板１１の対角線に沿って且つ対応する２辺ま
で延ばして設けるようにしてもよい。このようにした場
合、シリコン基板１１の中心から最も離れた４角のみを
変位しやすくすることができる。なお、両溝１３ａ、１
３ｂの幅は同じとなっているが、外側の溝１３ａの幅を
内側の溝１３ｂの幅よりも大きくしてもよい。
【００１５】また、図９（Ａ）、（Ｂ）に示すこの発明
の第４実施形態のように、シリコン基板１１の上面にお
いて各角の突起電極１２の内側に対応する部分にそれぞ
れ複数の凹部（点状の薄肉部）２０を設けるようにして
もよい。この場合、凹部２０の平面形状は円形に限ら
ず、正方形、長方形などとしてもよい。また、例えば図
７（Ａ）を参照して説明すると、溝１３ａ、１３ｂを井
形ではなく、枠状としてもよい。さらに、シリコン基板
１１の下面のほぼ全面に点状または線状の薄肉部をマト
リクス状または格子状に形成するようにしてもよい。
の第４実施形態のように、シリコン基板１１の上面にお
いて各角の突起電極１２の内側に対応する部分にそれぞ
れ複数の凹部（点状の薄肉部）２０を設けるようにして
もよい。この場合、凹部２０の平面形状は円形に限ら
ず、正方形、長方形などとしてもよい。また、例えば図
７（Ａ）を参照して説明すると、溝１３ａ、１３ｂを井
形ではなく、枠状としてもよい。さらに、シリコン基板
１１の下面のほぼ全面に点状または線状の薄肉部をマト
リクス状または格子状に形成するようにしてもよい。
【００１６】ところで、図８や図９に示す場合、上記第
１実施形態の場合と異なり、溝１３ａ、１３ｂや凹部２
０をブレードを用いて形成することはできない。そこ
で、次に、代表として、図８に示す半導体装置１０の製
造方法の一例について説明する。まず、図１０に示すよ
うに、ウエハ状態のシリコン基板１１の上面に第１下地
金属層２１および保護用レジスト層２２を形成するとと
もに、シリコン基板１１の下面に第２下地金属層２３お
よびレジストパターン２４を形成する。この場合、第１
下地金属層２１は本来の下地金属層としての役目を果た
すものであり、第２下地金属層２３は後述のようにエッ
チングマスクとしての役目を果たすものである。また、
両下地金属層２１、２３の最表面は共に金層であるが、
第２下地金属層２３の金層の膜厚は第１下地金属層２１
の金層の膜厚よりも厚くする。
１実施形態の場合と異なり、溝１３ａ、１３ｂや凹部２
０をブレードを用いて形成することはできない。そこ
で、次に、代表として、図８に示す半導体装置１０の製
造方法の一例について説明する。まず、図１０に示すよ
うに、ウエハ状態のシリコン基板１１の上面に第１下地
金属層２１および保護用レジスト層２２を形成するとと
もに、シリコン基板１１の下面に第２下地金属層２３お
よびレジストパターン２４を形成する。この場合、第１
下地金属層２１は本来の下地金属層としての役目を果た
すものであり、第２下地金属層２３は後述のようにエッ
チングマスクとしての役目を果たすものである。また、
両下地金属層２１、２３の最表面は共に金層であるが、
第２下地金属層２３の金層の膜厚は第１下地金属層２１
の金層の膜厚よりも厚くする。
【００１７】次に、図１１に示すように、レジストパタ
ーン２４をマスクとして第２下地金属層２３を王水など
のエッチング液を用いてエッチングし、次いでこのエッ
チングされた第２下地金属層２３をマスクとしてシリコ
ン基板１１の下面をＫＯＨなどの強アルカリ性のエッチ
ング液を用いてエッチングし、これによりシリコン基板
１１の下面に溝１３ａ、１３ｂ（図８（Ａ）参照）を形
成する。この場合、溝１３ａ、１３ｂの幅が互いに異な
っていても、溝１３ａ、１３ｂを同時に形成することが
できる。なお、第２下地金属層２３をエッチングすると
き、第１下地金属層２１は保護用レジスト層２２によっ
て覆われているのでエッチングされない。次に、保護用
レジスト層２２およびレジストパターン２４を剥離す
る。
ーン２４をマスクとして第２下地金属層２３を王水など
のエッチング液を用いてエッチングし、次いでこのエッ
チングされた第２下地金属層２３をマスクとしてシリコ
ン基板１１の下面をＫＯＨなどの強アルカリ性のエッチ
ング液を用いてエッチングし、これによりシリコン基板
１１の下面に溝１３ａ、１３ｂ（図８（Ａ）参照）を形
成する。この場合、溝１３ａ、１３ｂの幅が互いに異な
っていても、溝１３ａ、１３ｂを同時に形成することが
できる。なお、第２下地金属層２３をエッチングすると
き、第１下地金属層２１は保護用レジスト層２２によっ
て覆われているのでエッチングされない。次に、保護用
レジスト層２２およびレジストパターン２４を剥離す
る。
【００１８】次に、図１２に示すように、第１下地金属
層２１の上面にめっきレジストパターン２５を形成す
る。この場合、めっきレジストパターン２５の突起電極
形成領域に対応する部分には開口部２６が形成されてい
る。次に、第１下地金属層２１をめっき電流路として銅
などの電解めっきを行うことにより、めっきレジストパ
ターン２５の開口部２６内の第１下地金属層２１の上面
に突起電極１２を形成する。次に、めっきレジストパタ
ーン２５を剥離する。
層２１の上面にめっきレジストパターン２５を形成す
る。この場合、めっきレジストパターン２５の突起電極
形成領域に対応する部分には開口部２６が形成されてい
る。次に、第１下地金属層２１をめっき電流路として銅
などの電解めっきを行うことにより、めっきレジストパ
ターン２５の開口部２６内の第１下地金属層２１の上面
に突起電極１２を形成する。次に、めっきレジストパタ
ーン２５を剥離する。
【００１９】次に、図１３に示すように、突起電極１２
をマスクとして第１下地金属層２１の不要な部分をエッ
チングして除去し、これと同時に、第２下地金属層２３
をすべてエッチングして除去する。次に、図１４に示す
ように、シリコン基板１１をダイシングすると、図８
（Ａ）、（Ｂ）に示す半導体装置１０が得られる。
をマスクとして第１下地金属層２１の不要な部分をエッ
チングして除去し、これと同時に、第２下地金属層２３
をすべてエッチングして除去する。次に、図１４に示す
ように、シリコン基板１１をダイシングすると、図８
（Ａ）、（Ｂ）に示す半導体装置１０が得られる。
【００２０】なお、上記製造方法では、溝１３ａ、１３
ｂをエッチングにより形成しているので、溝１３ａ、１
３ｂを曲線とすることもできる。また、他の製造方法と
して、溝１３ａ、１３ｂをレーザなどを用いて形成する
ようにしてもよい。この場合、溝１３ａ、１３ｂの幅お
よび深さを任意に変えることができる。
ｂをエッチングにより形成しているので、溝１３ａ、１
３ｂを曲線とすることもできる。また、他の製造方法と
して、溝１３ａ、１３ｂをレーザなどを用いて形成する
ようにしてもよい。この場合、溝１３ａ、１３ｂの幅お
よび深さを任意に変えることができる。
【００２１】また、上記各実施形態では、シリコン基板
１１の上面に溝または凹部を設けた場合について説明し
たが、これに限らず、例えば図１５〜図１７にそれぞれ
示すようにしてもよい。すなわち、図１５（Ａ）、
（Ｂ）に示すこの発明の第５実施形態のように、シリコ
ン基板１１の上面の周辺部に断面方形状の切欠部（薄肉
部）３１を設けるようにしてもよい。また、図１６
（Ａ）、（Ｂ）に示すこの発明の第６実施形態のよう
に、シリコン基板１１の上面の周辺部に断面台形状の切
欠部３２を設けるようにしてもよい。さらに、図１７
（Ａ）、（Ｂ）に示すこの発明の第６実施形態のよう
に、シリコン基板１１の上面の周辺部に断面楕円形状の
切欠部３３を設けるようにしてもよい。
１１の上面に溝または凹部を設けた場合について説明し
たが、これに限らず、例えば図１５〜図１７にそれぞれ
示すようにしてもよい。すなわち、図１５（Ａ）、
（Ｂ）に示すこの発明の第５実施形態のように、シリコ
ン基板１１の上面の周辺部に断面方形状の切欠部（薄肉
部）３１を設けるようにしてもよい。また、図１６
（Ａ）、（Ｂ）に示すこの発明の第６実施形態のよう
に、シリコン基板１１の上面の周辺部に断面台形状の切
欠部３２を設けるようにしてもよい。さらに、図１７
（Ａ）、（Ｂ）に示すこの発明の第６実施形態のよう
に、シリコン基板１１の上面の周辺部に断面楕円形状の
切欠部３３を設けるようにしてもよい。
【００２２】図１５〜図１７にそれぞれ示す半導体装置
１０を製造する場合には、一例として、切欠部３１〜３
３の断面形状を２つ突き合わせた断面形状に対応したブ
レードを用いてウエハ状態のシリコン基板１１の上面を
切削すればよい。そして、図１４〜図１６にそれぞれ示
す半導体装置１０の場合には、シリコン基板１１の周辺
部の厚さが中心部よりも薄くなっているので、シリコン
基板１１の周辺部を変位しやすくすることができる。
１０を製造する場合には、一例として、切欠部３１〜３
３の断面形状を２つ突き合わせた断面形状に対応したブ
レードを用いてウエハ状態のシリコン基板１１の上面を
切削すればよい。そして、図１４〜図１６にそれぞれ示
す半導体装置１０の場合には、シリコン基板１１の周辺
部の厚さが中心部よりも薄くなっているので、シリコン
基板１１の周辺部を変位しやすくすることができる。
【００２３】また、上記各実施形態では、シリコン基板
１１の下面の周辺部に突起電極１２を設けた場合につい
て説明したが、これに限定されるものではない。例え
ば、図１８（Ａ）、（Ｂ）に示すこの発明の第７実施形
態のように、ＣＳＰ(Chip SizePackage)と呼ばれる半導
体装置４０にも適用することができる。
１１の下面の周辺部に突起電極１２を設けた場合につい
て説明したが、これに限定されるものではない。例え
ば、図１８（Ａ）、（Ｂ）に示すこの発明の第７実施形
態のように、ＣＳＰ(Chip SizePackage)と呼ばれる半導
体装置４０にも適用することができる。
【００２４】この図１８（Ａ）、（Ｂ）に示す半導体装
置４０では、シリコン基板４１の上面全体に複数の柱状
の突起電極４２が再配線４３を介して格子状に設けら
れ、シリコン基板４１の上面に封止膜４４が突起電極４
２の下部の周囲面を覆うように設けられ、封止膜４４の
上面において各辺の突起電極１２の内側に各１本の溝４
５がシリコン基板４１の各辺に沿って且つ当該各辺に隣
接する２辺まで延びて設けられている。この場合、各溝
４５の外側における封止膜４５の周辺部をその内側に対
して変位しやすいようにすることができる。
置４０では、シリコン基板４１の上面全体に複数の柱状
の突起電極４２が再配線４３を介して格子状に設けら
れ、シリコン基板４１の上面に封止膜４４が突起電極４
２の下部の周囲面を覆うように設けられ、封止膜４４の
上面において各辺の突起電極１２の内側に各１本の溝４
５がシリコン基板４１の各辺に沿って且つ当該各辺に隣
接する２辺まで延びて設けられている。この場合、各溝
４５の外側における封止膜４５の周辺部をその内側に対
して変位しやすいようにすることができる。
【００２５】なお、この半導体装置４０では、突起電極
４２の下部の周囲面を封止膜４４で覆っているが、図１
９に示すこの発明の第９実施形態のように、突起電極４
２の周囲面全体を封止膜４４で覆うようにしてもよい。
このようにした場合、突起電極４２の露出面に半田など
からなる低融点金属ボール４６を予め設けるようにする
こともできる。そして、この場合には、低融点金属ボー
ル４６を回路基板４７の上面に設けられた接続端子４８
に接合することにより、半導体装置４０を回路基板４７
上に実装することになる。
４２の下部の周囲面を封止膜４４で覆っているが、図１
９に示すこの発明の第９実施形態のように、突起電極４
２の周囲面全体を封止膜４４で覆うようにしてもよい。
このようにした場合、突起電極４２の露出面に半田など
からなる低融点金属ボール４６を予め設けるようにする
こともできる。そして、この場合には、低融点金属ボー
ル４６を回路基板４７の上面に設けられた接続端子４８
に接合することにより、半導体装置４０を回路基板４７
上に実装することになる。
【００２６】なお、例えば、図６に示す場合に、半導体
装置１０を回路基板１８上に実装した後に、封止膜で封
止するようにしてもよい。また、図５に示すダイシング
工程前に、封止膜で封止するようにしてもよい。さら
に、シリコン基板１１、４１は平面長方形状であっても
よい。
装置１０を回路基板１８上に実装した後に、封止膜で封
止するようにしてもよい。また、図５に示すダイシング
工程前に、封止膜で封止するようにしてもよい。さら
に、シリコン基板１１、４１は平面長方形状であっても
よい。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、突起電極を支持する半導体基板または封止膜に薄肉
部を設けているので、熱膨張係数差に起因する比較的大
きな応力が生じても半導体基板または封止膜が変位さ
れ、これにより半導体基板に設けられた突起電極に生じ
る応力を緩和することができ、したがって温度変化が生
じても突起電極にクラックが発生することがなく、接合
の信頼性を高めることができる。
ば、突起電極を支持する半導体基板または封止膜に薄肉
部を設けているので、熱膨張係数差に起因する比較的大
きな応力が生じても半導体基板または封止膜が変位さ
れ、これにより半導体基板に設けられた突起電極に生じ
る応力を緩和することができ、したがって温度変化が生
じても突起電極にクラックが発生することがなく、接合
の信頼性を高めることができる。
【図面の簡単な説明】
【図１】（Ａ）および（Ｂ）はこの発明の第１実施形態
における半導体装置の平面図および側面図。
における半導体装置の平面図および側面図。
【図２】図１に示す半導体装置の製造に際し、当初の製
造工程の断面図。
造工程の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に示す半導体装置を回路基板上に実装した
状態の一例の断面図。
状態の一例の断面図。
【図７】（Ａ）および（Ｂ）はこの発明の第２実施形態
における半導体装置の平面図および側面図。
における半導体装置の平面図および側面図。
【図８】（Ａ）および（Ｂ）はこの発明の第３実施形態
における半導体装置の平面図および側面図。
における半導体装置の平面図および側面図。
【図９】（Ａ）および（Ｂ）はこの発明の第４実施形態
における半導体装置の平面図および側面図。
における半導体装置の平面図および側面図。
【図１０】図８に示す半導体装置の製造に際し、当初の
製造工程の断面図。
製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】図１１に続く製造工程の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】図１３に続く製造工程の断面図。
【図１５】（Ａ）および（Ｂ）はこの発明の第５実施形
態における半導体装置の平面図および側面図。
態における半導体装置の平面図および側面図。
【図１６】（Ａ）および（Ｂ）はこの発明の第６実施形
態における半導体装置の平面図および側面図。
態における半導体装置の平面図および側面図。
【図１７】（Ａ）および（Ｂ）はこの発明の第７実施形
態における半導体装置の平面図および側面図。
態における半導体装置の平面図および側面図。
【図１８】（Ａ）および（Ｂ）はこの発明の第８実施形
態における半導体装置の平面図および側面図。
態における半導体装置の平面図および側面図。
【図１９】この発明の第９実施形態における半導体装置
を回路基板上に実装した状態の一例の断面図。
を回路基板上に実装した状態の一例の断面図。
【図２０】従来の半導体装置を回路基板上に実装した状
態の一例の断面図。
態の一例の断面図。
１０ 半導体装置 １１ シリコン基板 １２ 突起電極 １３ 溝
Claims (19)
- 【請求項１】 複数の突起電極が設けられた半導体基板
に薄肉部が設けられていることを特徴とする半導体装
置。 - 【請求項２】 請求項１に記載の発明において、前記薄
肉部は、前記突起電極が形成された面と反対側の面の一
部が除かれて形成されていることを特徴とする半導体装
置。 - 【請求項３】 請求項１または２に記載の発明におい
て、前記突起電極の少なくとも下部の周囲面を覆うよう
に設けられた封止膜を備えていることを特徴とする半導
体装置。 - 【請求項４】 請求項１〜３に記載の発明において、前
記薄肉部は前記突起電極の間に対応する位置に設けられ
ていることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４に記載の発明において、前
記薄肉部は前記半導体基板の外周部にに設けられている
ことを特徴とする半導体装置。 - 【請求項６】 請求項１〜４に記載の発明において、前
記薄肉部は点状または線状の溝であることを特徴とする
半導体装置。 - 【請求項７】 請求項１〜４に記載の発明において、前
記薄肉部は、前記半導体基板ほぼ全面にマトリクス状ま
たは格子状に形成された点状または線状の溝であること
を特徴とする半導体装置。 - 【請求項８】 請求項６または７に記載の発明におい
て、前記溝は複数本設けられ、外側に深さの深い溝があ
ることを特徴とする半導体装置。 - 【請求項９】 請求項６または７に記載の発明におい
て、前記溝は複数本設けられ、外側に幅の大きい溝があ
ることを特徴とする半導体装置。 - 【請求項１０】 請求項１〜３に記載の発明において、
前記薄肉部は前記半導体基板全周囲に所定の幅にて形成
され、中央部が厚肉部とされていることを特徴とする半
導体装置。 - 【請求項１１】 請求項１〜３に記載の発明において、
前記半導体基板は方形状であり、前記薄肉部は隣接の辺
間にさし渡して形成された点状または線状の溝であるこ
とを特徴とする半導体装置。 - 【請求項１２】 一面に複数の突起電極が設けられた半
導体基板と、前記突起電極の少なくとも下部の周囲面を
覆うように設けられた封止膜とを備え、前記封止膜に薄
肉部が形成されていることを特徴とする半導体装置。 - 【請求項１３】 薄肉部を有する半導体基板に設けられ
た複数の突起電極が、それぞれ、基板に形成された対応
する各接続端子に接合されていることを特徴とする半導
体装置の接合構造。 - 【請求項１４】 請求項１３に記載の発明において、前
記各突起電極と接続端子は低融点金属を介して接合され
ていることを特徴とする半導体装置の接合構造。 - 【請求項１５】 請求項１３または１４に記載の発明に
おいて、前記突起電極の少なくとも下部の周囲面を覆う
ように設けられた封止膜を備えていることを特徴とする
半導体装置の接合構造。 - 【請求項１６】 請求項１３〜１５に記載の発明におい
て、前記薄肉部は前記突起電極の間に対応する位置に設
けられていることを特徴とする半導体装置の接合構造。 - 【請求項１７】 請求項１３〜１５に記載の発明におい
て、前記薄肉部は前記半導体基板の外周部に設けられて
いることを特徴とする半導体装置の接合構造。 - 【請求項１８】 請求項１３〜１５に記載の発明におい
て、前記薄肉部は点状または線状の溝であることを特徴
とする半導体装置の接合構造。 - 【請求項１９】 請求項１３〜１５に記載の発明におい
て、前記薄肉部は、前記半導体基板ほぼ全面にマトリク
ス状または格子状に形成された点状または線状の溝であ
ることを特徴とする半導体装置の接合構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35143099A JP3692874B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体装置およびそれを用いた接合構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35143099A JP3692874B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体装置およびそれを用いた接合構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168139A true JP2001168139A (ja) | 2001-06-22 |
| JP3692874B2 JP3692874B2 (ja) | 2005-09-07 |
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ID=18417239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35143099A Expired - Fee Related JP3692874B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体装置およびそれを用いた接合構造 |
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| Country | Link |
|---|---|
| JP (1) | JP3692874B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031526A (ja) * | 2001-07-16 | 2003-01-31 | Mitsumi Electric Co Ltd | モジュールの製造方法及びモジュール |
| JP2004186651A (ja) * | 2002-12-06 | 2004-07-02 | Nec Corp | 半導体装置及びその製造方法 |
| JP2005150221A (ja) * | 2003-11-12 | 2005-06-09 | Seiko Epson Corp | 半導体装置、半導体ウエハおよびその製造方法 |
| JP2007114126A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2008252061A (ja) * | 2007-03-08 | 2008-10-16 | Nissan Motor Co Ltd | 半導体装置とその製造方法 |
| JP2009152503A (ja) * | 2007-12-21 | 2009-07-09 | Spansion Llc | 半導体装置及びその製造方法 |
| US7728426B2 (en) | 2006-03-08 | 2010-06-01 | Oki Semiconductor Co., Ltd. | Semiconductor device |
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
-
1999
- 1999-12-10 JP JP35143099A patent/JP3692874B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031526A (ja) * | 2001-07-16 | 2003-01-31 | Mitsumi Electric Co Ltd | モジュールの製造方法及びモジュール |
| JP2004186651A (ja) * | 2002-12-06 | 2004-07-02 | Nec Corp | 半導体装置及びその製造方法 |
| JP2005150221A (ja) * | 2003-11-12 | 2005-06-09 | Seiko Epson Corp | 半導体装置、半導体ウエハおよびその製造方法 |
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
| JP2007114126A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7728426B2 (en) | 2006-03-08 | 2010-06-01 | Oki Semiconductor Co., Ltd. | Semiconductor device |
| JP2008252061A (ja) * | 2007-03-08 | 2008-10-16 | Nissan Motor Co Ltd | 半導体装置とその製造方法 |
| JP2009152503A (ja) * | 2007-12-21 | 2009-07-09 | Spansion Llc | 半導体装置及びその製造方法 |
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