TWI225706B - Semiconductor memory device - Google Patents
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Description
1225706 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關於主谱_ ^ 有多埠記憶體或内:二體記憶體裝4 ’且特別有關於具 AeeeSS 記憶體 的SRAM(Static Random 置。 恶1現機存取存記憶體）之半導體記憶體裝 【習知技術】 多埠記憶體單开+ . ^ 置互為相鄰。s +女中，各埠的位元線間或字元線間常配 誤動作。 各配線間的耦合電容引起串音，而導致 字元：：：以報第2_-127°4號中，提出避開 線的GND配線。同揭炎’法係设置寫入字元線和讀出字元 號中’提出避開、Ί、9本專利公開公報第2〇〇〇_236 029 單元，和目配互線崎^ 間隔，以便在;、【：:::::線和字元線間有充份的 體單元的字元先rr 積增加。但I . 卩早用配線不會使面 日本專利公門ΐ日專利公開公報第20 02_43441號和 曰奉寻扪Α開公報第2〇〇2_2 3753 9號所示， 形狀的2埠記憶體的配置結構時，連 《 ° 互鄰接配置，如果其間的空間 至各琿的字元線相 的空間。 並無提供給屏障配線 根據上述，如果在橫方向為長 置結構中插人屏障配線，有記憶體單埠記憶體的配 千凡面積增大的問題。 2075-5926-PF(Nl).ptd 第5頁 ¢51 1225706 五、發明說明（2) 又，如果不设置屏障配線，由於如上所述的字元線 的耦合電容變大，使輅合雜訊變大引起誤動作。 曰 1 【發明内容】 本發明的目的，係提供不增加記憶體面積而 配線間耦合雜訊的半導體記憶裝置。 乂減低 =發明的半導體記憶裝置’得、具有多埠記憶 =裝置’包括複數記憶單元、複數第1字元線、以及 ^ _ 2子兀線。複數記憶單元係以行列狀配置。複數第j 應各行而配置，連接至記憶單元，且從第1 線，分別對應各ί而車配的署位址击信號來選擇。複數第2字元 存取時係根據上述第2迫沾連接至記憶皁兀，且從第2埠 元線與複數各~埠位址信號來選擇。複數各第1字 相Ϊίίί字元線在平面配置上交互配置。 與複數各第2字元綠^體把憶裝置中’複數各第1字元線 意字元線一側的字線在綠平t面配置上交互配置’因此鄰接任 的字元線。這些與鄰接另一側的字元線互為同一璋 出，且其中之— 旱的字元線不同時由行選擇信號選 位。因此，字元!的字元線由字元線驅動電路固定在，，L" 耦合電容不改變、’、：側的耦合電容雖然改變’而另一側的 元線兩側受麵合電響字元線的電位。☆是，與字 容影響。因此 f較，$元、線可以較不受耦合電 元面積來防止誤動作減低耦合雜訊，I可不增加記憶體單 本么明的其他半導體記憶裝置，具有内容可定址記憶
2075-5926-PF(Nl).ptd 苐6頁
1225706 五、發明說明（3) 體，包括複數内容可定址記憶單元、複數字元線、以及複 數匹配線。複數内容可定址記憶單元係以行列狀配置。複 數字元線分別對應各行而配置，連接至内容可定址記憶單 元。複數匹配線分別對應各行而配置，連接至上述内容可 定址記憶單元。互相鄰接的第1 行與第2行中，第1 行的 字元線與第2行的字元線互相鄰接，且互相鄰接的第2 行 與第3行中，第2 行的匹配線與第3行的匹配線互相鄰接。 根據本發明的其他半導體記憶裝置，互相鄰接的第1 行與第2行中，第1 行的字元線與第2行的字元線互相鄰 接，且互相鄰接的第2行與第3行中，第2行的匹配線與 第3行的匹配線互相鄰接。因此，字元線不易受耦合電容 的影響，藉此可以減低耦合雜訊，且可不增加記憶體單元 面積來防止誤動作。 接著以下附加用以理解的相關圖面並詳細說明本發 明，可使本發明上述和其他目的、特徵、形態以及優點更 清楚。 【實施方式】 以下係根據本發明實施例的圖示說明。 [第一實施例] 參考第1圖’記憶體早元MC具有兩個驅動電晶體N1、 N2 、兩個負載電晶體P1、P2、以及四個存取電晶體N3a、 N3b、N4a、N4b ° 兩個驅動電晶體N1，N2、以及四個存取電晶體 N3a，N3b，N4a，N4b各由nMOS電晶體構成，而兩個負載電晶
2075-5926-PF(Nl).ptd 第7頁 !2257〇6 五、發明說明（4) 體Ρ1，Ρ2各由pMOS電晶體構成。 nMOS電晶體N1和pMOS電晶體P1構成第丨CM〇s(互補式 金屬氧化半導體）反相器11，nM〇s電晶體N2和pm〇S電晶體 P2構成第2 CMOS反相器12。第1和第2反相器II、12其中一 方之輸出端連接至另一方之輸入端形成正反器電路 節點Na、Nb。 σ 、驅動電晶體N1、Ν2的各源極連接至GND電位，以及負 載電路P1，P 2的各源極連接至v £) d電位。 、 nMOS電aa體N3 a的源極、閘極、和汲極分別連接至一 記憶端子Na、第1字元線WLA、和第j正相位元線Bu。-⑽ 電晶體N3b的源極、閘極、和汲極分連接至一記憶端子 Na、第2字兀線WLB、和第2正相位元線blB。 nMOS電晶體N4a的源極、閘極、和汲極分別連接至一 記憶端子Nb、第！字元線wu、和第1反相位元線/BU。 體N4b的源極、閘極、和汲極分連接至-記憶端 子Nb、^ 2日字兀線WLB、和第2反相位元線/BLB。 4 *也就是說/根據第1字元線WLA、第1正相位元線BLA、 / it反相位元線/BLA的選擇可從第1埠讀出記憶值。又， 第2正相位元線BLB、和第2反相位元 線/BLB的選擇可從第2埠讀出記憶值。 亡述的連接，可構成2埠SRAM記憶單元電路。 棘#二&第2圖，第1圖所示的2埠讣.記憶單元紅在記憶 ^ ^配置成行列狀（矩陣狀）。對應此記憶陣列的各 仃，么別配置第j字元線wu〇〜WUn和第2字元線 1225706 五、發明說明（5) WLB0〜WLBn。換句話說，各行中，第j字元線WLA和 線WLB成對配置。 于 根據第1埠13a的位址信號，第}埠字元驅動器lla藉由 例如第1埠控制器〗2a選擇各第丨字元線WLA〇〜WLAn。又，曰 據第2埠13b的位址信號，第2埠字元驅動器nb藉由例如第 2埠控制器12b選擇各第2字元線WLB0〜WLBn。 又，第2圖中，為了方便說明，省略了位元線。又， 第2圖中’為了方便說明’雖然第j璋的字元驅動器工^ 不於圖中記憶單元陣列的左方而第2璋的字元驅動器！工㈣ 二於憶單元陣列的右方，第i和第2琿的字元驅動器 八：*於1置位置並不限定。X，第1埠13a和第2埠13b 刀別由輸出入接腳群和輸出入電路群組成。 參考第3圖，本實施例中 線關〜wla2、以及電氣連接至第2璋的各字元Γ ' =LB2,平：配置中交互配置。也就二^ =字 置。 、 字兀線WLB2各字元線依序在平面上配 以及實施例，由於上述各字元線WLA0〜WLA2 =子；平面配置中交互配置，記憶體單元面積並 線間的耦合雜訊。以下進行說明。、 連接至同—埠的如第4圖所示，係說明關於 記惟單元。又，^ 相鄰的字元線配置的2埠^烛 " 第4圖係顯示，在2埠SRAM記憶單元中，連 第9頁 2075-5926-PF(Nl).ptd ess 1225706 五、發明說明（6^ "" '---~ 接至同一埠的字元線彼此相鄰的字元線的配置時3位元的 電路結構。 — 參考第4圖的字元線配置，例如第i行開始到第3行的 字70線係依序配置為字元線WLAO v字元線WLB0、字元線 WLB1、字元線WLA1、字元線WLA2、字元線WLB2。注意第工 行的第2埠的字元線WLB0，此字元線WLB0 —側與字元線 WLA0鄰接而另一側與字元線叽以鄰接。也就是說，任意的 字元線的一側所鄰接的字元線成為相同埠的別行的字元 線，而另一側所鄰接的字元線成為別埠的同一行的字元 線0 ★此字元線的配置中，由第1埠的行選擇位址信號選擇 了第1行’且字元線W L A 0由L電位升到η電位。因此，在幾 乎相同的時序中，由第2埠的行選擇位址信號選擇第2行'， 且字元線WLB1由L電位升到Η電位。 央在字元線礼Α0和字元線WLB1間的字元線WLB〇的 位，受到與字元線叽人〇間產生的耦合 WLM間產生的的麵合電容。2的影響。=== = =’,第5圖所示，字元線WLB。的電位與字元線m〇 / WLB1以相同方式變化。 子元線WLB0由字元線驅動器驅動至I * 一 的電位瞬間上昇但立刻回到L電K曰L是電位田，紅子人凡線仙〇 產生在字元線WLB0上L電位的變化，成為二電谷而 士 ， ·， - 々乂馬揭合雜訊。如要 產生此雜m，連接至字元線關的記憶單元腳 ^ 晶刪b、M4b會瞬間打開。因此，增高了記憶單元Mcj
1225706 五、發明說明（7) 生寫入錯誤且破壞記憶單元M C 0的資料保存的危險性。 相對地，本實施例中，如第3圖所示，各字元線 WLA0〜WLA2和各字元線WLB0〜WLB2在平面配置中交互配置。 注意第1行的第2埠的字元線WLB0，字元線乳Β0的一側鄰接 至字元線WLA0，而另一侧鄰接至字元線叽^。也就是說， 鄰接至任意字元線的一側的字元線和鄰接至另一側的字元 線互為同一埠的字元線。 同：璋的字：線不同時被行選擇位 中之一字元線由字元線驅動電路固定在L電位。^因擇且其 字7°紐训的一側相_的字元線WLA 0被選擇時？、 一側的字元線WLA1就不被選擇。 才4接至另 參考第6圖’雖然在字元線wu〇 一側 電靖引起的字元線nB。與字元線WL予：線，〇的 的^匕，但*於一在字元線WLB〇另—側的字元電容C1 tL電位，子兀綠WLB〇與字元線WLA1間產生的▲的電位 谷C2並不改變也不影響字元線wlb〇的電位。的耦合電 例中，第7圖所示的字元線WLB0不易受麵合電1此，本實施 於是與第4圖和第5圖的样、口、± 々 電各的影麴， f增力記憶單元面積來防止誤動作。 。雜訊，並可 第二實施例 ^施例係說明有關實現第一實施例 的具體配罝範例結構。 的子元線配置 首先說明1位元的記憶單元ΜΠ的配置結構 仏成一個 η型
2075-5926-PF(Nl).ptd 0S7 第11頁 主要係參考第8圖，半導體基板的表面上構。 1225706 五、發明說明（8) =區NW及夾住此n型井區Nw的二個p型井區p㈣、。pM〇s $晶體PI、P2在η型井區NW内形成。又，η·電晶體N1、 、N4b在13型井區PW()内形成，nMOS電晶體N2、N3a、N4a 在P型井區PW1内形成。 pMOS電晶體P1具有p型擴散區几13所形成的源極、p型 男政區FL14所形成的汲極、以及間極pu。pM〇s電晶體p2 具^有P型擴散區F L1 1所形成的源極、p型擴散區F L丨2所形成 的汲極、以及閘極PL2。 nMOS電晶體N1具有n型擴散區FU所形成的源極^型 二散區FL2所形成的汲極、以及閘極pu。電晶體N2具 η型擴政區FL4所形成的源極、n型擴散區FL5所形成的汲 極、以及閑極PL2。 nM0S電晶體N3a具有η型擴散區FL7所形成的源極、n型 核政區FL8所形成的汲極、以及閘極pL4。nM〇s電晶體N3b 具有η型擴散區FL2所形成的源極、n型擴散區几3所形成的 汲極、以及閘極PL3。 nMOS電晶體N4a具有n型擴散區FL5所形成的源極、n型 擴散區FL6所形成的汲極、以及閘極pL4。nM〇s電晶體N4b ❿ 具有η型擴散區FL9所形成的源極、n型擴散區几1〇所形成 的汲極、以及閘極PL3。 、 各n型擴散區的形成係在p型井區PW0、PW1的活性區内 /主入η型不純物。又，各p型擴散區的形成係在〇型井區 的活性區内注入ρ型不純物。 nMOS電晶體Ν1的η型擴散區FL2和nMOS電晶體N3b的η型
第12頁 上225706 五、發明說明（9) 擴散區F L 2係由共通的梦粤 ji， ^ J把放區構成。η Μ 0 S電晶體Ν 2 όθ η舟I 4企 月文區FL5和nMOS電晶⑷# 电日日股^的η型擴 區構成。 、η罜擴政區几5係由共通的擴散 的松電曰曰體1"1與祕3電晶體N1的各閘極凡1係由Α通 …(多晶石夕植入不純物)配線構成。又，:咖通電 + 〃’、nM0S電晶體N2的各閘極^2係由共通的摻雜多晶 構成。nMOS電晶體N3a與N4a的各閘極pu係由此通 雜多晶矽配線構成。nMOS電晶體N3b與N4b的各閘極 Ld係由共通的摻雜多晶矽配線構成。 一閘極PL1、p型擴散區FL12、及n型擴散區FL5各經由共 ，接觸窗％和接觸窗C1由對應的第1金屬配線以低阻抗電/、 氣連接至記憶端子Na。又，閘極PL1 An型擴散區几19 共同接觸窗SC由第1金屬配線CSC電氣連接。' _ 閘極PL2、p型擴散區几14、及η型擴散區FL2各經由共 ，接觸窗sc和接觸窗^由對應的第i金屬配線以低阻抗電/、 氣連接至記憶端子Nb。又，閘極PL2及η型擴散區FL7經由 共同接觸窗SC由第1金屬配線CSC電氣連接。 主要係參考第8圖及第9圖，p型擴散.區FL11及FL13各 經由接觸窗C 1與分別的第1金屬配線VDD1電氣連接，各分 別的第1金屬配線VDD1經由第1介層洞T1與VDD電位的第2金 屬配線電氣連接。 η型擴散區FL8經由接觸窗C1與第1金屬配線blai電氣 連接’此第1金屬配線BLA1經由第1介層洞Τ1與位元線BLA 的第2金屬配線電氣連接。η型擴散區F L 6經由接觸窗C1與 2075-5926-PF(Nl).ptd 第13頁 1225706 五、發明說明（10) " " ---------- 1第^ ί屬配線/BLA1電氣連接，此第1金屬配線/BLA1經由第 A 同^與位元線/BLA的第2金屬配線電氣連接。n型擴 1 4 &由接觸窗C 1與第1金屬配線GND 1電氣連接’此第 綠、f ^配線GND1經由第1介層洞T1與接地線GND的第2金屬配 綠電氣連接。 Γ1型擴^區FL3經由接觸窗π與第1金屬配線肌…電氣 ’此第1金屬配線BLB1經由第1介層洞T1與位元線BLB —弟2金屬配線電氣連接。n型擴散區几丨〇經由接觸窗c丨與 金屬配線/BLB〗電氣連接，此第1金屬配線/BLB1經由第 丑'層洞T1與位元線/Blb的第2金屬配線電氣連接。n型擴 政區FL1經由接觸窗C1與第1金屬配線⑽^電氣連接，此第 1金屬配線GND1經由第1介層洞T1與接地線GN])的第2金屬配 線電氣連接。 ^配置於記憶體單元區域内的全部的第2金屬配線互相 平行配置’並且往相對11型井區NW與^型井區pw()的界線及n 型井區NW與ρ型井區PW1的界線平行的方向延伸。 閘極PL4經由閑極接觸gGC與第1金屬配線社^電氣連 接’此第1金屬配線WLAa經由第1介層洞T1與第2金屬配線 WLAb的第2金屬配線電氣連接，此第2金屬配線^幼經由第 2介層洞T2與字元線wl A1的第3金屬配線電氣連接。閘極 PL3經由閘極接觸窗GC與第1金屬配線WLBa電氣連接，此第 1金屬配線WLBa經由第1介層洞T1與第2金屬配線WLBb電氣 連接，此第2金屬配線WLBb經由第2介層洞T2與字元線WLB1 的第3金屬配線電氣連接。
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配置於記憶體單元區域内的全部的第3金屬配線也是 互相平行配置，並且往相對η型井區NW與p型井區pw 0的界 線及η型井區NW與ρ型井區PW1的界線垂直的方向延伸。 其次，說明有關互相鄰接的記憶單元MC1 &MC2的配置 結構。 參考第8圖及第9圖，從相鄰記憶單元MC1的記憶單元 M C 2的電晶體形成層至第2金屬配線層的平面配置結構，相 對於記憶單元MC 1和記憶單元MC2間的界線（X —X線），係線 性對稱於記憶單元M C1的平面配置。因此，第2金屬配線層 形成的GND線、VDD線、位元線對BLA、/BLA、BLB、及/BLB 係由鄰接的記憶單元（例如MCI和MC2)共有。又，由於線性 對稱的配置，電容值等的特性的不吻合可最小化。 相對地，相鄭記憶單元MCI的記憶單元MC2中的第2介 層洞T2與第3金屬配線層的各平面配置結構具有與記憶單 元MCI的平面配置結構相同的結構。總之，在記憶單元“cl 與記憶單元MC2雙方中，由連接至第1埠的第3金屬配線層 所形成的字元線WAL1、WAL2分別在圖中配置在連接至第^ 埠的第3金屬配線層所形成的字元線WLB1、WLB2的上側， 字元線WLB1、WLB2。換句話說，各連接至第1埠的第3金屬 配線層所形成的各字元線WAL1、WAL2與連接至第2蜂的第3 金屬配線層所形成的各字元線WLB1、WLB2交互配置。 如上所述的記憶單元的配置結構，可減低如第一實施 例中所說明的搞合電容的字元線的雜訊，並可不增加^己情、 單元面積來防止誤動作。 ~
1225706 五、發明說明（12) [第三實施例] 本貫施例與第一貫施例和第二實施例係不同類型，係 說明有關具有唯讀埠的2埠SRAM記憶單元。 參考第1 1圖，記憶單元MC具有2個驅動電晶體N ；[、 N2、2個負載電晶體pi、P2，2個存取電晶體、N4、以及 構成唯讀埠的nMOS電晶體N5、N6。 2個驅動電晶體Nl，N2、2個存取電晶體N3，N4、以及 電曰曰體N 5 ’ N 6係由p Μ 0 S電晶體構成，而2個負載電晶體 Pi，Ρ2係由nMOS電晶體構成。 nMOS電晶體N1與pMOS電晶體Pi構成第丨CM〇s反相器 II，而nMOS電晶體N2與pMOS電晶體P2構成第2 CM〇s反相器 12。第1和第2反相器Π、12其中一方的輸出端子與另一方 的輸入端子互相連接而構成正反器電路及記憶 Na、
Nb ° 驅動電晶體Nl、N2的各源極連接至GND電位，而負載 電晶體PI、P2的各源極連接至VDI)電位。 nMOS電晶體N3的源極、閘極、及汲極分別連接至一記 =子Na、寫入字元線WWL、及一寫入位元線肌^刪電 二細的源極、閘極、及汲極分別連接至另一記憶端子 b、寫入字元線WL、及另一寫入位元線/WBL。 第1埠連接nMOS電晶體N3，N4、寫入字元線WWl、及寫
HiT^WBL ’ /m。以此方式與第1蜂連接的記憶單元内 、子取電晶體，可以以差動方式穩定地讀出/寫入。 2埠連接nMOS電晶體N5，N6、讀出位元線RB]L、及讀
1225706 五、發明說明（13) 2 f元線RWL enM〇S電晶體N5的汲極和牘⑽ 極共同連接。nMOS電晶舰的源極和閉極曰曰體N6的源 =⑽2和記憶節議。祕電晶體N6的〉及極=== 接至讀出位元線RBL和讀出字元線RWIj。 刀別連 記憶ΪΪΐΐ的連接’係構成具有讀出專用埠的2埠SRAM 例。其次，係說明利用第11圖的等價電路的電路動作範 百先，說明關於讀出第i埠中的保持信號。字元 最初在L電位，存取電晶體N3保持在〇FF狀態，讀動 =，字元線WWL變成Η電位，且存取電晶體们_狀=開 =疋’記憶節點Na和位元線WBL變成電氣連接。假二 節點Na保持在Η電位，Η電位被讀入位元線侃。地了 假如記，節·保持在L電位，L電位被讀入位元線肌。 之後，字το線WWL回到L電位且存取電晶體N3進 再回到保持狀態。 狀^ 其次說明關於對第！埠的寫入動作。藉由驅動電路（圖 中未顯不）記憶節點Na寫入Η電位時，位元線侃刻電位， 而寫入L電位時’位元線WBL机電位。當$元線靴從匕電 位變成Η電位日夺’存取電晶體N3從附狀態變成〇N狀態，且 位元線WBL與記憶節點Na成為電氣連接狀態。由於位元線 WBL被強力驅自，記憶節點Na不考慮保持信號而改變成位 το線WBL的電位。例如，如果位元線WBL被驅動為[電位 時，記憶節點Na也變成L電位，而相對侧的記憶節點⑽變 2075-5926-PF(Nl).ptd 第17頁 1225706 五、發明說明（14) 成Η電位。相反地，如果位元線WBL被驅動為η電位時，記 憶節點N a也變成Η電位，而相對侧的記憶節點ν b變成L電 位。之後’當寫入用字元線WWL從Η電位變成L電位，而存 取電晶體Ν3變成OFF狀態時，各記憶節點Na、Nb安定於寫 入電位因而信號被保持。根據以上所述，完成了寫入動 作。 其次’說明關於從第2埠讀出的動作。 在非讀出狀態時，讀出用位元線RBL事先預充電至Η電 位。又，讀出用位元線RWL在L電位，即nMOS電晶體Ν6為 OFF狀態。假如記憶節點Na在η電位，nMOS電晶體N5在01^狀 態。 讀出動作開始時，和果讀出用字元線RWL從L電位變成 Η電位，nMOS電晶體N6從OFF狀態變成0N狀態。於是，讀出 用位元線RBL和接地線GND2經由nMOS電晶體N5、N6成為電 氣導通狀態’讀出用位元線r B L經預充電從Η電位變成L電 位’並讀出記憶節點Na的反轉信號之L電位。之後，字元 線RWL從Η電位回到L電位時，nMOS電晶體N6從OFF狀態變成 OFF狀態，讀出用位元線rwl和接地線GND2間為電氣遮斷。 因此，頊出用位元線RBL·在下次讀出動作時再度預充電至η 電位，因而完成了讀出動作。 另一方面，假設記憶節點Na為l電位時，nM〇s電晶體 N5在OFF狀態。當讀出動作開始、讀出用字元線從L電 位變化為Η電位時，nMOS電晶體N 6從OFF狀態變化為0N狀 態’而nMOS電晶體N5為OFF狀態，因此讀出用位元線維
2075-5926-PF(Nl).ptd 第18頁 1225706 五、發明說明（15) 持預充電位的Η電位不改變。因此，記憶節點Na的反相信 號Η電位被讀出。之後，字元線RWL·從II電位返回至L電位， 結束了讀出動作。 如上所述，第2埠不作寫入動作，只執行讀出動作。 其次’說明有關上述2埠SRAM記憶單元的平面配置結 構。 首先，說明有關1位元的記憶單元㈣1的配置結構。 主要係參考第12圖，在半導體基板的表面上，形成1 個η型井區NW、以及夾住此η型井區NW的2個p型井區PW0、 PW1。pMOS電晶體PI、Ρ2在η型井區NW内形成。又，nMOS電 晶體Nl、N3、N4在p型井區pw〇内形成，而nM〇s電晶體N2、 N5、N6在p型井區PW1内形成。 pMOS電晶體P1具有由p型擴散區FL112所形成的源極、 由FL11 0所形成的汲極、以及閘極pli。pm〇S電晶體P2具有 由P型擴散區FL1 13所形成的源極、由FL111所形成的汲 極、以及閘極PL2。 nMOS電晶體N1具有由n型擴散區FL2 0 0所形成的源極、 由η型擴散區FL2 10所形成的汲極、以及閘極PL1。nMOS電 晶體N2具有由η型擴散區FL2 01所形成的源極、由η型擴散 區FL21 1所形成的汲極、以及閘極pl2。 nMOS電晶體Ν3具有由η型擴散區FL210所形成的源極、 由η型擴散區FL2 20所形成的汲極、以及閘極PL3。nMOS電 晶體N4具有由η型擴散區FL2 12所形成的源極、由η型擴散 £ F L 2 2 1所形成的汲極、以及閘極p L 3。
2075-5926-PF(Nl).ptd 第19頁 1225706 五、發明說明（16) nMOS電晶體N5具有由1對n型擴散區几2〇2、FL240所形 成的源極與汲極、以及閘極PL2。nM〇s電晶體N6具有由！對 η型擴散區FL 2 4 0、F2 3 0所形成的源極與汲極、以及閑極 PL4。 各η型擴散區的形成係在ρ型井區pw〇、pwi的活性區 内注入η型不純物。又，各p型擴散區的形成係在n型井區 NW的活性區内注入ρ型不純物。 nMOS電晶體Ν1的η型擴散區FL21 〇和nM〇S電晶體Ν3的η 型擴放區FL2 1 0係由共同的擴散區構成。nM〇s電晶體的^ 型擴散區FL2 40和nMOS電晶體Ν6的η型擴散區FL2 40係由共 同的擴散區構成。 PM0S電晶體Ρ1與nM〇S電晶體Μ的各閘極PL1係由共同 的摻雜多結晶矽配線所構成。又，pM〇s電晶體p2與—⑽電 晶體N2和N5的各閘極PL2係由共同的摻雜多結晶矽配線所 構成。nMOS電晶體N3和N4的各閘極PL3係由共同的摻雜多 結晶矽配線所構成。 ^… 閘極PL2和ρ型擴散區FL11 0和η型擴散區FL2 1 0分別經 由接觸窗由對應的第1金屬配線以低阻抗電氣連接至記憶 端子Na。閘極PL1和ρ型擴散區FL111*n型擴散區几以丨^ 別經由接觸窗由對應的第1金屬配線以低阻抗電氣連接至 記憶端子Nb。又，閘極PL1也電氣連接至n型擴散區 FL212 。 ' 主要係參考第12圖、第13圖，ρ型擴散區FL1i2和 FL 1 1 3各經由接觸窗分別與第！金屬配線電氣連接，各第工 2075-5926-PF(Nl).ptd 第20頁 1225706
=配線經由第！介層洞T1電氣連接至觸電位的第2金屬 η型擴散區FL2 20經由接觸窗電氣連接至 f：第1金屬配線經由第!介層洞與τ 的；入 ;;、Γ電 =^、南電乳連接至第1金屬配線，此第丨金屬配線經由第工 ^:與丁1與第1埠的寫入用位元線/WBL的第2金屬配線電 氣連接。η型擴散區FL20 0經由接觸窗電氣連接至屬 ϋ μ此第1金屬配線經由第1介層洞與71與接地線㈣1的 苐2金屬配線電氣連接。 η型j廣散區FL2 3 0經由接觸窗電氣連接至第i金屬配 線此第1金屬配線經由第1介層洞T 1與第2埠的讀出用位 元t的第2金屬配線電氣連接。n型擴散區FL20 1經由接 觸窗電氣連接至第1金屬配線，此第1金屬配線經由第1介 層洞與T1與接地線㈣!)〗的第2金屬配線電氣連接。^型擴散 區FL2 0 2經由接觸窗電氣連接至第1金屬配線，此第1金屬 配線、經由第1介層洞Τ1與接地線GND2的第2金屬配線電氣連 接。 配置於記憶單元内的所有第2金屬配線皆互相平行配 置’且往相對於η型井區NW和ρ型井區PW0的界線以及η型井 區NW和ρ型井區PWi的界線的平行方向延伸。 閘極PL3經由接觸窗與第1金屬配線電氣連接，此第1 金屬配線經由第1介層洞Τ1與第2金屬配線電氣連接，而此 第2金屬配線經由第2介層洞Τ2與第丨埠的·寫入用字元線wwl
12257〇6 五、發明說明（18) 的第3金屬配線電氣連接。又，閘極P L 4經由接觸窗與第1 金屬配線電氣連接，此第1金屬配線經由第1介層洞與第 2金屬配線電氣連接，而此第2金屬配線經由第2介層洞T2 與第2埠的讀出用字元線RWL的第3金屬配線電氣連接。 ^ 配置於記憶單元區域内的所有第3金屬配線皆互相平 订配置，且往相對於η型井區NW和？型井區PW〇的界線以及η 型井區NW和ρ型井區pw 1的界線的垂直方向延伸。 其次，說明有關互相鄰接的記憶單元MC1和耽2的配置 結構。 一
一 參考第1 2圖和第1 3圖，從鄰接記憶單元MC 1的記憶單 兀MC2的電晶體形成層開始到第2金屬配線層為止的平面配 置結構，相對於記憶單元MCI的記憶單元MC2的界線（X-X 線），具有與記憶體單元MC1的平面配置線對稱的結構。因 此，由第2金屬配線層形成的GND1線、GND2線、VDD線、位 兀線WBL、/WBL、RBL係由鄰接的記憶單元（例*MC2) 所共有。
相對於此’鄰接記憶單元Mc i的記憶單元MC 2的第2介 層洞T2及第3金屬配線層的各平面配置結構具有與記憶單 元MCI的面配置結構相同的結構。總之，在記憶單元Μ(：ι 及記憶單元MC2兩者中，由連接至第2埠的第3金屬配線層 所形成的字元線RW1、RW2分別在圖中配置於連接至第1埠 的第3至屬配線層所形成的各字元線㈣的上側。換 句活虎，連接至第2埠的第3金屬配線層所形成的各字元線 RW1 RW2與連接至第丨*皐的第3金屬配線層所形成的各字元
五、發明說明（19) 線WW1、WW2交互配置。 藉由上述的記憶單元的配置結構，可減低如第 例中所說明的由耦合電容引起的车 、也 ^ ^ &的子凡線的雜訊，並可不婵 加圮憶單元面積來防止誤動作。 曰 [第四實施例] 本實施例係關於内容可定址記憶體(cam: Contes A^dressaMe Memory)。近年來，由於電腦的高速化，於 =:在晶片上安裝快取記憶體的需求。存取晶片外部的大 谷ίί憶體十分耗時’使CPU高速化的手法係採用將外部 :憶體的位址空間所記錄的資料轉送至晶片内的快取記憶 體’此時’有必要在瞬間檢索資料是否被轉送至快取記憮 體，而内容可定址記憶體具有此比較一致檢索機能。 參考第1 5圖，圯彳思體單元具有2個驅動電晶體n 1、 N2、2個負載電晶體P1、P2、2個存取電晶體N3、N4、以及 nMOS電晶體N5〜N7。2個驅動電晶體N1、N2、以及2個存取 電b曰體N 3、N 4係由η Μ 0 S電晶體構成，而2個負載電晶體 PI、Ρ2係由pMOS電晶體構成。 第1 CMOS反相器11係由nM〇s電晶體N1及PM0S電晶體P1 構成’而第2 CMOS反相器12係由nM〇S電晶體N2及pMOS電晶 體P2構成。第1及第2 CMOS反相器II、12其中之一方的輸 出端子與另一方的輸入端子互相連接而構成正反器電路、 及記憶節點N a、N b。 電晶體Nl、N2的源極各連接至GND電位，而負載電晶 體PI、P2的源極各連接至VDD電位。
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nM0S電晶體N3的源極、閘極、及汲極分別連接至一記 憶端子Na、字元線WL以及一正相位元線BL。nM〇s電晶體M 的源極、閘極、及汲極分別連接至另一記憶端子Nb、字元 線W L以及另一反相位元線/ b l。 卜nM0S電晶體N5、N6的各汲極互相電氣連接以構成内部 節點Nc。nMOS電晶體N5的源極及閘極分別連接檢索線SL、 記憶節點Nb。πΜOS電晶體N6的源極及閘極分別連接檢索線 /SL、記憶節點―。nMOS電晶體N7的閘極、源極、及沒極 刀別連接至内部卽點Nc、接地線GND2、匹配線μL。藉此而 構成了内容可定址記憶體。 又’匹配線ML係傳達顯示檢索信號與記憶信號一致· 不一致的信號。 其次，說明關於内容可定址記憶體的比較動作。 首先，在初期狀態時，檢索線對SL、/SL共同為n L ”電 位。 、、 假使記憶節點Na、Nb分別為” ηπ電位、"電位時， nMOS電晶體Ν6在0Ν狀態，而nMOS電晶體Ν5在〇{?]?狀態。因 此、’内部節點Nc係經由nMOS電晶體“與檢索線/SL電氣連 接並成為"L”電位。由於nM0S電晶體N7 *〇FF狀態，因此匹 酉己線ML與接地線⑽…係電氣遮斷狀態。匹配 充 電至"Η"電位。 比較動作開始時，對應欲比較的信號，檢索線讥或 /SL其中一方從"L"電位被驅動為"H，，電位。現在，為了比 較保持在記憶節點Na内的信號為” H"或”L"，檢索線讥維
1225706 五、發明說明（21) 持在"L 11電位而檢索線/SL被驅動至” H”電位以作為檢索資 料。於是，當nMOS電晶體N5在0?^狀態，而nM〇S電晶體N6 f 0N狀態時，内部節點Nc由於電氣連接至與檢索線/SL電 氣連接狀態而為f’H”電位，而nMOS電晶體N7為⑽狀態。匹 配線ML經由nMOS電晶體N7與接地線GND2為電氣連接狀態。 因此’匹配線ML從初期狀態的” H ”電位變化為"L „電位，而 付到比較結果不一致的資料。 另一方面，檢索線/SL·維持在"L"電位而檢索線SL被驅 動至H"電位以作為檢索資料。此時，經由nM〇s電晶體N6 内部節點Nc與檢索線/SL電氣連接而為"L"電位。nM〇s電晶 體N7在OFF狀態，且匹配線ML與接地電位GND2為係電氣遮 斷狀態，因此匹配線ML保持在初期預充電狀態的"H„電 位。結果，可得到比較結果—致的資料。之後，檢索線對 ^L,,、jSL共同回到"L"電位’而匹配線紅再度預充電成為 π Η電位，因此結束了比較動作。 又，為了方便，省略通常的讀出動作和寫入動作的說 明。 蒼考第1 6圖’本貫施中，今一人 斗貝 Τ 母仃子兀線和匹配線互相平 行延伸。X，字元線與匹配線的平面配置相對於鄰接行的 界線:早虛線_)在相鄰打間互相線對稱。也就是說，相鄰的 第1行和第2打中的第1行匹配線ML〇及第2行的匹配線犯互 相鄰接’且相鄰的第2行和第3行中的第2行字元線wli和第 3打的子兀線WL2互相鄰接，並重複這樣的結構。因此，從 第16圖的上側開始依序’以字元線⑽、匹配線mlq、匹配 2〇75-5926-PF(Nl) .ptd 第25頁 1225706 五、發明說明（22) 線ML1、子元線Wl!、a 元線和匹配線在平 凡線WL2、匹配線ML2的順序，各^ 根據本實施例，由$置。 置，與第一實施例相同於上述的字元線和匹配線係平面配 合雜訊的影響。將$日° ’可減低第1 7圖所示的配線間的輕 當匹配線MC在如下。 在内容 已預先 —致 而所 致比較動作結束 可定址記憶體中產* 比較動作結束後預充電時 生生了問翻 , 預充電至Η電位的匹_ J喊。在一致比較動作中 (最多只有一行）的行配線“大部分變化至Η電位 有匹配線MC在不一 ^ ^中的匹配線ML保持在L電位 後，由於匹配線再度=改變至L電位。一致比較動作結束 從L電位改變至η電位、。充電至Η電位，大部分的匹配線MC 例如，第1 7圖从 再度預充電的情況。、，配線肌1和壯2成為L電位後，考慮 寫入動作。因此，所:致比較動作中，不執行讀出作或 線ML1和ML2從L電仇改予兀線社〇〜WL2為L電位。當迅配 们。丄 位改變至Η電位時，相鄰沾〜一配 WL2由於耦合電容C3 郇的予兀線WL1和 曰 ， 矛C5同樣也攸L電位改_昼u 疋，於不選擇所有字元線WL0〜WL2，藉由圖中去位_。但 字元線驅動電路驅動至L電位，即使從^ =中未顯示的 不會馬上回到L電位。也就是說，即使與字：線也 相鄰的匹配線ML 1從L電位改變至Η電位，另_ 的一側 元線WL2的電位完全不.變化。 侧相鄰的字 由於位於字元線W L1 化 因此 ...........^、J匕配線ML1的變 而受到字元線WL1和匹配線ML1間產生的知人 文 生的耦合電容C3的
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影響。由於字元線WL1的另一側的匹配線ML L電位，字元線WL1和字元線WL2間產生的耦合電^固定在 響子元線W L1的電位。因此，本實施例中，、' ^ 4不衫 示的字元線WL1不易受耦合電容的影響，可於第1 7圖所 單元面積而降低耦合雜訊並防止誤動3作。1不增加記憶 〜實施例的2埠 兩側相鄰的配線 匹配線間的輕合 相對於此，如果字元線和匹配線如第 s己憶體所示依序配置時，由於各字元線的 成了匹配線，因此字元線受到在兩側的各 雜訊的影響。 可以不增加記憶單 此實施例中，與第一實施例相同 元面積而降低配線間耦合雜訊。 其次， 的結構。 說明關於上述内容可定址記憶單 元的平面配置 首先，說明關於1位元的記憶單元MCI的配置於構。 參考第15圖、第18圖及第19圖，本實施例的:置二 構，與第1丨〜13圖的結構相較’主要相異點在取代構 出專用埠的nMOS電晶體N5、N6而設置内容可定址記憶體^ 的nMOS電晶體N5〜N8、以及取代讀出用位元線RBL及^"出 用字元線RWL而設置檢索線對SL、/SL及匹配線ML。 主要係參考第1 8圖，内容可定址記憶體用的η μ 〇 g電晶 體Ν5〜Ν7分別在Ρ型井區ρ们内形成。nMOS電晶體Ν5具有1 對η型擴散區L 2 3 0、F L 2 0 3所形成的源極和汲極、以及問 極PL1 〇nM〇S電晶體Ν6具有1對η型擴散區FL2 02、FL 20 3所 形成的源極和汲極、以及閘極PL2。nMOS電晶體N7具有1對
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η型擴散區FL204 PL4。 FL2 0 5所形成的源極和汲極 以及閘極 nMOS電晶體Ν5和Ν6的各η型擴散區1?123()係由共 政區構成，且經由接觸窗由第j金屬配線“與閘極雷^ 連接。nMOS電晶體Ν5的閘極PL1、nMOS電晶體Ν1的閘極氣 pLl、以及PM0S電晶體P1的閘極PL1係由共同的摻雜多曰石 配線構成。η Μ 0 S電晶體N 6的閘極P L 2、η Μ 0 S電晶體j\j 2的門 極P L 2、以及p Μ 〇 S電晶體P 2的閘極P L 2係由共同的摻雜、夕曰 秒配線構成。 .〃 參考苐18圖和弟19圖’η型擴散區FL230經由接觸窗與 第1金屬配線電氣連接，而此第1金屬配線經由第1介層洞 丁1電氣連接至成為檢索線SL的第2金屬配線。η型擴散區. FL2 02經由接觸窗與第}金屬配線電氣連接，而此第1金屬 配線經由第1介層洞T1電氣連接至成為檢索線/SL的第2金 屬配線。η型擴散區FL2 0 4經由接觸窗與第1金屬配線電氣 連接’而此第1金屬配線經由第1介層洞Τ1電氣連接至成 為接地線GND 2的第2金屬配線。此第2金屬配線與其他的第 2金屬配線平行延伸。 η型擴散區f L 2 0 5經由接觸窗與第1金屬配線電氣連 接’而此第1金屬配線經由第1介層洞Τ1與第2金屬配線電 氣連接’而此第2金屬配線經由第2介層洞Τ2電氣連接至 成為匹配線ML的第3金屬配線。此匹配線ML與其他的字元 線WL平行延伸。 其次，說明關於互相鄰接的記憶單元MCI和MC2的配置
2075-5926-PF(Nl).ptd 第28頁 1225706 五、發明說明（25) 結構。 參考第1 8圖和第1 9圖，從相鄰記憶單元MC 1的記憶單 元M C 2的電晶體形成層開始到第3金屬配線層的平面配置結 構，相對於記憶單元MCI與記憶單元MC2的界線（X-X線）， 具有與記憶單元MC 1的平面配置結構線對稱的結構。因 此，第2金屬配線層形成的GND1線、GND2線、VDD線、位元 線WBL、/WBL、RBL係由相鄰的記憶單元（例如MCI和MC2)所 共有。 > 又，相鄰的第1行和第2行中，第1行的匹配線ML〇和第 2行的匹配線ML1相鄰，且相鄰的第2行和第3行中，第2行 的字元線WL1和第3行的字元線WL 2相鄰。 又’有關除此之外的配置結構中，由於結構與第1 2圖 和第1 3圖大致相同，同一的構成要素係付與同一的符號， 並省略此說明。 如上述的記憶單元的配置結構中，可以減低由耦合電 容產生的字元線的雜訊，且可不增加記憶體單元面積來防 止誤動作。 參考第2 0圖’本實施例的等價電路的結構與第丨5圖所 示的第四實施例的結構相較，不同點在追加了 nM〇s電晶體 .N8。此nMOS電晶體N8的閘極、源極、以及汲極分別與内部 郎點N c、接地電位G N D 2、以及匹配線M L電氣連接。 又’有關除此之外的等價電路的結構，由於與第丨5圖 所示的結構大致相同，同一的構成要素係付與同二的符 號，並省略此說明。
五、發明說明（26) 本實施例中，字元線歲 施例相同，如第1 6圖所示^匹配線的平面配置，與第四實 線），鄰接行間互相為線τ \相對於鄰接行的界線（單虛 第2行中，第1行的匹配線°總之，互相鄰接的第1行和 接，且互相鄰接的第2行和^和第2行的匹配線ml 1互相鄰 第3行的字元線WL2互相7^/第3行中，第2行的字元線WL1和 以字元線WLO、匹配線Μί^〇 。又，從第1 6圖的上側開始， 元線WL2、匹配線社2的順序匹配線ML 1、字元線WL1、字 面上配置。 、 ’各字元線及匹配線依序在平 由於字元線及匹配線在 例同樣地可減低第21圖所干沾上如此配置，與第四實施 又，本實施例中，由二、έ線間的-合雜訊的影響。 選出匹配線ML，所以可達“ f 7nM〇S電晶體Ν8，可加速 甘Α 」建到比較動作的高速化。 其次，說明有關上述内交 構。 4内谷可定址記憶單元的平面結 參考第2 2圖’本貫施例的配置結構與第工8圖和第工9圖 的結構相較，主要不同點在追加7nM〇s電晶體Ν8。 « nMOS電晶體Ν8係在ρ型井區PW1内形成。nM〇s電晶體Ν8 具有由1對η型擴散區FL2 0 6、FL2 0 5所形成的源極及汲極、 及閘極PL4。 nMOS電晶體Ν7、Ν8的各η型擴散區FL2 0 5係由共通的擴 散區構成，而各閘極PL4係由共通的摻雜多晶矽配線構 成。 參考第22圖及第23圖，η型擴散區FL204及FL2 0 6分別
I 2075-5926-PF(Nl).ptd 第30頁 1225706
，而各第1金屬配線 的第2金屬配線電氣 經由接觸窗各與第1金屬配線電氣連接 分別經由第1介層洞與形成接地線G N D 2 連接。 又，有關除此 和第1 9圖大致相同 並省略此說明。 之外的配置結構中，由於結構與第工8 ，同一的構成要素係付與同一的符號 圖 [第六實施例] 第二及三實施例中，係關於字元線wu和WLB在同一絕 緣層上形成時的說明，但字元線WLA和WLB如第24圖所示也 可在不同的絕緣層上形成。具體地說，絕緣層5丨上所形成 的字元線WLA上可形成絕緣層5 2，此絕緣層5 2上可以形成 字元線WLB。又，絕緣層51上所形成的字元線WLB上可形成 絕緣層5 2，此絕緣層5 2上可以形成字元線社a。總之，字 元線WLA和字元線WLB其中任一方可配置在絕緣層52的下 側，而字元線WL A和字元線WLB其中另一方可以配置在絕緣 層5 2的上侧。因此可以更減低|禺合電容。 又，第四及五實施例中，係說明字元線孔和匹配線ML 在同一絕緣層上形成的情況，但字元線WL和匹配線ML也可 在如第2 4圖所示之不同的絕緣層上形成。具體地說，絕緣 層51上所形成的字元線WL上可形成絕緣層52，此絕緣層52 上可以形成匹配線ML。又，絕緣層5 1上所形成的匹配線ML 上可形成絕緣層5 2，此絕緣層5 2上可以形成字元線WL。總 之，字元線WL和匹配線ML其中任一方可配置在絕緣層5 2的 下側，而字元線WL和匹配線ML其中另一方可以配置在絕緣
—1 — 2075-5926-PF(Nl).ptd 第31頁 1225706 五、發明說明（28) 層5 2的上侧。因此可以更減低耦合電容。 上述第一〜五實施例中， M0S電晶體，這些電晶體也可 / m二^電曰曰體的 0 · Ί 、 l」以疋MIS(Metal I sola tor
Semiconductor)。又，久蕾曰― 體的導電型可以為p型及η型 或相反。 單元，但也同:i適用於2埠也例中，係說明關於2埠的記憶 雖然在此以實施例詳細說上的多埠記憶單元。 定本發明，因此本發明 月本發明，然其並非用以限 J 7由 4 範圍所界定者為準。 和範圍當視後附之申請專利
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第1圖係電路圖， 一 記憶單元的等價電路/、不本發明第1實施例中的2埠SRAM 第2圖係顯示第j 式。 圖中2埠SRAM記憶單元MC的配置形 第3圖係平面配署 SRAM記憶單元排列；^圖，顯示本發明第一實施例中的2埠 第4圖係電路4】：時的字元線的配置。 至同-蟑的字元^/圖，顯#在2相⑷己憶#元中連接 第5圖係第4圖接時3位元的電路結構。
第6圖係顯示本二第。構一中的字：線的動作波形圖。 的3位元的電路結構’:月弟-貫施例中的2埠軸記憶單元 弟7圖係第6圖的雷敗{士地； 第8圖你承品 結構中的字元線的動作波形圖。 3_憶單元的2:=列=本：0!第二實施例中的2埠 到第1,屬配線層的配列…電晶體形成層 第9圖Λ平面配置圖，顯示本發明第2實施例中的2埠 SRAM記憶單元的2位元排列在同一列時，從第j介層洞到第 3金屬配線層的配置結構範例。 曰
第1 0圖係電路圖，顯示第8圖和第9圖中的記的 2位元的等價電路。 心 第11圖係電路圖，顯示本發明第三實施例中的2埠 S R A M s己憶早元的等價電路。 第1 2圖係平面配置圖，顯示本發明第三實施例中的2 埠SRAM記憶單元的2位元排列在同一列時，從電晶體形成
879 1225706 圖式簡單說明 層到第1金屬配線層的配置結構範例。 第1 3圖係平面配置圖，顯示本發明第三實施例中的2 埠SRAM記憶單元的2位元排歹在同一歹，J時，從第1介層洞到 第3金屬配線層的配置結構範例。 第1 4圖係電路圖，顯示第1 2圖和第1 3圖中的記憶單元 的2位元的等價電路。 第1 5圖係電路圖，顯示本發明第四實施例中的内容可 定址記憶體的記憶單元的等價電路。 第1 6圖係平面配置圖，顯示本發明第四實施例中的内 容可定址記憶單元排列為3行時的字元線和匹配線的配 置。 第1 7圖係顯示本發明第四實施例中的内容可定址記憶 體中的3位元的電路結構。 第1 8圖係平面配置圖，顯示本發明第四實施例中的内 容可定址記憶單元的2位元排列在同一列時，從電晶體形 成層到第1金屬配線層的配置結構範例。 第1 9圖係平面配置圖，顯示本發明第四實施例中的内 容可定址記憶單元的2位元排列在同一列時，從第1介層洞 到第3金屬配線層的配置結構範例。 第2 0圖係電路圖，顯示本發明第五實施例中的内容可 定址記憶單元的等價電路。 第2 1圖係顯示本發明第五實施例的内容可定址記憶體 中的3位元的電路結構。 第2 2圖係平面配置圖，顯示本發明第五實施例中的内
2075-5926-PF(Nl).ptd 第34頁 1225706 圖式簡單說明 容可定址記憶單元的2位元排列在同一列時，從電晶體形 成層電晶體形成層到第1金屬配線層的配置結構範例。 第2 3圖係平面配置圖，顯示本發明第五實施例中的内 容可定址記憶單元的2位元排列在同一列時，從第1介層洞 到第3金屬配線層的配置結構範例。 第24圖係概略剖面圖，顯示本發明第六實施例中半導 體裝置的結構。 [符號說明] /BLA〜第1反相位元線； /BLB〜第2反相位元線； /BL〜反相位元線； /WBL〜寫入用位元線； 11 a〜第1埠字元驅動器； 11 b〜第2埠字元驅動器； 1 2 a〜第1埠控制器； 1 2 b〜第2埠控制器； 1 3 a〜第1埠； 1 3 b〜第2埠； 5 1、5 2〜絕緣層； BLA、/BLA、BLB、及/BLB 〜位元線； BLA〜第1正相位元線； B L B〜第2正相位元線； BL〜正相位元線；
Cl、C2、 C3、C4、C5〜耦合電容；
2075-5926-PF(Nl).ptd 第35頁 1225706 圖式簡單說明 C1〜接觸窗； FL1、FL2、FL3、FL4、FL5、FL6、FL7、FL8、FL9、 FL10〜n型擴散區； FL11 、FL12 、FL13 、FL14 、FL19 、FL110 、FL111 、 FL112、FL113〜p型擴散區； FL200 、FL201 、FL202 、FL203 、FL204 、FL205 、 FL206 、FL210 、FL211 、FL212 、FL220 、FL221 、FL230 、 FL240〜n型擴散區； GC〜閘極接觸窗； G N D1、G N D 2〜接地線； 11 、I 2〜第1、第2反相器； MCO、MC1、MC2〜記憶單元； ML、MLO、ML1〜匹配線； N1、N 2〜驅動電晶體； N3、N4〜存取電晶體； N3a、N3b、N4a、N4b〜存取電晶體； N5〜N8〜nMOS電晶體；
Na、Nb〜記憶節點；
Nc〜内部節點； NW〜η型井區； PI 、Ρ2〜負載電晶體； PL1、PL2、PL3、PL4 〜閘極； PW0、PW1〜ρ型井區； RBL〜讀出用位元線；
2075-5926-PF(Nl).ptd 第36胃 1225706 圖式簡單說明 RW1 、RW2〜字元線； RWL， 〜讀出用字元線； SC〜 共同接觸窗； SL、 /SL〜檢索線； T1〜 第1介層洞； T2〜 第2介層洞； WBL， 〜寫入用字元線； WL、 WL0、WL1、WL2、 ML2〜字元線 WLA 、WLA0〜WLAn〜第 1字元線； WLA 、WLB〜字元線； WLB 、WLB0〜WLBn 〜第 2 字元線； WLB1 〜字元線； WLBb 〜第2金屬配線； WW1 、WW2〜字元線； 以及WWL〜寫入用字元 線0
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Claims (1)
1225706 六、申請專利範圍 1. 一種半導體記憶裝置，具有多埠記憶體，包括： 複數記憶單元，以行列狀配置； 複數第1字元線，對應各行而配置，分別連接至上述 記憶單元，並且從述第1埠存取時依據上述第1琿的位址信 號而被選出；以及 複數第2字元線，對應各行而配置，分別連接至上述 記憶單元，並且從第2埠存取時依據上述第2埠的位址信號 而被選出；
其中，上述複數各第1字元線與上述複數各第2字元線 交互在平面上配置。 2. 如申請專利範圍第1項所述之半導體記憶裝置，其 中同一列中在行方向相鄰的2個上述記憶單元的平面配置 結構，相對於上述2個記憶單元的界線互相線對稱。 3. 如申請專利範圍第1項所述之半導體記憶裝置，其 中更具有配置於上述第1字元線和上述第2字元線間的絕緣 層； 上述第1字元線和上述第2字元線其中之一方配置於絕 緣層下側，而上述第1字元線和上述第2字元線其中之另一 方配置於絕緣層上侧。
4. 一種半導體記憶裝置，具有内容可定址記憶體，包 括： · 複數内容可定址記憶單元，以行列狀配置； 複數字元線，分別對應各行而配置並連接至上述内容 可定址記憶單元；以及
第38頁 2075-5926-PF(Nl).ptd 1225706
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