KR20240000423A - 메모리 회로 및 그 동작 방법 - Google Patents

메모리 회로 및 그 동작 방법 Download PDF

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KR20240000423A
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KR1020230184876A
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이-칭 리우
치아-엔 후앙
이 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 회로는 제1 층에 있는 제1 메모리 셀, 제1 층과 상이한 제2 층에 있는 제2 메모리 셀, 제1 층 및 제2 층과 상이한 제3 층에 있는 제1 선택 트랜지스터, 제1 비트 라인, 제2 비트 라인 및 제1 소스 라인을 포함한다. 제1 비트 라인은 제1 방향으로 연장되고, 제1 메모리 셀, 제2 메모리 셀 및 제1 선택 트랜지스터에 커플링된다. 제2 비트 라인은 제1 방향으로 연장되고 제1 선택 트랜지스터에 커플링된다. 제1 소스 라인은 제1 방향으로 연장되고, 제1 메모리 셀 및 제2 메모리 셀에 커플링되며, 제1 방향과 상이한 제2 방향으로 제1 비트 라인으로부터 분리된다.

Description

메모리 회로 및 그 동작 방법{MEMORY CIRCUIT AND METHOD OF OPERATING SAME}
우선권 주장
본 출원은 2020년 7월 27일자로 출원된 미국 가출원 제63/057,069호의 이익을 주장하며, 이 미국 가출원은 참조에 의해 그 전체가 본 명세서에 포함된다.
반도체 집적 회로(IC) 산업은 다수의 상이한 분야에서의 문제를 해결하기 위해 매우 다양한 디지털 디바이스를 생산해 왔다. 메모리 매크로와 같은 이러한 디지털 디바이스 중 일부는 데이터의 저장을 위해 구성된다. IC가 더 작아지고 더 복잡해짐에 따라, 이러한 디지털 디바이스에서의 전도성 라인의 저항도 변화되어, 이러한 디지털 디바이스의 동작 전압 및 전체 IC 성능에 영향을 미친다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른, 메모리 회로의 사시도이다.
도 2a는 일부 실시예에 따른, 메모리 회로의 회로 다이어그램이다.
도 2b 및 도 2c는 예시의 편의를 위해 단순화되어 있는, 도 2a의 메모리 회로의 대응하는 부분의 대응하는 회로 다이어그램이다.
도 3a는 일부 실시예에 따른, 메모리 회로의 회로 다이어그램이다.
도 3b는 일부 실시예에 따른, 메모리 회로의 파형의 타이밍 다이어그램이다.
도 4는 일부 실시예에 따른, 메모리 회로의 회로 다이어그램이다.
도 5a는 일부 실시예에 따른, 메모리 회로의 회로 다이어그램이다.
도 5b는 예시의 편의를 위해 단순화되어 있는, 도 5a의 메모리 회로의 대응하는 부분의 대응하는 회로 다이어그램이다.
도 6a는 일부 실시예에 따른, 메모리 회로의 회로 다이어그램이다.
도 6b는 예시의 편의를 위해 단순화되어 있는, 도 6a의 메모리 회로의 대응하는 부분의 대응하는 회로 다이어그램이다.
도 7a는 일부 실시예에 따른, 메모리 회로의 회로 다이어그램이다.
도 7b는 예시의 편의를 위해 단순화되어 있는, 메모리 회로의 대응하는 부분의 대응하는 회로 다이어그램이다.
도 8은 일부 실시예에 따른, 메모리 셀 디바이스의 다이어그램이다.
도 9는 일부 실시예에 따른, 메모리 셀 디바이스의 다이어그램이다.
도 10은 일부 실시예에 따른, 회로를 동작시키는 방법의 플로차트이다.
이하의 개시는 제공된 주제의 특징을 구현하기 위한 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트, 재료, 값, 단계, 배열 등의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것이 아니다. 다른 컴포넌트, 재료, 값, 단계, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 편의를 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따르면, 메모리 회로는 제1 층 상의 제1 메모리 셀, 제2 층 상의 제2 메모리 셀, 제3 층 상의 제1 선택 트랜지스터, 제4 층 상의 제2 선택 트랜지스터, 로컬 비트 라인, 글로벌 비트 라인, 로컬 소스 라인 및 글로벌 소스 라인을 포함한다.
일부 실시예에서, 로컬 비트 라인은 제1 메모리 셀, 제2 메모리 셀 및 제1 선택 트랜지스터에 커플링된다. 일부 실시예에서, 글로벌 비트 라인은 제1 선택 트랜지스터에 커플링된다.
일부 실시예에서, 로컬 소스 라인은 제1 메모리 셀, 제2 메모리 셀 및 제2 선택 트랜지스터에 커플링된다. 일부 실시예에서, 글로벌 소스 라인은 제2 선택 트랜지스터에 커플링된다.
일부 실시예에서, 글로벌 비트 라인은 제1 선택 트랜지스터에 의해 로컬 비트 라인, 제1 메모리 셀 및 제2 메모리 셀에 커플링된다. 일부 실시예에서, 글로벌 소스 라인은 제2 선택 트랜지스터에 의해 로컬 소스 라인, 제1 메모리 셀 및 제2 메모리 셀에 커플링된다.
일부 실시예에서, 판독 동작을 위해 제1 선택 트랜지스터 및 제2 선택 트랜지스터는 인에이블되고, 판독 동작을 위해 메모리 회로의 다른 행에 있는 다른 선택 트랜지스터는 디스에이블된다.
일부 실시예에서, 판독 동작을 위해 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 인에이블시키고, 판독 동작을 위해 메모리 회로의 다른 행에 있는 다른 선택 트랜지스터를 디스에이블시키는 것에 의해, 디스에이블된 선택 트랜지스터의 로컬 비트 라인/소스 라인 로딩이 다른 접근법에 비해 감소된다. 일부 실시예에서, 로컬 비트 라인/소스 라인 로딩을 감소시키는 것에 의해, 메모리 회로의 총 비트 라인/소스 라인 로딩 및 커패시턴스가 감소되고 이에 의해 메모리 회로의 프리차지 및 감지 속도가 다른 접근법에 비해 개선되게 한다.
메모리 회로
도 1은 일부 실시예에 따른, 메모리 회로(100)의 사시도이다. 도 1의 실시예에서, 메모리 회로(100)는 메모리 매크로이다.
메모리 회로(100)는 메모리 셀 어레이(102), 선택 게이트 어레이(104) 및 선택 게이트 어레이(106)를 포함한다.
메모리 셀 어레이(102)는 선택 게이트 어레이(104) 및 선택 게이트 어레이(106)에 연결된다. 메모리 셀 어레이(102)는 선택 게이트 어레이(104) 위에 있다. 선택 게이트 어레이(106)는 메모리 셀 어레이(102) 위에 있다. 메모리 셀 어레이(102)는 절연 영역(120)에 의해 선택 게이트 어레이(104) 및 게이트 어레이(106)로부터 분리된다. 일부 실시예에서, 선택 게이트 어레이(104)는 메모리 회로(100)의 제1 층에 있다. 일부 실시예에서, 메모리 셀 어레이(102)는 제1 층 위에 있는 메모리 회로(100)의 제2 층에 있다. 일부 실시예에서, 메모리 셀 어레이(102)는 제1 층 및 제2 층 위에 있는 메모리 회로(100)의 제3 층에 있다.
메모리 셀 어레이(102)에서의 각각의 메모리 셀은 선택 게이트 어레이(104)의 대응하는 선택 게이트 및 선택 게이트 어레이(106)의 대응하는 선택 게이트에 전기적으로 연결된다.
메모리 셀 어레이(102)는 M개의 행 및 C개의 열을 갖고 메모리 회로(100)의 F개의 층에 배열된 메모리 셀의 3차원(3D) 어레이를 포함하고, 여기서 M, C 및 F는 양의 정수이다.
메모리 셀 어레이(102)에서의 메모리 셀(집합적으로 "메모리 셀(MC)"이라고 지칭됨)의 열(C)은 제1 방향(Y)으로 배열된다. 메모리 셀 어레이(102)에서의 메모리 셀(MC)의 행(M)은 제2 방향(X)으로 배열된다. 메모리 셀 어레이(102)에서의 메모리 셀(MC)의 층(F)은 제3 방향(Z)으로 배열된다.
제1 방향(Y), 제2 방향(X) 또는 제3 방향(Z) 중 적어도 하나는 적어도 제1 방향(Y), 제2 방향(X) 또는 제3 방향(Z) 중 다른 하나와 상이하다. 일부 실시예에서, 제1 방향(Y), 제2 방향(X) 또는 제3 방향(Z) 중 적어도 하나는 적어도 제1 방향(Y), 제2 방향(X) 또는 제3 방향(Z) 중 다른 방향에 수직이다.
메모리 셀 어레이(102)는 메모리 셀 어레이(102)의 층(F)의 대응하는 층 0, ..., F-1에 배열된 메모리 셀 어레이(102[0], ..., 102[F-1])를 포함한다. 예를 들어, 각각의 메모리 셀 어레이(102[0], ..., 102[F-1])는 층(F)의 대응하는 층 0, ..., F-1에 배열된 메모리 셀(MC)의 어레이를 포함한다. 메모리 셀 어레이(102)는 102[층 또는 플로어(floor) 번호]로 표기된다.
메모리 셀 어레이(102)의 각각의 메모리 셀 어레이(102[0], ..., 102[F-1])는 제3 방향(Z)에서 절연 영역(120)에 의해 메모리 셀 어레이(102)의 다른 메모리 셀 어레이(102[0], ..., 102[F-1])로부터 분리된다.
메모리 셀 어레이(102)의 각각의 메모리 셀 어레이(102[0], ..., 102[F-1])는 층(F)의 대응하는 층 0, ..., F-1에 M개의 행 및 C개의 열을 갖는 메모리 셀(MC[0, 0, 층], MC[1, 0, 층], ..., MC[C-1, 0, 층], ..., MC[0, M-1, 층], MC[1, M-1, 층], ..., MC[C-1, M-1, 층])의 어레이를 포함한다. 메모리 셀(MC)은 MC[열 번호, 행 번호, 층 또는 플로어 번호]로 표기된다. 예를 들어, 메모리 셀 어레이(102[0])는 대응하는 층 0에 있는 메모리 셀(MC[0, 0, 0], MC[1, 0, 0], ..., MC[C-1, 0, 0], ..., MC[0, M-1, 0], MC[1, M-1, 0], ..., MC[C-1, M-1, 0])의 어레이를 포함한다.
각각의 메모리 셀 어레이(102[0], ..., 102[F-1])에서의 메모리 셀(MC)의 행은 제2 방향(X)으로 배열된다. 각각의 메모리 셀 어레이(102[0], ..., 102[F-1])에서의 셀의 열은 제1 방향(Y)으로 배열된다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀(MC)은 데이터의 대응하는 비트를 저장하도록 구성된다.
일부 실시예에서, 메모리 셀 어레이(102)의 적어도 하나의 메모리 셀 어레이(102[0], ..., 102[F-1])는 메모리 셀 어레이(102)의 적어도 다른 메모리 셀 어레이(102[0], ..., 102[F-1])와 동일하다. 일부 실시예에서, 메모리 셀 어레이(102)의 적어도 하나의 메모리 셀 어레이(102[0], ..., 102[F-1])는 메모리 셀 어레이(102)의 적어도 다른 메모리 셀 어레이(102[0], ..., 102[F-1])와 상이하다.
일부 실시예에서, 메모리 셀 어레이(102)는 비휘발성 랜덤 액세스 메모리(NVRAM) 어레이이다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 TFT(thin film transistor)에 대응한다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 FeRAM(ferroelectric resistive random-access memory) 셀에 대응한다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 FeFET(ferroelectric field effect transistor) 메모리 셀에 대응한다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 MRAM(magneto-resistive random-access memory) 셀에 대응한다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 RRAM(resistive random-access memory) 셀에 대응한다. 메모리 셀 어레이(102)에서의 상이한 유형의 메모리 셀은 본 개시의 고려된 범위 내에 있다. 예를 들어, 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 SRAM(static random access memory)이다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 DRAM(dynamic random access memory) 셀에 대응한다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 상 변화 메모리 셀에 대응한다. 일부 실시예에서, 메모리 셀 어레이(102)에서의 각각의 메모리 셀은 전하 기반 메모리 셀에 대응한다. 메모리 셀 어레이(102)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(102)의 각각의 대응하는 층에 있는 각각의 메모리 셀 어레이는 제2 방향(X)으로 연장되는 M개의 워드 라인(집합적으로 "워드 라인(WL)"이라고 지칭됨)을 추가로 포함한다. 워드 라인(WL)은 WL[행 번호]_FL[플로어 번호]로 표기된다. 메모리 셀 어레이(102)의 각각의 층 내에서, M개의 워드 라인은 메모리 셀 어레이(102[0], ..., 102[F-1])의 대응하는 메모리 셀 행에 커플링된다. 예를 들어, 메모리 셀 어레이(102[0])는 메모리 셀 어레이(102)의 층 0에 있는 대응하는 메모리 셀 행에 커플링된 M개의 워드 라인(WL[0]_FL[0], WL[1]_FL[0] ..., WL[M-1]_FL[0])을 추가로 포함한다. 유사하게, 메모리 셀 어레이(102[F-1])는 메모리 셀 어레이(102)의 층 F-1에 있는 대응하는 메모리 셀 행에 커플링된 M개의 워드 라인(WL[0]_FL[F-1], WL[1]_FL[F-1] ..., WL[M-1]_FL[F-1])을 추가로 포함한다. 메모리 셀 어레이(102)는 F * M개의 워드 라인(WL)을 갖는다.
메모리 셀 어레이(102[0])에서의 각각의 메모리 셀 행은 메모리 셀 어레이(102)의 층 0에 있는 워드 라인 (WL[0]_FL[0], WL[1]_FL[0] ..., WL[M-1]_FL[0]) 중 대응하는 워드 라인과 연관된다. 유사하게, 메모리 셀 어레이(102[F-1])에서의 각각의 메모리 셀 행은 메모리 셀 어레이(102)의 층 F-1에 있는 워드 라인(WL[0]_FL[F-1], WL[1]_FL[F-1] ..., WL[M-1]_FL[F-1]) 중 대응하는 워드 라인과 연관된다. 워드 라인(WL)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(102)는 메모리 셀 어레이(102)에서의 대응하는 메모리 셀 열 및 대응하는 메모리 셀 행에 커플링된 비트 라인(BL[0, 0], BL[1, 0], ..., BL[C-1, 0], ..., BL[0, M-1], BL[1, M-1], ..., BL[C-1, M-1])(집합적으로 "비트 라인(BL)"이라고 지칭됨)을 추가로 포함한다. 비트 라인(BL)은 본 명세서에서 BL[열 번호, 행 번호]로 표기된다. 예시의 편의를 위해, 메모리 셀 어레이(102)에서의 비트 라인들 중 일부가 도 1에 도시되어 있지 않다. 메모리 셀 어레이(102)는 C * M개의 비트 라인(BL)을 갖는다. 일부 실시예에서, 비트 라인(BL)은 로컬 비트 라인이라고도 지칭된다.
메모리 셀 어레이(102)에서의 각각의 열 및 각각의 행은 대응하는 비트 라인과 연관된다. 각각의 비트 라인(BL)은 제3 방향(Z)으로 연장된다.
비트 라인(BL)은 메모리 셀 어레이(102)의 상이한 층에 위치된 대응하는 메모리 셀을 서로 그리고 선택 게이트 어레이(104)의 대응하는 선택 게이트에 전기적으로 커플링한다. 예를 들어, 메모리 셀 어레이(102)의 행 0 및 열 0에 있는 각각의 메모리 셀은 비트 라인(BL[0, 0])에 의해 함께 전기적으로 커플링되고, 선택 게이트 어레이(104)의 대응하는 선택 게이트(SG[0, 0])에 추가로 커플링된다. 유사하게, 메모리 셀 어레이(102)의 행 M-1 및 열 C-1에 있는 각각의 메모리 셀은 비트 라인(BL[C-1, M-1])에 의해 함께 전기적으로 커플링되고, 선택 게이트 어레이(104)의 대응하는 선택 게이트(SG[C-1, M-1])에 추가로 커플링된다. 비트 라인(BL)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(102)는 메모리 셀 어레이(102)에서의 대응하는 메모리 셀 열 및 대응하는 메모리 셀 행에 커플링된 소스 라인(SL[0, 0], SL[1, 0], ..., SL[C-1, 0], ..., SL[0, M-1], SL[1, M-1], ..., SL[C-1, M-1])(집합적으로 "소스 라인(SL)"이라고 지칭됨)을 추가로 포함한다. 소스 라인(SL)은 SL[열 번호, 행 번호]로 표기된다. 예시의 편의를 위해, 메모리 셀 어레이(102)에서의 소스 라인들 중 일부가 도 1에 도시되어 있지 않다. 메모리 셀 어레이(102)는 C * M개의소스 라인(SL)을 갖는다. 일부 실시예에서, 소스 라인(SL)은 로컬 소스 라인이라고도 지칭된다.
메모리 셀 어레이(102)에서의 각각의 열 및 각각의 행은 대응하는 소스 라인과 연관된다. 각각의 소스 라인(SL)은 제3 방향(Z)으로 연장된다.
소스 라인(SL)은 메모리 셀 어레이(102)의 상이한 층에 위치된 대응하는 메모리 셀을 서로 그리고 선택 게이트 어레이(106)의 대응하는 선택 게이트에 전기적으로 커플링한다. 예를 들어, 메모리 셀 어레이(102)의 행 0 및 열 0에 있는 각각의 메모리 셀은 소스 라인(SL[0, 0])에 의해 함께 전기적으로 커플링되고, 선택 게이트 어레이(106)의 대응하는 선택 게이트(SG*[0, 0])에 추가로 커플링된다. 유사하게, 메모리 셀 어레이(102)의 행 M-1 및 열 C-1에 있는 각각의 메모리 셀은 소스 라인(SL[C-1, M-1])에 의해 함께 전기적으로 커플링되고, 선택 게이트 어레이(106)의 대응하는 선택 게이트(SG*[C-1, M-1])에 추가로 커플링된다. 소스 라인(SL)의 다른 구성이 본 개시의 범위 내에 있다.
선택 게이트 어레이(104)는 M개의 행 및 C개의 열을 가지는 선택 게이트(SG[0,0], SG[1, 0], ..., SG[C-1, 0], ..., SG[0, M-1], SG[1, M-1], ..., SG[C-1, M-1])(집합적으로 "선택 게이트(SG)"라고 지칭됨)의 어레이를 포함하며, 여기서 M과 C는 양의 정수이다. 선택 게이트(SG)는 본 명세서에서 SG[열 번호, 행 번호]로 표기된다.
선택 게이트 어레이(104)에서의 선택 게이트(SG)의 열(C)은 제1 방향(Y)으로 배열된다. 선택 게이트 어레이(104)에서의 선택 게이트(SG)의 행(M)은 제2 방향(X)으로 배열된다. 일부 실시예에서, 선택 게이트 어레이(104)는 메모리 회로(100)의 제1 층에 배열된다. 예시의 편의를 위해, 선택 게이트 어레이(104)에서의 선택 게이트들 중 일부가 도 1에서 라벨링되어 있지 않다. 선택 게이트 어레이(104)는 C * M개의 선택 게이트(SG)를 갖는다.
일부 실시예에서, 선택 게이트 어레이(104)에서의 각각의 선택 게이트(SG)는 메모리 셀 어레이(102)에서의 대응하는 메모리 셀과 유사하고, 유사한 상세한 설명은 생략된다. 일부 실시예에서, 각각의 선택 게이트(SG)는 선택 트랜지스터를 포함한다. 일부 실시예에서, 각각의 선택 게이트(SG)는 n형 트랜지스터, p형 트랜지스터 또는 전송 게이트를 포함한다.
선택 게이트 어레이(104)에서의 각각의 선택 게이트(SG)는 대응하는 비트 라인(BL)에 의해 메모리 셀 어레이(102)의 상이한 층에 위치된 대응하는 메모리 셀(MC)에 전기적으로 커플링된다. 예를 들어, 선택 게이트 어레이(104)의 선택 게이트(SG[0, 0])는 비트 라인(BL[0, 0])에 의해 메모리 셀 어레이(102)의 행 0 및 열 0에 있는 각각의 메모리 셀(MC)에 전기적으로 커플링된다. 예를 들어, 선택 게이트 어레이(104)의 선택 게이트(SG[C-1, M-1])는 비트 라인(BL[C-1, M-1])에 의해 메모리 셀 어레이(102)의 행 M-1 및 열 C-1에 있는 각각의 메모리 셀(MC)에 전기적으로 커플링된다.
선택 게이트 어레이(104)는 선택 게이트 어레이(104)에서의 대응하는 선택 게이트 행에 커플링된 M개의 선택 라인(SG[0], SG[1], ..., SG[M-1])(집합적으로 "선택 라인(SGL)"이라고 지칭됨)을 추가로 포함한다. 선택 라인(SGL)은 본 명세서에서 SG[행 번호]로 표기된다.
선택 게이트 어레이(104)에서의 각각의 행은 대응하는 선택 라인과 연관된다. 각각의 선택 라인은 선택 게이트 어레이(104)에서의 대응하는 선택 게이트 행을 제어하도록 구성된다. 각각의 선택 라인(SGL)은 제2 방향(X)으로 연장된다. 예시의 편의를 위해, 선택 게이트 어레이(104)에서의 선택 라인들 중 일부가 도 1에서 라벨링되어 있지 않다. 선택 게이트 어레이(104)는 M개의 선택 라인(SGL)을 갖는다.
일부 실시예에서, 선택 게이트 어레이(104)에서의 각각의 선택 라인은 메모리 셀 어레이(102)에서의 대응하는 워드 라인(WL)과 유사하고, 유사한 상세한 설명은 생략된다. 선택 게이트 어레이(104) 또는 선택 라인(SGL)의 다른 구성이 본 개시의 범위 내에 있다.
선택 게이트 어레이(106)는 M개의 행 및 C개의 열을 가지는 선택 게이트(SG*[0,0], SG*[1, 0], ..., SG*[C-1, 0], ..., SG*[0, M-1], SG*[1, M-1], ..., SG*[C-1, M-1])(집합적으로 "선택 게이트(SG*)"라고 지칭됨)의 어레이를 포함한다. 선택 게이트(SG*)는 본 명세서에서 SG*[열 번호, 행 번호]로 표기된다.
선택 게이트 어레이(106)에서의 선택 게이트(SG*)의 열(C)은 제1 방향(Y)으로 배열된다. 선택 게이트 어레이(106)에서의 선택 게이트(SG*)의 행(M)은 제2 방향(X)으로 배열된다. 일부 실시예에서, 선택 게이트 어레이(106)는 메모리 회로(100)의 제3 층에 배열된다. 예시의 편의를 위해, 선택 게이트 어레이(106)에서의 선택 게이트들 중 일부가 도 1에서 라벨링되어 있지 않다. 선택 게이트 어레이(106)는 C * M개의 선택 게이트(SG*)를 갖는다.
일부 실시예에서, 선택 게이트 어레이(106)에서의 각각의 선택 게이트(SG*)는 메모리 셀 어레이(102)에서의 대응하는 메모리 셀 또는 선택 게이트 어레이(104)에서의 대응하는 선택 게이트와 유사하고, 유사한 상세한 설명은 생략된다. 일부 실시예에서, 각각의 선택 게이트(SG*)는 선택 트랜지스터를 포함한다. 일부 실시예에서, 각각의 선택 게이트(SG*)는 n형 트랜지스터, p형 트랜지스터 또는 전송 게이트를 포함한다.
선택 게이트 어레이(106)에서의 각각의 선택 게이트(SG*)는 대응하는 소스 라인(SL)에 의해 메모리 셀 어레이(102)의 상이한 층에 위치된 대응하는 메모리 셀(MC)에 전기적으로 커플링된다. 예를 들어, 선택 게이트 어레이(106)의 선택 게이트(SG*[0, 0])는 소스 라인(SL[0, 0])에 의해 메모리 셀 어레이(102)의 행 0 및 열 0에 있는 각각의 메모리 셀(MC)에 전기적으로 커플링된다. 예를 들어, 선택 게이트 어레이(106)의 선택 게이트(SG*[C-1, M-1])는 소스 라인(SL[C-1, M-1])에 의해 메모리 셀 어레이(102)의 행 M-1 및 열 C-1에 있는 각각의 메모리 셀(MC)에 전기적으로 커플링된다.
선택 게이트 어레이(106)는 선택 게이트 어레이(106)에서의 대응하는 선택 게이트 행에 커플링된 M개의 선택 라인(SG*[0], SG*[1], ..., SG*[M-1])(집합적으로 "선택 라인(SGL*)"이라고 지칭됨)을 추가로 포함한다. 선택 라인(SGL*)은 본 명세서에서 SG*[행 번호]로 표기된다.
선택 게이트 어레이(106)에서의 각각의 행은 대응하는 선택 라인과 연관된다. 각각의 선택 라인은 선택 게이트 어레이(106)에서의 대응하는 선택 게이트 행을 제어하도록 구성된다. 각각의 선택 라인(SGL*)은 제2 방향(X)으로 연장된다. 예시의 편의를 위해, 선택 게이트 어레이(106)에서의 선택 라인들 중 일부가 도 1에서 라벨링되어 있지 않다. 선택 게이트 어레이(106)는 M개의 선택 라인(SGL*)을 갖는다.
일부 실시예에서, 선택 게이트 어레이(106)에서의 각각의 선택 라인(SGL*)은 메모리 셀 어레이(102)에서의 대응하는 워드 라인(WL) 또는 대응하는 선택 라인(SGL)과 유사하고, 유사한 상세한 설명은 생략된다. 선택 게이트 어레이(106) 또는 선택 라인(SGL*)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(102)는 선택 게이트 어레이(104)에서의 대응하는 선택 게이트 열에 커플링된 C개의 글로벌 비트 라인(GBL[0], GBL[1], ..., GBL[C-1])(집합적으로 "글로벌 비트 라인(GBL)"이라고 지칭됨)을 추가로 포함한다. 글로벌 비트 라인(GBL)은 본 명세서에서 GBL[열 번호]로 표기된다. 선택 게이트 어레이(104)에서의 각각의 열은 대응하는 글로벌 비트 라인과 연관된다.
글로벌 비트 라인(GBL[0])은 선택 게이트 어레이(104)의 선택 게이트 열 0에 전기적으로 커플링된다. 달리 말하면, 선택 게이트 어레이(104)의 열 0에 있는 선택 게이트 어레이(104)의 행 0 내지 행 M-1은 글로벌 비트 라인(GBL[0])에 의해 함께 커플링된다.
유사하게, 글로벌 비트 라인(GBL[C-1])은 선택 게이트 어레이(104)의 선택 게이트 열 C-1에 전기적으로 커플링된다. 달리 말하면, 선택 게이트 어레이(104)의 열 C-1에 있는 선택 게이트 어레이(104)의 행 0 내지 행 M-1은 글로벌 비트 라인(GBL[C-1])에 의해 함께 커플링된다.
선택 게이트 어레이(104)의 각각의 선택 게이트 열은 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 선택적으로 커플링하도록 구성된다. 예를 들어, 선택 게이트 어레이(104)의 선택 게이트 열 0(SG[0, 0], SG[1,0], ..., SG[C-1,0])은 대응하는 글로벌 비트 라인(GBL[0])과 대응하는 로컬 비트 라인 열(BL[0,0], BL[0,1], ..., BL[0,M-1])을 선택적으로 커플링하도록 구성된다.
유사하게, 선택 게이트 어레이(104)의 선택 게이트 열 C-1(SG[C-1,0], SG[C-1,1], ..., SG[C-1,M-1])은 대응하는 글로벌 비트 라인(GBL[C-1])과 대응하는 로컬 비트 라인 열(BL[C-1,0], BL[C-1,1], ..., BL[C-1,M-1])을 선택적으로 커플링하도록 구성된다.
각각의 글로벌 비트 라인(GBL)은 적어도 제1 방향(Y)으로 연장되는 전도성 부분(130), 및 제3 방향(Z)으로 연장되고 선택 게이트 어레이(104)의 대응하는 선택 게이트 및 전도성 부분(130)에 커플링되는 M개의 전도성 부분(132[0], 132[1], ..., 132[M-1])을 포함한다. 예를 들어, 글로벌 비트 라인(GBL[C-1])은 적어도 제1 방향(Y)으로 연장되는 전도성 부분(130), 및 제3 방향(Z)으로 연장되고 선택 게이트 어레이(104)의 대응하는 선택 게이트(SG[C-1,0], SG[C-1,1], ..., SG[C-1,M-1]) 및 전도성 부분(130)에 커플링되는 전도성 부분(132[0], 132[1], ..., 132[M-1])(이후부터 "전도성 부분 세트(132)라고 지칭됨)을 포함한다. 예시의 편의를 위해, 글로벌 비트 라인(GBL)에서의 전도성 부분(130) 및 전도성 부분(132[0], 132[1], ..., 132[M-1]) 중 일부는 도 1에 도시되어 있지 않다.
적어도 글로벌 비트 라인(GBL), 전도성 부분(130) 또는 전도성 부분 세트(132)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 셀 어레이(102)는 선택 게이트 어레이(106)에서의 대응하는 선택 게이트 열에 커플링된 C개의 글로벌 소스 라인(GSL[0], GSL[1], ..., GSL[C-1])(집합적으로 "글로벌 소스 라인(GSL)"이라고 지칭됨)을 추가로 포함한다. 글로벌 소스 라인(GSL)은 본 명세서에서 GSL[열 번호]로 표기된다. 선택 게이트 어레이(106)에서의 각각의 열은 대응하는 글로벌 소스 라인과 연관된다.
글로벌 소스 라인(GSL[0])은 선택 게이트 어레이(106)의 선택 게이트 열 0에 전기적으로 커플링된다. 달리 말하면, 선택 게이트 어레이(106)의 열 0에 있는 선택 게이트 어레이(106)의 행 0 내지 행 M-1은 글로벌 소스 라인(GSL[0])에 의해 함께 커플링된다.
유사하게, 글로벌 소스 라인(GSL[C-1])은 선택 게이트 어레이(106)의 선택 게이트 열 C-1에 전기적으로 커플링된다. 달리 말하면, 선택 게이트 어레이(106)의 열 C-1에 있는 선택 게이트 어레이(106)의 행 0 내지 행 M-1은 글로벌 소스 라인(GSL[C-1])에 의해 함께 커플링된다.
선택 게이트 어레이(106)의 각각의 선택 게이트 열은 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 선택적으로 커플링하도록 구성된다. 예를 들어, 선택 게이트 어레이(106)의 선택 게이트 열 0(SG[0, 0], SG[1,0], ..., SG[C-1,0])은 대응하는 글로벌 소스 라인(GSL[0])과 대응하는 로컬 소스 라인 열(SL[0,0], SL[0,1], ..., SL[0,M-1])을 선택적으로 커플링하도록 구성된다.
유사하게, 선택 게이트 어레이(106)의 선택 게이트 열 C-1(SG[C-1,0], SG[C-1,1], ..., SG[C-1,M-1])은 대응하는 글로벌 소스 라인(GSL[C-1])과 대응하는 로컬 소스 라인 열(SL[C-1,0], SL[C-1,1], ..., SL[C-1,M-1])을 선택적으로 커플링하도록 구성된다.
각각의 글로벌 소스 라인(GSL)은 적어도 제1 방향(Y)으로 연장되는 전도성 부분(140), 및 제3 방향(Z)으로 연장되고 선택 게이트 어레이(106)의 대응하는 선택 게이트 및 전도성 부분(140)에 커플링되는 M개의 전도성 부분(142[0], 142[1], ..., 142[M-1])을 포함한다. 예를 들어, 글로벌 소스 라인(GSL[C-1])은 적어도 제1 방향(Y)으로 연장되는 전도성 부분(140), 및 제3 방향(Z)으로 연장되고 선택 게이트 어레이(106)의 대응하는 선택 게이트(SG*[C-1,0], SG*[C-1,1], ..., SG*[C-1,M-1]) 및 전도성 부분(140)에 커플링되는 전도성 부분(142[0], 142[1], ..., 142[M-1])(이후부터 "전도성 부분 세트(142)라고 지칭됨)을 포함한다. 예시의 편의를 위해, 글로벌 소스 라인(GSL)에서의 전도성 부분(140) 및 전도성 부분(142[0], 142[1], ..., 142[M-1]) 중 일부는 도 1에 도시되어 있지 않다.
적어도 글로벌 소스 라인(GSL), 전도성 부분(140) 또는 전도성 부분 세트(142)의 다른 구성이 본 개시의 범위 내에 있다.
메모리 회로(100)의 다른 구성이 본 개시의 범위 내에 있다. 일부 실시예에서, 선택 게이트 어레이(104 또는 106)는 메모리 회로(100)에 포함되지 않는다. 일부 실시예에서, 선택 게이트 어레이(104 또는 106)는 메모리 셀 어레이(102)의 하나 이상의 층(F) 사이에 있다.
도 2a는 일부 실시예에 따른, 메모리 회로(200)의 회로 다이어그램이다. 도 2b 및 도 2c는 예시의 편의를 위해 단순화되어 있는, 메모리 회로(200)의 대응하는 부분(200B 및 200C)의 대응하는 회로 다이어그램이다. 부분(200B)은 메모리 회로(200)의 열 0 및 행 0 내지 행 2에 대한 도 2a의 메모리 회로(200)의 하나 이상의 특징을 포함하고, 부분(200C)은 메모리 회로(200)의 열 0 내지 열 2 및 행 0에 대한 도 2a의 메모리 회로(200)의 하나 이상의 특징을 포함한다.
메모리 회로(200)는 개략 다이어그램으로 표현된 도 1의 메모리 회로(100)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
메모리 회로(200)는 도 1의 메모리 회로(100)에 관련되어 있다. 도 1 내지 도 10(아래에 도시됨) 중 하나 이상에서의 컴포넌트와 동일하거나 유사한 컴포넌트에는 동일한 참조 번호가 주어지며, 따라서 그에 대한 상세한 설명은 생략된다. 예시의 편의를 위해, 도 2a 내지 도 2c의 라벨링된 요소들 중 일부는 도 2a 내지 도 2c 각각에서 라벨링되어 있지 않다. 일부 실시예에서, 도 2a 내지 도 2c는 도 2a 내지 도 2c에 도시되지 않은 추가 요소를 포함한다.
메모리 회로(200)는 메모리 셀 어레이(202), 선택 게이트 어레이(204) 및 선택 게이트 어레이(206)를 포함한다.
메모리 셀 어레이(202)는 도 1의 메모리 셀 어레이(102)의 실시예이고, 선택 게이트 어레이(204)는 도 1의 선택 게이트 어레이(104)의 실시예이며, 선택 게이트 어레이(206)는 도 1의 선택 게이트 어레이(106)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 셀 어레이(202)는 메모리 셀 어레이(202)의 층(F)의 대응하는 층 0, ..., F-1에 배열된 메모리 셀 어레이(202[0], ..., 202[F-1])를 포함한다. 메모리 셀 어레이(202[0], ..., 202[F-1])는 도 1의 메모리 셀 어레이(102[0], ..., 102[F-1])의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 셀 어레이(202)의 각각의 메모리 셀 어레이(202[0], ..., 202[F-1])는 층(F)의 대응하는 층 0, ..., F-1에 M개의 행 및 C개의 열을 갖는 메모리 셀(MC[0, 0, 층], MC[1, 0, 층], ..., MC[C-1, 0, 층], ..., MC[0, M-1, 층], MC[1, M-1, 층], ..., MC[C-1, M-1, 층])의 어레이를 포함한다.
각각의 메모리 셀(MC)은 대응하는 트랜지스터(집합적으로 "트랜지스터(210)"라고 지칭됨)를 포함한다. 트랜지스터(210)는 210[열 번호, 행 번호, 층 또는 플로어 번호]로 표기된다. 예를 들어, 메모리 셀 어레이(202[0])는 대응하는 층 0에 트랜지스터(210[0, 0, 0], 210[1, 0, 0], ..., 210[C-1, 0, 0], ..., 210[0, M-1, 0], 210[1, M-1, 0], ..., 210[C-1, M-1, 0])의 어레이를 포함한다. 예시의 편의를 위해, 메모리 셀 어레이(202)의 일부 트랜지스터(210)가 도 2a에서 라벨링되어 있지 않다.
트랜지스터(210) 각각은 n형 트랜지스터이다. 일부 실시예에서, 트랜지스터(210) 각각은 N형 금속 산화물 반도체(NMOS) 트랜지스터이다. 다른 트랜지스터 유형이 본 개시의 범위 내에 있다. 일부 실시예에서, 트랜지스터(210) 각각은 p형 트랜지스터이다. 일부 실시예에서, 트랜지스터(210) 각각은 P형 금속 산화물 반도체(PMOS) 트랜지스터이다.
각각의 트랜지스터(210)는 대응하는 워드 라인(WL)에 커플링된 게이트, 적어도 대응하는 소스 라인(SL)에 커플링된 소스 및 적어도 대응하는 비트 라인(BL)에 커플링된 드레인을 포함한다. 다른 트랜지스터 단자가 본 개시의 범위 내에 있다. 예를 들어, 본 개시에서의 동일한 트랜지스터의 드레인 및 소스에 대한 언급은 동일한 트랜지스터의 소스 및 드레인으로 변경될 수 있다.
메모리 셀 어레이(202)의 각각의 층에 대해, 각각의 트랜지스터(210)는 대응하는 층 내의 워드 라인에 커플링된 게이트를 갖는다. 예를 들어, 층 0에서, 각각의 트랜지스터(210)는 층 0 내의 워드 라인에 커플링된 대응하는 게이트를 갖는다. 달리 말하면, 워드 라인(WL[0]_FL[0], WL[1]_FL[0] ..., WL[M-1]_FL[0])은 대응하는 트랜지스터의 각각의 게이트에 의해 메모리 셀 어레이(102)의 층 0에 있는 대응하는 트랜지스터(예를 들면, 메모리 셀) 행에 커플링된다. 각각의 게이트는 대응하는 워드 라인(WL) 상에서 대응하는 워드 라인 신호(라벨링되지 않음)를 수신하도록 구성된다.
필라(pillar)는 특정 행 및 특정 열 내의 메모리 셀 어레이(202)의 각각의 층에 있는 메모리 셀, 동일한 특정 행 및 동일한 특정 열 내의 선택 게이트 어레이(204)의 선택 게이트 및 동일한 특정 행 및 동일한 특정 열 내의 선택 게이트 어레이(206)의 선택 게이트를 포함한다. 예를 들어, 메모리 회로(200)의 행 0 및 열 0에서의 필라(250)(도 2b)는 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0,F-1]), 행 0 및 열 0에 있는 선택 트랜지스터(212[0,0]), 및 행 0 및 열 0에 있는 선택 트랜지스터(214[0,0])에 대응한다.
각각의 필라 내에서, 메모리 셀 어레이(202)의 각각의 층에 있는 각각의 대응 메모리 셀의 드레인은 필라에서의 로컬 비트 라인에 의해 함께 커플링되고, 필라에서의 선택 게이트 어레이(204)의 선택 게이트의 대응하는 드레인/소스에 추가로 커플링된다. 예를 들어, 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 대응하는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0,F-1])의 드레인은 비트 라인(BL[0,0])에 의해 함께 커플링되고, 필라(250)(도 2b)에서의 선택 트랜지스터(212[0,0])의 드레인/소스에 추가로 커플링된다.
각각의 필라 내에서, 메모리 셀 어레이(202)의 각각의 층에 있는 각각의 대응 메모리 셀의 소스는 필라에서의 로컬 소스 라인에 의해 함께 커플링되고, 필라에서의 선택 게이트 어레이(204)의 선택 게이트의 대응하는 드레인/소스에 추가로 커플링된다. 예를 들어, 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 대응하는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0,F-1])의 소스는 소스 라인(SL[0,0])에 의해 함께 커플링되고, 필라(250)(도 2b)에서의 선택 트랜지스터(214[0,0])의 드레인/소스에 추가로 커플링된다.
선택 게이트 어레이(204)는, 도 1에 설명된, 선택 게이트(SG[0,0], SG[1, 0], ..., SG[C-1, 0], ..., SG[0, M-1], SG[1, M-1], ..., SG[C-1, M-1])의 어레이를 포함한다.
선택 게이트 어레이(204)의 각각의 선택 게이트(SG[0,0], SG[1, 0], ..., SG[C-1, 0], ..., SG[0, M-1], SG[1, M-1], ..., SG[C-1, M-1])는 대응하는 선택 트랜지스터(212[0,0], 212[1, 0], ..., 212[C-1, 0], ..., 212[0, M-1], 212[1, M-1], ..., 212[C-1, M-1])(집합적으로 "선택 트랜지스터(212)"라고 지칭됨)를 포함한다. 선택 트랜지스터(212)는 본 명세서에서 212[열 번호, 행 번호]로 표기된다. 예시의 편의를 위해, 메모리 회로(200)의 일부 선택 트랜지스터(212)는 도 2a에서 라벨링되어 있지 않다.
각각의 선택 트랜지스터(212) 열은 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 함께 선택적으로 커플링하도록 구성된다. 예를 들어, 선택 트랜지스트 열 0(212[0, 0], 212[0,1], ..., 212[0,M-1])은 대응하는 글로벌 비트 라인(GBL[0])과 대응하는 로컬 비트 라인 열(BL[0,0], BL[0,1], ..., BL[0,M-1])을 선택적으로 커플링하도록 구성된다.
선택 트랜지스터(212) 각각은 n형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(212) 각각은 NMOS 트랜지스터이다. 다른 트랜지스터 유형이 본 개시의 범위 내에 있다. 일부 실시예에서, 선택 트랜지스터(212) 각각은 p형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(212) 각각는 PMOS 트랜지스터이다.
각각의 선택 트랜지스터(212)는 대응하는 선택 라인(SGL)에 커플링된 게이트, 적어도 대응하는 글로벌 비트 라인(GBL)에 커플링된 드레인/소스 및 적어도 대응하는 비트 라인(BL)에 커플링된 소스/드레인을 포함한다.
대응하는 선택 트랜지스터(212) 행의 각각의 게이트는 대응하는 선택 라인(SG[0], SG[1], ..., SG[M-1])에 전기적으로 커플링되고, 대응하는 선택 라인 신호(SLS[0], SLS[1], ..., SLS[M-1])를 수신하도록 구성된다. 선택 트랜지스터(212)의 각각의 선택 트랜지스터는 대응하는 선택 라인(SG[0], SG[1], ..., SG[M-1]) 상에서 수신된 대응하는 선택 라인 신호(SLS[0], SLS[1], ..., SLS[M-1])에 응답하여 인에이블되거나 디스에이블된다.
인에이블된 경우, 선택 트랜지스터(212)의 선택 트랜지스터는 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 전기적으로 커플링한다. 디스에이블된 경우, 선택 트랜지스터(212)의 선택 트랜지스터는 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 전기적으로 분리시킨다. 일부 실시예에서, 일정 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 하나의 선택 트랜지스터(212) 행은 인에이블되고, 동일한 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 다른 선택 트랜지스터(212) 행은 디스에이블된다.
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(212)의 드레인/소스는 필라에서의 대응하는 글로벌 비트 라인(GBL)에 커플링된다. 예를 들어, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(212[0,0])의 드레인/소스는 필라(250)에서의 글로벌 비트 라인(GBL[0])에 커플링된다(도 2b 및 도 2c).
각각의 열 내에서, 글로벌 비트 라인(GBL)은 열 내의 각각의 대응하는 선택 트랜지스터(212)의 각각의 드레인/소스에 전기적으로 커플링된다. 예를 들어, 열 0에서, 글로벌 비트 라인(GBL[0])은 열 0에 있는 선택 트랜지스터(212[0,0], 212[0,1], ..., 212[0, M-1])의 각각의 드레인/소스에 전기적으로 커플링된다. 따라서, 대응하는 열 내의 각각의 선택 트랜지스터(212)는 대응하는 글로벌 비트 라인(GBL)을 공유하도록 구성된다.
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(212)의 소스/드레인은 필라에서의 대응하는 로컬 비트 라인(BL)에 커플링된다. 예를 들어, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(212[0,0])의 소스/드레인은 필라(250)에서의 로컬 비트 라인(BL[0,0])에 커플링된다(도 2b 및 도 2c).
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(212)의 소스/드레인은 대응하는 로컬 비트 라인(BL)에 의해 필라에서의 메모리 셀 어레이(202)의 각각의 층에 있는 각각의 대응하는 메모리 셀의 드레인에 커플링된다. 예를 들어, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(212[0,0])의 소스/드레인은 로컬 비트 라인(BL[0,0])에 의해 필라(250)에서의 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0,F-1])의 드레인에 커플링된다(도 2b 및 도 2c).
선택 게이트 어레이(206)는, 도 1에 설명된, 선택 게이트(SG*[0,0], SG*[1, 0], ..., SG*[C-1, 0], ..., SG*[0, M-1], SG*[1, M-1], ..., SG*[C-1, M-1])의 어레이를 포함한다.
선택 게이트 어레이(206)의 각각의 선택 게이트(SG*[0,0], SG*[1, 0], ..., SG*[C-1, 0], ..., SG*[0, M-1], SG*[1, M-1], ..., SG*[C-1, M-1])는 대응하는 선택 트랜지스터(214[0,0], 214[1, 0], ..., 214[C-1, 0], ..., 214[0, M-1], 214[1, M-1], ..., 214[C-1, M-1])(집합적으로 "선택 트랜지스터(214)"라고 지칭됨)를 포함한다. 선택 트랜지스터(214)는 본 명세서에서 214[열 번호, 행 번호]로 표기된다. 예시의 편의를 위해, 메모리 회로(200)의 일부 선택 트랜지스터(214)는 도 2a에서 라벨링되어 있지 않다.
각각의 선택 트랜지스터(214) 열은 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 함께 선택적으로 커플링하도록 구성된다. 예를 들어, 선택 트랜지스트 열 0(214[0, 0], 214[0,1], ..., 214[0,M-1])은 대응하는 글로벌 소스 라인(GSL[0])과 대응하는 로컬 소스 라인 열(SL[0,0], SL[0,1], ..., SL[0,M-1])을 선택적으로 커플링하도록 구성된다.
선택 트랜지스터(214) 각각은 n형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(214) 각각은 NMOS 트랜지스터이다. 다른 트랜지스터 유형이 본 개시의 범위 내에 있다. 일부 실시예에서, 선택 트랜지스터(214) 각각은 p형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(214) 각각는 PMOS 트랜지스터이다.
일부 실시예에서, 선택 트랜지스터(212 또는 214) 중 적어도 하나의 선택 트랜지스터는 병렬로 커플링된 다수의 트랜지스터(예를 들면, 다수의 셀)를 포함하며, 이는 이에 의해 대응하는 선택 게이트(SG)의 구동 전류 능력을 향상시킨다.
일부 실시예에서, 선택 트랜지스터(212 또는 214) 중 적어도 하나의 선택 트랜지스터는 메모리 셀 어레이(202)의 대응하는 메모리 셀에서의 적어도 하나의 트랜지스터(210) 또는 선택 트랜지스터(212 또는 214) 중 다른 선택 트랜지스터와 동일한 트랜지스터 크기를 갖는다. 일부 실시예에서, 트랜지스터 크기는 핀의 개수, 채널 길이 또는 채널 폭 중 하나 이상을 포함한다. 일부 실시예에서, 선택 트랜지스터(212 또는 214) 중 적어도 하나의 선택 트랜지스터는 메모리 셀 어레이(202)의 대응하는 메모리 셀에서의 적어도 하나의 트랜지스터(210) 또는 선택 트랜지스터(212 또는 214) 중 다른 선택 트랜지스터와 상이한 트랜지스터 크기를 갖는다.
각각의 선택 트랜지스터(214)는 대응하는 선택 라인(SGL*)에 커플링된 게이트, 적어도 대응하는 글로벌 소스 라인(GSL)에 커플링된 드레인/소스 및 적어도 대응하는 소스 라인(SL)에 커플링된 소스/드레인을 포함한다.
대응하는 선택 트랜지스터(214) 행의 각각의 게이트는 대응하는 선택 라인(SG*[0], SG*[1], ..., SG*[M-1])에 전기적으로 커플링되고, 대응하는 선택 라인 신호(SLS*[0], SLS*[1], ..., SLS*[M-1])를 수신하도록 구성된다. 선택 트랜지스터(214)의 각각의 선택 트랜지스터는 대응하는 선택 라인(SG*[0], SG*[1], ..., SG*[M-1]) 상에서 수신된 대응하는 선택 라인 신호(SLS*[0], SLS*[1], ..., SLS*[M-1])에 응답하여 인에이블되거나 디스에이블된다. 일부 실시예에서, 적어도 선택 라인 신호(SLS*[0], SLS*[1], ..., SLS*[M-2] 또는 SLS*[M-1])는 적어도 대응하는 선택 라인 신호(SLS[0], SLS[1], ..., SLS[M-2] 또는 SLS[M-1])와 동일하다.
인에이블된 경우, 선택 트랜지스터(214)의 선택 트랜지스터는 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 전기적으로 커플링한다. 디스에이블된 경우, 선택 트랜지스터(214)의 선택 트랜지스터는 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 전기적으로 분리시킨다. 일부 실시예에서, 일정 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 하나의 선택 트랜지스터(214) 행은 인에이블되고, 동일한 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 다른 선택 트랜지스터(214) 행은 디스에이블된다.
일부 실시예에서, 선택 트랜지스터(212)를 인에이블시키거나 디스에이블시키는 타이밍은 선택 트랜지스터(214)를 인에이블시키거나 디스에이블시키는 타이밍과 동기화된다.
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(214)의 드레인/소스는 필라에서의 대응하는 글로벌 소스 라인(GSL)에 커플링된다. 예를 들어, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(214[0,0])의 드레인/소스는 필라(250)에서의 글로벌 소스 라인(GSL[0])에 커플링된다(도 2b 및 도 2c).
각각의 열 내에서, 글로벌 소스 라인(GSL)은 열 내의 각각의 대응하는 선택 트랜지스터(214)의 각각의 드레인/소스에 전기적으로 커플링된다. 예를 들어, 열 0에서, 글로벌 소스 라인(GSL[0])은 열 0에 있는 선택 트랜지스터(214[0,0], 214[0,1], ..., 214[0, M-1])의 각각의 드레인/소스에 전기적으로 커플링된다. 따라서, 대응하는 열 내의 각각의 선택 트랜지스터(214)는 대응하는 글로벌 소스 라인(GSL)을 공유하도록 구성된다.
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(214)의 소스/드레인은 필라에서의 대응하는 로컬 소스 라인(SL)에 커플링된다. 예를 들어, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(214[0,0])의 소스/드레인은 필라(250)에서의 로컬 소스 라인(SL[0,0])에 커플링된다(도 2b 및 도 2c).
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(214)의 소스/드레인은 대응하는 로컬 소스 라인(SL)에 의해 필라에서의 메모리 셀 어레이(202)의 각각의 층에 있는 각각의 대응하는 메모리 셀의 드레인에 커플링된다. 예를 들어, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(214[0,0])의 소스/드레인은 로컬 소스 라인(SL[0,0])에 의해 필라(250)에서의 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0,F-1])의 소스에 커플링된다(도 2b 및 도 2c).
일부 실시예에서, 일정 시간 지속기간 동안 하나의 선택 트랜지스터(214) 행을 인에이블시키고 동일한 시간 지속기간 동안 동일한 열에 있는 다른 선택 트랜지스터(214) 행을 디스에이블시키는 것에 의해, 동일한 열에 있는 글로벌 소스 라인(GSL)이 공유될 수 있다.
일부 실시예에서, 일정 시간 지속기간 동안 하나의 선택 트랜지스터(212) 행을 인에이블시키고 동일한 시간 지속기간 동안 동일한 열에 있는 다른 선택 트랜지스터(212) 행을 디스에이블시키는 것에 의해, 디스에이블된 선택 트랜지스터(212)의 로컬 비트 라인(BL) 로딩이 다른 접근법에 비해 감소된다. 유사하게, 일부 실시예에서, 일정 시간 지속기간 동안 하나의 선택 트랜지스터(214) 행을 인에이블시키고 동일한 시간 지속기간 동안 동일한 열에 있는 다른 선택 트랜지스터(214) 행을 디스에이블시키는 것에 의해, 디스에이블된 선택 트랜지스터(214)의 로컬 소스 라인(SL) 로딩이 다른 접근법에 비해 감소된다. 일부 실시예에서, 로컬 BL/SL 로딩을 감소시키는 것에 의해, 메모리 회로(200)의 총 BL/SL 로딩 및 커패시턴스가 감소되고, 이에 의해 메모리 회로(200)의 프리차지 및 감지 속도가 다른 접근법에 비해 개선되게 한다.
도 3a는 일부 실시예에 따른 메모리 회로(300A)의 회로 다이어그램이다.
메모리 회로(300A)는 도 2a 내지 도 2c의 메모리 회로(200)의 일 부분이다. 예를 들어, 메모리 회로(300A)는 도 2b의 메모리 회로(200)의 부분(200B)의 행 0 및 행 1에 대응한다.
도 3b는 일부 실시예에 따른, 도 2a 내지 도 2c에서의 메모리 회로(200)의 부분(300A)과 같은, 메모리 회로의 파형(302, 304, 306 및 308)의 타이밍 다이어그램(300B)이다.
메모리 회로(300A)와 타이밍 다이어그램(300B)은 동일한 열(열 0)에서 하나의 선택 트랜지스터(212 및 214) 행(예를 들면, 행 0)을 인에이블시키고 다른 선택 트랜지스터(212 및 214) 행(예를 들면, 행 1 내지 행 M-1)을 디스에이블시키는 예이다.
일부 실시예에서, 도 3b는 일부 실시예에 따라, 적어도 도 1 및 도 2a 내지 도 2c의 회로(100 및 200) 또는 도 4 내지 도 8에서의 메모리 회로(400 내지 800)의 파형의 타이밍 다이어그램(300B)이다.
시간 T0에서, 선택 라인 신호(SLS[0]), 선택 라인 신호(SLS*[0]), 선택 라인 신호(SLS[1]), 선택 라인 신호(SLS*[1]) 각각은 이에 의해 대응하는 선택 트랜지스터(212[0,0], 214[0,0], 212[0,1], 214[0,1])가 턴 오프되게 한다. 선택 트랜지스터(212[0,0])가 턴 오프되는 것에 의해, 비트 라인(BL[0,0])이 글로벌 비트 라인(GBL[0])에 커플링되지 않고, 선택 트랜지스터(214[0,0])가 턴 오프되는 것에 의해, 소스 라인(SL[0,0])이 글로벌 소스 라인(GSL[0])에 커플링되지 않는다. 선택 트랜지스터(212[0,1])가 턴 오프되는 것에 의해, 비트 라인(BL[0,1])이 글로벌 비트 라인(GBL[0])에 커플링되지 않고, 선택 트랜지스터(214[0,1])가 턴 오프되는 것에 의해, 소스 라인(SL[0,1])이 글로벌 소스 라인(GSL[0])에 커플링되지 않는다.
시간 T0에서, 워드 라인(WL[0]_FL[0]*)의 워드 라인 신호(WL[0]_FL[0]*), 및 워드 라인(WL[1]_FL[0])의 워드 라인 신호(WL[1]_FL[0]*) 내지 워드 라인(WL[1]_FL[F-1])의 워드 라인 신호(WL[1]_FL[F-1]*) 각각은 논리 로우이다.
시간 T1에서, 선택 라인 신호(SLS[0]) 및 선택 라인 신호(SLS*[0])는 논리 로우로부터 논리 하이로 전환된다. 선택 라인 신호(SLS[0]) 및 선택 라인 신호(SLS*[0])가 논리 하이인 것에 응답하여, 선택 트랜지스터(212[0,0] 및 214[0,0])가 인에이블되거나 턴 온되게 한다. 선택 트랜지스터(212[0,0])가 턴 온되는 것에 의해, 비트 라인(BL[0,0])이 글로벌 비트 라인(GBL[0])에 커플링되고, 선택 트랜지스터(214[0,0])가 턴 온되는 것에 의해, 소스 라인(SL[0,0])이 글로벌 소스 라인(GSL[0])에 커플링된다. 따라서, 비트 라인(BL[0,0])으로부터 글로벌 비트 라인(GBL[0])으로의 전류 경로(IBL)는 폐쇄되고, 소스 라인(SL[0,0])으로부터 글로벌 소스 라인(GSL[0])으로의 전류 경로(ISL)는 폐쇄된다. 그렇지만, 선택 트랜지스터(212[0,1])가 턴 오프되기 때문에, 비트 라인(BL[0,1])으로부터 글로벌 비트 라인(GBL[0])으로의 전류 경로는 개방되고, 선택 트랜지스터(214[0,1])가 턴 오프되기 때문에, 소스 라인(SL[0,1])으로부터 글로벌 소스 라인(GSL[0])으로의 전류 경로는 개방된다. 따라서, 선택 트랜지스터(212[0,0] 및 214[0,0])의 하나의 행(예를 들어, 행 0)은 선택되고, 동일한 열(열 0)에 있는 선택 트랜지스터(212[0] 및 214[0,1])의 다른 행(예를 들면, 행 1 내지 행 M-1)은 선택되지 않거나 디스에이블된다.
시간 T1에서, 선택된 메모리 셀(예를 들면, 트랜지스터(210[0,0,0]))의 워드 라인 신호(WL[0]_FL[0]*)가 또한 논리 로우로부터 논리 하이로 전환된다. 환언하면, 메모리 셀 어레이(202[0])에서의 선택된 메모리 셀(MC[0,0,0])이 인에이블되고 데이터가 선택된 메모리 셀로부터 판독될 수 있다. 워드 라인 신호(WL[0]_FL[0]*)가 논리 하이인 것에 응답하여, 트랜지스터(210[0,0,0])가 인에이블되거나 턴 온되게 한다. 트랜지스터(210[0,0,0])가 턴 온되는 것에 의해, 비트 라인(BL[0,0])과 소스 라인(SL[0,0])이 함께 커플링되어, 글로벌 비트 라인(GBL[0])과 글로벌 소스 라인(GSL[0])이 함께 커플링되게 할 수 있다.
일부 실시예에서, 메모리 셀(210[0,0,0])과 동일한 필라 내의 메모리 셀 어레이(202)의 다른 층의 하나 이상의 메모리 셀은 선택되지 않는다. 일부 실시예에서, 메모리 셀 어레이(202)의 행 0 및 열 0의 선택되지 않은 메모리 셀은 대응하는 워드 라인(WL[0]_FL[1] 내지 WL[0]_FL[F-1])의 대응하는 논리 로우 워드 라인 신호를 갖는다.
일부 실시예에서, 메모리 셀 어레이(202)의 다른 행에 있는 메모리 셀은 선택되지 않는다. 일부 실시예에서, 메모리 셀 어레이(202)의 다른 행에 있는 선택되지 않은 메모리 셀은 논리 로우인 대응하는 워드 라인 신호(WL[1]_FL[0]* 내지 WL[1]_FL[F-1]*)를 갖는다.
시간 T2에서, 선택 라인 신호(SLS[0]) 및 선택 라인 신호(SLS*[0])는 논리 하이로부터 논리 로우로 전환된다. 선택 라인 신호(SLS[0]) 및 선택 라인 신호(SLS*[0])가 논리 로우인 것에 응답하여, 선택 트랜지스터(212[0,0] 및 214[0,0])가 디스에이블되거나 턴 오프되게 한다. 선택 트랜지스터(212[0,0])가 턴 오프되는 것에 의해, 비트 라인(BL[0,0])이 글로벌 비트 라인(GBL[0])으로부터 분리되고, 선택 트랜지스터(214[0,0])가 턴 오프되는 것에 의해, 소스 라인(SL[0,0])이 글로벌 소스 라인(GSL[0])으로부터 분리된다. 따라서, 비트 라인(BL[0,0])으로부터 글로벌 비트 라인(GBL[0])으로의 전류 경로(IBL)는 개방되고, 소스 라인(SL[0,0])으로부터 글로벌 소스 라인(GSL[0])으로의 전류 경로(ISL)는 개방된다. 따라서, 선택 트랜지스터(212[0,0] 및 214[0,0])의 행 0은 선택 해제된다.
시간 T2에서, 트랜지스터(210[0,0,0])의 워드 라인 신호(WL[0]_FL[0]*)는 논리 하이로부터 논리 로우로 전환된다. 환언하면, 메모리 셀 어레이(202[0])에서의 선택된 메모리 셀(MC[0,0,0])이 디스에이블되거나 선택 해제되고, 데이터가 선택되지 않은 메모리 셀로부터 더 이상 판독되지 않을 수 있다. 워드 라인 신호(WL[0]_FL[0]*)가 논리 로우인 것에 응답하여, 트랜지스터(210[0,0,0])가 디스에이블되거나 턴 오프되게 한다. 트랜지스터(210[0,0,0])가 턴 오프되는 것에 의해, 비트 라인(BL[0,0]) 및 소스 라인(SL[0,0])이 연결 해제된다.
도 4는 일부 실시예에 따른, 메모리 회로(400)의 회로 다이어그램이다.
메모리 회로(400)는 개략 다이어그램으로 표현된 도 1의 메모리 회로(100)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 회로(400)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 메모리 회로(400)는 메모리 회로(200)의 일 부분에 대응한다. 예를 들어, 메모리 회로(400)는 메모리 회로(200)의 열 0 및 행 0 내지 행 3에 대응한다.
메모리 회로(200)와 비교하여, 메모리 회로(400)는 프리디코더 회로(402), 선택 라인 드라이버 회로(404), 프리디코더 회로(410) 및 워드 라인 드라이버 회로(412)를 추가로 포함한다.
프리디코더 회로(402)는 프리디코더 회로(402[0], ..., 402[3])를 포함한다. 일부 실시예에서, 프리디코더 회로(402)는 선택 게이트 어레이(204 및 206)에서의 선택 게이트 행을 식별해주는 선택 게이트 어레이(204 또는 206)에서의 어드레스의 부분을 프리디코딩하도록 구성된다. 일부 실시예에서, 프리디코더 회로(402)는 행 디코더 회로(도시되지 않음)를 포함한다.
선택 라인 드라이버 회로(404)는 선택 라인 드라이버 회로(404[0], ..., 404[3])를 포함한다. 일부 실시예에서, 선택 라인 드라이버 회로(404)는 선택 라인 신호(SLS[0], ..., SLS[3])를 생성하도록 구성된다. 각각의 프리디코더 회로(402[0], ..., 402[3])는 대응하는 선택 라인 드라이버 회로(404[0], ..., 404[3])에 커플링된다.
각각의 선택 라인 드라이버 회로는 메모리 회로(400)의 각각의 대응하는 행 내의 한 쌍의 선택 게이트에 커플링된다. 각각의 선택 라인 드라이버 회로(404[0], ..., 404[3])는 대응하는 선택 라인(SG[0], ..., SG[3])에 의해 선택 게이트 어레이(204)의 대응하는 선택 게이트(예를 들면, 선택 트랜지스터(212[0,0], ..., 212[0,3])에 커플링되고, 대응하는 선택 라인(SG*[0], ..., SG*[3])에 의해 선택 게이트 어레이(206)의 대응하는 선택 게이트(예를 들면, 선택 트랜지스터(214[0,0], ..., 214[0,3])에 커플링된다. 일부 실시예에서, 선택 게이트 어레이(204)의 각각의 선택 게이트(예를 들면, 선택 트랜지스터(212[0,0], ..., 212[0,3]))는 메모리 회로(400)의 동일한 행에 있는 선택 게이트 어레이(206)의 대응하는 선택 게이트(예를 들면, 선택 트랜지스터(214[0,0], ..., 214[0,3]))와 동일한 선택 라인 신호(예를 들면, SLS[0], ..., SLS[3])를 갖는다.
프리디코더 회로(410)는 프리디코더 회로(410[0], ..., 410[3])를 포함한다. 일부 실시예에서, 프리디코더 회로(410)는 메모리 셀 어레이(202)에서의 메모리 셀 행을 식별해주는 메모리 셀 어레이(202)에서의 어드레스의 부분을 프리디코딩하도록 구성된다. 일부 실시예에서, 프리디코더 회로(410)는 행 디코더 회로를 포함한다.
워드 라인 드라이버 회로(412)는 워드 라인 드라이버 회로(412[0], ..., 412[3])를 포함한다. 각각의 프리디코더 회로(410[0], ..., 410[3])는 대응하는 워드 라인 드라이버 회로(412[0], ..., 412[3])에 커플링된다. 일부 실시예에서, 워드 라인 드라이버 회로(412)는 대응하는 워드 라인 상에 워드 라인 신호를 생성하도록 구성된다. 예를 들어, 워드 라인 드라이버 회로(412[0])는 워드 라인(WL[0]_FL[0], ..., WL[3]_FL[0]) 상에 워드 라인 신호를 생성하도록 구성되고, 워드 라인 드라이버 회로(412[1])는 워드 라인(WL[0]_FL[F-1], ..., WL[3]_FL[F-1]) 상에 워드 라인 신호를 생성하도록 구성된다.
각각의 워드 라인 드라이버 회로는 메모리 회로(400)의 각각의 대응하는 행 및 층 내의 각각의 워드 라인에 커플링된다. 예를 들어, 워드 라인 드라이버 회로(412[0])는 메모리 셀 어레이(202)의 층 0에 있는 워드 라인(WL[0]_FL[0], ..., WL[3]_FL[0])에 커플링된다. 유사하게, 워드 라인 드라이버 회로(412[3])는 메모리 셀 어레이(202)의 층 F-1에 있는 워드 라인(WL[0]_FL[F-1], ..., WL[3]_FL[F-1])에 커플링된다. 달리 말하면, 워드 라인 드라이버 회로(412)는 메모리 셀 어레이(202)의 동일한 층에 있는 각각의 메모리 셀 행에 의해 공유된다.
일부 실시예에서, 적어도 프리디코더 회로(402), 선택 라인 드라이버 회로(404), 프리디코더 회로(410) 또는 워드 라인 드라이버 회로(412)를 사용하는 것에 의해, 메모리 회로는 다른 접근법보다 적은 드라이버 회로(예를 들면, 선택 라인 드라이버 회로(404) 및 워드 라인 드라이버 회로(412))를 포함한다. 일부 실시예에서, 드라이버 회로의 개수를 감소시키는 것에 의해, 메모리 회로(400)는 다른 접근법보다 적은 면적을 차지한다. 일부 실시예에서, 메모리 회로(400)에 의해 감소된 드라이버 회로의 개수는 적어도 70%이다.
도 4가 메모리 회로(200)의 1개의 열(예를 들어, 열 0) 및 4개의 행(예를 들어, 행 0 내지 행 3)과 관련하여 설명되었지만, 메모리 회로(400)의 특징은 메모리 회로(200)의 행 및 열 각각에 적용 가능하며, 간결성을 위해 생략된다.
도 5a는 일부 실시예에 따른, 메모리 회로(500)의 회로 다이어그램이다. 도 5b는 예시의 편의를 위해 단순화되어 있는, 메모리 회로(500)의 대응하는 부분(500B)의 대응하는 회로 다이어그램이다. 부분(500B)은 메모리 회로(500)의 열 0 및 행 0에 대한 도 5a의 메모리 회로(500)의 하나 이상의 특징을 포함하고, 유사한 상세한 설명은 생략된다. 부분(500B)은 필라(550)에 대응한다.
메모리 회로(500)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 예를 들어, 메모리 회로(500)는 선택 게이트 어레이(204)가 없는 메모리 회로(200)에 대응한다.
메모리 회로(500)는 개략 다이어그램으로 표현된 도 1의 메모리 회로(100)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 회로(500)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 도 2a 내지 도 2c의 메모리 회로(200)와 비교하여, 메모리 회로(500)는 선택 게이트 어레이(204), 선택 트랜지스터(212) 및 선택 라인(SG)을 포함하지 않는다.
선택 게이트 어레이(204), 선택 트랜지스터(212) 및 선택 라인(SG)을 포함하지 않는 것에 의해, 각각의 글로벌 비트 라인(GBL) 열이 로컬 비트 라인(BL) 열에 직접 커플링된다. 예를 들어, 열 0 내의 글로벌 비트 라인(GBL[0])은 메모리 회로(500)의 열 0 내의 로컬 비트 라인(BL[0,0], BL[0,1], ..., BL[0, M-1]) 각각에 직접 커플링된다.
선택 게이트 어레이(204), 선택 트랜지스터(212) 및 선택 라인(SG)을 포함하지 않는 것에 의해, 메모리 회로(500)의 대응하는 열 내의 각각의 비트 라인(BL)이 함께 커플링된다. 예를 들어, 메모리 회로(500)의 열 0 내의 로컬 비트 라인(BL[0,0], BL[0,1], ..., BL[0, M-1]) 각각은 글로벌 비트 라인(GBL[0])에 의해 서로 커플링된다.
각각의 필라 내에서, 필라 내의 메모리 셀 어레이(202)의 각각의 층에 있는 각각의 대응하는 메모리 셀의 드레인은 대응하는 로컬 비트 라인(BL)에 의해 대응하는 글로벌 비트 라인(GBL)에 커플링된다. 예를 들어, 필라(550)(도 5b에 도시됨)에서의 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 대응하는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0, F-1])의 드레인은 대응하는 로컬 비트 라인(BL[0,0])에 의해 열 0에 있는 대응하는 글로벌 비트 라인(GBL[0])에 커플링된다.
일부 실시예에서, 선택 게이트 어레이(206), 선택 트랜지스터(214) 및 선택 라인(SG*)을 메모리 회로(500)에 포함시키는 것에 의해, 일정 시간 지속기간 동안 메모리 회로(500)에서의 하나의 선택 트랜지스터(214) 행은 인에이블되고, 동일한 시간 기간 동안 동일한 열에 있는 다른 선택 트랜지스터(214) 행은 디스에이블되며, 이에 의해 다른 접근법에 비해 디스에이블된 선택 트랜지스터(214)의 로컬 소스 라인(SL) 로딩을 감소시킨다. 일부 실시예에서, 로컬 SL 로딩을 감소시키는 것에 의해, 메모리 회로(500)의 총 SL 로딩 및 커패시턴스가 감소되고, 이에 의해 메모리 회로(500)의 프리차지 및 감지 속도가 다른 접근법에 비해 개선되게 한다.
도 6a는 일부 실시예에 따른, 메모리 회로(600)의 회로 다이어그램이다. 도 6b는 예시의 편의를 위해 단순화되어 있는, 메모리 회로(600)의 대응하는 부분(600B)의 대응하는 회로 다이어그램이다. 부분(600B)은 메모리 회로(600)의 열 0 및 행 0에 대한 도 6a의 메모리 회로(600)의 하나 이상의 특징을 포함하고, 유사한 상세한 설명은 생략된다. 부분(600B)은 필라(650)에 대응한다.
메모리 회로(600)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 예를 들어, 메모리 회로(600)는 선택 게이트 어레이(206)가 없는 메모리 회로(200)에 대응한다.
메모리 회로(600)는 개략 다이어그램으로 표현된 도 1의 메모리 회로(100)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 회로(600)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 도 2a 내지 도 2c의 메모리 회로(200)와 비교하여, 메모리 회로(600)는 선택 게이트 어레이(206), 선택 트랜지스터(214) 및 선택 라인(SG*)을 포함하지 않는다.
선택 게이트 어레이(206), 선택 트랜지스터(214) 및 선택 라인(SG*)을 포함하지 않는 것에 의해, 각각의 글로벌 소스 라인(GSL) 열이 로컬 소스 라인(SL) 열에 직접 커플링된다. 예를 들어, 열 0 내의 글로벌 소스 라인(GSL[0])은 메모리 회로(600)의 열 0 내의 로컬 소스 라인(SL[0,0], SL[0,1], ..., SL[0, M-1]) 각각에 직접 커플링된다.
선택 게이트 어레이(206), 선택 트랜지스터(214) 및 선택 라인(SG*)을 포함하지 않는 것에 의해, 메모리 회로(600)의 대응하는 열 내의 각각의 소스 라인(SL)이 함께 커플링된다. 예를 들어, 메모리 회로(600)의 열 0 내의 로컬 소스 라인(SL[0,0], SL[0,1], ..., SL[0, M-1]) 각각은 글로벌 소스 라인(GSL[0])에 의해 서로 커플링된다.
각각의 필라 내에서, 필라 내의 메모리 셀 어레이(202)의 각각의 층에 있는 각각의 대응하는 메모리 셀의 드레인은 대응하는 로컬 소스 라인(SL)에 의해 대응하는 글로벌 소스 라인(GSL)에 커플링된다. 예를 들어, 필라(650)(도 6b에 도시됨)에서의 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 대응하는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0, F-1])의 드레인은 대응하는 로컬 소스 라인(SL[0,0])에 의해 열 0에 있는 대응하는 글로벌 소스 라인(GSL[0])에 커플링된다.
일부 실시예에서, 선택 게이트 어레이(204), 선택 트랜지스터(212) 및 선택 라인(SG)을 메모리 회로(600)에 포함시키는 것에 의해, 일정 시간 지속기간 동안 메모리 회로(600)에서의 하나의 선택 트랜지스터(212) 행은 인에이블되고, 동일한 시간 기간 동안 동일한 열에 있는 다른 선택 트랜지스터(212) 행은 디스에이블되며, 이에 의해 다른 접근법에 비해 디스에이블된 선택 트랜지스터(212)의 로컬 비트 라인(BL) 로딩을 감소시킨다. 일부 실시예에서, 로컬 BL 로딩을 감소시키는 것에 의해, 메모리 회로(600)의 총 BL 로딩 및 커패시턴스가 감소되고, 이에 의해 메모리 회로(600)의 프리차지 및 감지 속도가 다른 접근법에 비해 개선되게 한다.
도 7a는 일부 실시예에 따른, 메모리 회로(700)의 회로 다이어그램이다. 도 7b는 예시의 편의를 위해 단순화되어 있는, 메모리 회로(700)의 대응하는 부분(700B)의 대응하는 회로 다이어그램이다. 부분(700B)은 메모리 회로(700)의 열 0 및 행 0에 대한 도 7a의 메모리 회로(700)의 하나 이상의 특징을 포함하고, 유사한 상세한 설명은 생략된다. 부분(700B)은 필라(750)에 대응한다.
메모리 회로(700)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 예를 들어, 메모리 회로(700)는 선택 게이트 어레이(206)가 없는 메모리 회로(200)에 대응하고, 선택 게이트 어레이(204)는 메모리 셀 어레이(202)의 2개의 이전에 인접한 층 사이에 배치된다.
메모리 회로(700)는 개략 다이어그램으로 표현된 도 1의 메모리 회로(100)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 회로(700)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 도 2a 내지 도 2c의 메모리 회로(200)와 비교하여, 메모리 회로(700)는 선택 게이트 어레이(206), 선택 트랜지스터(214) 및 선택 라인(SG*)을 포함하지 않으며, 선택 게이트 어레이(204)는 도 2a에서 인접해 있었던 메모리 셀 어레이(202)의 2개의 층 사이에 배치된다. 일부 실시예에서, 2개의 요소는 서로 바로 옆에 있는 경우 서로 인접한다.
메모리 셀 어레이(202)는 F개의 메모리 셀 층(예를 들어, 층 0, 1, 2, ..., F-1)을 포함한다. 도 7a 및 도 7b에서, 선택 게이트 어레이(204)는 메모리 셀 어레이(202)의 층 1과 층 2 사이에 배치된다. 메모리 회로(700) 또는 선택 게이트 어레이(204)의 다른 층 구성이 본 개시의 범위 내에 있다. 선택 게이트 어레이(204)는 메모리 셀 어레이(202)의 다른 층들 사이에 배치될 수 있고 본 개시의 범위 내에 있다. 예를 들어, 일부 실시예에서, 선택 게이트 어레이(204)는 메모리 셀 어레이(202)의 층 F-1과 층 F-2 사이에 배치된다.
메모리 셀 어레이(202)는 선택 게이트 어레이(204) 아래에 배치되는 메모리 셀 어레이(702a)(메모리 셀 어레이(202[0], 202[1])) 및 선택 게이트 어레이(204) 위에 배치되는 메모리 셀 어레이(702b)(메모리 셀 어레이(202[2], 202[F-1])로 세분된다.
선택 게이트 어레이(204)를 메모리 셀 어레이(202)의 층 1과 층 2 사이에 배치하는 것에 의해, 각각의 글로벌 비트 라인(GBL) 열이 메모리 셀 열 내에서 선택 게이트 어레이(204) 아래에 있는 메모리 셀 어레이(202)의 층에 배치되는 대응하는 트랜지스터(210)(메모리 셀(MC))의 드레인/소스에 직접 커플링된다. 예를 들어, 열 0 내의 글로벌 비트 라인(GBL[0])은 메모리 셀 어레이(202)의 열 0 내의 트랜지스터(210[0,0,0] 및 210[0,0,1])의 각각의 드레인/소스에 직접 커플링된다.
선택 게이트 어레이(204)를 메모리 셀 어레이(202)의 층 1과 층 2 사이에 배치하는 것에 의해, 각각의 로컬 비트 라인(BL) 열이 메모리 셀 열 내에서 선택 게이트 어레이(204) 아래에 있는 메모리 셀 어레이(202)의 층에 배치되는 대응하는 트랜지스터(210)(메모리 셀(MC))의 소스/드레인에 직접 커플링된다. 예를 들어, 열 0 내의 로컬 비트 라인(BL[0])은 메모리 셀 어레이(202)의 열 0 내의 트랜지스터(210[0,0,0] 및 210[0,0,1])의 각각의 소스/드레인에 직접 커플링된다.
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(212)의 소스/드레인은 대응하는 로컬 비트 라인(BL)에 의해 선택 트랜지스터(212) 아래에 있는 메모리 셀 어레이(202)의 층에 배치되는 각각의 대응하는 메모리 셀의 소스/드레인에 커플링된다. 예를 들어, 도 7b에 도시된 바와 같이, 행 0 및 열 0에서, 메모리 셀 어레이(202)의 층 0 및 층 1 위에 배치되는 대응하는 선택 트랜지스터(212[0,0])의 소스/드레인은 로컬 비트 라인(BL[0,0])에 의해 필라(750)(도 7b에 도시됨)에서의 메모리 셀 어레이(202)의 대응하는 층 0 및 층 1의 메모리 셀(210[0,0,0] 및 210[0,0,1])의 소스/드레인에 커플링된다.
메모리 셀 어레이(202)의 층 1과 층 2 사이에 선택 게이트 어레이(204)를 배치하는 것에 의해, SG 어레이(204)의 각각의 선택 트랜지스터(212)는 대응하는 로컬 비트 라인(BL)과 대응하는 로컬 소스 라인(SL)을 함께 전기적으로 커플링한다. 예를 들어, 메모리 회로(700)의 행 0 및 열 0의 선택 트랜지스터(212[0,0])는 로컬 비트 라인(BL[0])과 로컬 소스 라인(SL[0])을 함께 전기적으로 커플링한다.
선택 게이트 어레이(204)를 메모리 셀 어레이(202)의 층 1과 층 2 사이에 배치하는 것에 의해, 각각의 글로벌 소스 라인(GSL) 열이 메모리 셀 열 내에서 선택 게이트 어레이(204) 위에 있는 메모리 셀 어레이(202)의 층에 배치되는 대응하는 트랜지스터(210)(메모리 셀(MC))의 소스/드레인에 직접 커플링된다. 예를 들어, 도 7b에 도시된 바와 같이, 열 0 내의 글로벌 소스 라인(GSL[0])은 메모리 셀 어레이(202)의 열 0 내의 트랜지스터(210[0,0,F-2] 및 210[0,0,F-1])의 각각의 소스/드레인에 직접 커플링된다.
선택 게이트 어레이(204)를 메모리 셀 어레이(202)의 층 1과 층 2 사이에 배치하는 것에 의해, 각각의 로컬 소스 라인(SL) 열이 메모리 셀 열 내에서 선택 게이트 어레이(204) 위에 있는 메모리 셀 어레이(202)의 층에 배치되는 대응하는 트랜지스터(210)(메모리 셀(MC))의 드레인/소스에 직접 커플링된다. 예를 들어, 도 7b에 도시된 바와 같이, 열 0 내의 로컬 소스 라인(SL[0])은 메모리 셀 어레이(202)의 열 0 내의 트랜지스터(210[0,0,F-2] 및 210[0,0,F-1])의 각각의 드레인/소스에 직접 커플링된다.
각각의 필라 내에서, 각각의 대응하는 선택 트랜지스터(212)의 드레인/소스는 대응하는 로컬 소스 라인(SL)에 의해 선택 트랜지스터(212) 위에 있는 메모리 셀 어레이(202)의 층에 배치되는 각각의 대응하는 메모리 셀의 드레인/소스에 커플링된다. 예를 들어, 도 7b에 도시된 바와 같이, 행 0 및 열 0에서, 메모리 셀 어레이(202)의 층 F-2 및 층 F-1 아래에 배치되는 대응하는 선택 트랜지스터(212[0,0])의 드레인/소스는 로컬 소스 라인(SL[0,0])에 의해 필라(750)(도 7b에 도시됨)에서의 메모리 셀 어레이(202)의 대응하는 층 F-2 및 층 F-1의 메모리 셀(210[0,0,F-2] 및 210[0,0,F-1])의 드레인/소스에 커플링된다.
선택 게이트 어레이(204)를 메모리 회로(700)에 포함시키는 것에 의해, 메모리 회로(700)는 디스에이블된 선택 트랜지스터의 로컬 비트 라인(BL)/로컬 소스 라인(SL) 로딩을 감소시킬 수 있어 메모리 회로(200)와 관련하여 위에서 논의된 이점을 얻을 수 있다.
도 8은 일부 실시예에 따른, 메모리 회로(800)의 다이어그램이다.
메모리 회로(800)는 도 2a 내지 도 2c의 메모리 회로(200)의 변형이다. 예를 들어, 도 2b의 선택 게이트 어레이(SG[0,0] 및 SG*[0,0])는 도 8에서의 대응하는 전송 게이트(TG[0,0] 및 TG*[0,0])로 대체되었다.
메모리 회로(800)는 메모리 회로(200)의 필라(250)의 실시예에 대응하며, 유사한 상세한 설명은 생략된다. 메모리 회로(800)는 예시의 편의를 위해 단순화되어 있는 필라(850)를 포함한다. 필라(850)는 도 2b 및 도 2c의 필라(250)의 변형이다. 도 8은 메모리 회로(800)의 단일 필라을 도시하지만, 메모리 회로(800)의 특징은 메모리 회로(100 내지 700)에서의 각각의 필라에 적용 가능하며, 간결성을 위해 도시되어 있지 않다. 예를 들어, 전송 게이트(TG[0,0])는 선택 게이트 어레이(104 또는 204)에서의 각각의 선택 게이트를 대체하고, 전송 게이트(TG*[0,0])는 선택 게이트 어레이(106 또는 206)에서의 각각의 선택 게이트를 대체하며, 유사한 자세한 설명은 생략된다. 환언하면, 전송 게이트(TG[0,0])는 선택 게이트 어레이(104 또는 204)를 대체하는 제1 전송 게이트 어레이(802)의 일부이고, 전송 게이트(TG*[0,0])는 선택 게이트 어레이(106 또는 206)를 대체하는 제2 전송 게이트 어레이(804)의 일부이며, 유사한 상세한 설명은 생략된다. 제1 전송 게이트 어레이(802)의 각각의 전송 게이트는 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 함께 선택적으로 커플링하도록 구성된다. 제2 전송 게이트 어레이(804)의 각각의 전송 게이트는 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 함께 선택적으로 커플링하도록 구성된다.
필라(850)는 메모리 회로(200)의 열 0 및 행 0에 대한 도 2a의 메모리 회로(200)의 하나 이상의 특징을 포함하고, 유사한 상세한 설명은 생략된다.
전송 게이트(TG[0,0])는 선택 트랜지스터(212[0,0]) 및 선택 트랜지스터(812[0,0])를 포함한다. 선택 트랜지스터(812[0,0])는 선택 트랜지스터(212[0,0])와 유사하고, 유사한 상세한 설명은 생략된다.
제1 전송 게이트 어레이(802)의 각각의 전송 게이트(TG[0,0], TG[1, 0], ..., TG[C-1, 0], ..., TG[0, M-1], SG[1, M-1], ..., TG[C-1, M-1])는 대응하는 선택 트랜지스터(212[0,0], 212[1, 0], ..., 212[C-1, 0], ..., 212[0, M-1], 212[1, M-1], ..., 212[C-1, M-1]) 및 대응하는 선택 트랜지스터(812[0,0], 812[1, 0], ..., 812[C-1, 0], ..., 812[0, M-1], 212[1, M-1], ..., 812[C-1, M-1])(집합적으로 "선택 트랜지스터(812)"라고 지칭됨)를 포함한다. 선택 트랜지스터(812)는 본 명세서에서 812[열 번호, 행 번호]로 표기된다. 예시의 편의를 위해, 메모리 회로(800)는 하나의 선택 트랜지스터(812) 열을 포함한다.
각각의 선택 트랜지스터(212 및 812) 열은 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 함께 선택적으로 커플링하도록 구성된다. 선택 트랜지스터 열 0(212[0,0] 212[0,1], ..., 212[0,M-1]) 및 선택 트랜지스터 열 0(812[0,0] 812[0,1], ..., 812[0,M-1])(도시되지 않음)은 대응하는 글로벌 비트 라인(GBL[0])과 대응하는 로컬 비트 라인 열(BL[0,0], BL[0,1], …, BL[0,M-1])을 선택적으로 커플링하도록 구성된다.
선택 트랜지스터(812) 각각은 p형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(812) 각각는 PMOS 트랜지스터이다. 다른 트랜지스터 유형이 본 개시의 범위 내에 있다. 일부 실시예에서, 선택 트랜지스터(812) 각각은 n형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(812) 각각은 NMOS 트랜지스터이다.
각각의 선택 트랜지스터(812)는 대응하는 선택 라인(SGB)에 커플링된 게이트, 적어도 대응하는 글로벌 비트 라인(GBL) 및 선택 트랜지스터(212)의 대응하는 드레인/소스에 커플링된 드레인/소스, 및 적어도 대응하는 비트 라인(BL) 및 선택 트랜지스터(212)의 대응하는 소스/드레인에 커플링된 소스/드레인을 포함한다.
필라(850)에서, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(212[0,0])의 소스/드레인과 대응하는 선택 트랜지스터(812[0,0])의 소스/드레인은 함께 커플링되고, 로컬 비트 라인(BL[0,0])에 의해 필라(250)에서의 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0,F-1])의 드레인에 추가로 커플링된다.
필라(850)에서, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(212[0,0])의 드레인/소스와 대응하는 선택 트랜지스터(812[0,0])의 드레인/소스는 함께 커플링되고, 글로벌 비트 라인(GBL[0])에 추가로 커플링된다.
대응하는 선택 트랜지스터(812) 행의 각각의 게이트는 대응하는 선택 라인(SGB[0], SGB[1], ..., SGB[M-1])(집합적으로 "선택 라인(SGB)"라고 지칭됨)에 전기적으로 커플링되고, 대응하는 선택 라인 신호(SLSB[0], SLSB[1], ..., SLSB[M-1])(집합적으로 "선택 라인 신호(SLSB)"라고 지칭됨)를 수신하도록 구성된다. 선택 트랜지스터(812)의 각각의 선택 트랜지스터는 대응하는 선택 라인(SGB[0], SGB[1], ..., SGB[M-1]) 상에서 수신된 대응하는 선택 라인 신호(SLSB[0], SLSB[1], ..., SLSB[M-1])에 응답하여 인에이블되거나 디스에이블된다. 일부 실시예에서, 선택 라인 신호(SLSB)는 선택 라인 신호(SLS)로부터 반전되고 그 반대도 마찬가지이다.
인에이블되는 경우, 선택 트랜지스터(212[0,0] 및 812[0,0])는 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 전기적으로 커플링한다. 디스에이블되는 경우, 선택 트랜지스터(212[0,0] 및 812[0,0])는 대응하는 글로벌 비트 라인과 대응하는 로컬 비트 라인 열을 전기적으로 분리시킨다. 일부 실시예에서, 일정 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 하나의 선택 트랜지스터(212 및 812) 행은 인에이블되고, 동일한 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 다른 선택 트랜지스터(212 및 812) 행은 디스에이블된다.
전송 게이트(TG*[0,0])는 선택 트랜지스터(214[0,0]) 및 선택 트랜지스터(814[0,0])를 포함한다. 선택 트랜지스터(814[0,0])는 선택 트랜지스터(214[0,0])와 유사하고, 유사한 상세한 설명은 생략된다.
제2 전송 게이트 어레이(804)의 각각의 전송 게이트(TG*[0,0], TG*[1, 0], ..., TG*[C-1, 0], ..., TG*[0, M-1], SG[1, M-1], ..., TG*[C-1, M-1])는 대응하는 선택 트랜지스터(214[0,0], 214[1, 0], ..., 214[C-1, 0], ..., 214[0, M-1], 214[1, M-1], ..., 214[C-1, M-1]) 및 대응하는 선택 트랜지스터(814[0,0], 814[1, 0], ..., 814[C-1, 0], ..., 814[0, M-1], 214[1, M-1], ..., 814[C-1, M-1])(집합적으로 "선택 트랜지스터(814)"라고 지칭됨)를 포함한다. 선택 트랜지스터(814)는 본 명세서에서 814[열 번호, 행 번호]로 표기된다. 예시의 편의를 위해, 메모리 회로(800)는 하나의 선택 트랜지스터(814) 열을 포함한다.
각각의 선택 트랜지스터(214 및 814) 열은 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 함께 선택적으로 커플링하도록 구성된다. 선택 트랜지스터 열 0(214[0,0] 214[0,1], ..., 214[0,M-1]) 및 선택 트랜지스터 열 0(814[0,0] 814[0,1], ..., 814[0,M-1])(도시되지 않음)은 대응하는 글로벌 소스 라인(GSL[0])과 대응하는 로컬 소스 라인 열(SL[0,0], SL[0,1], ..., SL[0,M-1])을 선택적으로 커플링하도록 구성된다.
선택 트랜지스터(814) 각각은 p형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(814) 각각는 PMOS 트랜지스터이다. 다른 트랜지스터 유형이 본 개시의 범위 내에 있다. 일부 실시예에서, 선택 트랜지스터(814) 각각은 n형 트랜지스터이다. 일부 실시예에서, 선택 트랜지스터(814) 각각은 NMOS 트랜지스터이다.
각각의 선택 트랜지스터(814)는 대응하는 선택 라인(SGB)에 커플링된 게이트, 적어도 대응하는 글로벌 소스 라인(GSL) 및 선택 트랜지스터(214)의 대응하는 드레인/소스에 커플링된 드레인/소스, 및 적어도 대응하는 소스 라인(SL) 및 선택 트랜지스터(214)의 대응하는 소스/드레인에 커플링된 소스/드레인을 포함한다.
필라(850)에서, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(214[0,0])의 소스/드레인과 대응하는 선택 트랜지스터(814[0,0])의 소스/드레인은 함께 커플링되고, 로컬 소스 라인(SL[0,0])에 의해 필라(250)에서의 메모리 셀 어레이(202)의 각각의 층의 행 0 및 열 0에 있는 메모리 셀(210[0,0,0], 210[0,0,1], ..., 210[0,0,F-1])의 소스에 추가로 커플링된다.
필라(850)에서, 행 0 및 열 0에 있는 대응하는 선택 트랜지스터(214[0,0])의 드레인/소스와 대응하는 선택 트랜지스터(814[0,0])의 드레인/소스는 함께 커플링되고, 글로벌 소스 라인(GSL[0])에 추가로 커플링된다.
대응하는 선택 트랜지스터(814) 행의 각각의 게이트는 선택 라인(SGB)의 대응하는 선택 라인(SGB[0], SGB[1], ..., SGB[M-1])에 전기적으로 커플링되고, 선택 라인 신호(SLSB)의 대응하는 선택 라인 신호(SLSB[0], SLSB[1], ..., SLSB[M-1])를 수신하도록 구성된다. 선택 트랜지스터(814)의 각각의 선택 트랜지스터는 대응하는 선택 라인(SGB[0], SGB[1], ..., SGB[M-1]) 상에서 수신된 대응하는 선택 라인 신호(SLSB[0], SLSB[1], ..., SLSB[M-1])에 응답하여 인에이블되거나 디스에이블된다. 일부 실시예에서, 전송 게이트(814)에 의해 수신되는 선택 라인 신호(SLSB)는 전송 게이트(812)에 의해 수신되는 선택 라인 신호와 상이하다.
인에이블되는 경우, 선택 트랜지스터(214[0,0] 및 814[0,0])는 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 전기적으로 커플링한다. 디스에이블되는 경우, 선택 트랜지스터(214[0,0] 및 814[0,0])는 대응하는 글로벌 소스 라인과 대응하는 로컬 소스 라인 열을 전기적으로 분리시킨다. 일부 실시예에서, 일정 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 하나의 선택 트랜지스터(214 및 814) 행은 인에이블되고, 동일한 시간 지속기간 동안(도 3c에서 시간 T1과 시간 T2 사이에서) 다른 선택 트랜지스터(214 및 814) 행은 디스에이블된다.
도 9는 일부 실시예에 따른, 메모리 셀 디바이스(900)의 다이어그램이다. 메모리 셀 디바이스(900)는, 도 1 또는 도 2a 내지 도 2c와 관련하여 위에서 논의된, 메모리 셀 어레이(102 또는 202)의 하나 이상의 메모리 셀의 일부 또는 전부로서 사용 가능하다.
일부 실시예에서, 메모리 셀 디바이스는 듀얼 게이트(DG) 박막 트랜지스터(TFT)이다. 다른 트랜지스터 유형이 본 개시의 범위 내에 있다.
일부 실시예에서, 메모리 셀 디바이스(900)는 메모리 셀 어레이(202)의 층 0에 있는 메모리 셀(MC[0,0,0]) 및 메모리 셀 어레이(202)의 층 1에 있는 메모리 셀(MC[0,0,1])로서 사용 가능하다. 일부 실시예에서, 메모리 셀 디바이스(900)는 메모리 셀 어레이(202)의 층 0에 있는 트랜지스터(210[0,0,0])의 게이트에 대응하는 제1 게이트(예를 들면, 게이트 층(902)) 및 메모리 셀 어레이(202)의 층 0에 있는 트랜지스터(210[0,1,0])의 게이트에 대응하는 제2 게이트(예를 들면, 게이트 층(918))를 갖는다. 메모리 셀 디바이스(900)는 메모리 셀 어레이(202)의 인접 층에 위치된 다른 메모리 셀로서 사용 가능할 수 있다.
메모리 셀 디바이스(900)는 게이트 층(902)을 포함한다. 일부 실시예에서, 게이트 층(902)은 전도성 재료를 포함한다. 일부 실시예에서, 게이트 층(902)은 폴리실리콘, LTPS, a-Si TFT, IGZO 또는 반도체 재료, 또는 이들의 조합 등을 포함한다. 일부 실시예에서, 게이트 층(902)은 워드 라인(WL)에 대응한다. 일부 실시예에서, 워드 라인(WL)은 폴리실리콘, LTPS, a-Si TFT, IGZO 또는 반도체 재료, 또는 이들의 조합 등을 포함한다.
메모리 셀 디바이스(900)는 게이트 층(902) 위의 절연 층(904) 및 절연 층(916) 위의 게이트 층(918)을 추가로 포함한다. 일부 실시예에서, 절연 층(904)은 강유전성 베이스 층(904a)을 포함하고 절연 층(916)은 강유전성 베이스 층(916a)을 포함한다. 일부 실시예에서, 적어도 절연 층(904 또는 916)은 SiO, SiO2 하이-k 산화물 또는 이들의 조합 등을 포함한다. 일부 실시예에서, 적어도 절연 층(904 또는 916)은 게이트 산화물 등을 포함한다.
강유전성 베이스 층(904a)은 채널 층(906) 아래에 있다. 강유전성 베이스 층(916a)은 채널 층(914) 위에 있다. 일부 실시예에서, 적어도 강유전성 베이스 층(904a 또는 916a)은 페로브스카이트, SBT, PZT, HfZrO, HfO 또는 이들의 조합 등을 포함한다. 일부 실시예에서, 적어도 강유전성 베이스 층(904a 또는 916a)은 강유전성 특성을 갖는 층이다. 일부 실시예에서, 적어도 절연 층(904 또는 916)은 전하 트래핑 특성을 갖는 전하 트래핑 베이스 층이다.
메모리 셀 디바이스(900)는 채널 층(906)/강유전성 베이스 층(904a) 상에 소스(908) 및 드레인(910)을 추가로 포함한다. 소스(908) 및 드레인(910)은 채널 층(914)/강유전성 베이스 층(916a) 아래에 있다. 일부 실시예에서, 적어도 소스(908) 또는 드레인(910)은 전도성 재료를 포함한다. 일부 실시예에서, 전도성 재료는 도핑된 폴리실리콘, TiN, W, Cu, Co, Ru, 또는 이들의 조합 등을 포함한다.
일부 실시예에서, 소스(908)는 메모리 셀 어레이(202)의 층 0에 있는 트랜지스터(210[0,0,0])의 소스 및 메모리 셀 어레이(202)의 층 0에 있는 트랜지스터(210[0,1,0])의 소스에 대응한다. 일부 실시예에서, 드레인(910)은 메모리 셀 어레이(202)의 층 0에 있는 트랜지스터(210[0,0,0])의 드레인 및 메모리 셀 어레이(202)의 층 0에 있는 트랜지스터(210[0,1,0])의 드레인에 대응한다. 일부 실시예에서, 비트 라인(BL)은 드레인(910)에 커플링되고, 소스 라인(SL)은 소스(908)에 커플링된다. 일부 실시예에서, 비트 라인(BL) 또는 소스 라인(SL)은 도핑된 폴리실리콘, TiN, W, Cu, Co, Ru, 또는 이들의 조합 등을 포함한다.
메모리 셀 디바이스(900)는 채널(906) 및 채널(914)을 추가로 포함한다. 일부 실시예에서, 적어도 채널(906 또는 914)은 소스(908)와 드레인(910) 사이에 연장된다. 일부 실시예에서, 적어도 채널(906 또는 914)은 전도성 재료를 포함한다. 일부 실시예에서, 적어도 채널(906 또는 914)은 폴리실리콘, LTPS, a-Si TFT, IGZO 또는 반도체 재료, 또는 이들의 조합 등을 포함한다. 일부 실시예에서, 절연 층(904)은 게이트 층(902) 상에 있고, 채널(906)은 절연 층(904) 상에 있으며, 소스(908) 및 드레인(910)은 채널(906) 상에 있고, 채널(914)은 소스(908) 및 드레인(910) 상에 있으며, 절연 층(916)은 채널(914) 상에 있고, 게이트 층(918)은 절연 층(916) 상에 있다.
메모리 셀 디바이스(900)는 소스(908)와 드레인(910) 사이에 절연 층(912)을 추가로 포함한다. 일부 실시예에서, 메모리 셀 디바이스(900)는 공통 소스 및 드레인을 갖는 2 비트 메모리 셀이다. 일부 실시예에서, 절연 층(912)은 SiO, SiO2 또는 이들의 조합 등을 포함한다.
일부 실시예에서, 게이트 층(918)은 절연 층(916) 위에 있다. 일부 실시예에서, 게이트 층(918)은 전도성 재료를 포함한다. 일부 실시예에서, 게이트 층(918)은 폴리실리콘, LTPS, a-Si TFT, IGZO 또는 반도체 재료, 또는 이들의 조합 등을 포함한다. 일부 실시예에서, 게이트 층(918)은 워드 라인(WL)에 대응한다. 일부 실시예에서, 메모리 셀 디바이스(900)의 하나 이상의 층이 포함되지 않는다. 일부 실시예에서, 메모리 셀 디바이스(900)의 하나 이상의 층은 다수의 층으로 분할된다.
도 1 내지 도 8과 관련하여 위에서 논의된 메모리 회로(100 내지 800)에 포함되는 것에 의해, 메모리 셀 디바이스(900)는 메모리 회로(100 내지 800)와 관련하여 위에서 논의된 이점을 달성하도록 동작한다.
방법
도 10은 일부 실시예에 따른, 회로를 동작시키는 방법의 플로차트이다.
일부 실시예에서, 도 10은 도 1 내지 도 9의 메모리 회로를 동작시키는 방법의 플로차트이다. 추가 동작이 도 10에 묘사된 방법(1000) 이전에, 그 동안에, 및/또는 그 이후에 수행될 수 있다는 것과, 일부 다른 동작이 본 명세서에서 단지 간략히 설명될 수 있다는 것이 이해된다. 방법(1000)이 회로(100, 200, 300A, 400, 500, 600, 700, 800) 중 하나 이상, 또는 메모리 셀 디바이스(900) 또는 도 3b의 타이밍 다이어그램(300B)의 특징을 이용한다는 것이 이해된다.
방법(1000)의 동작(1002)에서, 제1 선택 트랜지스터 행이 인에이블된다. 일부 실시예에서, 동작(1002)은 적어도, 제1 선택 트랜지스터 행에서의 제1 선택 트랜지스터에 의해, 제1 선택 라인 신호를 수신하고, 제1 선택 라인 신호에 응답하여 제1 선택 트랜지스터를 턴 온시키며 이에 의해 제1 로컬 비트 라인과 글로벌 비트 라인을 서로 전기적으로 커플링하는 것을 포함한다.
일부 실시예에서, 방법(1000)의 제1 선택 트랜지스터 행은 행 0을 포함한다. 일부 실시예에서, 방법(1000)의 제1 선택 트랜지스터는 선택 트랜지스터(212[0,0])를 포함한다. 일부 실시예에서, 방법(1000)의 제1 선택 라인 신호는 선택 라인 신호(SLS[0])를 포함한다. 일부 실시예에서, 방법(1000)의 제1 로컬 비트 라인은 비트 라인(BL[0,0])을 포함한다. 일부 실시예에서, 방법(1000)의 글로벌 비트 라인은 글로벌 비트 라인(BL[0])을 포함한다.
방법(1000)의 동작(1004)에서, 제2 선택 트랜지스터 행이 인에이블된다. 일부 실시예에서, 동작(1004)은 적어도, 제2 선택 트랜지스터 행에서의 제2 선택 트랜지스터에 의해, 제2 선택 라인 신호를 수신하고, 제2 선택 라인 신호에 응답하여 제2 선택 트랜지스터를 턴 온시키며 이에 의해 제1 로컬 소스 라인과 글로벌 소스 라인을 서로 전기적으로 커플링하는 것을 포함한다.
일부 실시예에서, 방법(1000)의 제2 선택 트랜지스터 행은 행 0에 있는 선택 트랜지스터(214) 행을 포함한다. 일부 실시예에서, 방법(1000)의 제2 선택 트랜지스터는 선택 트랜지스터(214 [0,0])를 포함한다. 일부 실시예에서, 방법(1000)의 제2 선택 라인 신호는 선택 라인 신호(SLS*[0])를 포함한다. 일부 실시예에서, 방법(1000)의 제1 로컬 소스 라인은 소스 라인(SL[0,0])을 포함한다. 일부 실시예에서, 방법(1000)의 글로벌 소스 라인은 글로벌 소스 라인(SL[0])을 포함한다.
방법(1000)의 동작(1006)에서, 제3 선택 트랜지스터 행이 디스에이블된다. 일부 실시예에서, 동작(1006)은 적어도, 제3 선택 트랜지스터 행에서의 제3 선택 트랜지스터에 의해, 제3 선택 라인 신호를 수신하고, 제3 선택 라인 신호에 응답하여 제3 선택 트랜지스터를 턴 오프시키며 이에 의해 제2 로컬 비트 라인과 글로벌 비트 라인을 서로 전기적으로 분리시키는 것을 포함한다.
일부 실시예에서, 방법(1000)의 제3 선택 트랜지스터 행은 행 1을 포함한다. 일부 실시예에서, 방법(1000)의 제3 선택 트랜지스터는 선택 트랜지스터(212[0,1])를 포함한다. 일부 실시예에서, 방법(1000)의 제3 선택 라인 신호는 선택 라인 신호(SLS[1])를 포함한다. 일부 실시예에서, 방법(1000)의 제2 로컬 비트 라인은 비트 라인(BL[0,1])을 포함한다.
방법(1000)의 동작(1008)에서, 제4 선택 트랜지스터 행이 디스에이블된다. 일부 실시예에서, 동작(1008)은 적어도, 제4 선택 트랜지스터 행에서의 제4 선택 트랜지스터에 의해, 제4 선택 라인 신호를 수신하고, 제4 선택 라인 신호에 응답하여 제4 선택 트랜지스터를 턴 오프시키며 이에 의해 제2 로컬 소스 라인과 글로벌 소스 라인을 서로 전기적으로 분리시키는 것을 포함한다.
일부 실시예에서, 방법(1000)의 제4 선택 트랜지스터 행은 행 1에 있는 선택 트랜지스터(214) 행을 포함한다. 일부 실시예에서, 방법(1000)의 제4 선택 트랜지스터는 선택 트랜지스터(214[0,1])를 포함한다. 일부 실시예에서, 방법(1000)의 제4 선택 라인 신호는 선택 라인 신호(SLS*[1])를 포함한다. 일부 실시예에서, 방법(1000)의 제2 로컬 소스 라인은 소스 라인(SL[0,1])을 포함한다.
방법(1000)의 동작(1010)에서, 제1 워드 라인 신호에 응답하여 제1 메모리 셀 행이 인에이블된다. 일부 실시예에서, 동작(1010)은 적어도, 제1 메모리 셀 행에서의 제1 메모리 셀에 의해, 제1 워드 라인 신호를 수신하고, 제1 워드 라인 신호에 응답하여 제1 메모리 셀을 턴 온시키는 것을 포함한다.
일부 실시예에서, 방법(1000)의 제1 메모리 셀 행은 행 0에 있는 메모리 셀을 포함한다. 일부 실시예에서, 방법(1000)의 제1 메모리 셀은 메모리 셀(210[0,0,0])을 포함한다. 일부 실시예에서, 방법(1000)의 제1 워드 라인 신호는 워드 라인 신호(WL[0]_FL[0])를 포함한다.
방법(1000)의 동작(1012)에서, 제2 워드 라인 신호에 응답하여 제2 메모리 셀 행이 디스에이블된다. 일부 실시예에서, 동작(1012)은 적어도, 제2 메모리 셀 행에서의 제2 메모리 셀에 의해, 제2 워드 라인 신호를 수신하고, 제2 워드 라인 신호에 응답하여 제2 메모리 셀을 턴 오프시키는 것을 포함한다.
일부 실시예에서, 방법(1000)의 제2 메모리 셀 행은 행 1에 있는 메모리 셀을 포함한다. 일부 실시예에서, 방법(1000)의 제2 메모리 셀은 메모리 셀(210[0,1,0])을 포함한다. 일부 실시예에서, 방법(1000)의 제2 워드 라인 신호는 워드 라인 신호(WL[1]_FL[0])를 포함한다.
방법(1000)의 동작(1014)에서, 제1 선택 트랜지스터 행이 디스에이블된다. 일부 실시예에서, 동작(1014)은 제1 선택 라인 신호에 응답하여 제1 선택 트랜지스터를 턴 오프시키고 이에 의해 제1 로컬 비트 라인과 글로벌 비트 라인을 서로 전기적으로 분리시키는 것을 포함한다.
방법(1000)의 동작(1016)에서, 제2 선택 트랜지스터 행이 디스에이블된다. 일부 실시예에서, 동작(1016)은 제2 선택 라인 신호에 응답하여 제2 선택 트랜지스터를 턴 오프시키고 이에 의해 제1 로컬 소스 라인과 글로벌 소스 라인을 서로 전기적으로 분리시키는 것을 포함한다.
방법(1000)의 동작(1018)에서, 제1 워드 라인 신호에 응답하여 제1 메모리 셀 행이 디스에이블된다.
방법(1000)을 동작시키는 것에 의해, 메모리 회로는 메모리 회로(100 내지 800) 및 메모리 셀 디바이스(900)와 관련하여 위에서 논의된 이점을 달성하도록 동작한다. 방법(1000)이 도 1, 도 2a 내지 도 2c, 도 3a 및 도 3b를 참조하여 위에서 설명되었지만, 방법(1000)이 도 4a 내지 도 7b, 도 8 및 도 9 중 하나 이상의 특징을 이용하는 것이 이해된다.
방법(1000)이 메모리 셀 어레이(202)의 행 0, 행1, 열 0, 층 0 및 층 1을 참조하여 위에서 설명되었지만, 방법(1000)이 메모리 셀 어레이(202)의 각각의 행, 각각의 열 및 각각의 층에 적용된다는 것이 이해된다.
일부 실시예에서, 방법(1000)의 동작들 중 하나 이상이 수행되지 않는다. 게다가, 도 2a 내지 도 9에 도시된 다양한 PMOS 또는 NMOS 트랜지스터가 특정 도펀트 유형(예를 들면, N형 또는 P형)인 것은 예시를 위한 것이다. 본 개시의 실시예는 특정 트랜지스터 유형으로 제한되지 않고, 도 2a 내지 도 9에 도시된 PMOS 또는 NMOS 트랜지스터 중 하나 이상은 상이한 트랜지스터/도펀트 유형의 대응하는 트랜지스터로 대체될 수 있다. 유사하게, 위의 설명에서 사용된 다양한 신호의 로우 또는 하이 논리 값이 또한 예시를 위한 것이다. 본 개시의 실시예는 신호가 활성화 및/또는 비활성화될 때 특정 논리 값으로 제한되지 않는다. 상이한 논리 값을 선택하는 것은 다양한 실시예의 범위 내에 있다. 도 2a 내지 도 10에서 상이한 수의 트랜지스터를 선택하는 것은 다양한 실시예의 범위 내에 있다.
개시된 실시예들 중 하나 이상이 위에 기재된 장점들 중 하나 이상을 달성한다는 것이 본 기술 분야의 통상의 기술자에 의해 쉽게 이해될 것이다. 전술한 명세서를 읽은 후에, 통상의 기술자는 본 명세서에서 대체로 개시된 바와 같이 다양한 변경, 등가물의 치환 및 다양한 다른 실시예를 실시할 수 있을 것이다. 따라서 이에 대해 부여되는 보호는 첨부된 청구항 및 그 등가물에 포함되는 한정(definition)에 의해서만 제한되는 것으로 의도된다.
본 설명의 일 양태는 메모리 회로에 관한 것이다. 메모리 회로는 제1 층에 있는 제1 메모리 셀, 제1 층과 상이한 제2 층에 있는 제2 메모리 셀, 제1 층 및 제2 층과 상이한 제3 층에 있는 제1 선택 트랜지스터, 제1 비트 라인, 제2 비트 라인 및 제1 소스 라인을 포함한다. 제1 비트 라인은 제1 방향으로 연장되고, 제1 메모리 셀, 제2 메모리 셀 및 제1 선택 트랜지스터에 커플링된다. 제2 비트 라인은 제1 방향으로 연장되고 제1 선택 트랜지스터에 커플링된다. 제1 소스 라인은 제1 방향으로 연장되고, 제1 메모리 셀 및 제2 메모리 셀에 커플링되며, 제1 방향과 상이한 제2 방향으로 제1 비트 라인으로부터 분리된다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고 제1 선택 트랜지스터에 커플링되는 제1 선택 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고, 제1 방향으로 제1 선택 라인으로부터 분리되며, 제1 메모리 셀에 커플링되는 제1 워드 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고, 제1 방향으로 제1 워드 라인으로부터 분리되며, 제1 메모리 셀에 커플링되는 제2 워드 라인을 추가로 포함한다. 일부 실시예에서, 제1 선택 트랜지스터는 제1 게이트, 제1 드레인 및 제1 소스 - 제1 게이트는 제1 선택 라인에 커플링되고, 제1 드레인은 제1 비트 라인에 커플링되며, 제1 소스는 제2 비트 라인에 커플링됨 - 를 포함한다. 일부 실시예에서, 제1 메모리 셀은 제2 게이트, 제2 드레인 및 제2 소스를 갖는 제1 트랜지스터 - 제2 게이트는 제1 워드 라인에 커플링되고, 제2 드레인은 제1 비트 라인에 의해 제1 드레인에 커플링되며, 제2 소스는 제1 소스 라인에 커플링됨 - 를 포함한다. 일부 실시예에서, 제2 메모리 셀은 제3 게이트, 제3 드레인 및 제3 소스를 갖는 제2 트랜지스터 - 제3 게이트는 제2 워드 라인에 커플링되고, 제3 드레인은 제1 비트 라인에 의해 제1 드레인 및 제2 드레인에 커플링되며, 제3 소스는 제1 소스 라인에 의해 제2 소스에 커플링됨 - 를 포함한다. 일부 실시예에서, 메모리 회로는 제1 층, 제2 층 및 제3 층과 상이한 제4 층에 있는 제2 선택 트랜지스터 - 제1 소스 라인은 제2 선택 트랜지스터에 추가로 커플링됨 - 를 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고 제2 선택 트랜지스터에 커플링되는 제2 선택 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제1 방향으로 연장되고 제2 선택 트랜지스터에 커플링되는 제2 소스 라인을 추가로 포함한다. 일부 실시예에서, 제2 선택 트랜지스터는 제4 게이트, 제4 드레인 및 제4 소스 - 제4 게이트는 제2 선택 라인에 커플링되고, 제4 드레인은 제2 소스 라인에 커플링되며, 제4 소스는 제1 소스 라인에 의해 제2 소스 및 제3 소스에 커플링됨 - 를 포함한다. 일부 실시예에서, 메모리 회로는 제1 층, 제2 층 및 제3 층과 상이한 제4 층에 있는 제2 선택 트랜지스터 - 제1 소스 라인은 제2 선택 트랜지스터에 추가로 커플링됨 - 를 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제1 방향으로 연장되고 제2 선택 트랜지스터에 커플링되는 제2 소스 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제1 층에 있으며, 제1 방향 및 제2 방향과 상이한 제3 방향으로 제1 메모리 셀로부터 분리되는 제3 메모리 셀을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 층에 있으며, 제3 방향으로 제2 메모리 셀로부터 분리되는 제4 메모리 셀을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제3 층에 있으며, 제3 방향으로 제1 선택 트랜지스터로부터 분리되고, 제2 비트 라인에 커플링되는 제3 선택 트랜지스터를 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제4 층에 있으며, 제3 방향으로 제2 선택 트랜지스터로부터 분리되고, 제2 소스 라인에 커플링되는 제4 선택 트랜지스터를 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제1 방향으로 연장되고, 제3 메모리 셀, 제4 메모리 셀 및 제3 선택 트랜지스터에 커플링되며, 제3 방향으로 제1 비트 라인으로부터 분리되는 제3 비트 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제1 방향으로 연장되고, 제3 메모리 셀, 제4 메모리 셀 및 제4 선택 트랜지스터에 커플링되며, 제3 방향으로 제1 소스 라인으로부터 분리되는 제3 소스 라인을 추가로 포함한다.
본 설명의 다른 양태는 메모리 회로에 관한 것이다. 메모리 회로는 제1 층에 있는 제1 메모리 셀 어레이, 제1 층과 상이한 제2 층에 있는 제2 메모리 셀 어레이, 제1 층 및 제2 층과 상이한 제3 층에 있는 제1 선택 트랜지스터 어레이, 제1 층, 제2 층 및 제3 층과 상이한 제4 층에 있는 제2 선택 트랜지스터 어레이, 제1 비트 라인 세트, 제2 비트 라인 세트, 제1 소스 라인 세트 및 제2 소스 라인 세트를 포함한다. 일부 실시예에서, 제1 비트 라인 세트는 제1 방향으로 연장되고, 제1 메모리 셀 어레이, 제2 메모리 셀 어레이 및 제1 선택 트랜지스터 어레이에 커플링된다. 일부 실시예에서, 제2 비트 라인 세트는 제1 방향으로 연장되고, 제1 선택 트랜지스터 어레이에 의해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이에 커플링된다. 일부 실시예에서, 제1 소스 라인 세트는 제1 방향으로 연장되고, 제1 메모리 셀 어레이, 제2 메모리 셀 어레이 및 제2 선택 트랜지스터 어레이에 커플링되며, 제1 방향과 상이한 제2 방향으로 제1 비트 라인 세트로부터 분리된다. 일부 실시예에서, 제2 소스 라인 세트는 제1 방향으로 연장되고, 제2 선택 트랜지스터 어레이에 의해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이에 커플링된다. 일부 실시예에서, 제1 선택 트랜지스터 어레이는 제2 방향으로 연장되는 제1 선택 라인, 및 제1 게이트, 제1 드레인 및 제1 소스를 갖는 제1 선택 트랜지스터 - 제1 게이트는 제1 선택 라인에 커플링되고, 제1 드레인은 제1 비트 라인 세트의 제1 비트 라인에 커플링되며, 제1 소스는 제2 비트 라인 세트의 제1 비트 라인에 커플링됨 - 를 포함한다. 일부 실시예에서, 제1 메모리 셀 어레이는 제2 방향으로 연장되는 제1 워드 라인, 및 제2 게이트, 제2 드레인 및 제2 소스를 갖는 제1 n형 트랜지스터 - 제2 게이트는 제1 워드 라인에 커플링되고, 제2 드레인은 제1 비트 라인 세트의 제1 비트 라인에 의해 제1 드레인에 커플링되며, 제2 소스는 제1 소스 라인 세트의 제1 소스 라인에 커플링됨 - 를 포함한다. 일부 실시예에서, 제2 메모리 셀 어레이는 제2 방향으로 연장되고, 제1 방향으로 제1 워드 라인으로부터 분리되는 제2 워드 라인을 포함한다. 일부 실시예에서, 제2 메모리 셀 어레이는 제3 게이트, 제3 드레인 및 제3 소스를 갖는 제2 n형 트랜지스터 - 제3 게이트는 제2 워드 라인에 커플링되고, 제3 드레인은 제1 비트 라인 세트의 제1 비트 라인에 의해 제1 드레인 및 제2 드레인에 커플링되며, 제3 소스는 제1 소스 라인 세트의 제1 소스 라인에 의해 제2 소스에 커플링됨 - 를 포함한다. 일부 실시예에서, 제2 선택 트랜지스터 어레이는 제2 방향으로 연장되고, 제1 방향으로 제1 선택 라인으로부터 분리되는 제2 선택 라인을 포함한다. 일부 실시예에서, 제2 선택 트랜지스터 어레이는 제4 게이트, 제4 드레인 및 제4 소스를 갖는 제2 선택 트랜지스터 - 제4 게이트는 제2 선택 라인에 커플링되고, 제4 드레인은 제2 소스 라인 세트의 소스 라인에 커플링되며, 제4 소스는 제1 소스 라인 세트의 제1 소스 라인에 의해 제2 소스 및 제3 소스에 커플링됨 - 를 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제1 선택 라인 및 제2 선택 라인에 커플링된 제1 선택 라인 드라이버를 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고, 제1 메모리 셀 어레이에서의 제1 메모리 셀 행에 커플링되는 제1 워드 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고, 제1 메모리 셀 어레이에서의 제2 메모리 셀 행에 커플링되는 제2 워드 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고, 제2 메모리 셀 어레이에서의 제3 메모리 셀 행에 커플링되는 제3 워드 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제2 방향으로 연장되고, 제2 메모리 셀 어레이에서의 제4 메모리 셀 행에 커플링되는 제4 워드 라인을 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제1 워드 라인 및 제2 워드 라인에 커플링되는 제1 워드 드라이버를 추가로 포함한다. 일부 실시예에서, 메모리 회로는 제3 워드 라인 및 제4 워드 라인에 커플링되는 제2 워드 드라이버를 추가로 포함한다. 일부 실시예에서, 제1 층은 제2 층 위에 있고, 제2 층은 제3 층 위에 있으며, 제3 층은 제4 층 위에 있다.
본 설명의 또 다른 양태는 메모리 회로를 동작시키는 방법에 관한 것이다. 이 방법은 제1 선택 트랜지스터 행을 인에이블시키는 단계, 제2 선택 트랜지스터 행을 디스에이블시키는 단계, 제1 워드 라인 신호에 응답하여 제1 메모리 셀 행을 인에이블시키는 단계, 및 제2 워드 라인 신호에 응답하여 제2 메모리 셀 행을 디스에이블시키는 단계를 포함한다. 일부 실시예에서, 제1 선택 트랜지스터 행을 인에이블시키는 단계는 제1 선택 라인 신호에 응답하여 제1 선택 트랜지스터 행에서의 제1 선택 트랜지스터를 턴 온시키고 이에 의해 제1 로컬 비트 라인과 글로벌 비트 라인을 서로 전기적으로 커플링하는 단계를 포함한다. 일부 실시예에서, 제2 선택 트랜지스터 행을 디스에이블시키는 단계는 제2 선택 라인 신호에 응답하여 제2 선택 트랜지스터 행에서의 제2 선택 트랜지스터를 턴 오프시키고 이에 의해 제2 로컬 비트 라인과 글로벌 비트 라인을 서로 전기적으로 분리시키는 단계를 포함한다. 일부 실시예에서, 이 방법은 제3 선택 트랜지스터 행을 인에이블시키는 단계를 추가로 포함하고, 제3 선택 트랜지스터 행을 인에이블시키는 단계는 제3 선택 라인 신호에 응답하여 제3 선택 트랜지스터 행에서의 제3 선택 트랜지스터를 턴 온시키고 이에 의해 제1 로컬 소스 라인과 글로벌 소스 라인을 서로 전기적으로 커플링하는 단계를 포함한다. 일부 실시예에서, 이 방법은 제4 선택 트랜지스터 행을 디스에이블시키는 단계를 추가로 포함하고, 제4 선택 트랜지스터 행을 디스에이블시키는 단계는 제4 선택 라인 신호에 응답하여 제4 선택 트랜지스터 행에서의 제4 선택 트랜지스터를 턴 오프시키고 이에 의해 제2 로컬 소스 라인과 글로벌 소스 라인을 서로 전기적으로 분리시키는 단계를 포함한다. 일부 실시예에서, 이 방법은 제1 선택 트랜지스터 행을 디스에이블시키는 단계를 추가로 포함하고, 제1 선택 트랜지스터 행을 디스에이블시키는 단계는 제1 선택 라인 신호에 응답하여 제1 선택 트랜지스터를 턴 오프시키고 이에 의해 제1 로컬 비트 라인과 글로벌 비트 라인을 서로 전기적으로 분리시키는 단계를 포함한다. 일부 실시예에서, 이 방법은 제3 선택 트랜지스터 행을 디스에이블시키는 단계를 추가로 포함하고, 제3 선택 트랜지스터 행을 디스에이블시키는 단계는 제3 선택 라인 신호에 응답하여 제3 선택 트랜지스터를 턴 오프시키고 이에 의해 제1 로컬 소스 라인과 글로벌 소스 라인을 서로 전기적으로 분리시키는 단계를 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 메모리 회로에 있어서,
제1 층 상의 제1 메모리 셀;
상기 제1 층과 상이한 제2 층 상의 제2 메모리 셀;
상기 제1 층 및 상기 제2 층과 상이한 제3 층 상의 제1 선택 트랜지스터;
제1 방향으로 연장되고, 상기 제1 메모리 셀, 상기 제2 메모리 셀 및 상기 제1 선택 트랜지스터에 커플링되는 제1 비트 라인;
상기 제1 방향으로 연장되고 상기 제1 선택 트랜지스터에 커플링되는 제2 비트 라인; 및
상기 제1 방향으로 연장되고, 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 커플링되며, 상기 제1 방향과 상이한 제2 방향으로 상기 제1 비트 라인으로부터 분리되는 제1 소스 라인
을 포함하는, 메모리 회로.
실시예 2. 실시예 1에 있어서,
상기 제2 방향으로 연장되고 상기 제1 선택 트랜지스터에 커플링되는 제1 선택 라인;
상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 선택 라인으로부터 분리되며, 상기 제1 메모리 셀에 커플링되는 제1 워드 라인; 및
상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 워드 라인으로부터 분리되며, 상기 제1 메모리 셀에 커플링되는 제2 워드 라인
을 더 포함하는, 메모리 회로.
실시예 3. 실시예 2에 있어서,
상기 제1 선택 트랜지스터는:
제1 게이트, 제1 드레인 및 제1 소스 ― 상기 제1 게이트는 상기 제1 선택 라인에 커플링되고, 상기 제1 드레인은 상기 제1 비트 라인에 커플링되며, 상기 제1 소스는 상기 제2 비트 라인에 커플링됨 ― 를 포함하는 것인, 메모리 회로.
실시예 4. 실시예 3에 있어서,
상기 제1 메모리 셀은:
제2 게이트, 제2 드레인 및 제2 소스를 갖는 제1 트랜지스터 ― 상기 제2 게이트는 상기 제1 워드 라인에 커플링되고, 상기 제2 드레인은 상기 제1 비트 라인에 의해 상기 제1 드레인에 커플링되며, 상기 제2 소스는 상기 제1 소스 라인에 커플링됨 ― 를 포함하는 것인, 메모리 회로.
실시예 5. 실시예 4에 있어서,
상기 제2 메모리 셀은:
제3 게이트, 제3 드레인 및 제3 소스를 갖는 제2 트랜지스터 ― 상기 제3 게이트는 상기 제2 워드 라인에 커플링되고, 상기 제3 드레인은 상기 제1 비트 라인에 의해 상기 제1 드레인 및 상기 제2 드레인에 커플링되며, 상기 제3 소스는 상기 제1 소스 라인에 의해 상기 제2 소스에 커플링됨 ― 를 포함하는 것인, 메모리 회로.
실시예 6. 실시예 5에 있어서,
상기 제1 층, 상기 제2 층 및 상기 제3 층과 상이한 제4 층 상의 제2 선택 트랜지스터 ― 상기 제1 소스 라인은 상기 제2 선택 트랜지스터에 추가로 커플링됨 ― ;
상기 제2 방향으로 연장되고 상기 제2 선택 트랜지스터에 커플링되는 제2 선택 라인; 및
상기 제1 방향으로 연장되고 상기 제2 선택 트랜지스터에 커플링되는 제2 소스 라인
을 더 포함하는, 메모리 회로.
실시예 7. 실시예 6에 있어서,
상기 제2 선택 트랜지스터는:
*제4 게이트, 제4 드레인 및 제4 소스 ― 상기 제4 게이트는 상기 제2 선택 라인에 커플링되고, 상기 제4 드레인은 상기 제2 소스 라인에 커플링되며, 상기 제4 소스는 상기 제1 소스 라인에 의해 상기 제2 소스 및 상기 제3 소스에 커플링됨 ― 를 포함하는 것인, 메모리 회로.
실시예 8. 실시예 1에 있어서,
상기 제1 층, 상기 제2 층 및 상기 제3 층과 상이한 제4 층 상의 제2 선택 트랜지스터 ― 상기 제1 소스 라인은 상기 제2 선택 트랜지스터에 추가로 커플링됨 ― ; 및
상기 제1 방향으로 연장되고 상기 제2 선택 트랜지스터에 커플링되는 제2 소스 라인
을 더 포함하는, 메모리 회로.
실시예 9. 실시예 8에 있어서,
상기 제1 층 상에 있으며, 상기 제1 방향 및 상기 제2 방향과 상이한 제3 방향으로 상기 제1 메모리 셀로부터 분리되는 제3 메모리 셀;
상기 제2 층 상에 있으며, 상기 제3 방향으로 상기 제2 메모리 셀로부터 분리되는 제4 메모리 셀;
상기 제3 층 상에 있으며, 상기 제3 방향으로 상기 제1 선택 트랜지스터로부터 분리되고, 상기 제2 비트 라인에 커플링되는 제3 선택 트랜지스터;
상기 제4 층 상에 있으며, 상기 제3 방향으로 상기 제2 선택 트랜지스터로부터 분리되고, 상기 제2 소스 라인에 커플링되는 제4 선택 트랜지스터;
상기 제1 방향으로 연장되고, 상기 제3 메모리 셀, 상기 제4 메모리 셀 및 상기 제3 선택 트랜지스터에 커플링되며, 상기 제3 방향으로 상기 제1 비트 라인으로부터 분리되는 제3 비트 라인; 및
상기 제1 방향으로 연장되고, 상기 제3 메모리 셀, 상기 제4 메모리 셀 및 상기 제4 선택 트랜지스터에 커플링되며, 상기 제3 방향으로 상기 제1 소스 라인으로부터 분리되는 제3 소스 라인
을 더 포함하는, 메모리 회로.
실시예 10. 메모리 회로에 있어서,
제1 층 상의 제1 메모리 셀 어레이;
상기 제1 층과 상이한 제2 층 상의 제2 메모리 셀 어레이;
상기 제1 층 및 상기 제2 층과 상이한 제3 층 상의 제1 선택 트랜지스터 어레이;
상기 제1 층, 상기 제2 층 및 상기 제3 층과 상이한 제4 층 상의 제2 선택 트랜지스터 어레이;
제1 방향으로 연장되고, 상기 제1 메모리 셀 어레이, 상기 제2 메모리 셀 어레이 및 상기 제1 선택 트랜지스터 어레이에 커플링되는 제1 비트 라인 세트;
상기 제1 방향으로 연장되고, 상기 제1 선택 트랜지스터 어레이에 의해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이에 커플링되는 제2 비트 라인 세트;
상기 제1 방향으로 연장되고, 상기 제1 메모리 셀 어레이, 상기 제2 메모리 셀 어레이 및 상기 제2 선택 트랜지스터 어레이에 커플링되며, 상기 제1 방향과 상이한 제2 방향으로 상기 제1 비트 라인 세트로부터 분리되는 제1 소스 라인 세트; 및
상기 제1 방향으로 연장되고, 상기 제2 선택 트랜지스터 어레이에 의해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이에 커플링되는 제2 소스 라인 세트
를 포함하는, 메모리 회로.
실시예 11. 실시예 10에 있어서,
상기 제1 선택 트랜지스터 어레이는:
상기 제2 방향으로 연장되는 제1 선택 라인; 및
제1 게이트, 제1 드레인 및 제1 소스를 갖는 제1 선택 트랜지스터 ― 상기 제1 게이트는 상기 제1 선택 라인에 커플링되고, 상기 제1 드레인은 상기 제1 비트 라인 세트 중 제1 비트 라인에 커플링되며, 상기 제1 소스는 상기 제2 비트 라인 세트 중 제1 비트 라인에 커플링됨 ―
를 포함하는 것인, 메모리 회로.
실시예 12. 실시예 11에 있어서,
상기 제1 메모리 셀 어레이는:
상기 제2 방향으로 연장되는 제1 워드 라인; 및
제2 게이트, 제2 드레인 및 제2 소스를 갖는 제1 n형 트랜지스터 ― 상기 제2 게이트는 상기 제1 워드 라인에 커플링되고, 상기 제2 드레인은 상기 제1 비트 라인 세트 중 상기 제1 비트 라인에 의해 상기 제1 드레인에 커플링되며, 상기 제2 소스는 상기 제1 소스 라인 세트 중 제1 소스 라인에 커플링됨 ―
를 포함하는 것인, 메모리 회로.
실시예 13. 실시예 12에 있어서,
상기 제2 메모리 셀 어레이는:
상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 워드 라인으로부터 분리되는 제2 워드 라인; 및
제3 게이트, 제3 드레인 및 제3 소스를 갖는 제2 n형 트랜지스터 ― 상기 제3 게이트는 상기 제2 워드 라인에 커플링되고, 상기 제3 드레인은 상기 제1 비트 라인 세트 중 상기 제1 비트 라인에 의해 상기 제1 드레인 및 상기 제2 드레인에 커플링되며, 상기 제3 소스는 상기 제1 소스 라인 세트 중 상기 제1 소스 라인에 의해 상기 제2 소스에 커플링됨 ―
를 포함하는 것인, 메모리 회로.
실시예 14. 실시예 13에 있어서,
상기 제2 선택 트랜지스터 어레이는:
상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 선택 라인으로부터 분리되는 제2 선택 라인; 및
제4 게이트, 제4 드레인 및 제4 소스를 갖는 제2 선택 트랜지스터 ― 상기 제4 게이트는 상기 제2 선택 라인에 커플링되고, 상기 제4 드레인은 상기 제2 소스 라인 세트 중 제1 소스 라인에 커플링되며, 상기 제4 소스는 상기 제1 소스 라인 세트 중 상기 제1 소스 라인에 의해 상기 제2 소스 및 상기 제3 소스에 커플링됨 ―
를 포함하는 것인, 메모리 회로.
실시예 15. 실시예 14에 있어서,
상기 제1 선택 라인 및 상기 제2 선택 라인에 커플링된 제1 선택 라인 드라이버를 더 포함하는, 메모리 회로.
실시예 16. 실시예 10에 있어서,
상기 제2 방향으로 연장되고, 상기 제1 메모리 셀 어레이의 제1 메모리 셀 행에 커플링되는 제1 워드 라인;
상기 제2 방향으로 연장되고, 상기 제1 메모리 셀 어레이의 제2 메모리 셀 행에 커플링되는 제2 워드 라인;
상기 제2 방향으로 연장되고, 상기 제2 메모리 셀 어레이의 제3 메모리 셀 행에 커플링되는 제3 워드 라인;
상기 제2 방향으로 연장되고, 상기 제2 메모리 셀 어레이의 제4 메모리 셀 행에 커플링되는 제4 워드 라인;
상기 제1 워드 라인 및 상기 제2 워드 라인에 커플링되는 제1 워드 드라이버; 및
상기 제3 워드 라인 및 상기 제4 워드 라인에 커플링되는 제2 워드 드라이버
를 더 포함하는, 메모리 회로.
실시예 17. 실시예 10에 있어서,
상기 제1 층은 상기 제2 층 위에 있고,
상기 제2 층은 상기 제3 층 위에 있으며,
상기 제3 층은 상기 제4 층 위에 있는 것인, 메모리 회로.
실시예 18. 메모리 회로를 동작시키는 방법에 있어서,
제1 선택 트랜지스터 행을 인에이블시키는 단계 ― 상기 제1 선택 트랜지스터 행을 인에이블시키는 단계는:
제1 선택 라인 신호에 응답하여 상기 제1 선택 트랜지스터 행에서의 제1 선택 트랜지스터를 턴 온시키고, 이에 의해 제1 로컬 비트 라인과 글로벌 비트 라인을 서로 전기적으로 커플링하는 단계를 포함함 ― ;
제2 선택 트랜지스터 행을 디스에이블시키는 단계 ― 상기 제2 선택 트랜지스터 행을 디스에이블시키는 단계는:
제2 선택 라인 신호에 응답하여 상기 제2 선택 트랜지스터 행에서의 제2 선택 트랜지스터를 턴 오프시키고 이에 의해 제2 로컬 비트 라인과 상기 글로벌 비트 라인을 서로 전기적으로 분리시키는 단계를 포함함 ― ;
제1 워드 라인 신호에 응답하여 제1 메모리 셀 행을 인에이블시키는 단계; 및
제2 워드 라인 신호에 응답하여 제2 메모리 셀 행을 디스에이블시키는 단계
를 포함하는, 메모리 회로를 동작시키는 방법.
실시예 19. 실시예 18에 있어서,
제3 선택 트랜지스터 행을 인에이블시키는 단계 ― 상기 제3 선택 트랜지스터 행을 인에이블시키는 단계는:
제3 선택 라인 신호에 응답하여 상기 제3 선택 트랜지스터 행에서의 제3 선택 트랜지스터를 턴 온시키고 이에 의해 제1 로컬 소스 라인과 글로벌 소스 라인을 서로 전기적으로 커플링하는 단계를 포함함 ― ; 및
제4 선택 트랜지스터 행을 디스에이블시키는 단계 ― 상기 제4 선택 트랜지스터 행을 디스에이블시키는 단계는:
제4 선택 라인 신호에 응답하여 상기 제4 선택 트랜지스터 행에서의 제4 선택 트랜지스터를 턴 오프시키고 이에 의해 제2 로컬 소스 라인과 상기 글로벌 소스 라인을 서로 전기적으로 분리시키는 단계를 포함함 ―
를 더 포함하는, 메모리 회로를 동작시키는 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 선택 트랜지스터 행을 디스에이블시키는 단계 ― 상기 제1 선택 트랜지스터 행을 디스에이블시키는 단계는:
상기 제1 선택 라인 신호에 응답하여 상기 제1 선택 트랜지스터를 턴 오프시키고 이에 의해 상기 제1 로컬 비트 라인과 상기 글로벌 비트 라인을 서로 전기적으로 분리시키는 단계를 포함함 ―; 및
상기 제3 선택 트랜지스터 행을 디스에이블시키는 단계 ― 상기 제3 선택 트랜지스터 행을 디스에이블시키는 단계는:
상기 제3 선택 라인 신호에 응답하여 상기 제3 선택 트랜지스터를 턴 오프시키고 이에 의해 상기 제1 로컬 소스 라인과 상기 글로벌 소스 라인을 서로 전기적으로 분리시키는 단계를 포함함 ―
를 더 포함하는, 메모리 회로를 동작시키는 방법.

Claims (10)

  1. 메모리 회로에 있어서,
    제1 층 상의 제1 메모리 셀;
    상기 제1 층과 상이한 제2 층 상의 제2 메모리 셀;
    상기 제1 층 및 상기 제2 층과 상이한 제3 층 상의 제1 선택 트랜지스터;
    제1 방향으로 연장되고, 상기 제1 메모리 셀, 상기 제2 메모리 셀 및 상기 제1 선택 트랜지스터에 커플링되는 제1 비트 라인;
    상기 제1 방향으로 연장되고 상기 제1 선택 트랜지스터에 커플링되는 제2 비트 라인;
    상기 제1 방향으로 연장되고, 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 커플링되며, 상기 제1 방향과 상이한 제2 방향으로 상기 제1 비트 라인으로부터 분리되는 제1 소스 라인;
    상기 제1 층, 상기 제2 층 및 상기 제3 층과 상이한 제4 층 상의 제2 선택 트랜지스터 ― 상기 제1 소스 라인은, 상기 제2 선택 트랜지스터에 추가로 커플링됨 ―;
    상기 제1 방향으로 연장되고 상기 제2 선택 트랜지스터에 커플링되는 제2 소스 라인;
    상기 제1 층 상에 있으며, 상기 제1 방향 및 상기 제2 방향과 상이한 제3 방향으로 상기 제1 메모리 셀로부터 분리되는 제3 메모리 셀;
    상기 제2 층 상에 있으며, 상기 제3 방향으로 상기 제2 메모리 셀로부터 분리되는 제4 메모리 셀;
    상기 제3 층 상에 있으며, 상기 제3 방향으로 상기 제1 선택 트랜지스터로부터 분리되고, 상기 제2 비트 라인에 커플링되는 제3 선택 트랜지스터;
    상기 제4 층 상에 있으며, 상기 제3 방향으로 상기 제2 선택 트랜지스터로부터 분리되고, 상기 제2 소스 라인에 커플링되는 제4 선택 트랜지스터;
    상기 제1 층 상에 있으며, 상기 제3 방향으로 상기 제3 메모리 셀로부터 분리되는 제5 메모리 셀;
    상기 제2 층 상에 있으며, 상기 제3 방향으로 상기 제4 메모리 셀로부터 분리되는 제6 메모리 셀;
    상기 제3 층 상에 있고, 상기 제3 방향으로 상기 제3 선택 트랜지스터로부터 분리되는 제5 선택 트랜지스터;
    상기 제4 층 상에 있으며, 상기 제3 방향으로 상기 제4 선택 트랜지스터로부터 분리되고, 상기 제2 소스 라인에 커플링되는 제6 선택 트랜지스터;
    를 포함하고,
    판독 동작을 위해, 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터는 인에이블되고, 상기 메모리 회로의 다른 선택 트랜지스터들은 디스에이블되는 것인, 메모리 회로.
  2. 제1항에 있어서,
    상기 제2 방향으로 연장되고 상기 제1 선택 트랜지스터에 커플링되는 제1 선택 라인;
    상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 선택 라인으로부터 분리되며, 상기 제1 메모리 셀에 커플링되는 제1 워드 라인; 및
    상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 워드 라인으로부터 분리되며, 상기 제2 메모리 셀에 커플링되는 제2 워드 라인
    을 더 포함하는, 메모리 회로.
  3. 제2항에 있어서, 상기 제1 선택 트랜지스터는:
    제1 게이트, 제1 드레인 및 제1 소스 ― 상기 제1 게이트는 상기 제1 선택 라인에 커플링되고, 상기 제1 드레인은 상기 제1 비트 라인에 커플링되며, 상기 제1 소스는 상기 제2 비트 라인에 커플링됨 ―를 포함하는 것인, 메모리 회로.
  4. 제3항에 있어서, 상기 제1 메모리 셀은:
    제2 게이트, 제2 드레인 및 제2 소스를 갖는 제1 트랜지스터 ― 상기 제2 게이트는 상기 제1 워드 라인에 커플링되고, 상기 제2 드레인은 상기 제1 비트 라인에 의해 상기 제1 드레인에 커플링되며, 상기 제2 소스는 상기 제1 소스 라인에 커플링됨 ―를 포함하는 것인, 메모리 회로.
  5. 제4항에 있어서, 상기 제2 메모리 셀은:
    제3 게이트, 제3 드레인 및 제3 소스를 갖는 제2 트랜지스터 ― 상기 제3 게이트는 상기 제2 워드 라인에 커플링되고, 상기 제3 드레인은 상기 제1 비트 라인에 의해 상기 제1 드레인 및 상기 제2 드레인에 커플링되며, 상기 제3 소스는 상기 제1 소스 라인에 의해 상기 제2 소스에 커플링됨 ―를 포함하는 것인, 메모리 회로.
  6. 제5항에 있어서,
    상기 제2 방향으로 연장되고 상기 제2 선택 트랜지스터에 커플링되는 제2 선택 라인을 더 포함하는, 메모리 회로.
  7. 제6항에 있어서, 상기 제2 선택 트랜지스터는:
    제4 게이트, 제4 드레인 및 제4 소스 ― 상기 제4 게이트는 상기 제2 선택 라인에 커플링되고, 상기 제4 드레인은 상기 제2 소스 라인에 커플링되며, 상기 제4 소스는 상기 제1 소스 라인에 의해 상기 제2 소스 및 상기 제3 소스에 커플링됨 ―를 포함하는 것인, 메모리 회로.
  8. 제1항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제3 메모리 셀, 상기 제4 메모리 셀 및 상기 제3 선택 트랜지스터에 커플링되며, 상기 제3 방향으로 상기 제1 비트 라인으로부터 분리되는 제3 비트 라인; 및
    상기 제1 방향으로 연장되고, 상기 제3 메모리 셀, 상기 제4 메모리 셀 및 상기 제4 선택 트랜지스터에 커플링되며, 상기 제3 방향으로 상기 제1 소스 라인으로부터 분리되는 제3 소스 라인
    을 더 포함하는, 메모리 회로.
  9. 메모리 회로에 있어서,
    제1 층 상의 제1 메모리 셀 어레이;
    상기 제1 층과 상이한 제2 층 상의 제2 메모리 셀 어레이;
    상기 제1 층 및 상기 제2 층과 상이한 제3 층 상의 제1 선택 트랜지스터 어레이;
    상기 제1 층, 상기 제2 층 및 상기 제3 층과 상이한 제4 층 상의 제2 선택 트랜지스터 어레이;
    제1 방향으로 연장되고, 상기 제1 메모리 셀 어레이, 상기 제2 메모리 셀 어레이 및 상기 제1 선택 트랜지스터 어레이에 커플링되는 제1 비트 라인 세트;
    상기 제1 방향으로 연장되고, 상기 제1 선택 트랜지스터 어레이에 의해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이에 커플링되는 제2 비트 라인 세트;
    상기 제1 방향으로 연장되고, 상기 제1 메모리 셀 어레이, 상기 제2 메모리 셀 어레이 및 상기 제2 선택 트랜지스터 어레이에 커플링되며, 상기 제1 방향과 상이한 제2 방향으로 상기 제1 비트 라인 세트로부터 분리되는 제1 소스 라인 세트;
    상기 제1 방향으로 연장되고, 상기 제2 선택 트랜지스터 어레이에 의해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이에 커플링되는 제2 소스 라인 세트;
    상기 제1 층 상에 있으며, 상기 제1 방향 및 상기 제2 방향과 상이한 제3 방향으로 상기 제1 메모리 셀 어레이로부터 분리되는 제3 메모리 셀 어레이;
    상기 제2 층 상에 있으며, 상기 제3 방향으로 상기 제2 메모리 셀 어레이로부터 분리되는 제4 메모리 셀 어레이;
    상기 제3 층 상에 있으며, 상기 제3 방향으로 상기 제1 선택 트랜지스터 어레이로부터 분리되고, 상기 제2 비트 라인 세트에 커플링되는 제3 선택 트랜지스터 어레이;
    상기 제4 층 상에 있으며, 상기 제3 방향으로 상기 제2 선택 트랜지스터 어레이로부터 분리되고, 상기 제2 소스 라인 세트에 커플링되는 제4 선택 트랜지스터 어레이;
    상기 제1 층 상에 있으며, 상기 제3 방향으로 상기 제3 메모리 셀 어레이로부터 분리되는 제5 메모리 셀 어레이;
    상기 제2 층 상에 있으며, 상기 제3 방향으로 상기 제3 메모리 셀 어레이로부터 분리되는 제6 메모리 셀 어레이;
    상기 제3 층 상에 있고, 상기 제3 방향으로 상기 제3 선택 트랜지스터 어레이로부터 분리되는 제5 선택 트랜지스터 어레이; 및
    상기 제4 층 상에 있으며, 상기 제3 방향으로 상기 제4 선택 트랜지스터 어레이로부터 분리되고, 상기 제2 소스 라인 세트에 커플링되는 제6 선택 트랜지스터 어레이
    를 포함하고,
    판독 동작을 위해, 상기 제1 선택 트랜지스터 어레이 및 상기 제2 선택 트랜지스터 어레이는 인에이블되고, 상기 메모리 회로의 다른 선택 트랜지스터 어레이들은 디스에이블되는 것인, 메모리 회로.
  10. 제9항에 있어서,
    상기 제1 선택 트랜지스터 어레이는:
    상기 제2 방향으로 연장되는 제1 선택 라인; 및
    제1 게이트, 제1 드레인 및 제1 소스를 갖는 제1 선택 트랜지스터 ― 상기 제1 게이트는 상기 제1 선택 라인에 커플링되고, 상기 제1 드레인은 상기 제1 비트 라인 세트 중 제1 비트 라인에 커플링되며, 상기 제1 소스는 상기 제2 비트 라인 세트 중 제1 비트 라인에 커플링됨 ―
    를 포함하는 것인, 메모리 회로.
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