WO2024079818A1 - 半導体素子を用いたメモリ装置 - Google Patents

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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • DRAM Dynamic Random Access Memory
  • SGT Square Gate Transistor
  • Patent Document 1 and Non-Patent Document 1 a selection transistor and connects a capacitor
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • Non-Patent Document 4 a resistive variable element
  • MRAM Magnetic-resistive Random Access Memory
  • DRAM memory cells (see Patent Document 2, Non-Patent Documents 6 to 10) that are composed of one MOS transistor without a capacitor.
  • a source-drain current of an N-channel MOS transistor generates a group of holes and electrons in the channel by impact ionization, and some or all of the group of holes are retained in the channel to write logical memory data "1". Then, the group of holes is removed from the channel to write logical memory data "0".
  • this memory cell there are random memory cells with "1” written and memory cells with "0" written for a common selected word line.
  • the floating body channel voltage of the selected memory cell connected to this selected word line fluctuates greatly due to the capacitive coupling between the gate electrode and the channel.
  • the issues are to improve the decrease in operating margin caused by the fluctuation in the floating body channel voltage, and to improve the decrease in data retention characteristics caused by the removal of some of the group of holes, which are the signal charges stored in the channel.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI (Silicon On Insulator) layer (see, for example, Patent Documents 3 and 4, and Non-Patent Document 11).
  • an N + layer which serves as a source or drain and separates the floating body channels of the two MOS transistors, is formed in contact with an insulating layer on the substrate side.
  • This N + layer electrically separates the floating body channels of the two MOS transistors.
  • a group of holes which is a signal charge, is accumulated only in the floating body channel of one MOS transistor.
  • the other MOS transistor serves as a switch for reading out the group of holes of the signal accumulated in the other MOS transistor.
  • the group of holes which is a signal charge, is accumulated in the channel of one MOS transistor, so that, as in the memory cell consisting of one MOS transistor described above, the problem is to improve the decrease in the operating margin or to improve the decrease in data retention characteristics caused by removing part of the group of holes, which is the signal charge accumulated in the channel.
  • FIG. 4 there is a dynamic flash memory cell 111 shown in FIG. 4, which is composed of a MOS transistor without a capacitor (see Patent Document 5 and Non-Patent Document 12).
  • FIG. 4(a) there is a floating body semiconductor body 102 on a SiO 2 layer 101 of an SOI substrate. At both ends of the floating body semiconductor body 102, there is an N + layer 103 connected to a source line SL and an N + layer 104 connected to a bit line BL.
  • first gate insulating layer 109a connected to the N + layer 103 and covering the floating body semiconductor body 102, the N + layer 104, and a second gate insulating layer 109b connected to the first gate insulating layer 109a via a slit insulating film 110 and covering the floating body semiconductor body 102.
  • first gate conductor layer 105a that covers the first gate insulating layer 109a and is connected to the plate line PL
  • second gate conductor layer 105b that covers the second gate insulating layer 109b and is connected to the word line WL.
  • a slit insulating layer 110 between the first gate conductor layer 105a and the second gate conductor layer 105b.
  • DFM Dynamic Flash Memory
  • a zero voltage is applied to the N + layer 103, and a positive voltage is applied to the N + layer 104, so that the first N-channel MOS transistor region made of the floating body semiconductor body 102 covered with the first gate conductor layer 105a is operated in the saturation region, and the second N-channel MOS transistor region made of the floating body semiconductor body 102 covered with the second gate conductor layer 105b is operated in the linear region.
  • the second N-channel MOS transistor region no pinch-off point exists, and an inversion layer 107b is formed over the entire surface.
  • the inversion layer 107b formed under the second gate conductor layer 105b connected to the word line WL acts as a substantial drain of the first N-channel MOS transistor region.
  • the memory write operation is performed by removing the electrons from the electron-hole group generated by the impact ionization phenomenon from the floating body semiconductor body 102 and retaining some or all of the hole group 106 in the floating body semiconductor body 102. This state becomes logical storage data "1".
  • a positive voltage is applied to the plate line PL
  • a zero voltage is applied to the word line WL and the bit line BL
  • a negative voltage is applied to the source line SL to remove the hole group 106 from the floating body semiconductor body 102 to perform an erase operation.
  • This state becomes logical memory data "0".
  • the voltage applied to the first gate conductor layer 105a connected to the plate line PL is set to be higher than the threshold voltage when logical memory data is "1" and lower than the threshold voltage when logical memory data is "0", thereby obtaining a characteristic in which no current flows even if the voltage of the word line WL is increased when reading logical memory data "0", as shown in FIG. 4(d).
  • the channels of the first and second N-channel MOS transistor regions which have the first gate conductor layer 105a connected to the plate line PL and the second gate conductor layer 105b connected to the word line WL as their gates, are connected by the floating body semiconductor body 102, so that the voltage fluctuation of the floating body semiconductor body 102 when a selection pulse voltage is applied to the word line WL is greatly suppressed.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No. 2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a memory device using a semiconductor element comprises a memory cell which performs a data write operation, a data read operation, and a data erase operation by applying voltages to a first impurity layer, a first gate conductor layer, a second gate conductor layer, a second impurity layer, a third gate conductor layer, a fourth gate conductor layer, and a third impurity layer,
  • the first impurity layer, the first semiconductor layer, the second impurity layer, the second semiconductor layer, and the third impurity layer are arranged vertically from below on a substrate.
  • first gate insulating layer surrounding the first semiconductor layer; a second gate insulating layer surrounding the second semiconductor layer; the first gate conductor layer surrounding a lower portion of the first gate insulating layer; the second gate conductor layer being spaced apart from and adjacent to the first gate conductor layer and surrounding an upper portion of the first gate insulating layer; the third gate conductor layer surrounding a lower portion of the second gate insulating layer; a fourth gate conductor layer adjacent to and spaced from the third gate conductor layer and surrounding an upper portion of the second gate insulating layer; the first impurity layer is connected to a first bit line; one of the first gate conductor layer and the second gate conductor layer is connected to a word line, and the other is connected to a plate line; the third gate conductor layer is connected to the same word line or plate line connected to the second gate conductor layer; the fourth gate conductor layer is connected to the same word line or plate line connected to the first gate conductor layer; the second impurity layer is connected to a source line, and the third impurity layer
  • the second invention is the first invention, characterized in that, in a plan view, the first bit line and the second bit line are perpendicular to the direction in which the word line, the plate line, and the source line extend.
  • the third invention is the first invention described above, characterized in that, in a plan view, the first bit line surrounds a part or the entire outer periphery of the bottom of the first semiconductor layer and is connected to the first impurity layer.
  • the fourth invention is the first invention, characterized in that the first gate conductor layer and the fourth gate conductor layer have the same length in the vertical direction, and the second gate conductor layer and the third gate conductor layer have the same length in the vertical direction.
  • a fifth invention in the first invention, further comprises the data write operation of generating electron-hole pairs in one or both of the first semiconductor layer and the second semiconductor layer by using an impact ionization phenomenon or a gate induced drain leakage current by applying a voltage to the first impurity layer, the first gate conductor layer, the second gate conductor layer, the second impurity layer, the third gate conductor layer, the fourth gate conductor layer, and the third impurity layer, and causing signal charges of the electrons or holes to remain in one or both of the first semiconductor layer and the second semiconductor layer; and performing the data erase operation of removing the signal charge from one or both of the first semiconductor layer and the second semiconductor layer by applying a voltage to the first impurity layer, the first gate conductor layer, the second gate conductor layer, the second impurity layer, the third gate conductor layer, the fourth gate conductor layer, and the third impurity layer.
  • a sixth aspect of the present invention is the semiconductor device according to the first aspect of the present invention, wherein the first gate conductor layer and the fourth gate conductor layer are disposed in a horizontal direction; connecting each of the plurality of memory cells to the word line or the plate line at an end of the memory cell array; the second gate conductor layer and the third gate conductor layer are disposed in a horizontal direction; The memory cells are connected to the word line or the plate line at each of a plurality of the memory cells or at an end of the memory cell array.
  • the seventh invention is the first invention, characterized in that the first bit line is connected to a sense amplifier circuit via a first switch circuit, and the second bit line is shared and connected to the sense amplifier circuit via a second switch circuit.
  • the eighth invention is the first invention, wherein the first gate conductor layer and the fourth gate conductor layer are connected to a plate line driving circuit via the word line or the plate line; The second gate conductor layer and the third gate conductor layer are connected to a word line driving circuit via the word line or the plate line.
  • the ninth invention is the first invention, characterized in that the source line is connected to a source line drive circuit.
  • the tenth invention is the first invention, characterized in that the word line, the plate line, and the source line operate synchronously or asynchronously.
  • the eleventh invention is characterized in that, in the first invention, at least one of the first to fourth gate conductor layers is vertically separated into at least two gate conductor layers, and among the multiple gate conductor layers between the source line and the bit line of the memory cell, the gate conductor layer closer to the source line is connected to a first select gate line, the gate conductor layer closer to the bit line is connected to a second select gate line, and the gate conductor layer between the first select gate line and the second select gate line is connected to the plate line.
  • the twelfth invention is the eleventh invention, characterized in that the first select gate line, the plate line, and the source line operate synchronously or asynchronously.
  • FIG. 1 is a structural diagram of a two-stage dynamic flash memory cell according to a first embodiment
  • FIG. 2 is a memory cell array block diagram of a two-stage dynamic flash memory cell according to the first embodiment
  • FIG. 2 is a memory cell array block diagram of a two-stage dynamic flash memory cell according to the first embodiment
  • FIG. 2 is a memory cell array block diagram of a two-stage dynamic flash memory cell according to the first embodiment
  • 4 is an operation waveform diagram of the two-stage dynamic flash memory cell according to the first embodiment
  • FIG. 11 is a block diagram of a memory cell array of a two-stage dynamic flash memory cell according to a second embodiment.
  • FIG. 11 is a diagram showing a 2 ⁇ 2 memory array in which the plate lines PL of unselected pages of a two-stage dynamic flash memory cell according to a second embodiment are set to a voltage below zero volts.
  • FIG. 1 is a diagram for explaining a conventional dynamic flash memory.
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to an embodiment of the present invention will be described with reference to the drawings.
  • Figure (a) shows a plan view of the two-stage dynamic flash memory cell.
  • Figure (b) shows a cross-sectional view taken along line XX' in Figure (a).
  • Figure (c) shows a cross-sectional view taken along line YY' in Figure (a).
  • many of these two-stage dynamic flash memory cells are arranged two-dimensionally.
  • N + layer 20a (an example of a "first impurity layer” in the claims) is on a P layer substrate 19 (an example of a "substrate” in the claims).
  • a columnar P layer 22a (an example of a "first semiconductor layer” in the claims)
  • an N + layer 20b (an example of a "second impurity layer” in the claims)
  • a P layer 22b (an example of a "second semiconductor layer” in the claims)
  • N + layer 20c an example of a "third impurity layer” in the claims.
  • Connected to the N + layer 20a is a wiring layer 21a (an example of a "first bit line" in the claims).
  • An insulating layer 28a surrounds the P layer substrate 19, the N + layer 20a, and the wiring layer 21a.
  • second gate conductor layer 29a (an example of the "second gate conductor layer” in the claims) in contact with the insulating layer 28b and surrounding the upper side of the first gate insulating layer 26a.
  • wiring layer 30 (an example of the "source line” in the claims) in contact with the N + layer 20b, and sandwiched between insulating layers 28c and 28d above and below.
  • third gate conductor layer 29b (an example of the "third gate conductor layer” in the claims) surrounding the lower side of the second gate insulating layer 26b.
  • a fourth gate conductor layer 27b (an example of the "fourth gate conductor layer” in the claims) that is separated from the third gate conductor layer 29b by an insulating layer 28e and surrounds the upper side of the third gate insulating layer 26b.
  • an insulating layer 28g that covers the whole.
  • a wiring layer 21b (an example of the "second bit line” in the claims) that connects to the N + layer 20c through a contact hole 33 opened in the insulating layer 28g on the N + layer 20c. It is preferable that the vertical lengths of the P layer 22a and the P layer 22b are the same.
  • the vertical lengths of the first gate conductor layer 27a and the fourth gate conductor layer 27b are the same.
  • the vertical lengths of the second gate conductor layer 29a and the third gate conductor layer 29b are the same.
  • a first dynamic flash memory cell is formed by an N + layer 20a, a P layer 22a, an N + layer 20b, a first gate insulating layer 26a, a first gate conductor layer 27a, and a second gate conductor layer 29a.
  • a second dynamic flash memory cell is formed by an N + layer 20b, a P layer 22b, an N + layer 20c, a second gate insulating layer 26b, a third gate conductor layer 29b, and a fourth gate conductor layer 27b.
  • the N + layer 20b is shared between the first dynamic flash memory cell and the second dynamic flash memory cell.
  • the wiring layer 21a connected to the N + layer 20a is connected to the first bit line BL1.
  • the first gate conductor layer 27a is connected to the plate line PL (one example of the "plate line” in the claims).
  • the second gate conductor layer 29a is connected to the word line WL (one example of the "word line” in the claims).
  • the wiring layer 30 connected to the N + layer 20b is connected to the source line SL.
  • the wiring layer 30 connected to the N + layer 20b is connected to the source line SL.
  • the third gate conductor layer 29b is connected to the word line WL.
  • the fourth gate conductor layer 27b is connected to the plate line PL.
  • the wiring layer 21b connected to the N + layer 20c is connected to the second bit line BL2.
  • the wiring layer 30 connected to the N + layer 20b is the source line SL common to both the first and second dynamic flash memory cells.
  • the wiring layer 21a connected to the first bit line BL1 and the wiring layer 21b connected to the second bit line BL2 extend in the direction of the line Y-Y' in a plan view.
  • the first gate conductor layer 27a connected to the plate line PL, the second gate conductor layer 29a connected to the word line WL, the wiring layer 30 connected to the source line SL, the third gate conductor layer 29b connected to the word line WL, and the fourth gate conductor layer 27b connected to the plate line PL extend in the direction of the line X-X' perpendicular to the line Y-Y' in a plan view.
  • the first gate conductor layer 27a, the second gate conductor layer 29a, the wiring layer 30, the third gate conductor layer 29b, and the fourth gate conductor layer 27b formed one on top of the other from below are formed in the same shape.
  • a two-stage dynamic flash memory cell is formed in which two dynamic flash memory cells are connected in the vertical direction, sharing the N + layer 20b connected to the common source line SL.
  • the first gate conductor layer 27a and the fourth gate conductor layer 27b may each be vertically separated into two. In this case, it is desirable that the vertical lengths of the separated gate conductor layers of the first and second dynamic flash memory cells close to the N + layer 20b are the same.
  • the second gate conductor layer 29a and the third gate conductor layer 29b may each be vertically separated into at least two. In this case, it is desirable that the vertical lengths of the separated gate conductor layers of the second and third dynamic flash memory cells close to the N + layer 20b are the same.
  • the separated gate conductor layers may be driven asynchronously.
  • each of the first to fourth gate conductor layers 27a, 27b, 29a, and 29b may be separated into at least two in a planar view.
  • the separated first to fourth gate conductor layers 27a, 27b, 29a, and 29b are formed to have the same shape and overlap in a planar view.
  • first gate conductor layer 27a and the fourth gate conductor layer 27b may be connected to a word line WL, and the second gate conductor layer 29a and the third gate conductor layer 29b may be connected to a plate line PL. This also allows the dynamic flash memory to operate normally.
  • the wiring layer 21a which is formed on the N + layer 20a on one side of the P layer 22a in a planar view and extends in the YY' line direction, may be formed on the N + layer 20a on both sides of the P layer 22a in a planar view.
  • Figures 2A to 2D show memory cell array block diagrams ( Figures 2A to 2C) and operating waveform diagrams ( Figure 2D) when two two-stage dynamic flash memory cells according to the first embodiment of the present invention are arranged in the row direction.
  • one of the first gate conductor layer and the second gate conductor layer is connected to a word line and the other is connected to a plate line
  • one of the third gate conductor layer and the fourth gate conductor layer of the upper memory cell is connected to a word line and the other is connected to a plate line.
  • the upper and lower bit lines are connected to a shared sense amplifier circuit (an example of a "sense amplifier circuit” in the claims) via their respective switch circuits.
  • a shared sense amplifier circuit an example of a "sense amplifier circuit” in the claims
  • switch circuits A block diagram and operating waveform diagram of a memory array (an example of a "memory array” in the claims) showing these configurations will be described.
  • FIG. 2A shows a block diagram of the memory cell array including the main circuits.
  • the plate line PL is composed of the first gate conductor layer 27a of the lower memory cell in the vertical direction of FIG. 1B and the fourth gate conductor layer 27b of the upper memory cell, and is connected to a plate line driving circuit DPL (an example of the "plate line driving circuit” in the claims).
  • the word line WL is composed of the second gate conductor layer 29a of the lower memory cell in the vertical direction of FIG. 1B and the third gate conductor layer 29b of the upper memory cell, and is connected to a plurality of upper and lower memory cells or at the end of the memory cell array, and is connected to a word line driving circuit DWL (an example of the "word line driving circuit” in the claims).
  • the source line SL is arranged in parallel with the plate line PL and the word line WL, and is connected to a source line driving circuit DSL (an example of the "source line driving circuit” in the claims).
  • the plate line driver circuit DPL, the word line driver circuit DWL, and the source line driver circuit DSL are connected to a row decoder circuit RDEC.
  • a row address RAD is input to the row decoder circuit RDEC.
  • bit lines BL11 and BL21 indicate bit line 21a (BL1) of the memory cell located below in the vertical direction of FIG. 1B
  • bit lines BL12 and BL22 indicate bit line 21b (BL2) of the memory cell located above in the vertical direction of FIG. 1B
  • Bit lines BL11 and BL12 are input to a shared sense amplifier circuit SA1 via a first switch circuit T11 (an example of a "first switch circuit” in the claims) and a second switch circuit T12 (an example of a "second switch circuit” in the claims), respectively.
  • Bit lines BL21 and BL22 are input to a shared sense amplifier circuit SA2 via a first switch circuit T21 and a second switch circuit T22, respectively.
  • a first switch circuit drive signal FT1 is input to the gates of the MOS transistors of the first switch circuits T11 and T21, and a second switch circuit drive signal FT2 is input to the gates of the MOS transistors of the second switch circuits T12 and T22.
  • Column selection lines CSL1 and CSL2 from the column decoder circuit CDEC are connected to the sense amplifier circuits SA1 and SA2, respectively.
  • a column address CAD is input to the column decoder circuit CREC.
  • the plate lines PL and word lines WL in the row direction are shared and connected to one plate line driving circuit DPL and one word line driving circuit DWL, respectively.
  • the number of driving circuits is halved, and the chip size is reduced.
  • a narrow pitch is obtained between the wiring in the row direction, which is a great advantage in terms of layout.
  • the lower and upper bit lines BL11 and BL12, and BL21 and BL22 share the sense amplifier circuits SA1 and SA2 via the switch circuits T11 to T22, respectively. As a result, the number of sense amplifier circuits can be halved, and the chip area and the power required for sensing operation can be reduced.
  • FIG. 2B shows a more detailed equivalent circuit of the memory cell block of FIG. 2A.
  • Transistors T1A and T2A whose gates receive transfer signals FT1 and FT2, form a switch circuit.
  • the upper and lower bit lines BL1 and BL2 are connected to a sense amplifier circuit SA via a switch circuit.
  • the sense amplifier circuit SA is connected to a pair of complementary input/output lines IO and /IO via transistors T1C and T2C, whose gates are connected to a column selection line CSL.
  • FIG. 2C shows a state in which, at any given time, a "1" is randomly written into memory cells C21 and C12 of the memory cells C11 to C22 located above and below in the vertical direction of FIG. 1(b), causing logical "1” data to be stored and holes 9 to accumulate in the channel semiconductor layer 7, and a state in which no "1” is written into memory cells C11 and C22, causing no holes 9 to accumulate in the channel semiconductor layer 7 and causing logical "0" data to be stored.
  • the bit line supply signal FP rises from the ground voltage Vss to the first voltage V1.
  • the first voltage V1 is, for example, 2.0 V
  • the bit line supply voltage VP is, for example, 0.6 V, so that the N-type MOS transistors T1B and T2B operate in the linear region.
  • the bit lines BL1 and BL2 are charged from the ground voltage Vss to the second voltage V2.
  • the ground voltage Vss is, for example, 0 volts.
  • the word line WL and the plate line PL are selected and rise from the ground voltage Vss to the third voltage V3 and the fourth voltage V4, respectively.
  • the third voltage V3 is, for example, 1.5V, and makes the MOS transistor region of the word line WL conductive in the linear region.
  • the fourth voltage V4 is, for example, 0.8V, which is an intermediate voltage between the threshold voltages of "1" and "0" of the MOS transistor region of the plate line PL.
  • the upper memory cell C21 that stores logic "1" data is conductive.
  • the lower memory cell C11 that stores logic "0" data is not conductive. Therefore, only the bit line BL2 falls from the second voltage V2 to the ground voltage Vss, and the bit line BL1 maintains the second voltage V2.
  • the voltage of the first switch circuit drive signal FT1 rises from the ground voltage Vss to the fifth voltage V5
  • the bit line BL2 is connected to the shared sense amplifier circuit SA
  • the logic "1" data of the memory cell C21 is read to the sense amplifier circuit SA.
  • the voltage of the column selection line CSL rises from the ground voltage Vss to the sixth voltage, and the data of the sense amplifier circuit SA is read to the input/output lines IO and /IO.
  • the voltage of the second switch circuit drive signal FT2 rises from the ground voltage Vss to the fifth voltage V5
  • the bit line BL1 is connected to the shared sense amplifier circuit SA
  • the logic "0" data of the memory cell C11 is read to the sense amplifier circuit SA.
  • the first and second switch circuit drive signals FT1 and FT2 can switch between the bit lines BL1 and BL2 that are read to the shared sense amplifier circuit SA.
  • this embodiment has the following features.
  • the feature of this embodiment is that the first gate conductor layer 27a and the fourth gate conductor layer 27b in the row direction are connected to the same plate line PL, and the second gate conductor layer 29a and the third gate conductor layer 29b are connected to the same word line WL.
  • the plate line PL and the word line WL are connected to one plate line driving circuit DPL and one word line driving circuit DWL, respectively.
  • the lower and upper bit lines share a sense amplifier circuit via a switch circuit.
  • the number of sense amplifier circuits can be halved, and the chip area and the power required for sensing operation can be reduced.
  • the N + layer 20b serves as a common source line (CSL) for two dynamic flash memory cells. This simplifies the structure of the two-stage dynamic flash memory cell. This allows for high integration and low cost of the dynamic flash memory.
  • Second Embodiment 3A and 3B a structure in which at least one of the first to fourth gate conductor layers of the two-stage dynamic flash memory cell according to the second embodiment of the present invention is vertically separated into at least two gate conductor layers, and at least three gate conductor layers are provided between the source line and the bit line of the memory cell will be described.
  • the gate conductor layer closer to the source line is connected to a first select gate line SG1 (an example of the "first select gate line” in the claims)
  • the gate conductor layer closer to the bit line is connected to a second select gate line SG2 (an example of the "second select gate line” in the claims)
  • the gate conductor layer between them is connected to a plate line PL.
  • FIG. 3A shows a block diagram of the memory cell array including the main circuits.
  • the upper and lower plate lines PL in the vertical direction are connected to each of several upper and lower memory cells or at the end of the memory cell array, and are connected to the plate line driver circuit DPL.
  • the first select gate line SG1 is connected to each of several upper and lower memory cells or at the end of the memory cell array, and is connected to the first select gate line driver circuit DSG1.
  • the second select gate line SG2 is connected to each of several upper and lower memory cells or at the end of the memory cell array, and is connected to the second select gate line driver circuit DSG2.
  • the source line SL is arranged in parallel with the plate line PL and the word line WL, and is connected to the source line driver circuit DSL.
  • the plate line driver circuit DPL, the first select gate line driver circuit DSG1, the second select gate line driver circuit DSG2, and the source line driver circuit DSL are connected to the row decoder circuit RDEC.
  • the row decoder circuit RDEC receives the row address RAD.
  • bit lines BL11 and BL21 indicate the bit lines of the memory cells located vertically below
  • bit lines BL12 and BL22 indicate the bit lines of the memory cells located vertically above.
  • Bit lines BL11 and BL12 are input to a shared sense amplifier circuit SA1 via a first switch circuit T11 and a second switch circuit T12, respectively.
  • Bit lines BL21 and BL22 are input to a shared sense amplifier circuit SA2 via a first switch circuit T21 and a second switch circuit T22, respectively.
  • a first switch circuit drive signal FT1 is input to the gates of the MOS transistors of the first switch circuits T11 and T21
  • a second switch circuit drive signal FT2 is input to the gates of the MOS transistors of the second switch circuits T12 and T22.
  • the sense amplifier circuits SA1 and SA2 are connected to column selection lines CSL1 and CSL2, respectively, from a column decoder circuit CDEC.
  • a column address CAD is also input to the column decoder circuit CDEC.
  • the plate lines PL and word lines WL in the row direction are shared between the upper and lower memory cells in the vertical direction, and are connected to one plate line driver circuit DPL, the first select gate line driver circuit DSG1, and the second select gate line driver circuit DSG2, respectively.
  • the number of driver circuits is halved, and the chip size is reduced.
  • a narrow pitch is provided between the wiring in the row direction, which is a great advantage in terms of layout.
  • the lower and upper bit lines BL11 and BL12, and BL21 and BL22 share the sense amplifier circuits SA1 and SA2 via the switch circuits T11 to T22, respectively. As a result, the number of sense amplifier circuits can be halved, and the chip area and the power required for sensing operation can be reduced.
  • V BL1 0V is applied to the bit line BL1 of the memory cell Cell_10 that maintains erased data "0".
  • V BL2 0.8V is applied to the bit line BL2 of the memory cell Cell_11 to which data "1" is written.
  • V SG2 0V
  • the dynamic flash memory cell according to the second embodiment of the present invention is characterized in that the plate line PL in the unselected state is set to a negative voltage of zero volts or less. As a result, all the plate lines PL in the unselected state are set to, for example, a negative voltage of -0.7V. As a result, the hole group 10 stored in the channel region 7a of the memory cell in the unselected page can be made to exist mainly on the plate line PL side. Therefore, the recombination of holes and electrons at the PN junction between the bit line BL and the channel region, and between the source line SL and the channel region is suppressed.
  • Non-Patent Document 8 describes a method of extending the retention characteristic of "1" write by setting the unselected word line WL to -1.5V. However, since 1.8V is applied to the bit line BL during writing, a voltage of 3.3V is applied between the gate and drain. In this case, it is described that in the memory cell connected to the unselected WL, destruction of "0" stored data occurs due to a gate-induced drain leakage current (GIDL current).
  • GIDL current gate-induced drain leakage current
  • the plate line PL does not directly contact the bit line BL.
  • 0V is applied to the second select gate line SG2 of the unselected page of the present invention, and even if the bit line BL is set to, for example, 0.8V during writing, only a voltage of 0.8V is applied between the gate and drain, so no gate-induced drain leakage current occurs. Therefore, a negative voltage can be applied to the plate line PL of the unselected page, and the retention characteristic of "1" write can be significantly extended, and a highly reliable memory device can be provided.
  • the P layers 22a and 22b and the N + layers 20a, 29b, and 20c may be silicon (Si) or other semiconductor materials. This is the same in other embodiments of the present invention. Also, different semiconductor materials may be used for the P layers 22a and 22b and the N + layers 20a, 20b, and 20c.
  • the first gate insulating layer 26a may be different in the area surrounded by the first gate conductor layer 27a and the area surrounded by the second gate conductor layer 29a.
  • the second gate insulating layer 26b may be different in the area surrounded by the third gate conductor layer 29b and the area surrounded by the fourth gate conductor layer 27b. This also applies to other embodiments of the present invention.
  • electron-hole pairs may be generated using the Gate Induced Drain Leakage (GIDL) current described in Non-Patent Document 10, and the floating body FB may be filled with the generated holes.
  • GIDL Gate Induced Drain Leakage
  • the dynamic flash memory operation is also performed in a structure in which the polarity of the conductivity type of each of the N + layers 20a, 20b, and 20c and the P layers 22a and 22b is reversed.
  • the P layers 22a and 22b become N layers, so the majority carriers become electrons. Therefore, the electron group generated by impact ionization becomes the signal charge in the memory operation. This is similar to other embodiments of the present invention.
  • FIG. 1 illustrates a single dynamic flash memory cell
  • the P layers 22a and 22b may be arranged two-dimensionally in a square lattice, diagonal lattice, zigzag, sawtooth, or any other arbitrary arrangement to form a memory block region. This also applies to the other embodiments.
  • FIG. 1 a case has been described in which two dynamic flash memory cells are stacked on the P-layer substrate 19, but three or four or more dynamic flash memory cells can be stacked as long as the wiring layers connected to the plate line, word line, and source line have the same shape in a plan view. This also applies to the other embodiments.
  • the P-layer substrate 19 in FIG. 1 may be, for example, an SOI (Silicon Oxide Insulator) or a well structure substrate, so long as it functions as a substrate. This also applies to the other embodiments.
  • SOI Silicon Oxide Insulator
  • the shape of the P layers 22a and 22b in a plan view is shown as a circle.
  • the shape of the P layers 22a and 22b in a plan view may be other shapes such as a rectangle or an ellipse. This also applies to other embodiments.
  • the first gate conductor layer 27a, the second gate conductor layer 29a, the wiring layer 30, the third gate conductor layer 29b, and the fourth gate conductor layer 27b have the same shape in a plan view, but there are differences in the shape in a plan view due to differences in the side etching length of each layer that occur when etching is performed simultaneously using one mask material layer. This is also true for other embodiments.
  • first gate conductor layer 27a, the second gate conductor layer 29a, the third gate conductor layer 29b, and the fourth gate conductor layer 27b in FIG. 1 may be composed of multiple layers in the horizontal cross section. This also applies to other embodiments.
  • the memory device using semiconductor elements according to the present invention provides a dynamic flash memory, which is a high-density, high-performance memory device.

Landscapes

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Abstract

半導体素子を用いたメモリ装置は、Ｐ層基板上に、垂直方向に下から、第１の不純物層と、第１のゲート導体層と、第２のゲート導体層と、第２の不純物層と、第３のゲート導体層と、第４のゲート導体層と、第３の不純物層とを有し、それぞれに印加する電圧により、データ書き込み動作と、データ読み出し動作と、データ消去動作を行う、積層した２つのメモリセルがある。第１の不純物層は、第１のビット線と接続し、第１のゲート導体層と第２のゲート導体層の一方がワード線と接続し、他方はプレート線と接続し、第３のゲート導体層は、第２のゲート導体層と接続した、同じワード線、又はプレート線に接続し、第４のゲート導体層は、第１のゲート導体層と接続した、同じワード線、又はプレート線に接続し、第２の不純物層は、ソース線と接続し、第３の不純物層は、第２のビット線と接続することを特徴とする。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　メモリ素子の高密度化と高性能化が進められている。ＳＧＴ（Surrounding Gate Transistor、特許文献１、非特許文献１を参照）を選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などがある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（特許文献２、非特許文献６～非特許文献１０を参照）などがある。例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔群、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。このメモリセルでは、共通の選択ワード線に対して、ランダムに“１”書込みのメモリセルと“０”書込みのメモリセルが存在する。選択ワード線にオン電圧が印加されると、この選択ワード線に繋がる選択メモリセルのフローティングボディチャネル電圧はゲート電極とチャネルとの容量結合により大きく変動する。このメモリセルでは、フローティングボディチャネル電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ（Silicon On Insulator）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistor MOSトランジスタメモリ素子がある（例えば、特許文献３、４、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このＮ+層により、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のＭＯＳトランジスタのフローティングボディ チャネルだけに蓄積される。他方のＭＯＳトランジスタは、片方のＭＯＳトランジスタに溜められた信号の正孔群を読みだすためのスイッチとなる。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、図４に示す、キャパシタを有しない、ＭＯＳトランジスタで構成された、ダイナミック フラッシュ メモリセル１１１がある（特許文献５、非特許文献１２を参照）。図４（ａ）に示すように、ＳＯＩ基板のＳｉＯ2層１０１上にフローティングボディ半導体母体１０２がある。フローティングボディ半導体母体１０２の両端にソース線ＳＬに接続するＮ+層１０３とビット線ＢＬに接続するＮ+層１０４がある。そして、Ｎ+層１０３に繋がり、且つフローティングボディ半導体母体１０２を覆った第１のゲート絶縁層１０９ａと、Ｎ+層１０４と、スリット絶縁膜１１０を介して第１のゲート絶縁層１０９ａと繋がり、且つフローティングボディ半導体母体１０２を覆った第２のゲート絶縁層１０９ｂとがある。そして、第１のゲート絶縁層１０９ａを覆ってプレート線ＰＬに繋がった第１のゲート導体層１０５ａがあり、第２のゲート絶縁層１０９ｂを覆ってワード線ＷＬに繋がった第２のゲート導体層１０５ｂがある。そして、第１のゲート導体層１０５ａと第２のゲート導体層１０５ｂとの間には、スリット絶縁層１１０がある。これにより、ＤＦＭ（Dynamic Flash Memory）のメモリセル１１１が形成される。なお、ソース線ＳＬがＮ+層１０４に接続し、ビット線ＢＬがＮ+層１０３に接続するように構成してもよい。
　そして、図４（ａ）に示すように、例えば、Ｎ+層１０３にゼロ電圧、Ｎ+層１０４にプラス電圧を印加し、第１のゲート導体層１０５ａで覆われたフローティングボディ半導体母体１０２よりなる第１のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させ、第２のゲート導体層１０５ｂで覆われたフローティングボディ半導体母体１０２よりなる第２のＮチャネルＭＯＳトランジスタ領域を線形領域で動作させる。この結果、第２のＮチャネルＭＯＳトランジスタ領域には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０５ｂの下側に形成された反転層１０７ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。そして、図４（ｂ）に示すように、インパクトイオン化現象により生じた電子・正孔群の内の電子群をフローティングボディ半導体母体１０２から除き、そして正孔群１０６の一部、または全てをフローティングボディ半導体母体１０２に保持することによりメモリ書き込み動作が行われる。この状態が論理記憶データ“１”となる。
　そして、図４（ｃ）に示すように、例えばプレート線ＰＬにプラス電圧、ワード線WLと、ビット線ＢＬにゼロ電圧、ソース線ＳＬにマイナス電圧を印加して、正孔群１０６をフローティングボディ半導体母体１０２から除去して消去動作を行う。この状態が論理記憶データ“０”となる。そして、データ読み出しにおいて、プレート線ＰＬに繋がる第１のゲート導体層１０５ａに印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、図４（ｄ）に示すように論理記憶データ“０”読み出しでワード線ＷＬの電圧を高くしても電流が流れない特性が得られる。この特性により、メモリセルと比べ、大幅に動作マージンの拡大が図られる。このメモリセルでは、プレート線ＰＬに繋がる第１のゲート導体層１０５ａと、ワード線ＷＬに繋がる第２のゲート導体層１０５ｂをゲートとした第１、第２のＮチャネルＭＯＳトランジスタ領域のチャネルがフローティングボディ半導体母体１０２で繋がっていることにより、ワード線ＷＬに選択パルス電圧が印加された時のフローティングボディ半導体母体１０２の電圧変動が大きく抑圧される。これにより、前述のメモリセルにおいて問題の動作マージンの低下、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の問題が大きく改善される。今後、本メモリ素子に対して更なる特性改善と高集積化が求められる。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１ 特許第７０５７０３２号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida and T. Tanaka: "A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory," IEEE IEDM, pp. 913-916 (2003) F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: "Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007) K.Sakui, N. Harada,"Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),"Proc. IEEE IMW, pp.72-75(2021)
　ダイナミック フラッシュ メモリセルにおいて、更なる高集積化が求められる。
　上記の課題を解決するために、第１発明に係る半導体素子を用いたメモリ装置は、第１の不純物層と、第１のゲート導体層と、第２のゲート導体層と、第２の不純物層と、第３のゲート導体層と、第４のゲート導体層と、第３の不純物層とに印加する電圧により、データ書き込み動作と、データ読み出し動作と、データ消去動作を行うメモリセルにおいて、
　基板上にある、垂直方向に下から前記第１の不純物層と、第１の半導体層と、前記第２の不純物層と、第２の半導体層と、前記第３の不純物層と、
　前記第１の半導体層を囲んだ第１のゲート絶縁層と、
　前記第２の半導体層を囲んだ第２のゲート絶縁層と、
　前記第１のゲート絶縁層の下部を囲んだ前記第１のゲート導体層と、
　前記第１のゲート導体層と離れ、且つ隣接して前記第１のゲート絶縁層の上部を囲んだ前記第２のゲート導体層と、
　前記第２のゲート絶縁層の下部を囲んだ前記第３のゲート導体層と、
　前記第３のゲート導体層と離れ、隣接して前記第２のゲート絶縁層の上部を囲んだ前記第４のゲート導体層とを有し、
　前記第１の不純物層は、第１のビット線と接続し、
　前記第１のゲート導体層と前記第２のゲート導体層との一方がワード線と接続し、他方はプレート線と接続し、
　前記第３のゲート導体層は、前記第２のゲート導体層と接続した、同じ前記ワード線、又は前記プレート線に接続し、
　前記第４のゲート導体層は、前記第１のゲート導体層と接続した、同じ前記ワード線、又は前記プレート線に接続し、
　前記第２の不純物層は、ソース線と接続し、前記第３の不純物層は、第２のビット線と接続する、
　ことを特徴とする。
　第２発明は、上記の第１発明において、平面視において、前記第１のビット線と、前記第２のビット線とが、前記ワード線と、前記プレート線と、前記ソース線とが伸延している方向に対して、直交していることを特徴とする
　第３発明は、上記の第１発明において、平面視において、前記第１のビット線が、前記第１の半導体層底部の外周部の一部又は全体を囲み、且つ前記第１の不純物層に接続していることを特徴とする。
　第４発明は、上記の第１発明において、前記第１のゲート導体層と、前記第４のゲート導体層の、垂直方向での長さが同じであり前記第２のゲート導体層と、前記第３のゲート導体層の、垂直方向での長さが同じであることを特徴とする。
　第５発明は、上記の第１発明において、前記第１の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第３の不純物層に印加する電圧により、前記第１の半導体層と、前記第２の半導体層の一方、または両方にインパクトイオン化現象、またはゲート誘起ドレインリーク電流を用いて電子・正孔対を発生させて、前記電子または正孔の信号電荷を前記第１の半導体層と前記第２の半導体層の一方、または両方に残存させる前記データ書き込み動作と、
　前記第１の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第３の不純物層に印加する電圧により、前記信号電荷を前記第１の半導体層と前記第２の半導体層の一方、または両方から除去する前記データ消去動作と、を行うことを特徴とする。
　第６発明は、上記の第１発明において、前記第１のゲート導体層と、前記第４のゲート導体層とは、水平方向に配設し、
　複数の前記メモリセル毎にもしくはメモリセルアレイ端で、前記ワード線もしくは前記プレート線に接続し、
　前記第２のゲート導体層と、前記第３のゲート導体層は、水平方向に配設し、
　複数の前記メモリセル毎にもしくは前記メモリセルアレイ端で、前記ワード線もしくは前記プレート線に接続する、ことを特徴とする。
　第７発明は、上記の第１発明において、前記第１のビット線は、第１のスイッチ回路を介して、センスアンプ回路に接続し、前記第２のビット線は、第２のスイッチ回路を介して、前記センスアンプ回路に共有接続することを特徴とする。
　第８発明は、上記の第１発明において、前記第１のゲート導体層と、前記第４のゲート導体層は、前記ワード線もしくは前記プレート線を介して、プレート線駆動回路に接続し、
　前記第２のゲート導体層と、前記第３のゲート導体層は、前記ワード線もしくは前記プレート線を介して、ワード線駆動回路に接続する、ことを特徴とする。
　第９発明は、上記の第１発明において、前記ソース線は、ソース線駆動回路に接続することを特徴とする。
　第１０発明は、上記の第１発明において、前記ワード線と、前記プレート線と、前記ソース線は、同期又は非同期で動作することを特徴とする。
　第１１発明は、上記の第１発明において、前記第１乃至第４のゲート導体層のうち、少なくとも一つのゲート導体層は、垂直方向で少なくとも２つのゲート導体層に分離し、前記メモリセルの前記ソース線と前記ビット線との間の複数の前記ゲート導体層のうち、前記ソース線に近い側の前記ゲート導体層を第１の選択ゲート線と接続し、前記ビット線に近い側の前記ゲート導体層を第２の選択ゲート線と接続し、前記第１の選択ゲート線と前記第２の選択ゲート線との間の前記ゲート導体層を前記プレート線と接続することを特徴とする。
　第１２発明は、上記の第１１発明において、前記第１の選択ゲート線と、前記プレート線と、前記ソース線とは、同期又は非同期で動作することを特徴とする。
第１実施形態に係る２段ダイナミックフラッシュメモリセルの構造図である。 第１実施形態に係る２段ダイナミックフラッシュメモリセルのメモリセルアレイブロック図である。 第１実施形態に係る２段ダイナミックフラッシュメモリセルのメモリセルアレイブロック図である。 第１実施形態に係る２段ダイナミックフラッシュメモリセルのメモリセルアレイブロック図である。 第１実施形態に係る２段ダイナミックフラッシュメモリセルの動作波形図である。 第２実施形態に係る２段ダイナミックフラッシュメモリセルのメモリセルアレイブロック図である。 第２実施形態に係る２段ダイナミックフラッシュメモリセルの非選択ページのプレート線ＰＬを零ボルト以下の電圧にする２×２のメモリアレイ図である。 従来例のダイナミックフラッシュメモリを説明するための図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
（第１実施形態）
　図１を用いて、本発明の第１実施形態に係る２段ダイナミック フラッシュ メモリセルの構造を説明する。（ａ）図は２段ダイナミック フラッシュ メモリセルの平面図を示す。（ｂ）図は（ａ）図におけるＸ－Ｘ’線に沿った断面図を示す。そして、（ｃ）図は（ａ）図におけるＹ－Ｙ’線に沿った断面図を示す。実際のダイナミック フラッシュ メモリでは、この２段ダイナミック フラッシュ メモリセルが２次元状に多く配列されている。
　Ｐ層基板１９（特許請求の範囲の「基板」の一例である）上にＮ+層２０ａ（特許請求の範囲の「第１の不純物層」の一例である）がある。Ｎ+層２０ａ上に下から柱状のＰ層２２ａ（特許請求の範囲の「第１の半導体層」の一例である）、Ｎ+層２０ｂ（特許請求の範囲の「第２の不純物層」の一例である）、Ｐ層２２ｂ（特許請求の範囲の「第２の半導体層」の一例である）、Ｎ+層２０ｃ（特許請求の範囲の「第３の不純物層」の一例である）がある。Ｎ+層２０ａに接続して、金属または合金による配線層２１ａ（特許請求の範囲の「第１のビット線」の一例である）がある。Ｐ層基板１９、Ｎ+層２０ａ、配線層２１ａを囲んで絶縁層２８ａがある。Ｐ層２２ａを囲んだ第１のゲート絶縁層２６ａ（特許請求の範囲の「第１の第１のゲート絶縁層」の一例である）と、Ｐ層２２ｂを囲んだ第２のゲート絶縁層２６ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）とがある。第１のゲート絶縁層２６ａの下方を囲んだ第１のゲート導体層２７ａ（特許請求の範囲の「第１のゲート導体層」の一例である）がある。第１のゲート導体層２７ａ上に絶縁層２８ｂがある。絶縁層２８ｂに接し、第１のゲート絶縁層２６ａの上方を囲んだ第２のゲート導体層２９ａ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、Ｎ+層２０ｂに接し、その上下が絶縁層２８ｃ、２８ｄにより挟まれた配線層３０（特許請求の範囲の「ソース線」の一例である）がある。第２のゲート絶縁層２６ｂの下方を囲んだ第３のゲート導体層２９ｂ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。第３のゲート導体層２９ｂと絶縁層２８ｅにより離されて、第３のゲート絶縁層２６ｂの上方を囲んだ第４のゲート導体層２７ｂ（特許請求の範囲の「第４のゲート導体層」の一例である）がある。全体を覆った絶縁層２８ｇがある。Ｎ+層２０ｃ上の絶縁層２８ｇに開けたコンタクトホール３３を介して、Ｎ+層２０ｃに接続する配線層２１ｂ（特許請求の範囲の「第２のビット線」の一例である）がある。なお、Ｐ層２２ａとＰ層２２ｂの垂直方向の長さは同じであることが望ましい。同じく、第１のゲート導体層２７ａと第４のゲート導体層２７ｂとの垂直方向の長さが同じであることが望ましい。同じく、第２のゲート導体層２９ａと第３のゲート導体層２９ｂとの垂直方向の長さが同じであることが望ましい。
　図１において、第１のダイナミック フラッシュ メモリセルがＮ+層２０ａ、Ｐ層２２ａ、Ｎ+層２０ｂ、第１のゲート絶縁層２６ａ、第１のゲート導体層２７ａ、第２のゲート導体層２９ａにより形成される。そして、第２のダイナミック フラッシュ メモリセルがＮ+層２０ｂ、Ｐ層２２ｂ、Ｎ+層２０ｃ、第２のゲート絶縁層２６ｂ、第３のゲート導体層２９ｂ、第４のゲート導体層２７ｂにより形成される。Ｎ+層２０ｂは第１のダイナミック フラッシュ メモリセルと、第２のダイナミック フラッシュ メモリセルと、で共有される。
　そして、第１のダイナミック フラッシュ メモリセルにおいて、Ｎ+層２０ａに接続した配線層２１ａは第１のビット線ＢＬ１に接続される。第１のゲート導体層２７ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に接続される。第２のゲート導体層２９ａはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に接続される。Ｎ+層２０ｂに接続した配線層３０はソース線ＳＬに接続される。第２のダイナミック フラッシュ メモリセルにおいて、Ｎ+層２０ｂに接続した配線層３０はソース線ＳＬに接続される。第３のゲート導体層２９ｂはワード線ＷＬに接続される。そして、第４のゲート導体層２７ｂはプレート線ＰＬに接続される。Ｎ+層２０ｃに接続した配線層２１ｂは第２のビット線ＢＬ２に接続される。上記のように、Ｎ+層２０ｂに接続した配線層３０は、第１及び第２のダイナミック フラッシュ メモリセル両方に共通のソース線ＳＬとなっている。
　図１において、第１のビット線ＢＬ１に繋がる配線層２１ａと、第２のビット線ＢＬ２に繋がる配線層２１ｂと、は平面視において、Ｙ－Ｙ’線の方向に伸延している。そして、プレート線ＰＬに繋がる第１のゲート導体層２７ａと、ワード線ＷＬに繋がる第２のゲート導体層２９ａと、ソース線ＳＬに繋がる配線層３０と、ワード線ＷＬに繋がる第３のゲート導体層２９ｂと、プレート線ＰＬに繋がる第４のゲート導体層２７ｂとは、平面視において、Ｙ－Ｙ’線と直交するＸ－Ｘ’線の方向に伸延している。平面視において、下から重なって形成された第１のゲート導体層２７ａ、第２のゲート導体層２９ａ、配線層３０、第３のゲート導体層２９ｂ、第４のゲート導体層２７ｂが同じ形状で形成される。
　これにより、共通なソース線ＳＬに繋がるＮ+層２０ｂを共有して、２つのダイナミック フラッシュ メモリセルが垂直方向に繋がった２段ダイナミック フラッシュ メモリセルが形成される。
　なお、第１のゲート導体層２７ａと第４のゲート導体層２７ｂとは、それぞれが垂直方向に２つに分離されていてもよい。この場合、Ｎ+層２０ｂに近い第１及び第２のダイナミック フラッシュ メモリセルの分離されたゲート導体層の垂直方向における長さが同じであることが望ましい。また、第２のゲート導体層２９ａと第３のゲート導体層２９ｂとは、それぞれが垂直方向に少なくとも２つに分離されていてもよい。この場合、Ｎ+層２０ｂに近い第２及び第３のダイナミック フラッシュ メモリセルの分離されたゲート導体層の垂直方向における長さが同じであることが望ましい。そして、分けられたゲート導体層は非同期で駆動されてもよい。
　また、第１乃至第４のゲート導体層２７ａ、２７ｂ、２９ａ、２９ｂのそれぞれは、平面視において少なくとも２つに分離させてもよい。この場合、分離された第１乃至第４のゲート導体層２７ａ、２７ｂ、２９ａ、２９ｂは、平面視において、同じ形状で重なって形成されることが望ましい。
　また、第１のゲート導体層２７ａと第４のゲート導体層２７ｂがワード線ＷＬに繋がり、第２のゲート導体層２９ａと第３のゲート導体層２９ｂがプレート線ＰＬに繋がってもよい。これによっても、正常なダイナミック フラッシュ メモリの動作がなされる。
　また、平面視において、Ｐ層２２ａの片側のＮ+層２０ａ上に形成されて、且つＹ－Ｙ’線方向に伸延している配線層２１ａは、平面視において、Ｐ層２２ａの両側のＮ+層２０ａに形成されていてもよい。
　図２Ａ～図２Ｄは、本発明の第１実施形態に係る２段ダイナミック フラッシュ メモリセルをロウ方向に２つ配置した場合のメモリセルアレイブロック図（図２Ａ～図２Ｃ）及び動作波形図（図２Ｄ）を示しており、垂直方向で下方メモリセルのロウ方向において、第１のゲート導体層と第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、垂直方向で上方メモリセルの第３のゲート導体層と前記第４のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続する。また、カラム方向において、上下のビット線をそれぞれのスイッチ回路を介して、共有のセンスアンプ回路（特許請求の範囲の「センスアンプ回路」の一例である）に接続する。これらの構成を示すメモリアレイ（特許請求の範囲の「メモリアレイ」の一例である）のブロック図と動作波形図を説明する。
　図２Ａに、主要回路を含めたメモリセルアレイブロック図を示す。プレート線ＰＬは、図１（ｂ）の垂直方向で下方のメモリセルの第１のゲート導体層２７ａと上方のメモリセルの第４のゲート導体層２７ｂとで構成され、複数の上下のメモリセル毎に若しくはメモリセルアレイ端で接続し、プレート線駆動回路ＤＰＬ（特許請求の範囲の「プレート線駆動回路」の一例である）に接続する。また、ワード線ＷＬは、図１（ｂ）の垂直方向で下方のメモリセルの第２のゲート導体層２９ａと上方のメモリセルの第３のゲート導体層２９ｂとで構成され、複数の上下のメモリセル毎に若しくはメモリセルアレイ端で接続し、ワード線駆動回路ＤＷＬ（特許請求の範囲の「ワード線駆動回路」の一例である）に接続する。また、ソース線ＳＬは、プレート線ＰＬとワード線ＷＬと平行に配設し、ソース線駆動回路ＤＳＬ（特許請求の範囲の「ソース線駆動回路」の一例である）に接続する。そして、プレート線駆動回路ＤＰＬと、ワード線駆動回路ＤＷＬと、ソース線駆動回路ＤＳＬは、ロウデコーダ回路ＲＤＥＣに接続する。ロウデコーダ回路ＲＤＥＣには、ロウアドレスＲＡＤが入力する。
　図２Ａにおいて、ビット線ＢＬ１１とＢＬ２１は、図１（ｂ）の垂直方向で下方のメモリセルのビット線２１ａ（ＢＬ１）を示しており、ビット線ＢＬ１２とＢＬ２２は、図１（ｂ）の垂直方向で上方のメモリセルのビット線２１ｂ（ＢＬ２）を示している。ビット線ＢＬ１１とビット線ＢＬ１２は、それぞれ第１のスイッチ回路Ｔ１１（特許請求の範囲の「第１のスイッチ回路」の一例である）と第２のスイッチ回路Ｔ１２（特許請求の範囲の「第２のスイッチ回路」の一例である）を介して、共有のセンスアンプ回路ＳＡ１に入力する。また、ビット線ＢＬ２１とビット線ＢＬ２２は、それぞれ第１のスイッチ回路Ｔ２１と第２のスイッチ回路Ｔ２２を介して、共有のセンスアンプ回路ＳＡ２に入力する。第１のスイッチ回路Ｔ１１とＴ２１のＭＯＳトランジスタのゲートには、第１のスイッチ回路駆動信号ＦＴ１が入力し、第２のスイッチ回路Ｔ１２とＴ２２のＭＯＳトランジスタのゲートには、第２のスイッチ回路駆動信号ＦＴ２が入力する。そして、センスアンプ回路ＳＡ１とＳＡ２には、カラムデコーダ回路ＣＤＥＣからのカラム選択線ＣＳＬ１とＣＳＬ２がそれぞれ接続する。また、カラムデコーダ回路ＣＲＥＣには、カラムアドレスＣＡＤが入力する。
　図２Ａで示したように、図１（ｂ）の垂直方向で上下のメモリセルにおいて、ロウ方向であるプレート線ＰＬ、ワード線ＷＬ同士が共有化され、それぞれ１個のプレート線駆動回路ＤＰＬと、ワード線駆動回路ＤＷＬとに接続する。この結果、駆動回路数が半減化し、チップサイズの縮小化が図られる。また、狭いピッチのロウ方向の配線間余裕が得られ、レイアウト的にもメリットが大きい。また、カラム方向のビット線ＢＬに関しては、下方と上方のビット線ＢＬ１１とＢＬ１２、ＢＬ２１とＢＬ２２において、スイッチ回路Ｔ１１～Ｔ２２を介して、センスアンプ回路ＳＡ１とＳＡ２をそれぞれ共有している。この結果、センスアンプ回路数を半減でき、チップ面積とセンス動作に必要なパワーを削減することができる。
　図２Ｂは、図２Ａのメモリセルブロックの等価回路をより具体的に示している。そのゲートにトランスファー信号ＦＴ１とＦＴ２が入力するトランジスタＴ１AとＴ２Ａは、スイッチ回路を構成している。また、そのゲートをビット線供給信号ＦＰに接続するトランジスタＴ１ＢとＴ２Ｂのドレインは、ビット線供給電圧ＶＰに、ソースは、上下のビット線ＢＬ１とＢＬ２に接続する。そして、上下のビット線ＢＬ１とＢＬ２は、スイッチ回路を介して、センスアンプ回路ＳＡに接続する。センスアンプ回路ＳＡは、そのゲートをカラム選択線ＣＳＬに接続するトランジスタＴ１ＣとＴ２Ｃを介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。
　図２Ｃは、任意のタイミングにおいて、図１（ｂ）の垂直方向で上下のメモリセルＣ１１～Ｃ２２の内、メモリセルＣ２１とＣ１２にランダムに“１”書込みが行われ、論理“１”データが記憶され、チャネル半導体層７に正孔群９が蓄積されている状態と、“１”書込みが行われないメモリセルC１１とC２２のチャネル半導体層７に正孔群９が蓄積されず、論理“０”データが記憶されている状態を示す。
　図２Ｄの動作波形図を用いて、図２Ｃのメモリセルの読出し動作を説明する。第１の時刻Ｔ１で、ビット線供給信号ＦＰが、接地電圧Ｖｓｓから第１の電圧Ｖ１へ上昇する。ここで、第１の電圧Ｖ１は、例えば、２．０Ｖであり、ビット線供給電圧ＶＰは、例えば、０．６Ｖであるため、Ｎ型ＭＯＳトランジスタＴ１ＢとＴ２Ｂは、線形領域で動作する。この結果、第２の時刻Ｔ２で、ビット線ＢＬ１とＢＬ２は、接地電圧Ｖｓｓから第２の電圧Ｖ２まで充電される。ここで、接地電圧Ｖｓｓは、例えば、０ボルトである。
　第３の時刻Ｔ３でワード線ＷＬとプレート線ＰＬとが選択され、それぞれ接地電圧Ｖｓｓから第３の電圧Ｖ３と第４の電圧Ｖ４へ上昇する。ここで、第３の電圧Ｖ３は、例えば、１．５Vであり、ワード線ＷＬのＭＯＳトランジスタ領域を線形領域で導通させる。また、第４の電圧Ｖ４は、例えば、０．８Vであり、プレート線ＰＬのＭＯＳトランジスタ領域の“１”と“０”のしきい値電圧の中間電圧である。その結果、論理“１”データを記憶する上方のメモリセルＣ２１は導通する。一方、論理“０”データを記憶する下方のメモリセルＣ１１は導通しない。したがって、ビット線ＢＬ２のみが、第２の電圧Ｖ２から接地電圧Ｖｓｓへと下降し、ビット線ＢＬ１は第２の電圧Ｖ２を維持する。
　第４の時刻Ｔ４で第１のスイッチ回路駆動信号ＦＴ１の電圧が接地電圧Ｖｓｓから第５の電圧Ｖ５へと上昇し、ビット線ＢＬ２が共有のセンスアンプ回路ＳＡに接続され、メモリセルＣ２１の論理“１”データがセンスアンプ回路ＳＡに読み出される。そして、第５の時刻Ｔ５でカラム選択線ＣＳＬの電圧が接地電圧Ｖｓｓから第６の電圧へと上昇すると、入出力線ＩＯと／ＩＯにセンスアンプ回路ＳＡのデータが読み出される。次に第６の時刻Ｔ６で第２のスイッチ回路駆動信号ＦＴ２の電圧が接地電圧Ｖｓｓから第５の電圧Ｖ５へと上昇し、ビット線ＢＬ１が共有のセンスアンプ回路ＳＡに接続され、メモリセルＣ１１の論理“０”データがセンスアンプ回路ＳＡに読み出される。このように第１および第２のスイッチ回路駆動信号ＦＴ１とＦＴ２により、共有のセンスアンプ回路ＳＡに読み出されるビット線ＢＬ１とＢＬ２とを切り替えることが可能である。
　本実施形態は、下記のような特徴を有する。
（１）図２Ａ～図２Ｄの２段ダイナミック フラッシュ メモリセルに示すように本実施形態の特徴は、ロウ方向である第１のゲート導体層２７ａと第４のゲート導体層２７ｂを同じプレート線ＰＬに繋げ、第２のゲート導体層２９ａと第３のゲート導体層２９ｂを同じワード線ＷＬに繋げたところにある。プレート線ＰＬとワード線ＷＬのそれぞれを１個のプレート線駆動回路ＤＰＬと、ワード線駆動回路ＤＷＬとに接続する。この結果、駆動回路数が半減化し、チップサイズの縮小化が図られる。また、狭いピッチのロウ方向の配線間余裕が得られ、レイアウト的にもメリットが大きい。また、カラム方向のビット線ＢＬに関しては、下方と上方のビット線において、スイッチ回路を介して、センスアンプ回路を共有している。この結果、センスアンプ回路数を半減でき、チップ面積とセンス動作に必要なパワーを削減することができる。
（２）図１の２段ダイナミック フラッシュ メモリセルの形成において、Ｐ層基板１９上に、平面視において、同じ形状をしている、第１のプレート線ＰＬ１に接続する第１のゲート導体層２７ａと、第１のワード線ＷＬ１に接続する第２のゲート導体層２９ａと、共通ソース線ＣＳＬに接続する配線層３０と、第２のワード線ＷＬ２に接続する第３のゲート導体層２９ｂと、第２のプレート線ＰＬ２に接続する第４のゲート導体層２７ｂと、が形成される。これは、第１のゲート導体層２７ａ、第２のゲート導体層２９ａ、配線層３０、第３のゲート導体層２９ｂ、第４のゲート導体層２７ｂを一回のリソグラフィ工程とエッチング工程により一括で形成できることを示している。これにより、ダイナミック フラッシュ メモリの高集積化と、低コスト化が図られる。
（３）Ｎ+層２０ｂが２つのダイナミック フラッシュ メモリセルの共通ソース線（ＣＳＬ）となる。これにより、２段ダイナミック フラッシュ メモリセルの構造が簡単化できる。これにより、ダイナミック フラッシュ メモリの高集積化と、低コスト化が図られる。
（第２実施形態）
　図３Ａと図３Ｂを用いて、本発明の第２実施形態に係る２段ダイナミック フラッシュ メモリセルの第１乃至第４のゲート導体層のうち、少なくとも一つのゲート導体層は、垂直方向で少なくとも２つのゲート導体層に分離し、メモリセルのソース線とビット線との間に少なくとも３個のゲート導体層を設ける構造について説明する。ここでは、例えば、メモリセルのソース線とビット線との間には、３個のゲート導体層があり、ソース線に近い側のゲート導体層を第１の選択ゲート線ＳＧ１（特許請求の範囲の「第１の選択ゲート線」の一例である）と接続し、ビット線に近い側のゲート導体層を第２の選択ゲート線ＳＧ２（特許請求の範囲の「第２の選択ゲート線」の一例である）に接続し、その間のゲート導体層をプレート線ＰＬに接続する場合を説明する。
　図３Ａに、主要回路を含めたメモリセルアレイブロック図を示す。垂直方向で上下のプレート線ＰＬは、複数の上下のメモリセル毎に若しくはメモリセルアレイ端で接続し、プレート線駆動回路ＤＰＬに接続する。また、第１の選択ゲート線ＳＧ１は、複数の上下のメモリセル毎に若しくはメモリセルアレイ端で接続し、第１の選択ゲート線駆動回路ＤＳＧ１に接続する。そして、第２の選択ゲート線ＳＧ２は、複数の上下のメモリセル毎に若しくはメモリセルアレイ端で接続し、第２の選択ゲート線駆動回路ＤＳＧ２に接続する。また、ソース線ＳＬは、プレート線ＰＬとワード線ＷＬと平行に配設し、ソース線駆動回路ＤＳＬに接続する。そして、プレート線駆動回路ＤＰＬと、第１の選択ゲート線駆動回路ＤＳＧ１と、第２の選択ゲート線駆動回路ＤＳＧ２と、ソース線駆動回路ＤＳＬは、ロウデコーダ回路ＲＤＥＣに接続する。ロウデコーダ回路ＲＤＥＣには、ロウアドレスＲＡＤが入力する。
　図３Ａにおいて、ビット線ＢＬ１１とＢＬ２１は、垂直方向で下方のメモリセルのビット線を示しており、ビット線ＢＬ１２とＢＬ２２は、垂直方向で上方のメモリセルのビット線を示している。ビット線ＢＬ１１とビット線ＢＬ１２は、それぞれ第１のスイッチ回路Ｔ１１と第２のスイッチ回路Ｔ１２を介して、共有のセンスアンプ回路ＳＡ１に入力する。また、ビット線ＢＬ２１とビット線ＢＬ２２は、それぞれ第１のスイッチ回路Ｔ２１と第２のスイッチ回路Ｔ２２を介して、共有のセンスアンプ回路ＳＡ２に入力する。第１のスイッチ回路Ｔ１１とＴ２１のＭＯＳトランジスタのゲートには、第１のスイッチ回路駆動信号ＦＴ１が入力し、第２のスイッチ回路Ｔ１２とＴ２２のＭＯＳトランジスタのゲートには、第２のスイッチ回路駆動信号ＦＴ２が入力する。そして、センスアンプ回路ＳＡ１とＳＡ２には、カラムデコーダ回路ＣＤＥＣからのカラム選択線ＣＳＬ１とＣＳＬ２がそれぞれ接続する。また、カラムデコーダ回路ＣＤＥＣには、カラムアドレスＣＡＤが入力する。
　図３Ａで示したように、垂直方向で上下のメモリセルにおいて、ロウ方向であるプレート線ＰＬ、ワード線ＷＬ同士が共有化され、それぞれ１個のプレート線駆動回路ＤＰＬと、第１の選択ゲート線駆動回路ＤＳＧ１と、第２の選択ゲート線駆動回路ＤＳＧ２とに接続する。この結果、駆動回路数が半減化し、チップサイズの縮小化が図られる。また、狭いピッチのロウ方向の配線間余裕が得られ、レイアウト的にもメリットが大きい。また、カラム方向のビット線ＢＬに関しては、下方と上方のビット線ＢＬ１１とＢＬ１２、ＢＬ２１とＢＬ２２において、スイッチ回路Ｔ１１～Ｔ２２を介して、センスアンプ回路ＳＡ１とＳＡ２をそれぞれ共有している。この結果、センスアンプ回路数を半減でき、チップ面積とセンス動作に必要なパワーを削減することができる。
　図３Ｂを用いて、非選択ページのプレート線ＰＬに負電圧を印加する際のページ書込み動作を説明する。選択ページにおいて、“０”消去データを維持するメモリセルＣｅｌｌ＿１０のビット線ＢＬ１に例えば、ＶBL1＝０Ｖを印加する。また、“１”データを書き込むメモリセルＣｅｌｌ＿１１のビット線ＢＬ２に例えば、ＶBL2＝０．８Ｖを印加する。そして、選択ページの第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２に例えば、ＶSG1＝２．０ＶとＶSG2＝２．０Ｖを、プレート線ＰＬに例えば、ＶPL＝１．５Ｖを印加する。この結果、メモリセルＣｅｌｌ＿１１のチャネル領域７ａ内でインパクトイオン化現象が起こり、生成された正孔群でチャネル領域を満たし、メモリセルＣｅｌｌ＿１１の“１”書込みが行われる。また、非選択ページのメモリセルＣｅｌｌ＿０１に関しても、ビット線ＢＬ２が共通なため、“１”書込みのビット線ＢＬ２の電圧、ＶBL＝０．８Ｖが印加されている。そして、メモリセルＣｅｌｌ＿０１の非選択ページのプレート線ＰＬの電圧は、例えばＶPL＝－０．７Ｖが印加されている。しかし、ビット線ＢＬ２とプレート線ＰＬとの間には、非選択ページの第２の選択ゲートＳＧ２があり、その印加電圧はＶSG2＝０Ｖであるため、メモリセルＣｅｌｌ＿０１のビット線ＢＬ２とプレート線ＰＬとの間の電界は、第２の選択ゲートＳＧ２により、完全に遮蔽される。この結果、非選択ページのメモリセルにおいて、ＧＩＤＬ電流が発生しメモリセルの記憶データが誤書き込みされるディスターバンス（Ｄｉｓｔｕｒｂａｎｃｅ）は生じず、信頼性の非常に高いメモリ装置を実現できる。
　本実施形態によれば、下記のような特徴を有する。
（特徴１）
　本発明の第２実施形態に係るダイナミック フラッシュ メモリセルにおいて、非選択状態のプレート線ＰＬを零ボルト以下の負電圧にすることが特徴である。これにより、非選択状態の全てのプレート線ＰＬは、例えば負電圧である－０．７Ｖとなる。この結果、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ側に主に存在させることができる。したがって、ビット線ＢＬとチャネル領域と、ソース線ＳＬとチャネル領域との、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬには、負電圧を印加することにより、チャネル領域の反転層の形成は無い。したがって、信号である正孔群の減少が防止される。この結果、チャネル領域に蓄積された正孔群の“１”書込みの保持特性（Ｒｅｔｅｎｔｉｏｎ特性）が著しく改善される。
　なお、非特許文献８には、非選択ワード線ＷＬを－１．５Ｖにして、“1”書込みの保持特性を延ばす方法が記されている。しかし、書込み時にビット線ＢＬに１．８Ｖが印加されるため、ゲートとドレイン間に３．３Ｖの電圧が印加される。この場合、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“０”記憶データの破壊が生じることが記されている。本発明では、非選択プレート線ＰＬに負電圧を印加しても、プレート線ＰＬは、直接ビット線ＢＬに接していない。また、本発明の非選択ページの第２の選択ゲート線ＳＧ２には、０Ｖが印加され、書込み時にビット線ＢＬが、例えば、０．８Ｖにしても、ゲートとドレイン間に僅か０．８Ｖの電圧しか印加されないため、ゲート誘起ドレインリーク電流は発生しない。したがって、非選択ページのプレート線ＰＬに負電圧を印加でき、“１”書込みの保持特性を著しく延ばすことが可能となり、信頼性の高いメモリ装置を提供できる。
（特徴２）
　本発明の第２実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第２のゲート導体層５ｂの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、第１および第２の選択ゲート線ＳＧ１とＳＧ２の電圧が上下に振幅する。この際に、プレート線ＰＬは、第１および第２の選択ゲート線ＳＧ１とＳＧ２と、チャネル領域７ａとの間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７ａの電圧変化の影響を著しく抑えることができる。これにより、論理“０”と論理“１”を示す、第１および第２の選択ゲート線ＳＧ１とＳＧ２のＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（その他の実施形態）
　なお、図１において、Ｐ層２２ａ、２２ｂ、Ｎ+層２０ａ、２９ｂ、２０ｃは、シリコン（Ｓｉ）、又は他の半導体材料であってもよい。このことは、本発明に係るその他の実施形態においても同様である。また、Ｐ層２２ａ、２２ｂと、Ｎ+層２０ａ、２０ｂ、２０ｃとで異なる半導体材料が用いられてもよい。
　また、第１のゲート絶縁層２６ａは、第１のゲート導体層２７ａで囲まれた領域と、第２のゲート導体層２９ａで囲まれた領域で異なっていてもよい。同様に、第２のゲート絶縁層２６ｂは、第３のゲート導体層２９ｂで囲まれた領域と、第４のゲート導体層２７ｂで囲まれた領域で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、“１”書込みにおいて、非特許文献１０に記載されているゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層２０ａ、２０ｂ、２０ｃ、Ｐ層２２ａ、２２ｂのそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｐ層２２ａ、２２ｂがＮ層になるので、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がメモリ動作における信号電荷になる。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１では、１個のダイナミック フラッシュメモリセルについて説明したが、Ｐ層２２ａ、２２ｂを正方格子状、斜方格子状、ジグザグ状、のこぎり状、又は任意の配置で２次元状に配列させてメモリブロック領域を形成しても良い。このことは、他の実施形態においても同様である。
　また、図１において、Ｐ層基板１９上に２つのダイナミック フラッシュメモリセルを積み上げた場合について説明したが、プレート線、ワード線、ソース線に接続する配線層が平面視において、同じ形状である条件を満たすならば、３つ又は４つ以上のダイナミック フラッシュメモリセルを積み上げることが出来る。このことは、他の実施形態においても同様である。
　また、図１におけるＰ層基板１９は、基板の役割をするものであれば、例えばＳＯＩ（Silicon Oxide Insulator）、ウエル構造基板を用いてもよい。このことは、他の実施形態においても同様である。
　また、図１においては、P層２２ａ、２２ｂの平面視の形状は円形で示した。これに対し、P層２２ａ、２２ｂの平面視の形状は長方形、楕円などの他の形状でもよい。このことは、他の実施形態においても同様である。
　また、図１において、第１のゲート導体層２７ａ、第２のゲート導体層２９ａ、配線層３０、第３のゲート導体層２９ｂ、第４のゲート導体層２７ｂが同じ平面視形状であると述べたが、１つのマスク材料層を用いて、同時にエッチングした場合に生じる各層のサイドエッチング長の差などによる平面視形状の差はある。このことは、他の実施形態においても同様である。
　また、図１における、第１のゲート導体層２７ａ、第２のゲート導体層２９ａ、第３のゲート導体層２９ｂ、第４のゲート導体層２７ｂは、水平断面において複数層より構成されていてもよい。このことは、他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のメモリ装置であるダイナミック フラッシュ メモリが得られる。
１９：Ｐ層基板
２０ａ、２０ｂ、２０ｃ、２０ｂａ、２０ｂｂ、２０ｄ、２０ｅ、２０ｆ：Ｎ+層
２１ａ、２１ｂ、２１ｂａ、２１ｃ、３０、３０ａ、３５、：配線層
２２ａ、２２ｂ、２２ｃ、２２ｄ：Ｐ層
２６ａ：第１のゲート絶縁層
２６ｂ：第２のゲート絶縁層
２６ｃ：第３のゲート絶縁層
２６ｄ：第４のゲート絶縁層
２７ａ、２７ａａ：第１のゲート導体層
２９ａ、２９ａａ：第２のゲート導体層
２９ｂ、２９ｂａ：第３のゲート導体層
２７ｂ、２７ｂａ：第４のゲート導体層
２７ｃ：第５のゲート導体層
２９ｃ：第６のゲート導体層
２９ｄ：第７のゲート導体層
２７ｄ：第８のゲート導体層
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、２８ｇ、２８ｈ、２８ｉ、２８ｊ、２８ｋ、２８ｌ、２８ｍ、２８ｎ、２８ｒ：絶縁層
３３、３３ａ：コンタクトホール

１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：Ｎ+層
７ａ：チャネル領域
４ａ、４ｂ：ゲート絶縁層
５ａ、５ｂ：ゲート導体層
６：２層のゲート導体層を分離するための絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＳＧ１：第１の選択ゲート線
ＳＧ２：第２の選択ゲート線
ＦＢ：フローティングボディ

１１１：キャパシタを有しない、ＤＲＡＭメモリセル
１００：ＳＯＩ基板
１０１：ＳＯＩ基板のＳｉＯ2膜
１０２：フローティングボディ（Floating Body）
１０３：ソースＮ+層
１０４：ドレインＮ+層
１０５：ゲート導電層
１０６：正孔
１０７：反転層、電子のチャネル
１０８：ピンチオフ点
１０９：ゲート酸化膜
１１０：スリット絶縁膜

Claims (12)

  1. 　第１の不純物層と、第１のゲート導体層と、第２のゲート導体層と、第２の不純物層と、第３のゲート導体層と、第４のゲート導体層と、第３の不純物層とに印加する電圧により、データ書き込み動作と、データ読み出し動作と、データ消去動作を行うメモリセルにおいて、
    　基板上にある、垂直方向に下から前記第１の不純物層と、第１の半導体層と、前記第２の不純物層と、第２の半導体層と、前記第３の不純物層と、
    　前記第１の半導体層を囲んだ第１のゲート絶縁層と、
    　前記第２の半導体層を囲んだ第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の下部を囲んだ前記第１のゲート導体層と、
    　前記第１のゲート導体層と離れ、且つ隣接して前記第１のゲート絶縁層の上部を囲んだ前記第２のゲート導体層と、
    　前記第２のゲート絶縁層の下部を囲んだ前記第３のゲート導体層と、
    　前記第３のゲート導体層と離れ、隣接して前記第２のゲート絶縁層の上部を囲んだ前記第４のゲート導体層とを有し、
    　前記第１の不純物層は、第１のビット線と接続し、
    　前記第１のゲート導体層と前記第２のゲート導体層との一方がワード線と接続し、他方はプレート線と接続し、
    　前記第３のゲート導体層は、前記第２のゲート導体層と接続した、同じ前記ワード線、又は前記プレート線に接続し、
    　前記第４のゲート導体層は、前記第１のゲート導体層と接続した、同じ前記ワード線、又は前記プレート線に接続し、
    　前記第２の不純物層は、ソース線と接続し、前記第３の不純物層は、第２のビット線と接続する、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　平面視において、前記第１のビット線と、前記第２のビット線とが、前記ワード線と、前記プレート線と、前記ソース線とが伸延している方向に対して、直交している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　平面視において、前記第１のビット線が、前記第１の半導体層底部の外周部の一部又は全体を囲み、且つ前記第１の不純物層に接続している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第１のゲート導体層と、前記第４のゲート導体層の、垂直方向での長さが同じであり、
    　前記第２のゲート導体層と、前記第３のゲート導体層の、垂直方向での長さが同じである、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第３の不純物層に印加する電圧により、前記第１の半導体層と、前記第２の半導体層の一方、または両方にインパクトイオン化現象、またはゲート誘起ドレインリーク電流を用いて電子・正孔対を発生させて、前記電子または正孔の信号電荷を前記第１の半導体層と前記第２の半導体層の一方、または両方に残存させる前記データ書き込み動作と、
    　前記第１の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第３の不純物層に印加する電圧により、前記信号電荷を前記第１の半導体層と前記第２の半導体層の一方、または両方から除去する前記データ消去動作と、を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート導体層と、前記第４のゲート導体層とは、水平方向に配設し、
    　複数の前記メモリセル毎にもしくはメモリセルアレイ端で、前記ワード線もしくは前記プレート線に接続し、
    　前記第２のゲート導体層と、前記第３のゲート導体層は、水平方向に配設し、
    　複数の前記メモリセル毎にもしくは前記メモリセルアレイ端で、前記ワード線もしくは前記プレート線に接続する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１のビット線は、第１のスイッチ回路を介して、センスアンプ回路に接続し、
    　前記第２のビット線は、第２のスイッチ回路を介して、前記センスアンプ回路に共有接続する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記第１のゲート導体層と、前記第４のゲート導体層は、前記ワード線もしくは前記プレート線を介して、プレート線駆動回路に接続し、
    　前記第２のゲート導体層と、前記第３のゲート導体層は、前記ワード線もしくは前記プレート線を介して、ワード線駆動回路に接続する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記ソース線は、ソース線駆動回路に接続する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記ワード線と、前記プレート線と、前記ソース線は、同期又は非同期で動作する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記第１乃至第４のゲート導体層のうち、少なくとも一つのゲート導体層は、垂直方向で少なくとも２つのゲート導体層に分離し、前記メモリセルの前記ソース線と前記ビット線との間の複数の前記ゲート導体層のうち、前記ソース線に近い側の前記ゲート導体層を第１の選択ゲート線と接続し、前記ビット線に近い側の前記ゲート導体層を第２の選択ゲート線と接続し、前記第１の選択ゲート線と前記第２の選択ゲート線との間の前記ゲート導体層を前記プレート線と接続する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  12. 　前記第１の選択ゲート線と、前記プレート線と、前記ソース線とは、同期又は非同期で動作する、
    　ことを特徴とする請求項１１に記載の半導体素子を用いたメモリ装置。
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