KR100538017B1

KR100538017B1 - 반도체 기억장치

Info

Publication number: KR100538017B1
Application number: KR10-2003-0097379A
Authority: KR
Inventors: 니이코지
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-04-30
Filing date: 2003-12-26
Publication date: 2005-12-21
Also published as: CN1279617C; KR20040094281A; US20050201185A1; US20060092680A1; JP2004335535A; TW200423381A; US6917560B2; CN1542971A; US7002826B2; US20040218455A1; JP4416428B2; TWI225706B; US7110318B2

Abstract

본 발명의 반도체 기억장치는, 멀티포트 메모리를 가지고 있고, 행렬형으로 배치된 복수의 메모리셀(MC)과, 제1 포트(13a)에 접속된 복수의 제1 워드선(WLA0∼WLAn)과, 제2 포트(13b)에 접속된 복수의 제2 워드선(WLB0∼WLBn)을 구비하고 있다. 복수의 제1 워드선(WLA0∼WLAn)의 각각과 복수의 제2 워드선(WLB0∼WLBn)의 각각이 평면레이아웃에서 교대로 배치되어 있다. 이것에 의해 메모리셀 면적을 증대시키지 않고, 배선 사이의 커플링 노이즈를 감소가능한 반도체 기억장치를 제공한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 기억장치에 관한 것으로, 특히 멀티포트 메모리 또는 연상메모리를 갖는 SRAM(Static Random Access Memory)의 반도체 기억장치에 관한 것이다.

멀티포트 메모리셀에 있어서는, 각 포트의 비트선끼리 또는 워드선끼리가 서로 인접하여 배선되기 쉽다. 그 때문에, 각 배선 사이의 커플링 용량이 원인으로 크로스토크가 발생하여, 오동작해 버릴 위험성이 있다.

예를 들면 일본특허공개 2000-12704호 공보에서는, 기록용의 워드선과 판독용 워드선의 GND 배선을 설치하여, 서로의 워드선의 간섭을 피하는 방법이 제안되어 있다. 마찬가지로, 일본특허공개 2000-236029호 공보에서는, 인접하는 메모리셀의 행과 행과의 사이에 GND 배선을 설치하여, 워드선 사이의 간섭을 피하는 방법이 제안되어 있다.

그러나, 이들 수법은 모두 쉴드용 배선을 워드선 사이에 설치하기 때문에, 워드선과 워드선과의 사이의 간격에 여유가 필요하게 된다. 원래의 메모리셀에서 워드선 사이에 간극이 있으면, 쉴드배선을 설치하는 것에 의한 면적증가는 발생하지 않는다. 그러나, 예를 들면 일본특허공개 2002-43441호 공보나 일본특허공개 2002-237539호 공보에 표시되어 있는 횡으로 긴 형상의 2포트 메모리셀의 레이아웃구성인 경우, 각 포트에 접속되는 워드선은 서로 인접하여 배치되어 있고, 그것들의 간격이 좁으면 쉴드배선을 설치할 만큼의 여유가 없다.

상기로부터, 횡으로 긴 형상의 2포트 메모리셀의 레이아웃구성에 쉴드배선을 삽입하면, 그만큼 메모리셀 면적이 증대해 버린다고 하는 문제가 있다.

또한, 쉴드배선을 설치하지 않으면, 전술한 바와 같이 워드선 사이의 커플링 용량이 커짐으로써 커플링 노이즈가 커져 오동작의 원인이 된다.

본 발명의 목적은, 메모리셀 면적을 증대시키지 않고, 배선 사이의 커플링 노이즈를 감소가능한 반도체 기억장치를 제공하는 것이다.

본 발명의 반도체 기억장치는, 멀티포트 메모리를 갖는 반도체 기억장치에 있어서, 복수의 메모리셀과, 복수의 제1 워드선과, 복수의 제2 워드선을 구비하고 있다. 복수의 메모리셀은, 행렬형으로 배치되어 있다. 복수의 제1 워드선의 각각은, 각 행에 대응하여 배치되어, 메모리셀에 접속되고, 또한 제1 포트로부터의 액세스시에 제1 포트로부터의 어드레스신호에 따라 선택된다. 복수의 제2 워드선의 각각은, 각 행에 대응하여 배치되어, 메모리셀에 접속되고, 또한 제2 포트로부터의 액세스시에 상기 제2 포트로부터의 어드레스신호에 따라 선택된다. 복수의 제1 워드선의 각각과 복수의 제2 워드선의 각각이 평면레이아웃에서 교대로 배치되어 있다.

본 발명의 반도체 기억장치에 의하면, 복수의 제1 워드선의 각각과 복수의 제2 워드선의 각각이 평면레이아웃에서 교대로 배치되어 있기 때문에, 임의의 워드선의 한쪽 측에 인접하는 워드선과 다른쪽 측에 인접하는 워드선과는 서로 동일포트의 워드선이 된다. 이 동일포트의 워드선은, 행선택 어드레스신호에 의해 동시에 선택되는 것은 없고, 어느 쪽인지 한쪽의 워드선은 워드선 드라이버회로에 의해 「L」레벨로 고정되어 있다. 이 때문에, 워드선의 한쪽 측의 커플링 용량은 변화되지만, 다른쪽 측의 커플링 용량은 변화되지 않고 그 워드선의 전위에 영향을 주지 않는다. 따라서, 워드선이 양측의 커플링 용량의 영향을 받는 경우보다도, 커플링 용량의 영향을 받기 어렵게 할 수 있다. 이에 따라, 커플링 노이즈를 감소할 수 있어, 메모리셀 면적을 증가시키지 않고, 오동작을 방지할 수 있다.

본 발명의 다른 반도체 기억장치는, 연상 메모리를 갖는 반도체장치에 있어서, 복수의 연상 메모리셀과, 복수의 워드선과, 복수의 매치선을 구비하고 있다. 복수의 연상 메모리셀은, 행렬형으로 배치되어 있다. 복수의 워드선은, 각각이, 각 행에 대응하여 배치되어, 연상 메모리셀에 접속되어 있다. 서로 인접하는 제1 행과 제2 행에서 제1 행의 워드선과 제2 행의 워드선이 서로 인접하고 있고, 또한 서로 인접하는 제2 행과 제3 행에서 제2 행의 매치선과 제3 행의 매치선이 서로 인접하고 있다.

본 발명의 다른 반도체 기억장치에 의하면, 서로 인접하는 제1 행과 제2 행에서 제1 행의 워드선과 제2 행의 워드선이 서로 인접하고 있고, 또한 서로 인접하는 제2 행과 제3 행에서 제2 행의 매치선과 제3 행의 매치선이 서로 인접하고 있다. 이 때문에, 워드선이 커플링 용량의 영향을 받기 어렵기 때문에, 커플링 노이즈를 감소할 수 있어, 메모리셀 면적을 증가시키지 않고, 오동작을 방지할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.

[발명의 실시예]

이하, 본 발명의 실시예에 대하여 도면에 근거하여 설명한다.

(실시예 1)

도 1을 참조하여, 이 메모리셀 MC는, 2개의 드라이버 트랜지스터 N1, N2와, 2개의 부하트랜지스터 P1, P2와, 4개의 액세스 트랜지스터 N3a, N3b, N4a, N4b를 가지고 있다.

2개의 드라이버 트랜지스터 N1, N2와, 4개의 액세스 트랜지스터 N3a, N5b, N4a, N4b와는 nMOS 트랜지스터로 구성되어 있고, 2개의 부하트랜지스터 P1, P2는 pMOS 트랜지스터로 구성되어 있다.

nMOS 트랜지스터 N1과 pMOS 트랜지스터 P1에 의해 제1 CMOS(Complementary Metal Oxide Semiconductor) 인버터(I1)가 구성되고, nMOS 트랜지스터 N2와 pMOS 트랜지스터 P2에 의해 제2 CMOS 인버터(I2)가 구성되어 있다. 제1 및 제2 인버터(I1, I2)의 한쪽의 출력단자는 다른쪽의 입력단자에 서로 접속되는 것에 의해 플립플롭회로가 구성되고, 기억노드 Na, Nb가 구성되어 있다.

드라이버 트랜지스터 N1, N2의 각 소스는 GND 전위에 접속되어 있고, 부하트랜지스터 P1, P2의 각 소스는 VDD 전위에 접속되어 있다.

nMOS 트랜지스터 N3a의 소스, 게이트 및 드레인의 각각은, 한쪽의 기억단자 Na, 제1 워드선 WLA 및 제1 정상비트선 BLA의 각각에 접속되어 있다. nMOS 트랜지스터 N3b의 소스, 게이트 및 드레인의 각각은, 한쪽의 기억단자 Na, 제2 워드선 WLB 및 제2 정상비트선 BLB의 각각에 접속되어 있다.

nMOS 트랜지스터 N4a의 소스, 게이트 및 드레인의 각각은, 한쪽의 기억단자 Nb, 제1 워드선 WLA 및 제1 역상비트선 /BLA의 각각에 접속되어 있다. nMOS 트랜지스터 N4b의 소스, 게이트 및 드레인의 각각은, 한쪽의 기억단자 Nb, 제2 워드선 WLB 및 제2 역상비트선 /BLB의 각각에 접속되어 있다.

즉, 제1 워드선 WLA, 제1 정상비트선 BLA 및 제1 역상비트선 /BLA의 선택에 의해, 제1 포트에 의한 기억값의 판독이 가능하게 된다. 또한, 제2 워드선 WLB, 제2 정상비트선 BLB 및 제2 역상비트선 /BLB의 선택에 의해, 제2 포트에 의한 기억값의 판독이 가능하게 된다.

이상과 같이 접속함으로써, 2포트 SRAM 메모리셀회로가 구성된다.

도 2를 참조하여, 도 1에 나타내는 2포트 SRAM 메모리셀 MC는, 메모리 어레이 내에 행렬형(매트릭스형)으로 배치되어 있다. 그 메모리 어레이의 각 행에 대응하여, 제1 워드선(WLA0∼WLAn)의 각각과, 제2 워드선(WLB0∼WLBn)의 각각이 배치되어 있다. 요컨대, 각 행마다, 제1 워드선 WLA와 제2 워드선 WLB가 쌍으로 되어 배치되어 있다.

제1 워드선(WLA0∼WLAn)의 각각은, 제1 포트(13a)로부터의 어드레스신호에 따라, 예를 들면 제1 포트의 컨트롤(12a)을 통해, 제1 포트의 워드 드라이버(11a)에 의해 선택된다. 또한, 제2 워드선(WLB0∼WLBn)의 각각은, 제2 포트(13b)에서의 어드레스신호에 따라 예를 들면 제2 포트의 컨트롤(12b)을 통해, 제2 포트의 워드 드라이버(11b)에 의해 선택된다.

이때, 도 2에서는, 설명의 편의상, 비트선은 생략되어 있다. 또한, 도 2에서는, 설명의 편의상, 제1 포트의 워드 드라이버(11a)를 메모리셀 어레이의 도면에서 좌측에, 제2 포트의 워드 드라이버(11b)를 메모리셀 어레이의 도면에서 우측에 나타냈지만, 제1 및 제2 포트의 워드 드라이버(11a, 11b)의 배치위치는 이것에 한정되는 것은 아니다. 또한, 제1 포트(13a) 및 제2 포트(13b)의 각각은, 입출력의 핀군 또는 입출력회로군으로 이루어져 있다.

도 3을 참조하여, 본 실시예에서는, 제1 포트에 전기적으로 접속된 워드선 WLA0∼WLA2의 각각과, 제2 포트에 전기적으로 접속된 워드선 WLB0∼WLB2의 각각과는, 평면레이아웃에서 교대로 배치되어 있다. 요컨대, 도 3의 상측으로부터 순서대로, 워드선 WLA0, 워드선 WLB0, 워드선 WLA1, 워드선 WLB1, 워드선 WLA2, 워드선 WLB2의 순서대로, 각 워드선이 평면적으로 배치되어 있다.

본 실시예에 의하면, 상기한 바와 같이 워드선 WLA0∼WLA2의 각각과, 워드선 WLB0∼WLB2의 각각을 평면레이아웃에서 교대로 배치함으로써, 메모리셀 면적을 증대시키지 않고, 배선 사이의 커플링 노이즈를 감소하는 것이 가능하게 된다. 이하, 그것을 설명한다.

우선, 본 실시예와의 비교를 위해, 도 4에 나타내는 바와 같은 동일포트에 접속되는 워드선끼리가 인접하는 워드선배치의 2포트 SRAM 메모리셀에 대하여 설명한다. 이때, 도 4는, 2포트 SRAM 메모리셀에서, 동일포트에 접속되는 워드선끼리가 인접하도록 배치된 경우의 3비트만큼의 회로구성을 나타내는 도면이다.

도 4를 참조하여, 이러한 워드선의 배치인 경우, 예를 들면 1행번째부터 3행번째까지의 워드선은, 워드선 WLA0, 워드선 WLB0, 워드선 WLB1, 워드선 WLA1, 워드선 WLA2, 워드선 WLB2의 순서대로 배치된다. 1행번째의 제2 포트의 워드선 WLB0에 착안하면, 이 워드선 WLB0은, 한쪽 측에 워드선 WLA0과 인접하고 있고, 또한 다른쪽 측에 워드선 WLB1과 인접하고 있다. 요컨대, 임의의 워드선의 한쪽 측에 인접하는 워드선은 동일한 포트의 다른 행의 워드선이 되고, 다른쪽 측에 인접하는 워드선은 다른 포트의 동일행의 워드선이 된다.

이러한 워드선의 배치에서는, 제1 포트의 행선택 어드레스신호에 의해 1행번째가 선택되어, 워드선 WLA0이 L 레벨로부터 H 레벨로 상승했다고 한다. 그리고, 거의 동일한 타이밍으로 제2 포트의 행선택 어드레스신호에 의해 2행번째가 선택되어, 워드선 WLB1이 L 레벨로부터 H 레벨로 상승했다고 한다.

그렇게 하면, 워드선 WLA0과 워드선 WLB1이 끼워진 워드선 WLB0의 전위는, 워드선 WLA0과의 사이에서 생기는 커플링 용량 C1 및 워드선 WLB1과의 사이에서 생기는 커플링 용량 C2의 영향을 받는다. 이것에 의해, 워드선 WLB0의 전위는, 도 5에 나타내는 바와 같이, 워드선 WLA0, WLB1과 동일하게 변화하려고 한다.

이 워드선 WLB0은, 워드선 드라이버에 의해 L 레벨로 드라이브되어 있기 때문에, 워드선 WLB0의 전위는 일순 상승해도, 곧 L 레벨로 되돌아간다. 그러나, 이와 같이 커플링 용량에 의해 워드선 WLB0에 생긴 L 레벨로부터의 전위의 변화는, 커플링 노이즈가 된다. 이 노이즈가 생기면, 워드선 WLB0이 접속되어 있는 메모리셀 MC0의 액세스 트랜지스터 N3b, N4b가 일순 오픈되어 버린다. 이 때문에, 메모리셀 MC0에 오기록이 생겨, 메모리셀 MC0의 유지데이터를 파괴해 버릴 위험성이 높아진다.

이것에 대하여, 본 실시예에서는, 도 3에 나타내는 바와 같이, 워드선 WLA0∼WLA2의 각각과, 워드선 WLB0∼WLB2의 각각이 평면레이아웃에서 교대로 배치되어 있다. 1행번째의 제2 포트의 워드선 WLB0에 착안하면, 이 워드선 WLB0은, 한쪽 측에 워드선 WLA0과 인접하고 있고, 또한 다른쪽 측에 워드선 WLA1과 인접하고 있다. 요컨대, 임의의 워드선의 한쪽 측에 인접하는 워드선과 다른쪽 측에 인접하는 워드선과는 서로 동일포트의 워드선이 된다.

이 동일포트의 워드선은, 행선택 어드레스신호에 의해 동시에 선택되지 않고, 어느 쪽인지 한쪽의 워드선은 워드선 드라이버회로에 의해 L 레벨로 고정되어 있다. 이 때문에, 워드선 WLB0의 한쪽 측에 인접하는 워드선 WLA0이 선택된 경우에는, 다른쪽 측에 인접하는 워드선 WLA1은 선택되지 않는다.

따라서, 도 6을 참조하여, 워드선 WLB0의 한쪽 측의 워드선 WLA0의 전위의 변화에 의해 워드선 WLB0과 워드선 WLA0과의 사이에서 생기는 커플링 용량 C1이 변화되지만, 워드선 WLB0의 다른쪽 측의 워드선 WLA1의 전위는 L 레벨로 일정하기 때문에 워드선 WLB0과 워드선 WLA1과의 사이에서 생기는 커플링 용량 C2는 변화하지 않고 워드선 WLB0의 전위에 영향을 주지 않는다. 따라서, 본 실시예에서는, 도 7에 나타내는 바와 같이 워드선 WLB0이 커플링 용량의 영향을 받기 어렵기 때문에, 도 4 및 도 5인 경우보다도, 커플링 노이즈를 감소할 수 있어, 메모리셀 면적을 증가시키지 않고, 오동작을 방지할 수 있다.

(실시예 2)

본 실시예에서는, 실시예 1의 워드선 배치를 실현하는 구체적인 레이아웃구성예에 대하여 설명한다.

우선 1비트만큼의 메모리셀 MC1의 레이아웃구성에 대하여 설명한다.

주로 도 8을 참조하여, 반도체기판의 표면에, 하나의 n형 웰영역 NW와, 그 n형 웰영역 NW를 끼우는 2개의 p형 웰영역 PW0, PW1이 형성되어 있다. pMOS 트랜지스터 P1, P2는 n형 웰 NW 내에 형성되어 있다. 또한, nMOS 트랜지스터 N1, N3b, N4b는 p형 웰 PW0 내에 형성되어 있고, nMOS 트랜지스터 N2, N3a, N4a는 p형 웰 PW1 내에 형성되어 있다.

pMOS 트랜지스터 P1은, p형 확산영역 FL13으로 이루어지는 소스와, p형 확산영역 FL14로 이루어지는 드레인과, 게이트 PL1을 가지고 있다. pMOS 트랜지스터 P2는, p형 확산영역 FL11로 이루어지는 소스와, p형 확산영역 FL12로 이루어지는 드레인과, 게이트 PL2를 가지고 있다.

nMOS 트랜지스터 N1은, n형 확산영역 FL1로 이루어지는 소스와, n형 확산영역 FL2로 이루어지는 드레인과, 게이트 PL1을 가지고 있다. nMOS 트랜지스터 N2는, n형 확산영역 FL4로 이루어지는 소스와, n형 확산영역 FL5로 이루어지는 드레인과, 게이트 PL2를 가지고 있다.

nMOS 트랜지스터 N3a는, n형 확산영역 FL7로 이루어지는 소스와, n형 확산영역 FL8로 이루어지는 드레인과, 게이트 PL4를 가지고 있다. nMOS 트랜지스터 N3b는, n형 확산영역 FL2로 이루어지는 소스와, n형 확산영역 FL3으로 이루어지는 드레인과, 게이트 PL3을 가지고 있다.

nMOS 트랜지스터 N4a는, n형 확산영역 FL5로 이루어지는 소스와, n형 확산영역 FL6으로 이루어지는 드레인과, 게이트 PL4를 가지고 있다. nMOS 트랜지스터 N4b는, n형 확산영역 FL9로 이루어지는 소스와, n형 확산영역 FL10으로 이루어지는 드레인과, 게이트 PL3을 가지고 있다.

각 n형 확산영역은 p형 웰 PW0, PW1의 활성영역 내에 n형 불순물을 주입함으로써 형성된다. 또한, 각 p형 확산영역은 n형 웰 NW의 활성영역 내에 p형 불순물을 주입함으로써 형성된다.

nMOS 트랜지스터 N1의 n형 확산영역 FL2와 nMOS 트랜지스터 N3b의 n형 확산영역 FL2와는 공통의 확산영역으로 구성되어 있다. nMOS 트랜지스터 N2의 n형 확산영역 FL5와 nMOS 트랜지스터 N4a의 n형 확산영역 FL5와는 공통의 확산영역으로 구성되어 있다.

pMOS 트랜지스터 P1과 nMOS 트랜지스터 N1과의 각 게이트 PL1은 공통의 도프트(doped) 다결정 실리콘(불순물이 도입된 다결정 실리콘)배선으로 구성되어 있다. 또한 pMOS 트랜지스터 P2와 nMOS 트랜지스터 N2와의 각 게이트 PL2는 공통의 도프트 다결정 실리콘배선으로 구성되어 있다. nMOS 트랜지스터 N3a와 N4a와의 각 게이트 PL4는 공통의 도프트 다결정 실리콘배선으로 구성되어 있다. nMOS 트랜지스터 N3b와 N4b와의 각 게이트 PL3은 공통의 도프트 다결정 실리콘배선으로 구성되어 있다.

게이트 PL1과 p형 확산영역 FL12와 n형 확산영역 FL5와의 각각은, 공용(shared)콘택 SC와 콘택 C1을 통해 기억단자 Na에 대응하는 제1 금속배선에 의해 저임피던스로 전기적으로 접속되어 있다. 또한 게이트 PL1과 n형 확산영역 FL9와는, 공용콘택 SC를 통해 제1 금속배선 CSC에 의해 전기적으로 접속되어 있다.

게이트 PL2와 p형 확산영역 FL14와 n형 확산영역 FL2와의 각각은, 공용콘택 SC와 콘택 C1을 통해 기억단자 Nb에 대응하는 제1 금속배선에 의해 저임피던스로 전기적으로 접속되어 있다. 또한 게이트 PL2와 n형 확산영역 FL7과는, 공용콘택 SC를 통해 제1 금속배선 CSC에 의해 전기적으로 접속되어 있다.

주로 도 8 및 도 9를 참조하여, p형 확산영역 FL11과 FL13과의 각각에는 콘택 C1을 통해 각각의 제1 금속배선 VDD1이 전기적으로 접속되어 있고, 그 각각의 제1 금속배선 VDD1은 제1 비어홀 T1을 통해 VDD 전위가 되는 제2 금속배선에 전기적으로 접속되어 있다.

n형 확산영역 FL8에는 콘택 C1을 통해 제1 금속배선 BLA1이 전기적으로 접속되어 있고, 그 제1 금속배선 BLA1은 제1 비어홀 T1을 통해 비트선 BLA가 되는 제2 금속배선에 전기적으로 접속되어 있다. n형 확산영역 FL6은 콘택 C1을 통해 제1 금속배선 /BLA1에 전기적으로 접속되어 있고, 그 제1 금속배선 /BLA1은 제1 비어홀 T1을 통해 비트선 /BLA가 되는 제2 금속배선에 전기적으로 접속되어 있다. n형 확산영역 FL4에는 콘택 C1을 통해 제1 금속배선 GND1이 전기적으로 접속되어 있고, 그 제1 금속배선 GND1에는 제1 비어홀 T1을 통해 접지선 GND가 되는 제2 금속배선이 전기적으로 접속되어 있다.

n형 확산영역 FL3에는 콘택 C1을 통해 제1 금속배선 BLB1이 전기적으로 접속되어 있고, 그 제1 금속배선 BLB1은 제1 비어홀 T1을 통해 비트선 BLB가 되는 제2 금속배선에 전기적으로 접속되어 있다. n형 확산영역 FL10은 콘택 C1을 통해 제1 금속배선 /BLB1에 전기적으로 접속되어 있고, 그 제 1금속배선 /BLB1은 제1 비어홀 T1을 통해 비트선 /BLB가 되는 제2 금속배선에 전기적으로 접속되어 있다. n형 확산영역 FL1에는 콘택 C1을 통해 제1 금속배선 GND1이 전기적으로 접속되어 있고, 그 제1 금속배선 GND1에는 제1 비어홀 T1을 통해 접지선 GND가 되는 제2 금속배선이 전기적으로 접속되어 있다.

메모리셀영역 내에 배치되는 모든 제2 금속배선은, 서로 평행하게 배치되어 있고, 또한 n형 웰 NW와 p형 웰 PW0과의 경계선 및 n형 웰 NW와 p형 웰 PW1과의 경계선에 대하여 평행한 방향으로 연장되어 있다.

게이트 PL4에는 게이트콘택 GC를 통해 제1 금속배선 WLAa가 전기적으로 접속되어 있고, 그 제1 금속배선 WLAa는 제1 비어홀 T1을 통해 제2 금속배선 WLAb가 전기적으로 접속되어 있으며, 그 제2 금속배선 WLAb는 제2 비어홀 T2를 통해 워드선 WLA1이 되는 제3 금속배선에 전기적으로 접속되어 있다. 게이트 PL3에는 게이트콘택 GC를 통해 제1 금속배선 WLBa가 전기적으로 접속되어 있고, 그 제1 금속배선 WLBa는 제1 비어홀, T1을 통해 제2 금속배선 WLBb가 전기적으로 접속되어 있으며, 그 제2 금속배선 WLBb는 제2 비어홀 T2를 통해 워드선 WLB1이 되는 제3 금속배선에 전기적으로 접속되어 있다.

메모리셀영역 내에 배치되는 모든 제3 금속배선도, 서로 평행하게 배치되어 있고, 또한 n형 웰 NW와 p형 웰 PW0과의 경계선 및 n형 웰 NW와 p형 웰 PW1과의 경계선에 대하여 직교하는 방향으로 연장되어 있다.

다음에, 서로 인접하는 메모리셀 MC1과 MC2와의 레이아웃구성에 대하여 설명한다.

도 8 및 도 9를 참조하여, 메모리셀 MC1에 인접하는 메모리셀 MC2의 트랜지스터 형성층으로부터 제2 금속배선층까지의 평면레이아웃 구성은, 메모리셀 MC1과 메모리셀 MC2와의 경계선(X-X선)에 대하여, 메모리셀 MC1의 평면레이아웃과 선대칭의 구성을 가지고 있다. 이에 따라, 제2 금속배선층으로 이루어지는 GND선, VDD선, 비트선쌍 BLA, /BLA, BLB, /BLB는, 인접한 메모리셀(예를 들면 MC1과 MC2)로 공유되어 있다. 또한, 선대칭으로 배치되어 있기 때문에, 용량값 등의 특성의 어긋남을 최소한으로 할 수 있다.

이것에 대하여, 메모리셀 MC1에 인접하는 메모리셀 MC2의 제2 비어홀 T2와 제3 금속배선층과의 각각의 평면레이아웃 구성은, 메모리셀 MC1의 평면레이아웃 구성과 동일한 구성을 가지고 있다. 요컨대, 메모리셀 MC1과 MC2와의 쌍방에서, 제1 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 WLA1, WLA2의 각각은, 제2 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 WLB1, WLB2의 각각보다도 도면에서 상측에 배선되어 있다. 바꿔 말하면, 제1 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 WLA1, WLA2의 각각과, 제2 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 WLB1, WLB2의 각각과는, 교대로 배선되어 있다.

상기한 바와 같이 메모리셀의 레이아웃을 구성함으로써, 실시예 1에서 설명한 바와 같이 커플링 용량에 의한 워드선의 노이즈를 감소할 수 있어, 메모리셀 면적을 증가시키지 않고, 오동작을 방지할 수 있다.

(실시예 3)

본 실시예에서는, 실시예 1 및 2와는 다른 타입으로서, 판독전용포트를 구비한 2포트 SRAM 메모리셀에 대하여 설명한다.

도 11을 참조하여, 이 메모리셀 MC는, 2개의 드라이버 트랜지스터 N1, N2와, 2개의 부하트랜지스터 P1, P2와, 2개의 액세스 트랜지스터 N3, N4와, 판독전용포트를 구성하는 nMOS 트랜지스터 N5, N6을 가지고 있다.

2개의 드라이버 트랜지스터 N1, N2와, 2개의 액세스 트랜지스터 N3, N4와, 트랜지스터 N5, N6과는 nMOS 트랜지스터로 구성되어 있고, 2개의 부하트랜지스터 P1, P2는 pMOS 트랜지스터로 구성되어 있다.

nMOS 트랜지스터 N1과 pMOS 트랜지스터 P1에 의해 제1 CMOS 인버터(I1)가 구성되고, nMOS 트랜지스터 N2와 pMOS 트랜지스터 P2에 의해 제2 CMOS 인버터(I2)가 구성되어 있다. 제1 및 제2 인버터(I1, I2)의 한쪽의 출력단자는 다른쪽의 입력단자에 서로 접속됨으로써 플립플롭회로가 구성되고, 기억노드 Na, Nb가 구성되어 있다.

nMOS 트랜지스터 N3의 소스, 게이트 및 드레인의 각각은, 한쪽의 기억단자 Na, 기록용 워드선 WWL 및 한쪽의 기록용 비트선 WBL의 각각에 접속되어 있다. nMOS 트랜지스터 N4의 소스, 게이트 및 드레인의 각각은, 다른쪽의 기억단자 Nb, 기록용 워드선 WL 및 다른쪽의 기록용 비트선 /WBL의 각각에 접속되어 있다.

제1 포트에는, 이 nMOS 트랜지스터 N3, N4와 기록용 워드선 WWL과, 기록용 비트선쌍 WBL, /WBL이 접속되어 있다. 이와 같이 제1 포트에 메모리셀 내의 2개의 액세스 트랜지스터를 접속하고 있기 때문에, 차동방식에서의 안정된 기록·판독동작을 할 수 있다.

제2 포트에는, nMOS 트랜지스터 N5, N6과, 판독용 비트선 RBL과, 판독용 워드선 RWL이 접속되어 있다. nMOS 트랜지스터 N5의 드레인과 nMOS 트랜지스터 N6의 소스가 공통으로 접속되어 있다. nMOS 트랜지스터 N5의 소스 및 게이트의 각각은, 접지선 GND2 및 기억노드 Nb의 각각에 접속되어 있다. nMOS 트랜지스터 N6의 드레인 및 게이트의 각각은, 판독용 비트선 RBL 및 판독용 워드선 RWL의 각각에 접속되어 있다.

이상과 같이 접속함으로써, 판독전용포트를 구비한 2포트 SRAM 메모리셀회로가 구성된다.

다음에, 도 11의 등가회로도를 사용한 회로동작의 일례에 대하여 설명한다.

우선 제1 포트에서 유지데이터를 판독하는 경우에 대하여 설명한다. 워드선 WWL은 최초 「L」레벨이고, 액세스 트랜지스터 N3은 OFF 상태로 유지상태에 있다. 판독동작이 시작되면, 워드선 WWL이 「H」레벨이 되어, 액세스 트랜지스터 N3이 ON 상태가 된다. 그렇게 되면, 기억노드 Na와 비트선 WBL이 전기적으로 접속상태가 된다. 가령 기억노드 Na가 「H」레벨을 유지하고 있었다고 하면, 비트선 WBL에 「H」레벨이 판독된다. 반대로 기억노드 Na가 「L」레벨을 유지하고 있었다고 하면, 비트선 WBL에는 「L」레벨이 판독된다. 그 후, 워드선 WWL은 「L」레벨로 되돌아가, 액세스 트랜지스터 N3은 OFF 상태로 되어 다시 유지상태로 되돌아간다.

다음에, 제1 포트에서의 기록동작에 대하여 설명한다. 기억노드 Na에 「H」레벨을 기록하는 경우는 비트선 WBL은 「H」레벨로, 「L」레벨을 기록하는 경우는 비트선 WBL은 「L」레벨로 드라이버회로(도시하지 않음)에 의해 드라이브되어 있다. 워드선 WWL을 「L」레벨로부터 「H」레벨로 하면, 액세스 트랜지스터 N3이 OFF 상태로부터 ON 상태로 되어, 비트선 WBL과 기억노드 Na가 전기적으로 접속상태가 된다. 비트선 WBL은 강하게 드라이브되어 있기 때문에, 기억노드 Na는 유지데이터에 상관없이 비트선 WBL의 레벨로 변화된다. 예를 들면, 비트선 WBL이 「L」레벨로 드라이브되어 있으면, 기억노드 Na도 「L」레벨이 되어, 반대측의 기억노드 Nb는 「 H」레벨이 된다. 반대로 비트선 WBL이 「H」레벨로 드라이브되어 있으면, 기억노드 Na도 「H」레벨이 되어, 반대측의 기억노드 Nb는 「L」레벨이 된다. 그 후, 기록용 워드선 WWL이 「H」레벨로부터 「L」레벨로 되어, 액세스 트랜지스터 N3이 OFF 상태로 되면, 각각의 기억노드 Na, Nb가 기록된 레벨로 안정하게 데이터가 유지된다.

이상으로 기록동작이 완료된다.

다음에, 제2 포트에서의 판독동작에 대하여 설명한다.

비판독 상태인 경우, 판독용 비트선 RBL이 미리 「H」레벨에로 프리차지된다. 또한, 판독용 워드선 RWL은 「L」레벨, 즉 nMOS 트랜지스터 N6은 OFF 상태이다. 가령 기억노드 Na가 H 레벨이라고 하면, nMOS 트랜지스터 N5는 ON 상태이다.

판독동작이 시작되어, 판독용 워드선 RWL이 「L」레벨로부터 「H」레벨로 변화되면, nMOS 트랜지스터 N6은 OFF 상태로부터 ON 상태로 변화된다. 그렇게 되면, 판독용 비트선 RBL과 접지선 GND2가 nMOS 트랜지스터 N5, N6을 통해 전기적으로 도통상태로 되기 때문에, 판독용 비트선 RBL은 프리차지레벨인 「H」레벨로부터 「L」레벨로 변화되고, 기억노드 Na의 반전데이터인 「L」레벨로부터 판독된다. 그 후, 워드선 RWL이 「H」레벨로부터 「L」레벨로 되돌아가면, nMOS 트랜지스터 N6이 OFF 상태로 되어, 판독용 비트선 RBL과 접지선 GND2와는 전기적으로 차단된다. 그리고. 다음 판독동작을 위해 판독용 비트선 RBL이 다시 「H」레벨로 프리차지되어 판독동작이 완료된다.

한편, 가령 기억노드 Na가 「L」레벨이었다고 하면, nMOS 트랜지스터 N5는 OFF 상태이다. 판독동작이 시작되어, 판독용 워드선 RWL이 「L」레벨로부터 「H」레벨로 변화되면, nMOS 트랜지스터 N6은 OFF 상태로부터 ON 상태로 변화되지만 nMOS 트랜지스터 N5가 OFF 상태이기 때문에, 판독용 비트선 RBL은 프리차지레벨인 「H」레벨대로 변화하지 않는다. 이렇게 해서, 기억노드 Na의 반전데이터인 「H」레벨이 판독된다. 그 후, 워드선 RWL이 「H」레벨로부터 「L」레벨로 되돌아가 판독동작이 완료된다.

이상 설명한 바와 같이, 제2 포트에서는 기록동작은 할 수 없고, 판독동작만 이 행해진다.

다음에, 상기한 2포트 SRAM 메모리셀의 평면레이아웃 구성에 대하여 설명한다.

주로 도 12를 참조하여, 반도체기판의 표면에, 하나의 n형 웰영역 NW와, 그 n형 웰영역 NW를 끼우는 2개의 p형 웰영역 PW0, PW1이 형성되어 있다. pMOS 트랜지스터 P1, P2는 n형 웰 NW 내에 형성되어 있다. 또한, nMOS 트랜지스터 N1, N3, N4는 p형 웰 PW0 내에 형성되어 있고, nMOS 트랜지스터 N2, N5, N6은 p형 웰 PW1 내에 형성되어 있다.

pMOS 트랜지스터 P1은, p형 확산영역 FL112로 이루어지는 소스와, FL110으로 이루어지는 드레인과, 게이트 PL1을 가지고 있다. pMOS 트랜지스터 P2는, p형 확산영역 FL113으로 이루어지는 소스와, p형 확산영역 FL111로 이루어지는 드레인과, 게이트 PL2를 가지고 있다.

nMOS 트랜지스터 N1은, n형 확산영역 FL200으로 이루어지는 소스와, n형 확산영역 FL210으로 이루어지는 드레인과, 게이트 PL1을 가지고 있다. nMOS 트랜지스터 N2는, n형 확산영역 FL201로 이루어지는 소스와, n형 확산영역 FL211로 이루어지는 드레인과, 게이트 PL2를 가지고 있다.

nMOS 트랜지스터 N3은, n형 확산영역 FL210으로 이루어지는 소스와, n형 확산영역 FL220으로 이루어지는 드레인과, 게이트 PL3을 가지고 있다. nMOS 트랜지스터 N4는, n형 확산영역 FL212로 이루어지는 소스와, n형 확산영역 FL221로 이루어지는 드레인과, 게이트 PL3을 가지고 있다.

nMOS 트랜지스터 N5는, 1쌍의 n형 확산영역 FL202, FL240으로 이루어지는 소스 및 드레인과, 게이트 PL2를 가지고 있다. nMOS 트랜지스터 N6은, 1쌍의 n형 확산영역 FL240, FL230으로 이루어지는 소스 및 드레인과, 게이트 PL4를 가지고 있다.

nMOS 트랜지스터 N1의 n형 확산영역 FL210과 nMOS 트랜지스터 N3의 n형 확산영역 FL210과는 공통의 확산영역으로 구성되어 있다. nMOS 트랜지스터 N5의 n형 확산영역 FL240과 nMOS 트랜지스터 N6의 n형 확산영역 FL240과는 공통의 확산영역으로 구성되어 있다.

pMOS 트랜지스터 P1과 nMOS 트랜지스터 N1과의 각 게이트 PL1은 공통의 도프트 다결정 실리콘배선으로 구성되어 있다. 또한 pMOS 트랜지스터 P2와 nMOS 트랜지스터 N2와 N5와의 각 게이트 PL2는 공통의 도프트 다결정 실리콘배선으로 구성되어 있다. nMOS 트랜지스터 N3과 N4와의 각 게이트 PL3은 공통의 도프트 다결정 실리콘배선으로 구성되어 있다.

게이트 PL2와 p형 확산영역 FL110과 n형 확산영역 FL210과의 각각은, 콘택홀을 통해 기억단자 Na에 대응하는 제1 금속배선에 의해 저임피던스로 전기적으로 접속되어 있다. 게이트 PL1과 p형 확산영역 FL111과 n형 확산영역 FL211과의 각각은, 콘택홀을 통해 기억단자 Nb에 대응하는 제1 금속배선에 의해 저임피던스로 전기적으로 접속되어 있다. 또한, 게이트 PL1은, n형 확산영역 FL212에도 전기적으로 접속되어 있다.

주로 도 12 및 도 13을 참조하여, p형 확산영역 FL112와 FL113과의 각각에는 콘택홀을 통해 각각의 제1 금속배선이 전기적으로 접속되어 있고, 그 각각의 제1 금속배선은 제1 비어홀 T1을 통해 VDD 전위가 되는 제2 금속배선에 전기적으로 접속되어 있다.

n형 확산영역 FL220에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선은 제1 비어홀 T1을 통해 제1 포트의 기록용 워드선 WBL이 되는 제2 금속배선에 전기적으로 접속되어 있다. n형 확산영역 FL221은 콘택홀을 통해 제1 금속배선에 전기적으로 접속되어 있고, 그 제1 금속배선은 제1 비어홀 T1을 통해 제1 포트의 기록용 비트선 /WBL이 되는 제2 금속배선에 전기적으로 접속되어 있다. n형 확산영역 FL200에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 접지선 GND1이 되는 제2 금속배선이 전기적으로 접속되어 있다.

n형 확산영역 FL230에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 제2 포트의 판독용 비트선 RBL이 되는 제2 금속배선이 전기적으로 접속되어 있다. n형 확산영역 FL201에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 접지선 GND1이 되는 제2 금속배선이 전기적으로 접속되어 있다. n형 확산영역 FL202에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 접지선 GND2가 되는 제2 금속배선이 전기적으로 접속되어 있다.

게이트 PL3에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 제2 금속배선이 전기적으로 접속되어 있으며, 그 제2 금속배선에는 제2 비어홀 T2를 통해 제1 포트의 기록용 워드선 WWL이 되는 제3 금속배선이 전기적으로 접속되어 있다. 또한 게이트 PL4에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있으며, 그 제1 금속배선에는 제1 비어홀 T1을 통해 제2 금속배선이 전기적으로 접속되어 있고, 그 제2 금속배선에는 제2 비어홀 T2를 통해 제2 포트의 판독용 워드선 RWL이 되는 제3 금속배선이 전기적으로 접속되어 있다.

도 12 및 도 13을 참조하여, 메모리셀 MC1에 인접하는 메모리셀 MC2의 트랜지스터 형성층으로부터 제2 금속배선층까지의 평면레이아웃 구성은, 메모리셀 MC1과 메모리셀 MC2와의 경계선(X-X선)에 대하여, 메모리셀 MC1의 평면레이아웃과 선대칭의 구성을 가지고 있다. 이에 따라, 제2 금속배선층으로 이루어지는 GND1선, GND2선, VDD선, 비트선 WBL, /WBL, RBL은, 인접한 메모리셀(예를 들면 MC1과 MC2)로 공유되어 있다.

이것에 대하여, 메모리셀 MC1에 인접하는 메모리셀 MC2의 제2 비어홀 T2와 제3 금속배선층과의 각각의 평면레이아웃 구성은, 메모리셀 MC1의 평면레이아웃 구성과 동일한 구성을 가지고 있다. 요컨대, 메모리셀 MC1과 MC2와의 쌍방에서, 제2 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 RWL1, RWL2의 각각은, 제1 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 WWL1, WWL2의 각각보다도 도면에서 상측에 배선되어 있다. 바꿔 말하면, 제2 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 RWL1, RWL2의 각각과, 제1 포트에 접속된 제3 금속배선층으로 이루어지는 워드선 WWL1, WWL2의 각각과는, 교대로 배선되어 있다.

(실시예 4)

본 실시예는, 연상메모리(CAM:Content Addressable Memory)에 관한 것이다. 최근, 컴퓨터의 고속화를 위해 캐시 메모리를 칩 내에 탑재하는 것이 요구되고 있다. 칩 외부의 대용량 메모리는 액세스에 시간이 걸리기 때문에, 그 외부 메모리가 있는 어드레스 공간에 기록되어 있는 데이터를 칩 내의 고속인 캐시 메모리에 전송하여 CPU의 고속화를 도모한다는 수법이 채용된다. 그 때, 캐시 메모리에 데이터가 전송되어 있는지 아닌지를 순간적으로 검색할 필요가 있어, 그 비교일치 검색기능을 갖는 것이 연상메모리이다.

도 15를 참조하여, 메모리셀은, 2개의 드라이버 트랜지스터 N1, N2와, 2개의 부하트랜지스터 P1, P2와, 2개의 액세스 트랜지스터 N3, N4와, nMOS 트랜지스터 N5∼N7을 가지고 있다. 2개의 드라이버 트랜지스터 N1, N2와, 2개의 액세스 트랜지스터 N3, N4와는 nMOS 트랜지스터로 구성되어 있고, 2개의 부하트랜지스터 P1, P2는 pMOS 트랜지스터로 구성되어 있다.

nMOS 트랜지스터 N1과 pMOS 트랜지스터 P1에 의해 제1 CMOS 인버터(I1)가 구성되고, nMOS 트랜지스터 N2와 PMOS 트랜지스터 P2과보다 제2 CMOS 인버터(I2)가 구성되어 있다. 제1 및 제2 인버터(I1, I2)의 한쪽의 출력단자는 다른쪽의 입력단자에 서로 접속됨으로써 플립플롭회로가 구성되고, 기억노드 Na, Nb가 구성되어 있다.

nMOS 트랜지스터 N3의 소스, 게이트 및 드레인의 각각은, 한쪽의 기억단자 Na, 워드선 WL 및 한쪽의 정상비트선 BL의 각각에 접속되어 있다. nMOS 트랜지스터 N4의 소스, 게이트 및 드레인의 각각은, 다른쪽의 기억단자 b, 워드선 WL 및 다른쪽의 역상비트선 /BL의 각각에 접속되어 있다.

nMOS 트랜지스터 N5, N6의 각 드레인은 서로 전기적으로 접속되어 내부노드 Nc를 구성하고 있다. nMOS 트랜지스터 N5의 소스 및 게이트의 각각은, 서치선 SL, 기억노드 Nb의 각각에 접속되어 있다. nMOS 트랜지스터 N6의 소스 및 게이트의 각각은, 서치선 /SL, 기억노드 Na의 각각에 전기적으로 접속되어 있다. nMOS 트랜지스터 N7의 게이트, 소스 및 드레인의 각각은, 내부노드 Nc, 접지선 GND2, 매치선 ML의 각각에 접속되어 있다. 이와 같이 하여 연상메모리가 구성되어 있다.

이때, 매치선 ML이란, 검색데이터와 기억데이터와의 일치·불일치를 나타내는 신호를 전달하는 것이다.

다음에, 연상메모리의 비교동작에 대하여 설명한다.

우선 초기 상태에서는 서치선쌍 SL, /SL은 모두 「L」레벨이다. 가령 기억노드 Na, Nb의 데이터가 각각 「H」레벨, 「L」레벨이었다라고 하면, nMOS 트랜지스터 N6은 ON상태, nMOS 트랜지스터 N5는 OFF 상태로 되어 있다. 따라서, 내부노드 Nc는 nMOS 트랜지스터 N6을 통해 서치선 /SL과 전기적으로 접속상태이고 「L」레벨이 된다. nMOS 트랜지스터 N7은 OFF 상태이기 때문에, 매치선 ML과 접지선 GND2와는 전기적으로 차단상태이다. 매치선 ML은 미리 「H」레벨로 프리차지되어 있다.

비교동작이 시작되면, 비교하고자 하는 데이터에 따라 서치선 SL 또는 /SL 중 어느 한쪽이 「L」레벨로부터 「H」레벨로 드라이브된다. 지금, 기억노드 Na에 유지되어 있는 데이터가 「H」인지 「L」인지를 비교하기 위해, 검색데이터로서 서치선 SL은 「L」레벨대로 하고, 서치선 /SL을「H」레벨로 드라이브하였다고 한다. 그렇게 하면, nMOS 트랜지스터 N5는 OFF상태, nMOS 트랜지스터 N6은 ON 상태이기 때문에, 내부노드 Nc는 서치선 /SL과 전기적으로 접속상태이기 때문에 「H」레벨로 되고, nMOS 트랜지스터 N7이 ON 상태가 된다. 매치선 ML은 nMOS 트랜지스터 N7을 통해 접지선 GND2와 전기적으로 접속상태가 된다. 따라서, 매치선 ML은 초기 상태 「H」레벨로부터 「L」레벨로 변화되어, 비교결과가 불일치이었다고 하는 정보가 얻어진다.

한편, 검색데이터로서 서치선 /SL은 「L」레벨대로 하고, 서치선 SL을「H」레벨로 드라이브하였다고 한다. 그 경우는, nMOS 트랜지스터 N6을 통해 내부노드 Nc는 서치선 /SL과 전기적으로 접속되어 있기 때문에 「L」레벨이 된다. nMOS 트랜지스터 N7은 OFF 상태이고, 매치선 ML은 접지전위 GND2와 전기적으로 차단상태이며, 매치선 ML은 초기 프리차지 상태인 「H」레벨로 유지된다. 그 결과, 비교결과가 일치하였다고 하는 정보가 얻어진다. 그 후, 서치선쌍 SL, /SL을 모두 「L」레벨로 되돌려, 매치선 ML을 다시 프리차지하여 「H」레벨로 하는 것으로 비교동작이 완료된다.

이때, 통상의 판독동작 및 기록동작에 대해서는 설명의 편의상 생략한다.

도 16을 참조하여, 본 실시예에서는, 각 행마다 워드선과 매치선이 서로 평행하게 연장되어 있다. 또한, 워드선과 매치선과의 평면레이아웃은, 인접하는 행의 경계선(일점쇄선)에 대하여, 인접하는 행끼리 서로 선대칭으로 되어 있다. 요컨대, 서로 인접하는 1행번째와 2행번째에서 1행번째의 매치선 ML0과 2행번째의 매치선 ML1이 서로 인접하고 있고, 또한 서로 인접하는 2행번째와 3행번째에서 2행번째의 워드선 WL1과 3행번째의 워드선 WL2가 서로 인접하고 있으며, 이러한 구성이 반복되어 있다. 이 때문에, 도 16의 상측으로부터 순서대로, 워드선 WL0, 매치선 ML0,매치선 ML1, 워드선 WL1, 워드선 WL2, 매치선 ML2의 순서대로, 각 워드선 및 매치선이 평면적으로 배치되어 있다.

본 실시예에 의하면, 상기한 바와 같이 워드선 및 매치선이 평면적으로 배치됨으로써, 도 17에 나타내는 바와 같이 배선 사이의 커플링 노이즈의 영향을 실시예 1과 마찬가지로 감소할 수 있다. 이하, 그것을 설명한다.

연상메모리에서 문제가 되는 것은, 일치비교동작 종료 후에 매치선 ML을 프리차지하는 경우이다. 일치비교동작에서는, 미리「H」레벨로 프리차지해 둔 매치선 ML의 대부분이 「H」레벨로 변화된다. 일치한 행(많아도 1행만)의 매치선 ML이 「L」레벨을 유지하지만, 일치하지 않았던 경우는 모든 매치선 ML이 변화되어 「L」레벨로 된다. 일치비교동작 종료 후에는, 매치선을 다시 「H」레벨로 프리차지하기 위해, 대부분의 매치선 ML이 「L」레벨로부터 「H」레벨로 변화된다.

예를 들면 도 17의 매치선 ML1과 ML2가 「L」레벨로 된 후, 다시 프리차지되는 경우를 생각한다. 일치비교동작 중에는 동시에 판독동작이나 기록동작은 행해지지 않는다. 따라서, 전체 워드선(WL0∼WL2)은 「L」레벨이다. 매치선 ML1과 ML2가, 「L」레벨로부터 「H」레벨로 변화되면, 인접하는 워드선 WL1과 WL2와는 커플링 용량 C3과 C5에 따라 동일하도록 「L」레벨로부터 「H」레벨로 변화하고자 한다. 그러나, 전체 워드선(WL0∼WL2)은 선택되어 있지 않기 때문에, 도시하지 않은 워드선 드라이버회로에 의해 「L」레벨로 드라이브되어 있고, 「L」레벨로부터 전위가 일순 상승해도, 또한 곧 「L」레벨로 복귀된다. 요컨대, 워드선 WL1의 한쪽 측에 인접하는 매치선 ML1이 「L」레벨로부터 「H」레벨로 변화되어도, 다른쪽 측에 인접하는 워드선 WL2의 전위는 거의 변화하지 않는다.

따라서, 워드선 WL1의 한쪽 측의 매치선 ML1의 전위의 변화에 의해 워드선 WL1과 매치선 ML1과의 사이에서 생기는 커플링 용량 C3의 영향을 받는다. 워드선 WL1의 다른쪽 측의 워드선 WL2의 전위는 「L」레벨로 일정하기 때문에 워드선 WL1과 워드선 WL2와의 사이에서 생기는 커플링 용량 C4는 워드선 WL1의 전위에 영향을 주지 않는다. 따라서, 본 실시예에서는, 도 17에 나타내는 바와 같이 워드선 WL1이 커플링 용량의 영향을 받기 어렵기 때문에, 커플링 노이즈를 감소할 수 있어, 메모리셀 면적을 증가시키지 않고, 오동작을 방지할 수 있다.

이것에 대하여, 워드선과 매치선을 실시예 1의 2포트 메모리로 나타낸 바와 같이 순서대로 배선하였다고 하면, 각 워드선의 양측에 인접하는 배선이 매치선으로 되어 버리기 때문에, 워드선이 양측의 각 매치선과의 사이의 커플링 노이즈의 영향을 받아 버린다.

이와 같이 본 실시예에서는, 실시예 1과 같이 메모리셀 면적을 증대시키지 않고, 배선 사이의 커플링 노이즈를 감소하는 것이 가능하게 된다.

다음에, 상기한 연상메모리셀의 평면레이아웃 구성에 대하여 설명한다.

도 15, 도 18 및 도 19를 참조하여, 본 실시예의 레이아웃구성은, 도 11∼도 13의 구성과 비교하여, 판독전용포트를 구성하는 nMOS 트랜지스터 N5, N6 대신에 연상메모리용의 nMOS 트랜지스터 N5∼N8을 설치한 점과, 판독용 비트선 RBL 및 판독용 워드선 RWL 대신에 서치선쌍 SL, /SL 및 매치선 ML을 설치한 점에서 주로 다르다.

주로 도 18을 참조하여, 연상메모리용의 nMOS 트랜지스터 N5∼N7의 각각은, p형 웰 PW1 내에 형성되어 있다. nMOS 트랜지스터 N5는, 1쌍의 n형 확산영역 FL230, FL203으로 이루어지는 소스 및 드레인과, 게이트 PL1을 가지고 있다. nMOS 트랜지스터 N6은, 1쌍의 n형 확산영역 FL202, FL203으로 이루어지는 소스 및 드레인과, 게이트 PL2를 가지고 있다. nMOS 트랜지스터 N7은, 1쌍의 n형 확산영역 FL204, FL205로 이루어지는 소스 및 드레인과, 게이트 PL4를 가지고 있다.

nMOS 트랜지스터 N5와 N6과의 각 n형 확산영역 FL203은 공통의 확산영역으로 구성되어 있고, 콘택홀을 통해 제1 금속배선 Nc에 의해 게이트 PL4와 전기적으로 접속되어 있다. nMOS 트랜지스터 N5의 게이트 PL1과 nMOS 트랜지스터 N1의 게이트 PL1과 pMOS 트랜지스터 P1의 게이트 PL1과는, 공통의 도프트 다결정 실리콘배선으로 구성되어 있다. nMOS 트랜지스터 N6의 게이트 PL2와 nMOS 트랜지스터 N2의 게이트 PL2와 pMOS 트랜지스터 P2의 게이트 PL2와는, 공통의 도프트 다결정 실리콘배선으로 구성되어 있다.

도 18 및 도 19를 참조하여, n형 확산영역 FL230에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 서치선 SL이 되는 제2 금속배선이 전기적으로 접속되어 있다. n형 확산영역 FL202에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 서치선 /SL이 되는 제2 금속배선이 전기적으로 접속되어 있다. n형 확산영역 FL204에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 접지선 GND2가 되는 제2 금속배선이 전기적으로 접속되어 있다. 이들 제2 금속배선은 다른 제2 금속배선과 평행하게 연장되어 있다.

n형 확산영역 FL205에는 콘택홀을 통해 제1 금속배선이 전기적으로 접속되어 있고, 그 제1 금속배선에는 제1 비어홀 T1을 통해 제2 금속배선이 전기적으로 접속되어 있으며, 그 제2 금속배선에는 제2 비어홀 T2를 통해 매치선 ML이 되는 제3 금속배선이 전기적으로 접속되어 있다. 이 매치선 ML은, 워드선 WL과 평행하게 연장되어 있다.

도 18 및 도 19를 참조하여, 메모리셀 MC1에 인접하는 메모리셀 MC2의 트랜지스터 형성층으로부터 제3 금속배선층까지의 평면레이아웃 구성은, 메모리셀 MC1과 메모리셀 MC2와의 경계선(X-X선)에 대하여, 메모리셀 MC1의 평면레이아웃과 선대칭의 구성을 가지고 있다. 이에 따라, 제2 금속배선층으로 이루어지는 GND1선, GND2선, VDD선, 비트선 WBL, /WBL, RBL은, 인접한 메모리셀(예를 들면 MC1과 MC2)과 공유되어 있다.

또한, 서로 인접하는 1행번째와 2행번째에서 1행번째의 매치선 ML0과 2행번째의 매치선 ML1이 서로 인접하고, 또한 서로 인접하는 2행번째와 3행번째에서 2행번째의 워드선 WL1과 3행번째의 워드선 WL2가 서로 인접하도록 구성되어 있다.

이때, 이것 이외의 레이아웃구성에 대해서는, 도 12 및 도 13의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.

상기한 바와 같이 메모리셀의 레이아웃을 구성함으로써, 커플링 용량에 의한 워드선의 노이즈를 감소할 수 있고, 메모리셀 면적을 증가시키지 않고, 오동작을 방지할 수 있다.

(실시예 5)

도 20을 참조하여, 본 실시예의 등가회로의 구성은, 도 15에 나타내는 실시예 4의 구성과 비교하여, nMOS 트랜지스터 N8이 추가되어 있는 점에서 다르다. 이 nMOS 트랜지스터 N8의 게이트, 소스 및 드레인의 각각이, 내부노드 Nc, 접지전위 GND2 및 매치선 ML의 각각에 전기적으로 접속되어 있다.

이때, 이외의 등가회로의 구성에 대해서는, 도 15에 나타내는 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명은 생략한다.

본 실시예에서도, 워드선과 매치선과의 평면레이아웃은, 실시예 4와 마찬가지로, 도 16에 나타내는 바와 같이, 인접하는 행의 경계선(일점쇄선)에 대하여, 인접하는 행끼리 서로 선대칭으로 되어 있다. 요컨대, 서로 인접하는 1행번째와 2행번째에서 1행번째의 매치선 ML0과 2행번째의 매치선 ML1이 서로 인접하고 있고, 또한 서로 인접하는 2행번째와 3행번째에서 2행번째의 워드선 WL1과 3행번째의 워드선 WL2가 서로 인접하고 있다. 또한, 도 16의 상측으로부터 순서대로, 워드선 WL0,매치선 ML0, 매치선 ML1, 워드선 WL1, 워드선 WL2, 매치선 ML2의 순서대로, 각 워드선 및 매치선이 평면적으로 배치되어 있다.

이와 같이 워드선 및 매치선이 평면적으로 배치되는 것에 의해, 도 21에 나타내는 바와 같이 배선 사이의 커플링 노이즈의 영향을 실시예 4와 마찬가지로 감소할 수 있다.

또한, 본 실시예에서는, nMOS 트랜지스터 N8을 추가한 것에 의해, 매치선 ML의 인출을 빠르게 할 수 있기 때문에, 비교동작의 고속화를 도모할 수 있다.

도 22를 참조하여, 본 실시예의 레이아웃구성은, 도 18 및 도 19의 구성과 비교하여, nMOS 트랜지스터 N8이 추가되어 있는 점에서 주로 다르다.

nMOS 트랜지스터 N8은 p형 웰 PW1 내에 형성되어 있다. nMOS 트랜지스터 N8은, 1쌍의 n형 확산영역 FL206, FL205로 이루어지는 소스 및 드레인과, 게이트 PL4를 가지고 있다.

nMOS 트랜지스터 N7과 N8과의 각 n형 확산영역 FL205는 공통의 확산영역으로 구성되어 있고, 각 게이트 PL4는 공통의 도프트 다결정 실리콘배선으로 구성되어 있다.

도 22 및 도 23을 참조하여, n형 확산영역 FL204와 FL206과의 각각에는 콘택홀을 통해 각각의 제1 금속배선이 전기적으로 접속되어 있고, 그 각각의 제1 금속배선의 각각에는 제1 비어홀을 통해 접지선 GND2가 되는 제2 금속배선이 전기적으로 접속되어 있다.

이때, 이것 이외의 레이아웃구성에 대해서는, 도 18 및 도 19의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.

(실시예 6)

실시예 2 및 3에서는 워드선 WLA와 WLB가 동일한 절연층 상에 형성된 경우 에 대하여 설명하였지만, 워드선 WLA와 워드선 WLB와는, 도 24에 나타내는 바와 같이 다른 절연층 상에 형성되어 있어도 된다. 구체적으로는, 절연층 51 상에 형성된 워드선 WLA 상에 절연층 52가 형성되어 있고, 이 절연층 52 상에 워드선 WLB가 형성되어 있어도 된다. 또한, 절연층 51 상에 형성된 워드선 WLB 상에 절연층 52가 형성되어 있고, 이 절연층 52 상에 워드선 WLA가 형성되어 있어도 된다. 요컨대, 워드선 WLA와 워드선 WLB 중 어느 한쪽은 절연층 52의 하측에 배치되어 있고, 워드선 WLA와 워드선 WLB 중 어느 다른쪽은 절연층 52의 상측에 배치되어 있어도 된다. 이에 따라 더욱 커플링 용량을 감소할 수 있다.

또한, 실시예 4 및 5에서는 워드선 WL과 매치선 ML이 동일한 절연층 상에 형성된 경우에 대하여 설명하였지만, 워드선 WL과 매치선 ML과는, 도 24에 나타내는 바와 같이 다른 절연층 상에 형성되어 있어도 된다. 구체적으로는, 절연층 51 상에 형성된 워드선 WL 상에 절연층 52가 형성되어 있고, 이 절연층 52 상에 매치선 ML이 형성되어 있어도 된다. 또한, 절연층 51 상에 형성된 매치선 ML 상에 절연층 52가 형성되어 있고, 이 절연층 52 상에 워드선 WL이 형성되어 있어도 된다. 요컨대, 워드선 WL과 매치선 ML 중 어느 한쪽은 절연층 52의 하측에 배치되어 있고, 워드선 WL과 매치선 ML 중 어느 다른쪽은 절연층 52의 상측에 배치되어 있어도 된다. 이에 따라 더욱 커플링 용량을 감소할 수 있다.

상기한 실시예 1∼5에서는, 각 트랜지스터로서 MOS 트랜지스터에 대하여 설명하였지만, 이들 트랜지스터는, MIS(Metal Insulator Semiconductor)이어도 된다. 또한, 각 트랜지스터의 도전형은 p형과 n형이 반대이어도 된다.

또한, 상기한 실시예 1∼3에서는, 2포트의 메모리셀에 대하여 설명하였지만, 2포트 이상의 멀티포트 메모리셀에 대해서도 본 발명을 동일하게 적용할 수 있다.

본 발명을 상세히 설명하여 나타내 왔지만, 이것은 예시를 위한 것으로서, 한정될 수 없고, 발명의 정신과 범위는 첨부한 청구범위에 의해서만 한정되는 것에 명확하게 이해될 것이다.

본 발명의 반도체 기억장치에 의하면, 복수의 제1 워드선의 각각과 복수의 제2 워드선의 각각이 평면레이아웃에서 교대로 배치되어 있기 때문에, 임의의 워드선의 한쪽 측에 인접하는 워드선과 다른쪽 측에 인접하는 워드선과는 서로 동일포트의 워드선이 된다. 이 동일포트의 워드선은, 행선택 어드레스신호에 의해 동시에 선택되지 않고, 어느 쪽인지 한쪽의 워드선은 워드선 드라이버회로에 의해 「L」레벨로 고정되어 있다. 이 때문에, 워드선의 한쪽 측의 커플링 용량은 변화되지만, 다른쪽 측의 커플링 용량은 변화되지 않고 그 워드선의 전위에 영향을 주지 않는다. 따라서, 워드선이 양측의 커플링 용량의 영향을 받는 경우보다도, 커플링 용량의 영향을 받기 어렵게 할 수 있다. 이에 따라, 커플링 노이즈를 감소할 수 있어, 메모리셀 면적을 증가시키지 않고, 오동작을 방지할 수 있다.

도 1은 본 발명의 실시예 1에서의 2포트 SRAM 메모리셀의 등가회로를 나타내는 회로도이다.

도 2는 도 1의 2포트 SRAM 메모리셀(MC)의 배치의 모양을 나타내는 도면이다.

도 3은 본 발명의 실시예 1에서의 2포트 SRAM 메모리셀을 3행만큼 나열된 경우의 워드선의 배치를 나타내는 평면레이아웃도이다.

도 4는 2포트 SRAM 메모리셀에서, 동일포트에 접속되는 워드선끼리가 인접하도록 배치된 경우의 3비트만큼의 회로구성을 나타내는 도면이다.

도 5는 도 4의 회로구성에서의 워드선의 동작파형도이다.

도 6은 본 발명의 실시예 1에서의 2포트 SRAM 메모리셀의 3비트만큼의 회로구성을 나타내는 도면이다.

도 7은 도 6의 회로구성에서의 워드선의 동작파형도이다.

도 8은 본 발명의 실시예 2에서의 2포트 SRAM 메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 트랜지스터 형성층으로부터 제1 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 9는 본 발명의 실시예 2에서의 2포트 SRAM 메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 제1 비어홀로부터 제3 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 10은 도 8 및 도 9의 메모리셀 2비트만큼의 등가회로를 나타내는 회로도이다.

도 11은 본 발명의 실시예 3에서의 2포트 SRAM 메모리셀의 등가회로를 나타내는 회로도이다.

도 12는 본 발명의 실시예 3에서의 2포트 SRAM 메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 트랜지스터 형성층으로부터 제1 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 13은 본 발명의 실시예 3에서의 2포트 SRAM 메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 제1 비어홀로부터 제3 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 14는 도 12 및 도 13의 메모리셀 2비트만큼의 등가회로를 나타내는 회로도이다.

도 15는 본 발명의 실시예 4에서의 연상메모리의 메모리셀의 등가회로를 나타내는 회로도이다.

도 16은 본 발명의 실시예 4에서의 연상메모리셀을 3행만큼 나열된 경우의 워드선 및 매치선의 배치를 나타내는 평면레이아웃도이다.

도 17은 본 발명의 실시예 4에서의 연상메모리에서 3비트만큼의 회로구성을 나타내는 도면이다.

도 18은 본 발명의 실시예 4에서의 연상메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 트랜지스터 형성층으로부터 제1 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 19는 본 발명의 실시예 4에서의 연상메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 제1 비어홀로부터 제3 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 20은 본 발명의 실시예 5에서의 연상메모리셀의 등가회로를 나타내는 회로도이다.

도 21은 본 발명의 실시예 5에서의 연상메모리에서 3비트만큼의 회로구성을 나타내는 도면이다.

도 22는 본 발명의 실시예 5에서의 연상메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 트랜지스터 형성층으로부터 제1 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 23은 본 발명의 실시예 5에서의 연상메모리셀을 동일열에 2비트만큼 나열되었을 때의 레이아웃구성예를 나타내는 평면도이고, 제1 비어홀로부터 제3 금속배선층까지의 레이아웃구성예를 나타내는 도면이다.

도 24는 본 발명의 실시예 6에서의 반도체 기억장치의 구성을 개략적으로 나타내는 단면도이다.

*도면의 주요부분에 대한 부호의 설명*

11a, 11b : 워드드라이버 12a, 12b : 포트컨트롤

13a, 13b : 포트

BL, /BL, BLA, /BLA, BLB, /BLB : 비트선 /SL : 서치선

/WBL : 기록용 비트선

FL11∼FL14, FL100, FL110∼FL113 : p형 확산영역

FL1∼FL10, FL200,∼FL206, FL220∼FL212, FL221, FL230, FL240, FL241 : n형 확산영역

GND, GND1, GND2 : 접지선 ML : 매치선

N1, N2 : 드라이버 트랜지스터

N3, N4, N3a, N3b, N4a, N4b : 액세스 트랜지스터

N5∼N8 : nMOS 트랜지스터 P1, P2 : 부하트랜지스터

PL1∼PL6 : 게이트 PW0, PW1 : p형 웰

NW : n형 웰 RBL : 판독용 비트선

RCL : 열선택 신호선 RWL : 판독용 워드선

SL, /SL : 서치선 VDD : 전원선

WBL : 기록용 비트선 WL, WLA, WLB : 워드선

WWL : 기록용 워드선 Na, Nb : 기억노드

Nc : 내부노드 I1, I2 : CMOS인버터

MC : 메모리셀

Claims

멀티포트 메모리를 갖는 반도체 기억장치에 있어서,

행렬형으로 배치된 복수의 메모리셀과,

각각이, 각 행에 대응하여 배치되고, 상기 메모리셀에 접속되며, 동시에 제1 포트로부터의 액세스시에 상기 제1 포트로부터의 어드레스신호에 따라 선택되는 복수의 제1 워드선과,

각각이, 각 행에 대응하여 배치되고, 상기 메모리셀에 접속되며, 동시에 제2 포트로부터의 액세스시에 상기 제2 포트로부터의 어드레스신호에 따라 선택되는 복수의 제2 워드선을 구비하고,

상기 복수의 제1 워드선의 각각과 상기 복수의 제2 워드선의 각각이 평면레이아웃에서 교대로 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

동일열에서 행방향으로 서로 인접하는 2개의 상기 메모리셀의 각각을 구성하는 트랜지스터의 평면레이아웃은, 상기 2개의 메모리셀의 경계선에 대하여 서로 선대칭인 것을 특징으로 하는 반도체 기억장치.
연상메모리를 갖는 반도체 기억장치에 있어서,

행렬형으로 배치된 복수의 연상메모리셀과,

각각이, 각 행에 대응하여 배치되고, 상기 연상메모리셀에 접속된 복수의 워드선과,

각각이, 각 행에 대응하여 배치되고, 상기 연상메모리셀에 접속된 복수의 매치선을 구비하고,

서로 인접하는 제1 행과 제2 행에서 상기 제1 행의 상기 워드선과 상기 제2 행의 상기 워드선이 서로 인접하고 있고, 동시에 서로 인접하는 상기 제2 행과 제3의 행에서 상기 제2 행의 상기 매치선과 상기 제3 행의 상기 매치선이 서로 인접하고 있는 것을 특징으로 하는 반도체 기억장치.