JP5639706B2 - 半導体装置 - Google Patents
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Description
(実施の形態1)
図1は、本発明の実施の形態1における2ポートSRAMメモリセルの等価回路を示す回路図である。図1を参照して、このメモリセルMCは、2つのドライバトランジスタN1、N2と、2つの負荷トランジスタP1、P2と、4つのアクセストランジスタN3a、N3b、N4a、N4bとを有している。
図2は、図1の2ポートSRAMメモリセルMCの配置の様子を示す図である。図2を参照して、図1に示す2ポートSRAMメモリセルMCは、メモリアレイ内に行列状(マトリックス状)に配置されている。そのメモリアレイの各行に対応して、第1のワード線WLA0〜WLAnの各々と、第2のワード線WLB0〜WLBnの各々とが配置されている。つまり、各行毎に、第1のワード線WLAと第2のワード線WLBとが対となって配置されている。
本実施の形態においては、実施の形態1のワード線配置を実現する具体的なレイアウト構成例について説明する。
主に図8を参照して、半導体基板の表面に、1つのn型ウェル領域NWと、そのn型ウェル領域NWを挟む2つのp型ウェル領域PW0、PW1とが形成されている。pMOSトランジスタP1、P2はn型ウェルNW内に形成されている。また、nMOSトランジスタN1、N3b、N4bはp型ウェルPW0内に形成されており、nMOSトランジスタN2、N3a、N4aはp型ウェルPW1内に形成されている。
本実施の形態では、実施の形態1および2とは異なるタイプであって、読出し専用ポートを備えた2ポートSRAMメモリセルについて説明する。
まず第1ポートにおいて保持データを読出す場合について説明する。ワード線WWLは最初「L」レベルであり、アクセストランジスタN3はOFF状態で保持状態にある。読出し動作が始まると、ワード線WWLが「H」レベルになり、アクセストランジスタN3がON状態になる。すると、記憶ノードNaとビット線WBLとが電気的に接続状態になる。仮に記憶ノードNaが「H」レベルを保持していたとすると、ビット線WBLに「H」レベルが読出される。逆に記憶ノードNaが「L」レベルを保持していたとすると、ビット線WBLには「L」レベルが読出される。その後、ワード線WWLは「L」レベルに戻り、アクセストランジスタN3はOFF状態になって再び保持状態に戻る。
非読出し状態の場合、読出し用ビット線RBLが予め「H」レベルにプリチャージされる。また、読出し用ワード線RWLは「L」レベル、すなわちnMOSトランジスタN6はOFF状態である。仮に記憶ノードNaがHレベルであるとすると、nMOSトランジスタN5はON状態である。
図12および図13は、本発明の実施の形態3における2ポートSRAMメモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図である。また、図14は、図12および図13のメモリセル2ビット分の等価回路を示す回路図である。
主に図12を参照して、半導体基板の表面に、1つのn型ウェル領域NWと、そのn型ウェル領域NWを挟む2つのp型ウェル領域PW0、PW1とが形成されている。pMOSトランジスタP1、P2はn型ウェルNW内に形成されている。また、nMOSトランジスタN1、N3、N4はp型ウェルPW0内に形成されており、nMOSトランジスタN2、N5、N6はp型ウェルPW1内に形成されている。
本実施の形態は、連想メモリ(CAM:Content Addressable Memory)に関するものである。近年、コンピュータの高速化のためにキャッシュメモリをチップ内に搭載することが求められている。チップ外部の大容量メモリはアクセスに時間がかかるため、その外部メモリのあるアドレス空間に記録されているデータをチップ内の高速なキャッシュメモリに転送してCPUの高速化を図るという手法が採られる。その際、キャッシュメモリにデータが転送されているか否かを瞬時に検索する必要があり、その比較一致検索機能を有するのが連想メモリである。
まず初期状態においてはサーチ線対SL、/SLは共に「L」レベルである。仮に記憶ノードNa、Nbのデータが各々「H」レベル、「L」レベルであったとすると、nMOSトランジスタN6はON状態、nMOSトランジスタN5はOFF状態となっている。したがって、内部ノードNcはnMOSトランジスタN6を介してサーチ線/SLと電気的に接続状態であり「L」レベルになる。nMOSトランジスタN7はOFF状態であるため、マッチ線MLと接地線GND2とは電気的に遮断状態である。マッチ線MLは予め「H」レベルにプリチャージされている。
図16は、本発明の実施の形態4における連想メモリセルを3行分並べた場合のワード線およびマッチ線の配置を示す平面レイアウト図である。図16を参照して、本実施の形態では、各行毎にワード線とマッチ線とが互いに平行に延びている。また、ワード線とマッチ線との平面レイアウトは、隣接する行の境界線(1点鎖線)に対して、隣接する行同士で互いに線対称となっている。つまり、互いに隣合う1行目と2行目とにおいて1行目のマッチ線ML0と2行目のマッチ線ML1とが互いに隣合っており、かつ互いに隣合う2行目と3行目とにおいて2行目のワード線WL1と3行目のワード線WL2とが互いに隣合っており、このような構成が繰返されている。このため、図16の上側から順に、ワード線WL0、マッチ線ML0、マッチ線ML1、ワード線WL1、ワード線WL2、マッチ線ML2の順で、各ワード線およびマッチ線が平面的に配置されている。
図18および図19は、本発明の実施の形態4における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図である。
図15、図18および図19を参照して、本実施の形態のレイアウト構成は、図11〜図13の構成と比較して、読出し専用ポートを構成するnMOSトランジスタN5、N6の代わりに連想メモリ用のnMOSトランジスタN5〜N8を設けた点と、読出し用ビット線RBLおよび読出し用ワード線RWLとの代わりにサーチ線対SL、/SLおよびマッチ線MLとを設けた点とにおいて主に異なる。
図20は、本発明の実施の形態5における連想メモリセルの等価回路を示す回路図である。図20を参照して、本実施の形態の等価回路の構成は、図15に示す実施の形態4の構成と比較して、nMOSトランジスタN8が追加されている点において異なる。このnMOSトランジスタN8のゲート、ソースおよびドレインの各々が、内部ノードNc、接地電位GND2およびマッチ線MLの各々に電気的に接続されている。
図22および図23は、本発明の実施の形態5における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図である。
実施の形態2および3においてはワード線WLAとWLBとが同一の絶縁層上に形成された場合について説明したが、ワード線WLAとワード線WLBとは、図24に示すように異なる絶縁層上に形成されていてもよい。具体的には、絶縁層51上に形成されたワード線WLA上に絶縁層52が形成されており、この絶縁層52上にワード線WLBが形成されていてもよい。また、絶縁層51上に形成されたワード線WLB上に絶縁層52が形成されており、この絶縁層52上にワード線WLAが形成されていてもよい。つまり、ワード線WLAとワード線WLBとのいずれか一方は絶縁層52の下側に配置されており、ワード線WLAとワード線WLBとのいずれか他方は絶縁層52の上側に配置されていてもよい。これによりさらにカップリング容量を低減することができる。
Claims (6)
- 複数行および複数列の行列状に配置された複数のメモリセルを有する半導体装置であって、
前記複数のメモリセルの各々は、
第1導電型の第1のドライバトランジスタおよび第2導電型の第1の負荷トランジスタにより構成された第1のインバータと、
第1導電型の第2のドライバトランジスタおよび第2導電型の第2の負荷トランジスタにより構成された第2のインバータと、
ゲートが第1のワード線に接続され、第1の記憶ノードと第1のビット線との間に接続された第1導電型の第1のアクセストランジスタと、
ゲートが第2のワード線に接続され、前記第1の記憶ノードと第2のビット線との間に接続された第1導電型の第2のアクセストランジスタと、
ゲートが前記第1のワード線に接続され、第2の記憶ノードと第3のビット線との間に接続された第1導電型の第3のアクセストランジスタと、
ゲートが前記第2のワード線に接続され、前記第2の記憶ノードと第4のビット線との間に接続された第1導電型の第4のアクセストランジスタとを備え、
前記第1のインバータの出力端子と前記第2のインバータの入力端子とが接続されて前記第1の記憶ノードが構成され、
前記第2のインバータの出力端子と前記第1のインバータの入力端子とが接続されて前記第2の記憶ノードが構成されており、
同一列で前記第1ないし第4のビット線が延びる第1の方向に互い隣り合う2つの前記メモリセルにおける、
前記第1のドライバトランジスタどうし、
前記第2のドライバトランジスタどうし、
前記第1の負荷トランジスタどうし、
前記第2の負荷トランジスタどうし、
前記第1のアクセストランジスタどうし、
前記第2のアクセストランジスタどうし、
前記第3のアクセストランジスタどうし、および
前記第4のアクセストランジスタどうしが、それぞれ同じ対称軸について線対称な位置に配置されており、
前記対称軸は、前記第1及び第2のワード線の延びる第2の方向に平行であり、
前記第1ないし第4のビット線は、前記複数列の各々に対応して設けられ、
前記第1及び第2のワード線は、半導体基板の主表面の上方に設けられる複数の金属配線層の同じ配線層で形成され、前記複数行の各々に対応して設けられ、平面視にて前記第1の方向に交互に配置され、
前記複数行のうちの第1の行に対応する前記第1のワード線と、前記複数行のうちの前記第1の行に隣接する第2の行に対応する前記第2のワード線とが同時に選択状態であることを可能とする、半導体装置。 - 前記第1及び第2の負荷トランジスタのそれぞれソースには高電位の電源電圧を供給する第1の電源線が接続され、
前記第1のドライバトランジスタのソースには低電位の電源電圧を供給する第2の電源線が接続され、
前記第2のドライバトランジスタのソースには低電位の電源電圧を供給する第3の電源線が接続され、
前記第1の方向と前記第2の方向とは互いに直交しており、
前記第1ないし第3の電源線及び前記第1ないし第4のビット線は、前記複数の金属配線層の前記第1及び第2のワード線とは異なる別の同じ金属配線層に形成される、請求項1記載の半導体装置。 - 前記複数のメモリセルの各々は、前記第2の方向に沿った幅が、前記第1の方向に沿った幅より大きいサイズを有する、請求項1又は請求項2記載の半導体装置。
- 複数行および複数列の行列状に配置された複数のメモリセルを有する半導体装置であって、
前記複数のメモリセルの各々は、
第1導電型の第1のドライバトランジスタおよび第2導電型の第1の負荷トランジスタにより構成された第1のインバータと、
第1導電型の第2のドライバトランジスタおよび第2導電型の第2の負荷トランジスタにより構成された第2のインバータと、
ゲートが第1のワード線に接続され、第1の記憶ノードと第1のビット線との間に接続された第1導電型の第1のアクセストランジスタと、
ゲートが前記第1のワード線に接続され、第2の記憶ノードと第2のビット線との間に接続された第1導電型の第2のアクセストランジスタと、
ゲートが前記第2の記憶ノードに接続され、ソースが基準電位を供給する線に接続された第1導電型の第3のアクセストランジスタと、
ゲートが第2のワード線に接続され、前記第3のアクセストランジスタのドレインと第3のビット線との間に接続された第1導電型の第4のアクセストランジスタとを備え、
前記第1のインバータの出力端子と前記第2のインバータの入力端子とが接続されて前記第1の記憶ノードが構成され、
前記第2のインバータの出力端子と前記第1のインバータの入力端子とが接続されて前記第2の記憶ノードが構成されており、
同一列で前記第1ないし第3のビット線が延びる第1の方向に互い隣り合う2つの前記メモリセルにおける、
前記第1のドライバトランジスタどうし、
前記第2のドライバトランジスタどうし、
前記第1の負荷トランジスタどうし、
前記第2の負荷トランジスタどうし、
前記第1のアクセストランジスタどうし、
前記第2のアクセストランジスタどうし、
前記第3のアクセストランジスタどうし、および
前記第4のアクセストランジスタどうしが、それぞれ同じ対称軸について線対称な位置に配置されており、
前記対称軸は、前記第1及び第2のワード線の延びる第2の方向に平行であり、
前記第1ないし第3のビット線は、前記複数列の各々に対応して設けられ、
前記第1及び第2のワード線は、半導体基板の主表面の上方に設けられる複数の金属配線層の同じ配線層で形成され、前記複数行の各々に対応して設けられ、平面視にて前記第1の方向に交互に配置され、
前記複数行のうちの第1の行に対応する前記第1のワード線と、前記複数行のうちの前記第1の行に隣接する第2の行に対応する前記第2のワード線とが同時に選択状態であることを可能とする、半導体装置。 - 前記第1及び第2の負荷トランジスタのそれぞれソースには高電位の電源電圧を供給する第1の電源線が接続され、
前記第1のドライバトランジスタのソースには低電位の電源電圧を供給する第2の電源線が接続され、
前記第2のドライバトランジスタのソースには低電位の電源電圧を供給する第3の電源線が接続され、
前記第1の方向と前記第2の方向とは互いに直交しており、
前記第1ないし第3の電源線及び前記第1ないし第3のビット線は、前記複数の金属配線層の前記第1及び第2のワード線とは異なる別の同じ金属配線層に形成される、請求項4記載の半導体装置。 - 前記複数のメモリセルの各々は、前記第2の方向に沿った幅が、前記第1の方向に沿った幅より大きいサイズを有する、請求項4又は請求項5記載の半導体装置。
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