JP2014064037A

JP2014064037A - 半導体装置

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Publication number: JP2014064037A
Application number: JP2013265398A
Authority: JP
Inventors: Koji Arai; 浩二新居
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-12-24
Filing date: 2013-12-24
Publication date: 2014-04-10
Anticipated expiration: 2023-04-30
Also published as: JP5639706B2

Abstract

【課題】メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体装置を提供する。
【解決手段】ビット線ＢＬＡ、ＢＬＢ、／ＢＬＡ、／ＢＬＢは、複数列の各々に対応して設けられている。ワード線ＷＬＡ０〜ＷＬＡ２の各々と、ワード線ＷＬＢ０〜ＷＬＢ２の各々とは、半導体基板の主表面の上方に設けられる複数の金属配線層の同じ配線層で形成され、複数行の各々に対応して設けられ、平面視してビット線ＢＬＡ、ＢＬＢ、／ＢＬＡ、／ＢＬＢが延びる方向に交互に配置されている。
【選択図】図６

Description

本発明は、半導体装置に関するものであり、特にマルチポートメモリまたは連想メモリを有するＳＲＡＭ（Static Random Access Memory）の半導体装置に関するものである。

マルチポートメモリセルにおいては、各ポートのビット線同士またはワード線同士が互いに隣合って配線されやすい。そのため、各配線間のカップリング容量が原因でクロストークが発生し、誤動作してしまう危険性がある。

たとえば特開２０００−１２７０４号公報では、書込み用のワード線と読出し用のワード線のＧＮＤ配線を設けて、互いのワード線の干渉を避ける方法が提案されている。同じように、特開２０００−２３６０２９号公報では、隣合うメモリセルの行と行との間にＧＮＤ配線を設けて、ワード線間の干渉を避ける方法が提案されている。

しかし、これらの手法は共にシールド用配線をワード線間に設けるため、ワード線とワード線との間の間隔に余裕が必要となる。元々のメモリセルにおいてワード線間に隙間があれば、シールド配線を設けることによる面積増加は起こらない。しかし、たとえば特開２００２−４３４４１号公報や特開２００２−２３７５３９号公報に示されているような横に長い形状の２ポートメモリセルのレイアウト構成の場合、各ポートに接続されるワード線は互いに隣合って配置されていて、それらの間隔が狭いとシールド配線を設けるだけの余裕がない。

特開２０００−１２７０４号公報特開２０００−２３６０２９号公報特開２００２−４３４４１号公報特開２００２−２３７５３９号公報

上記より、横に長い形状の２ポートメモリセルのレイアウト構成にシールド配線を挿入すると、その分メモリセル面積が増大してしまうという問題がある。

また、シールド配線を設けないと、上述したようにワード線間のカップリング容量が大きくなることでカップリングノイズが大きくなり誤動作の原因となる。

それゆえ、本発明の目的は、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体装置を提供することである。

本実施の形態の半導体装置は、複数行および複数列の行列状に配置された複数のメモリセルを有する半導体装置であって、複数のメモリセルの各々は、第１のインバータと、第２のインバータと、第１導電型の第１ないし第４のアクセストランジスタとを備えている。第１のインバータは、第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成されている。第２のインバータは、第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成されている。第１のアクセストランジスタは、第１のワード線に接続されたゲートを有し、第１の記憶ノードと第１のビット線との間に接続されている。第２のアクセストランジスタは、第２のワード線に接続されたゲートを有し、第１の記憶ノードと第２のビット線との間に接続されている。第１導電型の第３のアクセストランジスタは、第１のワード線に接続されたゲートを有し、第２の記憶ノードと第３のビット線との間に接続されている。第４のアクセストランジスタは、第２のワード線に接続されゲートを有し、第２の記憶ノードと第４のビット線との間に接続されている。第１のインバータの出力端子と第２のインバータの入力端子とが接続されて第１の記憶ノードが構成されている。第２のインバータの出力端子と第１のインバータの入力端子とが接続されて第２の記憶ノードが構成されている。同一列で第１ないし第４のビット線が延びる第１の方向に互い隣り合う２つのメモリセルにおける、第１のドライバトランジスタどうし、第２のドライバトランジスタどうし、第１の負荷トランジスタどうし、第２の負荷トランジスタどうし、第１のアクセストランジスタどうし、第２のアクセストランジスタどうし、第３のアクセストランジスタどうし、および第４のアクセストランジスタどうしが、それぞれ同じ対称軸について線対称な位置に配置されている。対称軸は、第１及び第２のワード線の延びる第２の方向に平行である。第１ないし第４のビット線は、複数列の各々に対応して設けられている。第１及び第２のワード線は、半導体基板の主表面の上方に設けられる複数の金属配線層の同じ配線層で形成され、複数行の各々に対応して設けられ、平面視して第１の方向に交互に配置されている。

本実施の形態によれば、上記のように第１及び第２のワード線が半導体基板の主表面の上方に設けられる複数の金属配線層の同じ配線層で形成され、複数行の各々に対応して設けられ、平面視して第１の方向に交互に配置されていることにより、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減することが可能となる。

本発明の実施の形態１における２ポートＳＲＡＭメモリセルの等価回路を示す回路図である。図１の２ポートＳＲＡＭメモリセルＭＣの配置の様子を示す図である。本発明の実施の形態１における２ポートＳＲＡＭメモリセルを３行分並べた場合のワード線の配置を示す平面レイアウト図である。２ポートＳＲＡＭメモリセルにおいて、同一ポートに接続されるワード線同士が隣合うように配置された場合の３ビット分の回路構成を示す図である。図４の回路構成におけるワード線の動作波形図である。本発明の実施の形態１における２ポートＳＲＡＭメモリセルの３ビット分の回路構成を示す図である。図６の回路構成におけるワード線の動作波形図である。本発明の実施の形態２における２ポートＳＲＡＭメモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第１金属配線層までのレイアウト構成例を示す図である。本発明の実施の形態２における２ポートＳＲＡＭメモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、第１ビアホールから第３金属配線層までのレイアウト構成例を示す図である。図８および図９のメモリセル２ビット分の等価回路を示す回路図である。本発明の実施の形態３における２ポートＳＲＡＭメモリセルの等価回路を示す回路図である。本発明の実施の形態３における２ポートＳＲＡＭメモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第１金属配線層までのレイアウト構成例を示す図である。本発明の実施の形態３における２ポートＳＲＡＭメモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、第１ビアホールから第３金属配線層までのレイアウト構成例を示す図である。図１２および図１３のメモリセル２ビット分の等価回路を示す回路図である。本発明の実施の形態４における連想メモリのメモリセルの等価回路を示す回路図である。本発明の実施の形態４における連想メモリセルを３行分並べた場合のワード線およびマッチ線の配置を示す平面レイアウト図である。本発明の実施の形態４における連想メモリにおいて３ビット分の回路構成を示す図である。本発明の実施の形態４における連想メモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第１金属配線層までのレイアウト構成例を示す図である。本発明の実施の形態４における連想メモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、第１ビアホールから第３金属配線層までのレイアウト構成例を示す図である。本発明の実施の形態５における連想メモリセルの等価回路を示す回路図である。本発明の実施の形態５における連想メモリにおいて３ビット分の回路構成を示す図である。本発明の実施の形態５における連想メモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第１金属配線層までのレイアウト構成例を示す図である。本発明の実施の形態５における連想メモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図であり、第１ビアホールから第３金属配線層までのレイアウト構成例を示す図である。本発明の実施の形態６における半導体記憶装置の構成を概略的に示す断面図である。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における２ポートＳＲＡＭメモリセルの等価回路を示す回路図である。図１を参照して、このメモリセルＭＣは、２つのドライバトランジスタＮ１、Ｎ２と、２つの負荷トランジスタＰ１、Ｐ２と、４つのアクセストランジスタＮ３ａ、Ｎ３ｂ、Ｎ４ａ、Ｎ４ｂとを有している。

２つのドライバトランジスタＮ１、Ｎ２と、４つのアクセストランジスタＮ３ａ、Ｎ３ｂ、Ｎ４ａ、Ｎ４ｂとはｎＭＯＳトランジスタで構成されており、２つの負荷トランジスタＰ１、Ｐ２はｐＭＯＳトランジスタで構成されている。

ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１とにより第１のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩ１が構成され、ｎＭＯＳトランジスタＮ２とｐＭＯＳトランジスタＰ２とにより第２のＣＭＯＳインバータＩ２が構成されている。第１および第２のインバータＩ１、Ｉ２の一方の出力端子は他方の入力端子に互いに接続されることによりフリップフロップ回路が構成され、記憶ノードＮａ、Ｎｂが構成されている。

ドライバトランジスタＮ１、Ｎ２の各ソースはＧＮＤ電位に接続されており、負荷トランジスタＰ１、Ｐ２の各ソースはＶＤＤ電位に接続されている。

ｎＭＯＳトランジスタＮ３ａのソース、ゲートおよびドレインの各々は、一方の記憶端子Ｎａ、第１のワード線ＷＬＡおよび第１の正相ビット線ＢＬＡの各々に接続されている。ｎＭＯＳトランジスタＮ３ｂのソース、ゲートおよびドレインの各々は、一方の記憶端子Ｎａ、第２のワード線ＷＬＢおよび第２の正相ビット線ＢＬＢの各々に接続されている。

ｎＭＯＳトランジスタＮ４ａのソース、ゲートおよびドレインの各々は、一方の記憶端子Ｎｂ、第１のワード線ＷＬＡおよび第１の逆相ビット線／ＢＬＡの各々に接続されている。ｎＭＯＳトランジスタＮ４ｂのソース、ゲートおよびドレインの各々は、一方の記憶端子Ｎｂ、第２のワード線ＷＬＢおよび第２の逆相ビット線／ＢＬＢの各々に接続されている。

すなわち、第１のワード線ＷＬＡ、第１の正相ビット線ＢＬＡおよび第１の逆相ビット線／ＢＬＡの選択により、第１のポートによる記憶値の読出しが可能となる。また、第２のワード線ＷＬＢ、第２の正相ビット線ＢＬＢおよび第２の逆相ビット線／ＢＬＢの選択により、第２のポートによる記憶値の読出しが可能となる。

以上のように接続することで、２ポートＳＲＡＭメモリセル回路が構成される。
図２は、図１の２ポートＳＲＡＭメモリセルＭＣの配置の様子を示す図である。図２を参照して、図１に示す２ポートＳＲＡＭメモリセルＭＣは、メモリアレイ内に行列状（マトリックス状）に配置されている。そのメモリアレイの各行に対応して、第１のワード線ＷＬＡ０〜ＷＬＡｎの各々と、第２のワード線ＷＬＢ０〜ＷＬＢｎの各々とが配置されている。つまり、各行毎に、第１のワード線ＷＬＡと第２のワード線ＷＬＢとが対となって配置されている。

第１のワード線ＷＬＡ０〜ＷＬＡｎの各々は、第１ポート１３ａからのアドレス信号にしたがって、たとえば第１ポートのコントロール１２ａを介して、第１ポートのワードドライバ１１ａにより選択される。また、第２のワード線ＷＬＢ０〜ＷＬＢｎの各々は、第２ポート１３ｂからのアドレス信号にしたがって、たとえば第２ポートのコントロール１２ｂを介して、第２ポートのワードドライバ１１ｂにより選択される。

なお、図２においては、説明の便宜上、ビット線は省略されている。また、図２においては、説明の便宜上、第１ポートのワードドライバ１１ａをメモリセルアレイの図中左に、第２ポートのワードドライバ１１ｂをメモリセルアレイの図中右に示したが、第１および第２ポートのワードドライバ１１ａ、１１ｂの配置位置はこれに限定されるものではない。また、第１ポート１３ａおよび第２ポート１３ｂの各々は、入出力のピン群または入出力回路群からなっている。

図３は、本発明の実施の形態１における２ポートＳＲＡＭメモリセルを３行分並べた場合のワード線の配置を示す平面レイアウト図である。図３を参照して、本実施の形態では、第１ポートに電気的に接続されたワード線ＷＬＡ０〜ＷＬＡ２の各々と、第２ポートに電気的に接続されたワード線ＷＬＢ０〜ＷＬＢ２の各々とは、平面レイアウトにおいて交互に配置されている。つまり、図３の上側から順に、ワード線ＷＬＡ０、ワード線ＷＬＢ０、ワード線ＷＬＡ１、ワード線ＷＬＢ１、ワード線ＷＬＡ２、ワード線ＷＬＢ２の順で、各ワード線が平面的に配置されている。

本実施の形態によれば、上記のようにワード線ＷＬＡ０〜ＷＬＡ２の各々と、ワード線ＷＬＢ０〜ＷＬＢ２の各々とを平面レイアウトにおいて交互に配置することにより、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減することが可能となる。以下、そのことを説明する。

まず、本実施の形態との比較のために、図４に示すような同一ポートに接続されるワード線同士が隣合うワード線配置の２ポートＳＲＡＭメモリセルについて説明する。なお、図４は、２ポートＳＲＡＭメモリセルにおいて、同一ポートに接続されるワード線同士が隣合うように配置された場合の３ビット分の回路構成を示す図である。

図４を参照して、このようなワード線の配置の場合、たとえば１行目から３行目までのワード線は、ワード線ＷＬＡ０、ワード線ＷＬＢ０、ワード線ＷＬＢ１、ワード線ＷＬＡ１、ワード線ＷＬＡ２、ワード線ＷＬＢ２の順で配置される。１行目の第２ポートのワード線ＷＬＢ０に着目すると、このワード線ＷＬＢ０は、一方側にてワード線ＷＬＡ０と隣合っており、かつ他方側にてワード線ＷＬＢ１と隣合っている。つまり、任意のワード線の一方側にて隣合うワード線は同じポートの別行のワード線となり、他方側にて隣合うワード線は別ポートの同一行のワード線となる。

このようなワード線の配置では、第１ポートの行選択アドレス信号によって１行目が選択されて、ワード線ＷＬＡ０がＬレベルからＨレベルへ立ち上がったとする。そして、ほぼ同じタイミングで第２ポートの行選択アドレス信号によって２行目が選択されて、ワード線ＷＬＢ１がＬレベルからＨレベルへ立ち上がったとする。

すると、ワード線ＷＬＡ０とワード線ＷＬＢ１とに挟まれたワード線ＷＬＢ０の電位は、ワード線ＷＬＡ０との間で生じるカップリング容量Ｃ１およびワード線ＷＬＢ１との間で生じるカップリング容量Ｃ２の影響を受ける。これによって、ワード線ＷＬＢ０の電位は、図５に示すように、ワード線ＷＬＡ０、ＷＬＢ１と同じように変化しようとする。

このワード線ＷＬＢ０は、ワード線ドライバによりＬレベルにドライブされているため、ワード線ＷＬＢ０の電位は一瞬上昇しても、すぐにＬレベルに戻る。しかし、このようにカップリング容量によってワード線ＷＬＢ０に生じたＬレベルからの電位の変化は、カップリングノイズとなる。このノイズが生じると、ワード線ＷＬＢ０が接続されているメモリセルＭＣ０のアクセストランジスタＮ３ｂ、Ｎ４ｂが一瞬開いてしまう。このため、メモリセルＭＣ０に誤った書込みが生じて、メモリセルＭＣ０の保持データを破壊してしまう危険性が高くなる。

これに対して、本実施の形態では、図３に示すように、ワード線ＷＬＡ０〜ＷＬＡ２の各々と、ワード線ＷＬＢ０〜ＷＬＢ２の各々とが平面レイアウトにおいて交互に配置されている。１行目の第２ポートのワード線ＷＬＢ０に着目すると、このワード線ＷＬＢ０は、一方側にてワード線ＷＬＡ０と隣合っており、かつ他方側にてワード線ＷＬＡ１と隣合っている。つまり、任意のワード線の一方側にて隣合うワード線と他方側にて隣合うワード線とは互いに同一ポートのワード線となる。

この同一ポートのワード線は、行選択アドレス信号によって同時に選択されることはなく、どちらか一方のワード線はワード線ドライバ回路によりＬレベルに固定されている。このため、ワード線ＷＬＢ０の一方側にて隣合うワード線ＷＬＡ０が選択された場合には、他方側にて隣合うワード線ＷＬＡ１は選択されない。

よって、図６を参照して、ワード線ＷＬＢ０の一方側のワード線ＷＬＡ０の電位の変化によりワード線ＷＬＢ０とワード線ＷＬＡ０との間で生じるカップリング容量Ｃ１が変化するが、ワード線ＷＬＢ０の他方側のワード線ＷＬＡ１の電位はＬレベルで一定であるためワード線ＷＬＢ０とワード線ＷＬＡ１との間で生じるカップリング容量Ｃ２は変化せずワード線ＷＬＢ０の電位に影響を与えない。したがって、本実施の形態では、図７に示すようにワード線ＷＬＢ０がカップリング容量の影響を受けにくいため、図４および図５の場合よりも、カップリングノイズを低減することができ、メモリセル面積を増加させることなく、誤動作を防止することができる。

（実施の形態２）
本実施の形態においては、実施の形態１のワード線配置を実現する具体的なレイアウト構成例について説明する。

図８および図９は、本発明の実施の形態２における２ポートＳＲＡＭメモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図である。また、図１０は、図８および図９のメモリセル２ビット分の等価回路を示す回路図である。

なお、図８はトランジスタ形成層から第１金属配線層までのレイアウト構成例を示しており、図９は第１ビアホールから第３金属配線層までのレイアウト構成例を示している。

まず１ビット分のメモリセルＭＣ１のレイアウト構成について説明する。
主に図８を参照して、半導体基板の表面に、１つのｎ型ウェル領域ＮＷと、そのｎ型ウェル領域ＮＷを挟む２つのｐ型ウェル領域ＰＷ０、ＰＷ１とが形成されている。ｐＭＯＳトランジスタＰ１、Ｐ２はｎ型ウェルＮＷ内に形成されている。また、ｎＭＯＳトランジスタＮ１、Ｎ３ｂ、Ｎ４ｂはｐ型ウェルＰＷ０内に形成されており、ｎＭＯＳトランジスタＮ２、Ｎ３ａ、Ｎ４ａはｐ型ウェルＰＷ１内に形成されている。

ｐＭＯＳトランジスタＰ１は、ｐ型拡散領域ＦＬ１３よりなるソースと、ｐ型拡散領域ＦＬ１４よりなるドレインと、ゲートＰＬ１とを有している。ｐＭＯＳトランジスタＰ２は、ｐ型拡散領域ＦＬ１１よりなるソースと、ｐ型拡散領域ＦＬ１２よりなるドレインと、ゲートＰＬ２とを有している。

ｎＭＯＳトランジスタＮ１は、ｎ型拡散領域ＦＬ１よりなるソースと、ｎ型拡散領域ＦＬ２よりなるドレインと、ゲートＰＬ１とを有している。ｎＭＯＳトランジスタＮ２は、ｎ型拡散領域ＦＬ４よりなるソースと、ｎ型拡散領域ＦＬ５よりなるドレインと、ゲートＰＬ２とを有している。

ｎＭＯＳトランジスタＮ３ａは、ｎ型拡散領域ＦＬ７よりなるソースと、ｎ型拡散領域ＦＬ８よりなるドレインと、ゲートＰＬ４とを有している。ｎＭＯＳトランジスタＮ３ｂは、ｎ型拡散領域ＦＬ２よりなるソースと、ｎ型拡散領域ＦＬ３よりなるドレインと、ゲートＰＬ３とを有している。

ｎＭＯＳトランジスタＮ４ａは、ｎ型拡散領域ＦＬ５よりなるソースと、ｎ型拡散領域ＦＬ６よりなるドレインと、ゲートＰＬ４とを有している。ｎＭＯＳトランジスタＮ４ｂは、ｎ型拡散領域ＦＬ９よりなるソースと、ｎ型拡散領域ＦＬ１０よりなるドレインと、ゲートＰＬ３とを有している。

各ｎ型拡散領域はｐ型ウェルＰＷ０、ＰＷ１の活性領域内にｎ型不純物を注入することにより形成される。また、各ｐ型拡散領域はｎ型ウェルＮＷの活性領域内にｐ型不純物を注入することにより形成される。

ｎＭＯＳトランジスタＮ１のｎ型拡散領域ＦＬ２とｎＭＯＳトランジスタＮ３ｂのｎ型拡散領域ＦＬ２とは共通の拡散領域より構成されている。ｎＭＯＳトランジスタＮ２のｎ型拡散領域ＦＬ５とｎＭＯＳトランジスタＮ４ａのｎ型拡散領域ＦＬ５とは共通の拡散領域より構成されている。

ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１との各ゲートＰＬ１は共通のドープト多結晶シリコン（不純物が導入された多結晶シリコン）配線で構成されている。またｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２との各ゲートＰＬ２は共通のドープト多結晶シリコン配線で構成されている。ｎＭＯＳトランジスタＮ３ａとＮ４ａとの各ゲートＰＬ４は共通のドープト多結晶シリコン配線で構成されている。ｎＭＯＳトランジスタＮ３ｂとＮ４ｂとの各ゲートＰＬ３は共通のドープト多結晶シリコン配線で構成されている。

ゲートＰＬ１とｐ型拡散領域ＦＬ１２とｎ型拡散領域ＦＬ５との各々は、シェアードコンタクトＳＣとコンタクトＣ１とを介して記憶端子Ｎａに対応する第１金属配線により低インピーダンスで電気的に接続されている。またゲートＰＬ１とｎ型拡散領域ＦＬ９とは、シェアードコンタクトＳＣを介して第１金属配線ＣＳＣにより電気的に接続されている。

ゲートＰＬ２とｐ型拡散領域ＦＬ１４とｎ型拡散領域ＦＬ２との各々は、シェアードコンタクトＳＣとコンタクトＣ１とを介して記憶端子Ｎｂに対応する第１金属配線により低インピーダンスで電気的に接続されている。またゲートＰＬ２とｎ型拡散領域ＦＬ７とは、シェアードコンタクトＳＣを介して第１金属配線ＣＳＣにより電気的に接続されている。

主に図８および図９を参照して、ｐ型拡散領域ＦＬ１１とＦＬ１３との各々にはコンタクトＣ１を介して別々の第１金属配線ＶＤＤ１が電気的に接続されており、その別々の第１金属配線ＶＤＤ１は第１ビアホールＴ１を介してＶＤＤ電位となる第２金属配線に電気的に接続されている。

ｎ型拡散領域ＦＬ８にはコンタクトＣ１を介して第１金属配線ＢＬＡ１が電気的に接続されており、その第１金属配線ＢＬＡ１は第１ビアホールＴ１を介してビット線ＢＬＡとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ６はコンタクトＣ１を介して第１金属配線／ＢＬＡ１に電気的に接続されており、その第１金属配線／ＢＬＡ１は第１ビアホールＴ１を介してビット線／ＢＬＡとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ４にはコンタクトＣ１を介して第１金属配線ＧＮＤ１が電気的に接続されており、その第１金属配線ＧＮＤ１には第１ビアホールＴ１を介して接地線ＧＮＤとなる第２金属配線が電気的に接続されている。

ｎ型拡散領域ＦＬ３にはコンタクトＣ１を介して第１金属配線ＢＬＢ１が電気的に接続されており、その第１金属配線ＢＬＢ１は第１ビアホールＴ１を介してビット線ＢＬＢとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ１０はコンタクトＣ１を介して第１金属配線／ＢＬＢ１に電気的に接続されており、その第１金属配線／ＢＬＢ１は第１ビアホールＴ１を介してビット線／ＢＬＢとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ１にはコンタクトＣ１を介して第１金属配線ＧＮＤ１が電気的に接続されており、その第１金属配線ＧＮＤ１には第１ビアホールＴ１を介して接地線ＧＮＤとなる第２金属配線が電気的に接続されている。

メモリセル領域内に配置されるすべての第２金属配線は、互いに平行に配置されており、かつｎ型ウェルＮＷとｐ型ウェルＰＷ０との境界線およびｎ型ウェルＮＷとｐ型ウェルＰＷ１との境界線に対して平行な方向に延びている。

ゲートＰＬ４にはゲートコンタクトＧＣを介して第１金属配線ＷＬＡａが電気的に接続されており、その第１金属配線ＷＬＡａは第１ビアホールＴ１を介して第２金属配線ＷＬＡｂが電気的に接続されており、その第２金属配線ＷＬＡｂは第２ビアホールＴ２を介してワード線ＷＬＡ１となる第３金属配線に電気的に接続されている。ゲートＰＬ３にはゲートコンタクトＧＣを介して第１金属配線ＷＬＢａが電気的に接続されており、その第１金属配線ＷＬＢａは第１ビアホールＴ１を介して第２金属配線ＷＬＢｂが電気的に接続されており、その第２金属配線ＷＬＢｂは第２ビアホールＴ２を介してワード線ＷＬＢ１となる第３金属配線に電気的に接続されている。

メモリセル領域内に配置されるすべての第３金属配線も、互いに平行に配置されており、かつｎ型ウェルＮＷとｐ型ウェルＰＷ０との境界線およびｎ型ウェルＮＷとｐ型ウェルＰＷ１との境界線に対して直交する方向に延びている。

次に、互いに隣接するメモリセルＭＣ１とＭＣ２とのレイアウト構成について説明する。

図８および図９を参照して、メモリセルＭＣ１に隣接するメモリセルＭＣ２のトランジスタ形成層から第２金属配線層までの平面レイアウト構成は、メモリセルＭＣ１とメモリセルＭＣ２との境界線（Ｘ−Ｘ線）に対して、メモリセルＭＣ１の平面レイアウトと線対称の構成を有している。これにより、第２金属配線層よりなるＧＮＤ線、ＶＤＤ線、ビット線対ＢＬＡ、／ＢＬＡ、ＢＬＢ、／ＢＬＢは、隣接したメモリセル（たとえばＭＣ１とＭＣ２）とで共有されている。また、線対称に配置されているため、容量値などの特性のずれを最小限にすることができる。

これに対して、メモリセルＭＣ１に隣接するメモリセルＭＣ２の第２ビアホールＴ２と第３金属配線層との各々の平面レイアウト構成は、メモリセルＭＣ１の平面レイアウト構成と同じ構成を有している。つまり、メモリセルＭＣ１とＭＣ２との双方において、第１ポートに接続された第３金属配線層よりなるワード線ＷＬＡ１、ＷＬＡ２の各々は、第２ポートに接続された第３金属配線層よりなるワード線ＷＬＢ１、ＷＬＢ２の各々よりも図中上側に配線されている。言い換えれば、第１ポートに接続された第３金属配線層よりなるワード線ＷＬＡ１、ＷＬＡ２の各々と、第２ポートに接続された第３金属配線層よりなるワード線ＷＬＢ１、ＷＬＢ２の各々とは、交互に配線されている。

上記のようにメモリセルのレイアウトを構成することで、実施の形態１で説明したようにカップリング容量によるワード線のノイズを低減でき、メモリセル面積を増加させずに、誤動作を防止することができる。

（実施の形態３）
本実施の形態では、実施の形態１および２とは異なるタイプであって、読出し専用ポートを備えた２ポートＳＲＡＭメモリセルについて説明する。

図１１は、本発明の実施の形態３における２ポートＳＲＡＭメモリセルの等価回路を示す回路図である。図１１を参照して、このメモリセルＭＣは、２つのドライバトランジスタＮ１、Ｎ２と、２つの負荷トランジスタＰ１、Ｐ２と、２つのアクセストランジスタＮ３、Ｎ４と、読出専用ポートを構成するｎＭＯＳトランジスタＮ５、Ｎ６とを有している。

２つのドライバトランジスタＮ１、Ｎ２と、２つのアクセストランジスタＮ３、Ｎ４と、トランジスタＮ５、Ｎ６とはｎＭＯＳトランジスタで構成されており、２つの負荷トランジスタＰ１、Ｐ２はｐＭＯＳトランジスタで構成されている。

ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１とにより第１のＣＭＯＳインバータＩ１が構成され、ｎＭＯＳトランジスタＮ２とｐＭＯＳトランジスタＰ２とにより第２のＣＭＯＳインバータＩ２が構成されている。第１および第２のインバータＩ１、Ｉ２の一方の出力端子は他方の入力端子に互いに接続されることによりフリップフロップ回路が構成され、記憶ノードＮａ、Ｎｂが構成されている。

ｎＭＯＳトランジスタＮ３のソース、ゲートおよびドレインの各々は、一方の記憶端子Ｎａ、書込み用ワード線ＷＷＬおよび一方の書込み用ビット線ＷＢＬの各々に接続されている。ｎＭＯＳトランジスタＮ４のソース、ゲートおよびドレインの各々は、他方の記憶端子Ｎｂ、書込み用ワード線ＷＬおよび他方の書込み用ビット線／ＷＢＬの各々に接続されている。

第１ポートには、このｎＭＯＳトランジスタＮ３、Ｎ４と書込み用ワード線ＷＷＬと、書込み用ビット線対ＷＢＬ、／ＷＢＬとが接続されている。このように第１ポートにメモリセル内の２つのアクセストランジスタを接続しているため、差動方式での安定した書込み・読出し動作ができる。

第２ポートには、ｎＭＯＳトランジスタＮ５、Ｎ６と、読出し用ビット線ＲＢＬと、読出し用ワード線ＲＷＬとが接続されている。ｎＭＯＳトランジスタＮ５のドレインとｎＭＯＳトランジスタＮ６のソースとが共通に接続されている。ｎＭＯＳトランジスタＮ５のソースおよびゲートの各々は、接地線ＧＮＤ２および記憶ノードＮｂの各々に接続されている。ｎＭＯＳトランジスタＮ６のドレインおよびゲートの各々は、読出し用ビット線ＲＢＬおよび読出し用ワード線ＲＷＬの各々に接続されている。

以上のように接続することで、読出し専用ポートを備えた２ポートＳＲＡＭメモリセル回路が構成される。

次に、図１１の等価回路図を用いた回路動作の一例について説明する。
まず第１ポートにおいて保持データを読出す場合について説明する。ワード線ＷＷＬは最初「Ｌ」レベルであり、アクセストランジスタＮ３はＯＦＦ状態で保持状態にある。読出し動作が始まると、ワード線ＷＷＬが「Ｈ」レベルになり、アクセストランジスタＮ３がＯＮ状態になる。すると、記憶ノードＮａとビット線ＷＢＬとが電気的に接続状態になる。仮に記憶ノードＮａが「Ｈ」レベルを保持していたとすると、ビット線ＷＢＬに「Ｈ」レベルが読出される。逆に記憶ノードＮａが「Ｌ」レベルを保持していたとすると、ビット線ＷＢＬには「Ｌ」レベルが読出される。その後、ワード線ＷＷＬは「Ｌ」レベルに戻り、アクセストランジスタＮ３はＯＦＦ状態になって再び保持状態に戻る。

次に、第１ポートにおける書込み動作について説明する。記憶ノードＮａに「Ｈ」レベルを書込む場合はビット線ＷＢＬは「Ｈ」レベルに、「Ｌ」レベルを書込む場合はビット線ＷＢＬは「Ｌ」レベルにドライバ回路（図示せず）によってドライブされている。ワード線ＷＷＬを「Ｌ」レベルから「Ｈ」レベルにすると、アクセストランジスタＮ３がＯＦＦ状態からＯＮ状態となり、ビット線ＷＢＬと記憶ノードＮａとが電気的に接続状態になる。ビット線ＷＢＬは強くドライブされているため、記憶ノードＮａは保持データに拘らずビット線ＷＢＬのレベルに変化する。たとえば、ビット線ＷＢＬが「Ｌ」レベルにドライブされていると、記憶ノードＮａも「Ｌ」レベルとなり、反対側の記憶ノードＮｂは「Ｈ」レベルとなる。逆にビット線ＷＢＬが「Ｈ」レベルにドライブされていると、記憶ノードＮａも「Ｈ」レベルとなり、反対側の記憶ノードＮｂは「Ｌ」レベルとなる。その後、書込み用ワード線ＷＷＬが「Ｈ」レベルから「Ｌ」レベルになり、アクセストランジスタＮ３がＯＦＦ状態になると、各々の記憶ノードＮａ、Ｎｂが書込まれたレベルで安定しデータが保持される。以上で書込み動作が完了する。

次に、第２ポートにおける読出し動作について説明する。
非読出し状態の場合、読出し用ビット線ＲＢＬが予め「Ｈ」レベルにプリチャージされる。また、読出し用ワード線ＲＷＬは「Ｌ」レベル、すなわちｎＭＯＳトランジスタＮ６はＯＦＦ状態である。仮に記憶ノードＮａがＨレベルであるとすると、ｎＭＯＳトランジスタＮ５はＯＮ状態である。

読出し動作が始まり、読出し用ワード線ＲＷＬが「Ｌ」レベルから「Ｈ」レベルに変化すると、ｎＭＯＳトランジスタＮ６はＯＦＦ状態からＯＮ状態に変化する。すると、読出し用ビット線ＲＢＬと接地線ＧＮＤ２とがｎＭＯＳトランジスタＮ５、Ｎ６を介して電気的に導通状態になるため、読出し用ビット線ＲＢＬはプリチャージレベルである「Ｈ」レベルから「Ｌ」レベルに変化し、記憶ノードＮａの反転データである「Ｌ」レベルが読出される。その後、ワード線ＲＷＬが「Ｈ」レベルから「Ｌ」レベルに戻ると、ｎＭＯＳトランジスタＮ６がＯＦＦ状態になり、読出し用ビット線ＲＢＬと接地線ＧＮＤ２とは電気的に遮断される。そして、次の読出し動作のために読出し用ビット線ＲＢＬが再び「Ｈ」レベルにプリチャージされて読出し動作が完了する。

一方、仮に記憶ノードＮａが「Ｌ」レベルであったとすると、ｎＭＯＳトランジスタＮ５はＯＦＦ状態である。読出し動作が始まり、読出し用ワード線ＲＷＬが「Ｌ」レベルから「Ｈ」レベルに変化すると、ｎＭＯＳトランジスタＮ６はＯＦＦ状態からＯＮ状態に変化するがｎＭＯＳトランジスタＮ５がＯＦＦ状態であるため、読出し用ビット線ＲＢＬはプリチャージレベルである「Ｈ」レベルのままで変化しない。こうして、記憶ノードＮａの反転データである「Ｈ」レベルが読出される。その後、ワード線ＲＷＬが「Ｈ」レベルから「Ｌ」レベルに戻り読出し動作が完了する。

以上説明したように、第２ポートでは書込み動作はできず、読出し動作のみが行なわれる。

次に、上記の２ポートＳＲＡＭメモリセルの平面レイアウト構成について説明する。
図１２および図１３は、本発明の実施の形態３における２ポートＳＲＡＭメモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図である。また、図１４は、図１２および図１３のメモリセル２ビット分の等価回路を示す回路図である。

なお、図１２はトランジスタ形成層から第１金属配線層までのレイアウト構成例を示しており、図１３は第１ビアホールから第３金属配線層までのレイアウト構成例を示している。

まず１ビット分のメモリセルＭＣ１のレイアウト構成について説明する。
主に図１２を参照して、半導体基板の表面に、１つのｎ型ウェル領域ＮＷと、そのｎ型ウェル領域ＮＷを挟む２つのｐ型ウェル領域ＰＷ０、ＰＷ１とが形成されている。ｐＭＯＳトランジスタＰ１、Ｐ２はｎ型ウェルＮＷ内に形成されている。また、ｎＭＯＳトランジスタＮ１、Ｎ３、Ｎ４はｐ型ウェルＰＷ０内に形成されており、ｎＭＯＳトランジスタＮ２、Ｎ５、Ｎ６はｐ型ウェルＰＷ１内に形成されている。

ｐＭＯＳトランジスタＰ１は、ｐ型拡散領域ＦＬ１１２よりなるソースと、ＦＬ１１０よりなるドレインと、ゲートＰＬ１とを有している。ｐＭＯＳトランジスタＰ２は、ｐ型拡散領域ＦＬ１１３よりなるソースと、ｐ型拡散領域ＦＬ１１１よりなるドレインと、ゲートＰＬ２とを有している。

ｎＭＯＳトランジスタＮ１は、ｎ型拡散領域ＦＬ２００よりなるソースと、ｎ型拡散領域ＦＬ２１０よりなるドレインと、ゲートＰＬ１とを有している。ｎＭＯＳトランジスタＮ２は、ｎ型拡散領域ＦＬ２０１よりなるソースと、ｎ型拡散領域ＦＬ２１１よりなるドレインと、ゲートＰＬ２とを有している。

ｎＭＯＳトランジスタＮ３は、ｎ型拡散領域ＦＬ２１０よりなるソースと、ｎ型拡散領域ＦＬ２２０よりなるドレインと、ゲートＰＬ３とを有している。ｎＭＯＳトランジスタＮ４は、ｎ型拡散領域ＦＬ２１２よりなるソースと、ｎ型拡散領域ＦＬ２２１よりなるドレインと、ゲートＰＬ３とを有している。

ｎＭＯＳトランジスタＮ５は、１対のｎ型拡散領域ＦＬ２０２、ＦＬ２４０よりなるソースおよびドレインと、ゲートＰＬ２とを有している。ｎＭＯＳトランジスタＮ６は、１対のｎ型拡散領域ＦＬ２４０、ＦＬ２３０よりなるソースおよびドレインと、ゲートＰＬ４とを有している。

ｎＭＯＳトランジスタＮ１のｎ型拡散領域ＦＬ２１０とｎＭＯＳトランジスタＮ３のｎ型拡散領域ＦＬ２１０とは共通の拡散領域より構成されている。ｎＭＯＳトランジスタＮ５のｎ型拡散領域ＦＬ２４０とｎＭＯＳトランジスタＮ６のｎ型拡散領域ＦＬ２４０とは共通の拡散領域より構成されている。

ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１との各ゲートＰＬ１は共通のドープト多結晶シリコン配線で構成されている。またｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とＮ５との各ゲートＰＬ２は共通のドープト多結晶シリコン配線で構成されている。ｎＭＯＳトランジスタＮ３とＮ４との各ゲートＰＬ３は共通のドープト多結晶シリコン配線で構成されている。

ゲートＰＬ２とｐ型拡散領域ＦＬ１１０とｎ型拡散領域ＦＬ２１０との各々は、コンタクトホールを介して記憶端子Ｎａに対応する第１金属配線により低インピーダンスで電気的に接続されている。ゲートＰＬ１とｐ型拡散領域ＦＬ１１１とｎ型拡散領域ＦＬ２１１との各々は、コンタクトホールを介して記憶端子Ｎｂに対応する第１金属配線により低インピーダンスで電気的に接続されている。また、ゲートＰＬ１は、ｎ型拡散領域ＦＬ２１２にも電気的に接続されている。

主に図１２および図１３を参照して、ｐ型拡散領域ＦＬ１１２とＦＬ１１３との各々にはコンタクトホールを介して別々の第１金属配線が電気的に接続されており、その別々の第１金属配線は第１ビアホールＴ１を介してＶＤＤ電位となる第２金属配線に電気的に接続されている。

ｎ型拡散領域ＦＬ２２０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線は第１ビアホールＴ１を介して第１ポートの書込み用ワード線ＷＢＬとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ２２１はコンタクトホールを介して第１金属配線に電気的に接続されており、その第１金属配線は第１ビアホールＴ１を介して第１ポートの書込み用ビット線／ＷＢＬとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ２００にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して接地線ＧＮＤ１となる第２金属配線が電気的に接続されている。

ｎ型拡散領域ＦＬ２３０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して第２ポートの読出し用ビット線ＲＢＬとなる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０１にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して接地線ＧＮＤ１となる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０２にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して接地線ＧＮＤ２となる第２金属配線が電気的に接続されている。

ゲートＰＬ３にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して第２金属配線が電気的に接続されており、その第２金属配線には第２ビアホールＴ２を介して第１ポートの書込み用ワード線ＷＷＬとなる第３金属配線が電気的に接続されている。またゲートＰＬ４にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して第２金属配線が電気的に接続されており、その第２金属配線には第２ビアホールＴ２を介して第２ポートの読出し用ワード線ＲＷＬとなる第３金属配線が電気的に接続されている。

図１２および図１３を参照して、メモリセルＭＣ１に隣接するメモリセルＭＣ２のトランジスタ形成層から第２金属配線層までの平面レイアウト構成は、メモリセルＭＣ１とメモリセルＭＣ２との境界線（Ｘ−Ｘ線）に対して、メモリセルＭＣ１の平面レイアウトと線対称の構成を有している。これにより、第２金属配線層よりなるＧＮＤ１線、ＧＮＤ２線、ＶＤＤ線、ビット線ＷＢＬ、／ＷＢＬ、ＲＢＬは、隣接したメモリセル（たとえばＭＣ１とＭＣ２）とで共有されている。

これに対して、メモリセルＭＣ１に隣接するメモリセルＭＣ２の第２ビアホールＴ２と第３金属配線層との各々の平面レイアウト構成は、メモリセルＭＣ１の平面レイアウト構成と同じ構成を有している。つまり、メモリセルＭＣ１とＭＣ２との双方において、第２ポートに接続された第３金属配線層よりなるワード線ＲＷＬ１、ＲＷＬ２の各々は、第１ポートに接続された第３金属配線層よりなるワード線ＷＷＬ１、ＷＷＬ２の各々よりも図中上側に配線されている。言い換えれば、第２ポートに接続された第３金属配線層よりなるワード線ＲＷＬ１、ＲＷＬ２の各々と、第１ポートに接続された第３金属配線層よりなるワード線ＷＷＬ１、ＷＷＬ２の各々とは、交互に配線されている。

（実施の形態４）
本実施の形態は、連想メモリ（ＣＡＭ：Content Addressable Memory）に関するものである。近年、コンピュータの高速化のためにキャッシュメモリをチップ内に搭載することが求められている。チップ外部の大容量メモリはアクセスに時間がかかるため、その外部メモリのあるアドレス空間に記録されているデータをチップ内の高速なキャッシュメモリに転送してＣＰＵの高速化を図るという手法が採られる。その際、キャッシュメモリにデータが転送されているか否かを瞬時に検索する必要があり、その比較一致検索機能を有するのが連想メモリである。

図１５は、本発明の実施の形態４における連想メモリのメモリセルの等価回路を示す回路図である。図１５を参照して、メモリセルは、２つのドライバトランジスタＮ１、Ｎ２と、２つの負荷トランジスタＰ１、Ｐ２と、２つのアクセストランジスタＮ３、Ｎ４と、ｎＭＯＳトランジスタＮ５〜Ｎ７とを有している。２つのドライバトランジスタＮ１、Ｎ２と、２つのアクセストランジスタＮ３、Ｎ４とはｎＭＯＳトランジスタで構成されており、２つの負荷トランジスタＰ１、Ｐ２はｐＭＯＳトランジスタで構成されている。

ｎＭＯＳトランジスタＮ３のソース、ゲートおよびドレインの各々は、一方の記憶端子Ｎａ、ワード線ＷＬおよび一方の正相ビット線ＢＬの各々に接続されている。ｎＭＯＳトランジスタＮ４のソース、ゲートおよびドレインの各々は、他方の記憶端子ｂ、ワード線ＷＬおよび他方の逆相ビット線／ＢＬの各々に接続されている。

ｎＭＯＳトランジスタＮ５、Ｎ６の各ドレインは互いに電気的に接続されて内部ノードＮｃを構成している。ｎＭＯＳトランジスタＮ５のソースおよびゲートの各々は、サーチ線ＳＬ、記憶ノードＮｂの各々に接続されている。ｎＭＯＳトランジスタＮ６のソースおよびゲートの各々は、サーチ線／ＳＬ、記憶ノードＮａの各々に電気的に接続されている。ｎＭＯＳトランジスタＮ７のゲート、ソースおよびドレインの各々は、内部ノードＮｃ、接地線ＧＮＤ２、マッチ線ＭＬの各々に接続されている。このようにして連想メモリが構成されている。

なお、マッチ線ＭＬとは、検索データと記憶データとの一致・不一致を示す信号を伝達するものである。

次に、連想メモリの比較動作について説明する。
まず初期状態においてはサーチ線対ＳＬ、／ＳＬは共に「Ｌ」レベルである。仮に記憶ノードＮａ、Ｎｂのデータが各々「Ｈ」レベル、「Ｌ」レベルであったとすると、ｎＭＯＳトランジスタＮ６はＯＮ状態、ｎＭＯＳトランジスタＮ５はＯＦＦ状態となっている。したがって、内部ノードＮｃはｎＭＯＳトランジスタＮ６を介してサーチ線／ＳＬと電気的に接続状態であり「Ｌ」レベルになる。ｎＭＯＳトランジスタＮ７はＯＦＦ状態であるため、マッチ線ＭＬと接地線ＧＮＤ２とは電気的に遮断状態である。マッチ線ＭＬは予め「Ｈ」レベルにプリチャージされている。

比較動作が始まると、比較したいデータに応じてサーチ線ＳＬまたは／ＳＬのどちらか一方が「Ｌ」レベルから「Ｈ」レベルにドライブされる。いま、記憶ノードＮａに保持されているデータが「Ｈ」であるか「Ｌ」であるかを比較するために、検索データとしてサーチ線ＳＬは「Ｌ」レベルのままにし、サーチ線／ＳＬを「Ｈ」レベルにドライブしたとする。すると、ｎＭＯＳトランジスタＮ５はＯＦＦ状態、ｎＭＯＳトランジスタＮ６はＯＮ状態であるため、内部ノードＮｃはサーチ線／ＳＬと電気的に接続状態であるため「Ｈ」レベルとなり、ｎＭＯＳトランジスタＮ７がＯＮ状態となる。マッチ線ＭＬはｎＭＯＳトランジスタＮ７を介して接地線ＧＮＤ２と電気的に接続状態となる。したがって、マッチ線ＭＬは初期状態「Ｈ」レベルから「Ｌ」レベルに変化し、比較結果が不一致であったという情報が得られる。

一方、検索データとしてサーチ線／ＳＬは「Ｌ」レベルのままにし、サーチ線ＳＬを「Ｈ」レベルにドライブしたとする。その場合は、ｎＭＯＳトランジスタＮ６を介して内部ノードＮｃはサーチ線／ＳＬと電気的に接続されているため「Ｌ」レベルになる。ｎＭＯＳトランジスタＮ７はＯＦＦ状態であり、マッチ線ＭＬは接地電位ＧＮＤ２と電気的に遮断状態であり、マッチ線ＭＬは初期プリチャージ状態である「Ｈ」レベルに保持される。その結果、比較結果が一致したという情報が得られる。その後、サーチ線対ＳＬ、／ＳＬを共に「Ｌ」レベルに戻し、マッチ線ＭＬを再びプリチャージして「Ｈ」レベルにすることで比較動作が完了する。

なお、通常の読出動作および書込動作については説明の便宜上省略する。
図１６は、本発明の実施の形態４における連想メモリセルを３行分並べた場合のワード線およびマッチ線の配置を示す平面レイアウト図である。図１６を参照して、本実施の形態では、各行毎にワード線とマッチ線とが互いに平行に延びている。また、ワード線とマッチ線との平面レイアウトは、隣接する行の境界線（１点鎖線）に対して、隣接する行同士で互いに線対称となっている。つまり、互いに隣合う１行目と２行目とにおいて１行目のマッチ線ＭＬ０と２行目のマッチ線ＭＬ１とが互いに隣合っており、かつ互いに隣合う２行目と３行目とにおいて２行目のワード線ＷＬ１と３行目のワード線ＷＬ２とが互いに隣合っており、このような構成が繰返されている。このため、図１６の上側から順に、ワード線ＷＬ０、マッチ線ＭＬ０、マッチ線ＭＬ１、ワード線ＷＬ１、ワード線ＷＬ２、マッチ線ＭＬ２の順で、各ワード線およびマッチ線が平面的に配置されている。

本実施の形態によれば、上記のようにワード線およびマッチ線が平面的に配置されることにより、図１７に示すように配線間のカップリングノイズの影響を実施の形態１と同様に低減することができる。以下、そのことを説明する。

連想メモリで問題となるのは、一致比較動作終了後にマッチ線ＭＬをプリチャージする場合である。一致比較動作では、予め「Ｈ」レベルにプリチャージしておいたマッチ線ＭＬの大半が「Ｈ」レベルに変化する。一致した行（多くても１行のみ）のマッチ線ＭＬが「Ｌ」レベルを保持するが、一致しなかった場合は全てのマッチ線ＭＬが変化し「Ｌ」レベルとなる。一致比較動作終了後は、マッチ線を再び「Ｈ」レベルにプリチャージするため、大半のマッチ線ＭＬが「Ｌ」レベルから「Ｈ」レベルに変化する。

たとえば図１７のマッチ線ＭＬ１とＭＬ２とが「Ｌ」レベルになった後、再びプリチャージされる場合を考える。一致比較動作中は同時に読出し動作や書込み動作は行なわれない。したがって、全ワード線ＷＬ０〜ＷＬ２は「Ｌ」レベルである。マッチ線ＭＬ１とＭＬ２とが、「Ｌ」レベルから「Ｈ」レベルに変化すると、隣合うワード線ＷＬ１とＷＬ２とはカップリング容量Ｃ３とＣ５とによって同じように「Ｌ」レベルから「Ｈ」レベルに変化しようとする。しかし、全ワード線ＷＬ０〜ＷＬ２は選択されていないため、図示しないワード線ドライバ回路によって「Ｌ」レベルにドライブされており、「Ｌ」レベルから電位が一瞬上昇しても、またすぐに「Ｌ」レベルに戻される。つまり、ワード線ＷＬ１の一方側にて隣合うマッチ線ＭＬ１が「Ｌ」レベルから「Ｈ」レベルに変化しても、他方側にて隣合うワード線ＷＬ２の電位はほとんど変化しない。

よって、ワード線ＷＬ１の一方側のマッチ線ＭＬ１の電位の変化によりワード線ＷＬ１とマッチ線ＭＬ１との間で生じるカップリング容量Ｃ３の影響を受ける。ワード線ＷＬ１の他方側のワード線ＷＬ２の電位は「Ｌ」レベルで一定であるためワード線ＷＬ１とワード線ＷＬ２との間で生じるカップリング容量Ｃ４はワード線ＷＬ１の電位に影響を与えない。したがって、本実施の形態では、図１７に示すようにワード線ＷＬ１がカップリング容量の影響を受けにくいため、カップリングノイズを低減することができ、メモリセル面積を増加させることなく、誤動作を防止することができる。

これに対して、ワード線とマッチ線とを実施の形態１の２ポートメモリで示したように順番に配線したとすると、各ワード線の両側にて隣合う配線がマッチ線となってしまうため、ワード線が両側の各マッチ線との間のカップリングノイズの影響を受けてしまう。

このように本実施の形態では、実施の形態１と同様、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減することが可能となる。

次に、上記の連想メモリセルの平面レイアウト構成について説明する。
図１８および図１９は、本発明の実施の形態４における連想メモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図である。

なお、図１８はトランジスタ形成層から第１金属配線層までのレイアウト構成例を示しており、図１９は第１ビアホールから第３金属配線層までのレイアウト構成例を示している。

まず１ビット分のメモリセルＭＣ１のレイアウト構成について説明する。
図１５、図１８および図１９を参照して、本実施の形態のレイアウト構成は、図１１〜図１３の構成と比較して、読出し専用ポートを構成するｎＭＯＳトランジスタＮ５、Ｎ６の代わりに連想メモリ用のｎＭＯＳトランジスタＮ５〜Ｎ８を設けた点と、読出し用ビット線ＲＢＬおよび読出し用ワード線ＲＷＬとの代わりにサーチ線対ＳＬ、／ＳＬおよびマッチ線ＭＬとを設けた点とにおいて主に異なる。

主に図１８を参照して、連想メモリ用のｎＭＯＳトランジスタＮ５〜Ｎ７の各々は、ｐ型ウェルＰＷ１内に形成されている。ｎＭＯＳトランジスタＮ５は、１対のｎ型拡散領域ＦＬ２３０、ＦＬ２０３よりなるソースおよびドレインと、ゲートＰＬ１とを有している。ｎＭＯＳトランジスタＮ６は、１対のｎ型拡散領域ＦＬ２０２、ＦＬ２０３よりなるソースおよびドレインと、ゲートＰＬ２とを有している。ｎＭＯＳトランジスタＮ７は、１対のｎ型拡散領域ＦＬ２０４、ＦＬ２０５よりなるソースおよびドレインと、ゲートＰＬ４とを有している。

ｎＭＯＳトランジスタＮ５とＮ６との各ｎ型拡散領域ＦＬ２０３は共通の拡散領域より構成されており、コンタクトホールを介して第１金属配線ＮｃによりゲートＰＬ４と電気的に接続されている。ｎＭＯＳトランジスタＮ５のゲートＰＬ１とｎＭＯＳトランジスタＮ１のゲートＰＬ１とｐＭＯＳトランジスタＰ１のゲートＰＬ１とは、共通のドープト多結晶シリコン配線より構成されている。ｎＭＯＳトランジスタＮ６のゲートＰＬ２とｎＭＯＳトランジスタＮ２のゲートＰＬ２とｐＭＯＳトランジスタＰ２のゲートＰＬ２とは、共通のドープト多結晶シリコン配線より構成されている。

図１８および図１９を参照して、ｎ型拡散領域ＦＬ２３０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介してサーチ線ＳＬとなる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０２にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介してサーチ線／ＳＬとなる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０４にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して接地線ＧＮＤ２となる第２金属配線が電気的に接続されている。これらの第２金属配線は他の第２金属配線と平行に延びている。

ｎ型拡散領域ＦＬ２０５にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールＴ１を介して第２金属配線が電気的に接続されており、その第２金属配線には第２ビアホールＴ２を介してマッチ線ＭＬとなる第３金属配線が電気的に接続されている。このマッチ線ＭＬは、ワード線ＷＬと平行に延びている。

図１８および図１９を参照して、メモリセルＭＣ１に隣接するメモリセルＭＣ２のトランジスタ形成層から第３金属配線層までの平面レイアウト構成は、メモリセルＭＣ１とメモリセルＭＣ２との境界線（Ｘ−Ｘ線）に対して、メモリセルＭＣ１の平面レイアウトと線対称の構成を有している。これにより、第２金属配線層よりなるＧＮＤ１線、ＧＮＤ２線、ＶＤＤ線、ビット線ＷＢＬ、／ＷＢＬ、ＲＢＬは、隣接したメモリセル（たとえばＭＣ１とＭＣ２）とで共有されている。

また、互いに隣合う１行目と２行目とにおいて１行目のマッチ線ＭＬ０と２行目のマッチ線ＭＬ１とが互いに隣合い、かつ互いに隣合う２行目と３行目とにおいて２行目のワード線ＷＬ１と３行目のワード線ＷＬ２とが互いに隣合うよう構成されている。

なお、これ以外のレイアウト構成については、図１２および図１３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。

上記のようにメモリセルのレイアウトを構成することで、カップリング容量によるワード線のノイズを低減でき、メモリセル面積を増加させずに、誤動作を防止することができる。

（実施の形態５）
図２０は、本発明の実施の形態５における連想メモリセルの等価回路を示す回路図である。図２０を参照して、本実施の形態の等価回路の構成は、図１５に示す実施の形態４の構成と比較して、ｎＭＯＳトランジスタＮ８が追加されている点において異なる。このｎＭＯＳトランジスタＮ８のゲート、ソースおよびドレインの各々が、内部ノードＮｃ、接地電位ＧＮＤ２およびマッチ線ＭＬの各々に電気的に接続されている。

なお、これ以外の等価回路の構成については、図１５に示す構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明は省略する。

本実施の形態においても、ワード線とマッチ線との平面レイアウトは、実施の形態４と同様、図１６に示すように、隣接する行の境界線（１点鎖線）に対して、隣接する行同士で互いに線対称となっている。つまり、互いに隣合う１行目と２行目とにおいて１行目のマッチ線ＭＬ０と２行目のマッチ線ＭＬ１とが互いに隣合っており、かつ互いに隣合う２行目と３行目とにおいて２行目のワード線ＷＬ１と３行目のワード線ＷＬ２とが互いに隣合っている。また、図１６の上側から順に、ワード線ＷＬ０、マッチ線ＭＬ０、マッチ線ＭＬ１、ワード線ＷＬ１、ワード線ＷＬ２、マッチ線ＭＬ２の順で、各ワード線およびマッチ線が平面的に配置されている。

このようにワード線およびマッチ線が平面的に配置されることにより、図２１に示すように配線間のカップリングノイズの影響を実施の形態４と同様に低減することができる。

また、本実施の形態では、ｎＭＯＳトランジスタＮ８を追加したことにより、マッチ線ＭＬの引き抜きを早くすることができるため、比較動作の高速化を図ることができる。

次に、上記の連想メモリセルの平面レイアウト構成について説明する。
図２２および図２３は、本発明の実施の形態５における連想メモリセルを同一列に２ビット分並べたときのレイアウト構成例を示す平面図である。

なお、図２２はトランジスタ形成層から第１金属配線層までのレイアウト構成例を示しており、図２３は第１ビアホールから第３金属配線層までのレイアウト構成例を示している。

図２２を参照して、本実施の形態のレイアウト構成は、図１８および図１９の構成と比較して、ｎＭＯＳトランジスタＮ８が追加されている点において主に異なる。

ｎＭＯＳトランジスタＮ８はｐ型ウェルＰＷ１内に形成されている。ｎＭＯＳトランジスタＮ８は、１対のｎ型拡散領域ＦＬ２０６、ＦＬ２０５よりなるソースおよびドレインと、ゲートＰＬ４とを有している。

ｎＭＯＳトランジスタＮ７とＮ８との各ｎ型拡散領域ＦＬ２０５は共通の拡散領域より構成されており、各ゲートＰＬ４は共通のドープト多結晶シリコン配線より構成されている。

図２２および図２３を参照して、ｎ型拡散領域ＦＬ２０４とＦＬ２０６との各々にはコンタクトホールを介して別々の第１金属配線が電気的に接続されており、その別々の第１金属配線の各々には第１ビアホールを介して接地線ＧＮＤ２となる第２金属配線が電気的に接続されている。

なお、これ以外のレイアウト構成については、図１８および図１９の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。

（実施の形態６）
実施の形態２および３においてはワード線ＷＬＡとＷＬＢとが同一の絶縁層上に形成された場合について説明したが、ワード線ＷＬＡとワード線ＷＬＢとは、図２４に示すように異なる絶縁層上に形成されていてもよい。具体的には、絶縁層５１上に形成されたワード線ＷＬＡ上に絶縁層５２が形成されており、この絶縁層５２上にワード線ＷＬＢが形成されていてもよい。また、絶縁層５１上に形成されたワード線ＷＬＢ上に絶縁層５２が形成されており、この絶縁層５２上にワード線ＷＬＡが形成されていてもよい。つまり、ワード線ＷＬＡとワード線ＷＬＢとのいずれか一方は絶縁層５２の下側に配置されており、ワード線ＷＬＡとワード線ＷＬＢとのいずれか他方は絶縁層５２の上側に配置されていてもよい。これによりさらにカップリング容量を低減することができる。

また、実施の形態４および５においてはワード線ＷＬとマッチ線ＭＬとが同一の絶縁層上に形成された場合について説明したが、ワード線ＷＬとマッチ線ＭＬとは、図２４に示すように異なる絶縁層上に形成されていてもよい。具体的には、絶縁層５１上に形成されたワード線ＷＬ上に絶縁層５２が形成されており、この絶縁層５２上にマッチ線ＭＬが形成されていてもよい。また、絶縁層５１上に形成されたマッチ線ＭＬ上に絶縁層５２が形成されており、この絶縁層５２上にワード線ＷＬが形成されていてもよい。つまり、ワード線ＷＬとマッチ線ＭＬとのいずれか一方は絶縁層５２の下側に配置されており、ワード線ＷＬとマッチ線ＭＬとのいずれか他方は絶縁層５２の上側に配置されていてもよい。これによりさらにカップリング容量を低減することができる。

上記の実施の形態１〜５においては、各トランジスタとしてＭＯＳトランジスタについて説明したが、これらのトランジスタは、ＭＩＳ（Metal Insulator Semiconductor）であってもよい。また、各トランジスタの導電型はｐ型とｎ型とが逆であってもよい。

また、上記の実施の形態１〜３においては、２ポートのメモリセルについて説明したが、２ポート以上のマルチポートメモリセルについても本発明を同様に適用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１１ａ，１１ｂワードドライバ、１２ａ，１２ｂポートコントロール、１３ａ，１３ｂポート、ＢＬ，／ＢＬ，ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢビット線、／ＳＬサーチ線、／ＷＢＬ書込み用ビット線、ＦＬ１１〜ＦＬ１４，ＦＬ１００，ＦＬ１１０〜ＦＬ１１３ｐ型拡散領域、ＦＬ１〜ＦＬ１０，ＦＬ２００〜ＦＬ２０６，ＦＬ２２０〜ＦＬ２１２，ＦＬ２２１，ＦＬ２３０，ＦＬ２４０，ＦＬ２４１ｎ型拡散領域、ＧＮＤ，ＧＮＤ１，ＧＮＤ２接地線、ＭＬマッチ線、Ｎ１，Ｎ２ドライバトランジスタ、Ｎ３，Ｎ４，Ｎ３ａ，Ｎ３ｂ，Ｎ４ａ，Ｎ４ｂアクセストランジスタ、Ｎ５〜Ｎ８ｎＭＯＳトランジスタ、Ｐ１，Ｐ２負荷トランジスタ、ＰＬ１〜ＰＬ６ゲート、ＰＷ０，ＰＷ１ｐ型ウェル、ＮＷｎ型ウェル、ＲＢＬ読出し用ビット線、ＲＣＬ列選択信号線、ＲＷＬ読出し用ワード線、ＳＬ，／ＳＬサーチ線、ＶＤＤ電源線、ＷＢＬ書込み用ビット線、ＷＬ，ＷＬＡ，ＷＬＢワード線、ＷＷＬ書込み用ワード線、Ｎａ，Ｎｂ記憶ノード、Ｎｃ内部ノード、Ｉ１，Ｉ２ＣＭＯＳインバータ、ＭＣメモリセル。

Claims

複数行および複数列の行列状に配置された複数のメモリセルを有する半導体装置であって、
前記複数のメモリセルの各々は、
第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成された第１のインバータと、
第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成された第２のインバータと、
ゲートが第１のワード線に接続され、第１の記憶ノードと第１のビット線との間に接続された第１導電型の第１のアクセストランジスタと、
ゲートが第２のワード線に接続され、前記第１の記憶ノードと第２のビット線との間に接続された第１導電型の第２のアクセストランジスタと、
ゲートが前記第１のワード線に接続され、第２の記憶ノードと第３のビット線との間に接続された第１導電型の第３のアクセストランジスタと、
ゲートが前記第２のワード線に接続され、前記第２の記憶ノードと第４のビット線との間に接続された第１導電型の第４のアクセストランジスタとを備え、
前記第１のインバータの出力端子と前記第２のインバータの入力端子とが接続されて前記第１の記憶ノードが構成され、
前記第２のインバータの出力端子と前記第１のインバータの入力端子とが接続されて前記第２の記憶ノードが構成されており、
同一列で前記第１ないし第４のビット線が延びる第１の方向に互い隣り合う２つの前記メモリセルにおける、
前記第１のドライバトランジスタどうし、
前記第２のドライバトランジスタどうし、
前記第１の負荷トランジスタどうし、
前記第２の負荷トランジスタどうし、
前記第１のアクセストランジスタどうし、
前記第２のアクセストランジスタどうし、
前記第３のアクセストランジスタどうし、および
前記第４のアクセストランジスタどうしが、それぞれ同じ対称軸について線対称な位置に配置されており、
前記対称軸は、前記第１及び第２のワード線の延びる第２の方向に平行であり、
前記第１ないし第４のビット線は、前記複数列の各々に対応して設けられ、
前記第１及び第２のワード線は、半導体基板の主表面の上方に設けられる複数の金属配線層の同じ配線層で形成され、前記複数行の各々に対応して設けられ、平面視して前記第１の方向に交互に配置されている、半導体装置。
前記第１及び第２の負荷トランジスタのそれぞれソースには高電位の電源電圧を供給する第１の電源線が接続され、
前記第１のドライバトランジスタのソースには低電位の電源電圧を供給する第２の電源線が接続され、
前記第２のドライバトランジスタのソースには低電位の電源電圧を供給する第３の電源線が接続され、
前記第１の方向と前記第２の方向とは互いに直交しており、
前記第１ないし第３の電源線及び前記第１ないし第４のビット線は、前記複数の金属配線層の前記第１及び第２のワード線とは異なる別の同じ金属配線層に形成される、請求項１記載の半導体装置。
前記複数のメモリセルの各々は、前記第２の方向に沿った幅が、前記第１の方向に沿った幅より大きいサイズを有する、請求項１又は請求項２記載の半導体装置。
複数行および複数列の行列状に配置された複数のメモリセルを有する半導体装置であって、
前記複数のメモリセルの各々は、
第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成された第１のインバータと、
第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成された第２のインバータと、
ゲートが第１のワード線に接続され、第１の記憶ノードと第１のビット線との間に接続された第１導電型の第１のアクセストランジスタと、
ゲートが前記第１のワード線に接続され、第２の記憶ノードと第２のビット線との間に接続された第１導電型の第２のアクセストランジスタと、
ゲートが前記第２の記憶ノードに接続され、ソースが基準電位を供給する線に接続された第１導電型の第３のアクセストランジスタと、
ゲートが第２のワード線に接続され、前記第３のアクセストランジスタのドレインと第３のビット線との間に接続された第１導電型の第４のアクセストランジスタとを備え、
前記第１のインバータの出力端子と前記第２のインバータの入力端子とが接続されて前記第１の記憶ノードが構成され、
前記第２のインバータの出力端子と前記第１のインバータの入力端子とが接続されて前記第２の記憶ノードが構成されており、
同一列で前記第１ないし第３のビット線が延びる第１の方向に互い隣り合う２つの前記メモリセルにおける、
前記第１のドライバトランジスタどうし、
前記第２のドライバトランジスタどうし、
前記第１の負荷トランジスタどうし、
前記第２の負荷トランジスタどうし、
前記第１のアクセストランジスタどうし、
前記第２のアクセストランジスタどうし、
前記第３のアクセストランジスタどうし、および
前記第４のアクセストランジスタどうしが、それぞれ同じ対称軸について線対称な位置に配置されており、
前記対称軸は、前記第１及び第２のワード線の延びる第２の方向に平行であり、
前記第１ないし第３のビット線は、前記複数列の各々に対応して設けられ、
前記第１及び第２のワード線は、半導体基板の主表面の上方に設けられる複数の金属配線層の同じ配線層で形成され、前記複数行の各々に対応して設けられ、平面視して前記第１の方向に交互に配置されている、半導体装置。
前記第１及び第２の負荷トランジスタのそれぞれソースには高電位の電源電圧を供給する第１の電源線が接続され、
前記第１のドライバトランジスタのソースには低電位の電源電圧を供給する第２の電源線が接続され、
前記第２のドライバトランジスタのソースには低電位の電源電圧を供給する第３の電源線が接続され、
前記第１の方向と前記第２の方向とは互いに直交しており、
前記第１ないし第３の電源線及び前記第１ないし第３のビット線は、前記複数の金属配線層の前記第１及び第２のワード線とは異なる別の同じ金属配線層に形成される、請求項４記載の半導体装置。
前記複数のメモリセルの各々は、前記第２の方向に沿った幅が、前記第１の方向に沿った幅より大きいサイズを有する、請求項４又は請求項５記載の半導体装置。