JP2018503974A - 性能を向上させるために別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ｓｒａｍ）ビットセル、および関連する方法 - Google Patents

性能を向上させるために別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ｓｒａｍ）ビットセル、および関連する方法 Download PDF

Info

Publication number
JP2018503974A
JP2018503974A JP2017528136A JP2017528136A JP2018503974A JP 2018503974 A JP2018503974 A JP 2018503974A JP 2017528136 A JP2017528136 A JP 2017528136A JP 2017528136 A JP2017528136 A JP 2017528136A JP 2018503974 A JP2018503974 A JP 2018503974A
Authority
JP
Japan
Prior art keywords
word line
read word
bit cell
disposing
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017528136A
Other languages
English (en)
Other versions
JP6290515B2 (ja
Inventor
ニラドリ・ナラヤン・モジュムダー
スタンリー・スンチョル・ソン
ジョンジェ・ワン
カーン・リム
チョー・フェイ・イェプ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2018503974A publication Critical patent/JP2018503974A/ja
Application granted granted Critical
Publication of JP6290515B2 publication Critical patent/JP6290515B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

性能を向上させるために別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルが開示される。一態様では、第２の金属層内の書込みワード線、第３の金属層内の第１の読取りワード線、および第４の金属層内の第２の読取りワード線を使用するＳＲＡＭビットセルが開示される。各ワード線を別々の金属層において使用すると、ワード線の幅を長くすることが可能になり、それによってワード線抵抗が小さくなり、アクセス時間が短縮され、ＳＲＡＭビットセルの性能が向上する。各ワード線を別々の金属層において使用するために、第１の金属層における複数のトラックが使用される。ＳＲＡＭビットセルトランジスタと通信するように読取りワード線をトラックに結合するために、ランディングパッドが第１の金属層内に配設された対応するトラック上に配設される。書込みワード線に対応するランディングパッドが、第１の金属層内に配設された対応するトラック上に配置される。

Description

優先権主張
本出願は、参照によりその全体が本明細書に組み込まれている、２０１４年１２月３日に出願した、「ＳＴＡＴＩＣ ＲＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ （ＳＲＡＭ） ＢＩＴ ＣＥＬＬＳ ＷＩＴＨ ＷＯＲＤＬＩＮＥＳ ＯＮ ＳＥＰＡＲＡＴＥ ＭＥＴＡＬ ＬＡＹＥＲＳ ＦＯＲ ＩＮＣＲＥＡＳＥＤ ＰＥＲＦＯＲＭＡＮＣＥ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＥＴＨＯＤＳ」と題する、米国特許出願第１４／５５９，２０５号の優先権を主張するものである。
本開示の技術は概して、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルに関し、詳細にはＳＲＡＭビットセルの物理的設計に関する。
プロセッサベースのコンピュータシステムは、データ記憶用のメモリを含む。様々なタイプのメモリが存在し、各々が一定の固有の機能を保有する。たとえば、スタティックランダムアクセスメモリ（ＳＲＡＭ）は、プロセッサベースのコンピュータシステムにおいて使用することができるタイプのメモリである。ＳＲＡＭは、たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）とは異なり、メモリを周期的にリフレッシュする必要なしにデータを記憶することができる。ＳＲＡＭは、ＳＲＡＭデータアレイ内の行および列として編成された複数のＳＲＡＭビットセル（「ビットセル」とも呼ばれる）を含む。ＳＲＡＭデータアレイ内の所与の行について、ＳＲＡＭデータアレイの各列は、単一のデータ値またはビットが記憶されるＳＲＡＭビットセルを含む。所望のＳＲＡＭビットセル行に対するアクセスは、読取り動作および書込み動作に対応するワード線によって制御される。読取りワード線は、ＳＲＡＭビットセルに記憶されたビットを対応する読取りポートを介して読み取るためのアクセスを可能にする。また、書込みワード線は、対応する書込みポートを介してＳＲＡＭビットセルにビットを書き込むためのアクセスを可能にする。
この点について、ＳＲＡＭビットセルは、ＳＲＡＭビットセルに関連するビットを読み取り書き込むための複数のポートを備えて設計されることがある。非限定的な例として、図１は、第１の読取りワード線１０２と、第２の読取りワード線１０４と、書込みワード線１０６とを含む通常使用される３ポートＳＲＡＭビットセル１００の回路図を示す。このようにして、３ポートＳＲＡＭビットセル１００は、第１の読取りポート１０８および第２の読取りポート１１０を介して読み取られ、書込みポート１１２を介して書き込まれるように構成される。さらに、３ポートＳＲＡＭビットセル１００は、２つのインバータ１１４、１１６内に単一のビットを記憶するように構成され、インバータ１１４、１１６は、ビットのデータ値を表す電荷を保持するように交差結合される。
引き続き図１を参照する。第１の読取りポート１０８を介して３ポートＳＲＡＭビットセル１００を読み取る場合、第１の読取りビット線１１８が論理「１」値にプリチャージされ、第１の読取りワード線１０２が第１の読取りアクセストランジスタ１２０をアクティブ化するように構成される。このようにして、記憶されるビットが論理「１」値を有する場合、インバータ１１４、１１６は、第１の読取りアクセストランジスタ１２２に論理「０」値を供給するように構成される。論理「０」値は、第１の読取りアクセストランジスタ１２２をアクティブ化せず、したがって、第１の読取りビット線１１８上に論理「１」値を保持する。逆に、記憶されるビットが論理「０」値を有する場合、インバータ１１４、１１６は、第１の読取りアクセストランジスタ１２２に論理「１」値を供給するように構成される。論理「１」値は、第１の読取りアクセストランジスタ１２２をアクティブ化し、したがって、第１の読取りビット線１１８上に接地電圧源１２４を介して論理「０」値を供給する。第２の読取りワード線１０４、第２の読取りビット線１２６、第２の読取りアクセストランジスタ１２８、１３０、および接地電圧源１２４は、第２の読取りポート１１０を介して読取りを実行するように同様に構成される。
引き続き図１を参照する。書込みポート１１２を介して３ポートＳＲＡＭビットセル１００にビットを書き込む場合、書込みワード線１０６が２つの書込みアクセストランジスタ１３２、１３４をアクティブ化するように構成される。３ポートＳＲＡＭビットセル１００に書き込むべき値は書込みビット線１３６によって供給され、一方、補完書込みビット線１３８によって補完値が供給される。したがって、論理「１」値を書き込む場合、書込みワード線１０６が書込みアクセストランジスタ１３２、１３４をアクティブ化し、書込みビット線１３６が論理「１」値を供給し、一方、補完書込みビット線１３８が論理「０」値を供給する。論理値のそのような設定では、インバータ１１４、１１６は論理「１」値を記憶する。したがって、論理「０」値を書き込む場合、書込みワード線１０６が書込みアクセストランジスタ１３２、１３４をアクティブ化し、書込みビット線１３６が論理「０」値を供給し、一方、補完書込みビット線１３８が論理「１」値を供給する。このようにして、３ポートＳＲＡＭビットセル１００は、第１の読取りワード線１０２および第２の読取りワード線１０４を使用して独立した読取り動作を行う場合にアクセスされ、書込みワード線１０６を使用して書込み動作を行う場合にアクセスされてもよい。
図１における３ポートＳＲＡＭビットセル１００の回路設計では上述の機能が実現されるが、この物理的設計は性能限界の原因となる場合がある。特に、第１の読取りアクセストランジスタ１２０、１２２、第２の読取りアクセストランジスタ１２８、１３０、書込みアクセストランジスタ１３２、１３４、およびインバータ１１４、１１６に関連するトランジスタのゲート長が引き続き１４ナノメートル（ｎｍ）以下に短くなるにつれて、自己整合ダブルパターニング（ＳＡＤＰ）などの、特定の製造技法に関連する設計ルールでは、特定の金属レベルが単方向配向を有することが必要になる。しかし、３ポートＳＲＡＭビットセル１００をそのような設計ルールに適合するように設計すると、対応する物理的設計の複雑さが増す場合がある。物理的設計の複雑さが増すと、一般に第１および第２の読取りワード線１０２、１０４の幅ならびに書込みワード線１０６の幅が短くなる。第１および第２の読取りワード線１０２、１０４ならびに書込みワード線１０６の幅が短くなると、各ワード線１０２、１０４、１０６の抵抗が大きくなる。第１および第２の読取りワード線１０２、１０４ならびに書込みワード線１０６の抵抗が大きくなると、各ワード線１０２、１０４、１０６のアクセス時間が長くなり、したがって、３ポートＳＲＡＭビットセル１００の性能が低下する。したがって、設計ルールに適合し、一方、抵抗が小さくされたワード線を有し、したがって、３ポートＳＲＡＭビットセルの性能を向上させる物理的設計を有する３ポートＳＲＡＭビットセルを設計すると有利である。
詳細な説明において開示される態様は、性能が向上するように別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを含む。関連する方法も開示される。一態様では、第２の金属層内の書込みワード線と、第２の金属層とは異なる第３の金属層内の第１の読取りワード線と、第２および第３の金属層とは異なる第４の金属層内の第２の読取りワード線とを使用するＳＲＡＭビットセルが開示される。書込みワード線ならびに第１および第２の読取りワード線を別々の金属層において使用することによって、書込みワード線ならびに第１および第２の読取りワード線の各々が、設計ルールに適合し、一方、幅が長くなるように設計される場合がある。そのように幅が長くなることは、各対応するワード線の抵抗が小さくなり、それによって、各対応するアクセス時間が短縮され、したがって、ＳＲＡＭビットセルの性能が向上することに相当する。
ＳＲＡＭビットセルは、書込みワード線ならびに第１および第２の読取りワード線を別々の金属層において使用するために、第１の金属層において複数のトラックも使用する。第１の読取りワード線をＳＲＡＭビットセル内のトランジスタに結合するようにトラックに結合するために、第１の読取りワード線に対応するランディングパッドが、対応するトラック上に配設される。同様に、第２の読取りワード線をトラックに結合するために、第２の読取りワード線に対応するランディングパッドが、対応するトラック上に配設される。さらに、書込みワード線に対応するランディングパッドも対応するトラック上に配置される。
この点について、一態様では、ＳＲＡＭビットセルが開示される。ＳＲＡＭビットセルは、第１の金属層において使用される複数のトラックを備える。ＳＲＡＭビットセルはさらに、第２の金属層において使用される書込みワード線を備える。ＳＲＡＭビットセルはさらに、使用される第１の読取りワード線を第３の金属層内に備える。ＳＲＡＭビットセルはさらに、第４の金属層において使用される第２の読取りワード線を備える。ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に配設された複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドをさらに備える。ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に配設された複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドをさらに備える。ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に配設された複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドをさらに備える。
別の態様では、ＳＲＡＭビットセルが開示される。ＳＲＡＭビットセルは、第１の金属層において使用される複数のトラックを配設するための手段を備える。ＳＲＡＭビットセルは、第２の金属層において使用される書込みワード線を配設するための手段をさらに備える。ＳＲＡＭビットセルは、第３の金属層において使用される第１の読取りワード線を配設するための手段をさらに備える。ＳＲＡＭビットセルは、第４の金属層において使用される第２の読取りワード線を配設するための手段をさらに備える。ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドを配設するための手段をさらに備える。ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドを配設するための手段をさらに備える。ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドを配設するための手段をさらに備える。
別の態様では、ＳＲＡＭビットセルを作製する方法が開示される。この方法は、第１の金属層において使用される複数のトラックを配設するステップを含む。この方法は、第２の金属層において使用される書込みワード線を配設するステップをさらに含む。この方法は、第３の金属層において使用される第１の読取りワード線を配設するステップをさらに含む。この方法は、第４の金属層において使用される第２の読取りワード線を配設するステップをさらに含む。この方法は、複数のトラックのうちの対応するトラック上に複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドを配設するステップをさらに含む。この方法は、複数のトラックのうちの対応するトラック上に複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドを配設するステップをさらに含む。この方法は、複数のトラックのうちの対応するトラック上に複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドを配設するステップをさらに含む。
別の態様では、ＳＲＡＭが開示される。ＳＲＡＭは、複数のＳＲＡＭビットセルを備えるＳＲＡＭアレイを備える。複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、第１の金属層において使用される複数のトラックを備える。複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、第２の金属層において使用される書込みワード線を備える。複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、第３の金属層において使用される第１の読取りワード線を備える。複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、第４の金属層において使用される第２の読取りワード線を備える。複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に配設された複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドをさらに備える。複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に配設された複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドをさらに備える。複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、複数のトラックのうちの対応するトラック上に配設された複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドをさらに備える。
書込みワード線および２つの読取りワード線を使用する例示的な３ポートスタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルの回路図である。 書込みワード線および２つの読取りワード線を使用し、書込みワード線が多方向である例示的な３ポートＳＲＡＭビットセルの第１の金属層および第２の金属層を示す物理的レイアウト図である。 書込みワード線および２つの読取りワード線を使用する例示的なＳＲＡＭビットセルであって、別々の金属層上の単方向ワード線が、そのようなワード線の幅を長くし、それによって抵抗を小さくし性能を向上させるのを可能にするように、トラックが設計されるＳＲＡＭビットセルの断面図である。 図３におけるＳＲＡＭビットセルの金属１（Ｍ１）層および金属２（Ｍ２）層を示す物理的レイアウト図である。 図３におけるＳＲＡＭビットセルのＭ２金属層および金属３（Ｍ３）層を示す物理的レイアウト図である。 図３におけるＳＲＡＭビットセルのＭ３金属層および金属４（Ｍ４）層を示す物理的レイアウト図である。 図３におけるＳＲＡＭビットセルのＭ４金属層および金属５（Ｍ５）層を示す物理的レイアウト図である。 図３におけるＳＲＡＭビットセルのＭ５金属層および金属６（Ｍ６）層を示す物理的レイアウト図である。 図３におけるＳＲＡＭビットセルを作製するための例示的なプロセスであって、別々の金属層上の単方向の読取りワード線および書込みワード線が、そのようなワード線の幅を長くし、それによって抵抗を小さくし性能を向上させるのを可能にするように、トラックが設計されるプロセスのフローチャートである。 図３におけるＳＲＡＭビットセルを含むことができる例示的なプロセッサベースのシステムのブロック図である。
次に図面を参照しながら、本開示のいくつかの例示的態様について説明する。「例示的」という語は、本明細書において「一例、事例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」な態様として本明細書において説明するいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。
詳細な説明において開示される態様は、性能が向上するように別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを含む。関連する方法も開示される。一態様では、第２の金属層内の書込みワード線と、第２の金属層とは異なる第３の金属層内の第１の読取りワード線と、第２および第３の金属層とは異なる第４の金属層内の第２の読取りワード線とを使用するＳＲＡＭビットセルが開示される。書込みワード線ならびに第１および第２の読取りワード線を別々の金属層において使用することによって、書込みワード線ならびに第１および第２の読取りワード線の各々が、設計ルールに適合し、一方、幅が長くなるように設計される場合がある。そのように幅が長くなることは、各対応するワード線の抵抗が小さくなり、それによって、各対応するアクセス時間が短縮され、したがって、ＳＲＡＭビットセルの性能が向上することに相当する。
ＳＲＡＭビットセルは、書込みワード線ならびに第１および第２の読取りワード線を別々の金属層において使用するために、第１の金属層において複数のトラックも使用する。第１の読取りワード線をＳＲＡＭビットセル内のトランジスタに結合するようにトラックに結合するために、第１の読取りワード線に対応するランディングパッドが、対応するトラック上に配設される。同様に、第２の読取りワード線をトラックに結合するために、第２の読取りワード線に対応するランディングパッドが、対応するトラック上に配設される。さらに、書込みワード線に対応するランディングパッドも対応するトラック上に配置される。
図３から始まる、別々の金属層上のワード線を使用するＳＲＡＭビットセルの具体的な詳細について説明する前に、設計ルールおよび設計の複雑性について最初に説明する。この点について、図２は、３ポートＳＲＡＭビットセル２０２（１）〜２０２（４）を含むＳＲＡＭアレイ２００を示す。本明細書では次に３ポートＳＲＡＭビットセル２０２（１）について説明するが、３ポートＳＲＡＭビットセル２０２（２）〜２０２（４）が３ポートＳＲＡＭビットセル２０２（１）と同様の特徴を含むことを理解されたい。３ポートＳＲＡＭビットセル２０２（１）は、書込みワード線２０４と、第１の読取りワード線２０６と、第２の読取りワード線２０８とを含む。書込みワード線２０４は金属２（Ｍ２）層において使用され、一方、第１の読取りワード線２０６および第２の読取りワード線２０８は、金属３（Ｍ３）層において使用される。特に、この例では、Ｍ３金属層は、垂直方向においてＭ２金属層に隣接する。本明細書で使用される「垂直方向において隣接する」は、別の金属層（ＭＢ）の上面の上方に配設された金属層（ＭＡ）を指し、ＭＡは、ＭＡがＭＢの上面上に直接配設されるか、またはＭＡとＭＢとの間に追加の金属層が配設された状態でＭＡがＭＢの上面の上方に配設された場合に、垂直方向においてＭＢに隣接する。
引き続き図２を参照する。書込みワード線２０４は、多方向配向を有するように設計される。そのような多方向配向は、書込みワード線２０４を水平方向と垂直方向の両方に配設するのを可能にし、書込みワード線２０４は、対応する折り返し２１０（「ジョグ」とも呼ばれる）の所で３ポートＳＲＡＭビットセル２０２（１）における方向を変化させる。しかしながら、特定の製造技法に関連する設計ルールでは、特定の金属レベルは単方向配向を有する必要がある。非限定的な例として、そのような設計ルールは、ゲート長が１４ナノメートル（ｎｍ）以下であるトランジスタによる自己整合ダブルパターニング（ＳＡＤＰ）の製造技法を使用するときに必要になる。しかし、３ポートＳＲＡＭビットセル２０２（１）をそのような設計ルールに適合するように設計すると、物理的設計の複雑さが増す場合がある。非限定的な例として、そのような設計ルールに適合すると、折り返し２１０と同様の折り返しを使用しなくなることによって設計の複雑さが増す場合がある。そのような折り返しをなくすと、ワード線をより高い密度を有するように設計し、したがって、書込みワード線２０４ならびに第１および第２の読取りワード線２０６、２０８の幅を短くすることが必要になる場合がある。そのように幅が短くなることは、書込みワード線２０４ならびに第１および第２の読取りワード線２０６、２０８の抵抗が大きくなり、したがって、アクセス時間が延びることに相当する。したがって、設計ルールに適合し、一方、３ポートＳＲＡＭビットセル２０２（１）のワード線２０４、２０６、２０８と比較して、抵抗が小さくされたワード線を有する物理的設計を有するＳＲＡＭビットセルを設計すると有利である。そのように抵抗を小さくすると、各ワード線のアクセス時間が短縮され、したがって、ＳＲＡＭビットセルの性能が向上する。
この点について、図３は、書込みワード線３０２、第１の読取りワード線３０４、および第２の読取りワード線３０６を使用する例示的なＳＲＡＭビットセル３００（１）の断面図を示す。ＳＲＡＭビットセル３００（１）は、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を使用するので、３ポートＳＲＡＭビットセル３００（１）と呼ばれる場合がある。ＳＲＡＭビットセル３００（１）は、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を単方向配向における別々の金属層上で使用するのを可能にするように設計されたトラック３０８（１）〜３０８（１２）を含む。書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６をこのように設計すると、図２における３ポートＳＲＡＭビットセル２０２（１）と同様に、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を別々の金属層では使用しない場合と比較して、ワード線３０２、３０４、３０６の幅が長くなる場合がある。非限定的な例として、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を別々の金属層上に配設すると、ワード線３０２、３０４、３０６を、密度が低くなり、したがって、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の幅が長くなるように設計するのが可能になる場合がある。そのように幅が長くなることは、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６に関連する抵抗が小さくなることに相当する。書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の抵抗が小さくなることは、各ワード線のアクセス時間が短縮され、したがって、ＳＲＡＭビットセル３００（１）の性能が向上することに相当する。
引き続き図３を参照する。この態様では、ＳＲＡＭビットセル３００（１）は、第２の金属層における書込みワード線３０２を使用し、この場合、第２の金属層は金属２（Ｍ２）層である。さらに、第１の読取りワード線３０４は、第２の金属層とは異なる第３の金属層において使用され、この場合、第３の金属層は金属４（Ｍ４）層である。さらに、第２の読取りワード線３０６は、第４の金属層において使用され、この場合、第４の金属層は金属６（Ｍ６）層である。特に、Ｍ６金属層は垂直方向においてＭ４金属層に隣接し、Ｍ４金属層は、この態様では垂直方向においてＭ２金属層に隣接する。書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６をそれぞれ、Ｍ２、Ｍ４、およびＭ６金属層において使用することによって、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の各々が、単方向配向を必要とする設計ルールに適合するように設計される場合がある。前述のように、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を使用すると、各ワード線３０２、３０４、３０６を、密度が低くなり、したがって、各ワード線３０２、３０４、３０６の幅が長くなるように設計するのが可能になる場合がある。そのように幅が長くなることは、図２における３ポートＳＲＡＭ２０２（１）内の対応する抵抗と比較して、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の抵抗が小さくなることに相当する。抵抗が小さくなると、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６のアクセス時間が短縮され、したがって、ＳＲＡＭビットセル３００（１）の性能が向上する。
引き続き図３を参照する。ＳＲＡＭビットセル３００（１）は、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６をそれぞれＭ２、Ｍ４、およびＭ６金属層において独立に使用するために、トラック３０８（１）〜３０８（１２）も使用する。トラック３０８（１）〜３０８（１２）は第１の金属層において使用され、この場合、第１の金属層は、この態様ではベース層３１０上に配設された金属１（Ｍ１）層である。さらに、この態様では、トラック３０８（１）〜３０８（１２）は、対応する接点（図示せず）を介してベース層３１０内のトランジスタ（図示せず）に結合するように構成される。非限定的な例として、トラック３０８（１）〜３０８（１２）は、ミドルオブライン接点を使用してベース層３１０内のフロントエンドオブライントランジスタに結合するように構成されてもよい。このようにして、ベース層３１０は、フロントエンドオブライントランジスタなどのＳＲＡＭビットセル３００（１）のトランジスタを形成するのに必要なポリシリコンを使用する。特に、Ｍ６、Ｍ４、およびＭ２金属層は、この態様では垂直方向においてＭ１金属層に隣接する。さらに、ＳＲＡＭビットセル３００（１）は、それぞれの金属層を隣接する金属層に結合するように構成されたビアを使用する。このようにして、ビア５がＭ６金属層を金属５（Ｍ５）層に結合するように構成され、ビア４がＭ５金属層をＭ４金属層に結合するように構成され、ビア３がＭ４金属層をＭ３金属層に結合するように構成され、ビア２がＭ３金属層をＭ２金属層に結合するように構成される。
引き続き図３を参照する。ＳＲＡＭビットセル３００（１）内のトランジスタと通信するように第１の読取りワード線３０４をトラック３０８（１）に結合するために、第１の読取りワード線３０４に対応する第１の読取りワード線ランディングパッド３１２（「ランディングパッド３１２」とも呼ばれる）が対応するトラック３０８（１）〜３０８（１２）上に配設される。この態様では、そのようなランディングパッド３１２および対応するトラック３０８（１）〜３０８（１２）がＳＲＡＭビットセル３００（１）の境界縁部上に配設される。同様に、第２の読取りワード線３０６をベース層３１０に結合するために、第２の読取りワード線３０６に対応する第２の読取りワード線ランディングパッド３１４（「ランディングパッド３１４」とも呼ばれる）が対応するトラック３０８（１）〜３０８（１２）上に配設される。この態様では、そのようなランディングパッド３１４がＳＲＡＭビットセル３００（１）の境界縁部上にも配設される。さらに、書込みワード線３０２に対応する書込みワード線ランディングパッド３１６（本明細書では「ランディングパッド３１６」とも呼ばれる）も対応するトラック３０８（１）〜３０８（１２）上に配置されるが、そのようなランディングパッド３１６は、この態様ではＳＲＡＭビットセル３００（１）の各境界縁部内に配設される。特に、この態様は、それぞれＳＲＡＭビットセル３００（１）の境界縁部上または境界縁部内に配設されたランディングパッド３１２、３１４、３１６を含むが、他の態様は、ＳＲＡＭビットセル３００（１）の境界縁部に対して交互の位置に配設されたランディングパッド３１２、３１４、３１６を含んでもよい。
この点について、図４は、ＳＲＡＭビットセル３００（１）〜３００（８）を含むＳＲＡＭアレイ４００のＭ１金属層およびＭ２金属層を示し、この場合、ＳＲＡＭビットセル３００（２）〜３００（８）は図３におけるＳＲＡＭビットセル３００（１）と同様である。特に、ＳＲＡＭビットセル３００（１）〜３００（８）は、図を明快にするために破線によって分画されているが、それぞれの境界縁部４０２は、ＳＲＡＭビットセル３００（１）〜３００（８）の実際の縁部を表す。このようにして、境界縁部４０２（１）〜４０２（４）は、ＳＲＡＭビットセル３００（１）の実際の縁部を表す。本明細書ではＳＲＡＭビットセル３００（１）の詳細について説明するが、ＳＲＡＭビットセル３００（２）〜３００（８）がＳＲＡＭビットセル３００（１）と同様の特徴を含むことを理解されたい。この態様では、ＳＲＡＭビットセル３００（１）は、Ｍ１金属層内に１２個のトラック３０８（１）〜３０８（１２）を含む。特に、ＳＲＡＭビットセル３００（２）は、１２個のトラック３０８（１３）〜３０８（２４）を含む。トラック３０８（１）は、トラック３０８（１）をＭ２金属層に結合するように構成されたランディングパッド３１２（１）を含む。この態様では、トラック３０８（１）およびランディングパッド３１２（１）は、ＳＲＡＭビットセル３００（１）の境界縁部４０２（１）上に配設される。以下においてより詳細に説明するように、ランディングパッド３１２（１）を使用してトラック３０８（１）をＭ２金属層に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために第１の読取りワード線３０４をトラック３０８（１）に結合する経路の一部が形成される。さらに、この態様では、第１の読取りワード線ランディングパッド３１２に対応するトラック３０８（１）〜３０８（１２）がＳＲＡＭビットセル３００（１）の境界縁部４０２（２）上に配設されるので、ＳＲＡＭビットセル３００（１）の第１の読取りワード線３０４は、トラック３０８（１３）上に配設されたランディングパッド３１２（２）をＳＲＡＭビットセル３００（２）と共有する。
引き続き図４を参照する。トラック３０８（１）は、トラック３０８（１）をＭ２金属層に結合するように構成されたランディングパッド３１４（１）も含む。ランディングパッド３１４（１）は、トラック３０８（１）上に配設されるので、この態様ではランディングパッド３１２（１）と同様にＳＲＡＭビットセル３００（１）の境界縁部４０２（１）上に配設される。以下においてより詳細に説明するように、ランディングパッド３１４（１）を使用してトラック３０８（１）をＭ２金属層に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために第２の読取りワード線３０６をトラック３０８（１）に結合する経路の一部が形成される。さらに、ＳＲＡＭビットセル３００（１）の第２の読取りワード線３０６は、トラック３０８（１３）上に配設されたランディングパッド３１４（２）をＳＲＡＭビットセル３００（２）と共有する。
引き続き図４を参照する。トラック３０８（５）、３０８（９）はそれぞれ、ランディングパッド３１６（１）、３１６（２）を含む。ランディングパッド３１６（１）、３１６（２）はそれぞれ、トラック３０８（５）、３０８（９）をＭ２金属層内の書込みワード線３０２に結合するように構成される。この態様では、トラック３０８（５）、３０８（９）およびランディングパッド３１６（１）、３１６（２）は、ＳＲＡＭビットセル３００（１）の各境界縁部４０２（１）〜４０２（４）内に配設される。ランディングパッド３１６（１）、３１６（２）を使用してトラック３０８（５）、３０８（９）をＭ２金属層内の書込みワード線３０２に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために書込みワード線３０２をトラック３０８（１）に結合する経路が形成される。
引き続き図４を参照する。書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６に加えて、トラック３０８（１）〜３０８（１２）は、ＳＲＡＭビットセル３００（１）によって使用される他の要素を支持するように構成される。このようにして、トラック３０８（２）、３０８（１２）は、第１および第２の読取りワード線３０４、３０６に関連する第１および第２の読取りビット線を支持する。トラック３０８（３）、３０８（１１）は、第１および第２の読取りワード線３０４、３０６に関連するグローバル読取りビット線を支持するように構成される。さらに、トラック３０８（７）は、ＳＲＡＭビットセル３００（１）用の高電圧源線（たとえば、ＶＤＤ）を支持するように構成され、一方、トラック３０８（４）は低電圧源線（たとえば、ＶＳＳ）を支持するように構成される。トラック３０８（６）、３０８（８）は、書込みワード線３０２に関連する書込みビット線を支持するように構成される。本明細書において説明するようにトラック３０８（１）〜３０８（１２）ならびにランディングパッド３１２（１）〜３１２（２）、３１４（１）〜３１４（２）、および３１６（１）〜３１６（２）を使用することによって、ＳＲＡＭビットセル３００（１）のＭ１金属層およびＭ２金属層は、自己整合ダブルパターニング（ＳＡＤＰ）技法を用いて製造されてもよい。
第１の読取りワード線３０４および第２の読取りワード線３０６をそれぞれランディングパッド３１２、３１４に結合する経路の残りの部分を完成するために、ＳＲＡＭビットセル３００（１）内に追加の金属層および配線が設けられる。この点について、図５は、図４におけるＳＲＡＭアレイ４００のＭ２金属層および金属３（Ｍ３）層を示す。特に、この態様では、Ｍ３金属層は、垂直方向においてＭ２金属層に隣接する。さらに、Ｍ２金属層をＭ３金属層に結合するようにＭ２金属層上に配線５００（１）〜５００（３）が配設される。配線５００（１）を使用してＭ２金属層をＭ３金属層に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために第１の読取りワード線３０４をトラック３０８（１）に結合する経路の一部が形成される。同様に、配線５００（２）、５００（３）を使用してＭ２金属層をＭ３金属層に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために第２の読取りワード線３０６をトラック３０８（１）に結合する経路の一部が形成される。
さらに、図６は、図４におけるＳＲＡＭアレイ４００のＭ３金属層およびＭ４金属層を示す。この態様では、Ｍ３金属層をＭ４金属層に結合するように配線６００（１）、６００（２）がＭ３金属層上に配設され、Ｍ４金属層は垂直方向においてＭ３金属層に隣接する。特に、配線６００（１）を使用してＭ３金属層をＭ４金属層に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために第１の読取りワード線３０４をトラック３０８（１）に結合する経路が完成する。言い換えれば、この態様ではＭ４金属層において第１の読取りワード線３０４が使用されるので、配線６００（１）はＭ３金属層と第１の読取りワード線３０４を結合する。さらに、この態様ではＭ６金属層において第２の読取りワード線３０６が使用されるので、配線６００（２）を使用してＭ３金属層をＭ４金属層に結合すると、ＲＡＭビットセル３００（１）のトランジスタと通信するために第２の読取りワード線３０６をトラック３０８（１）に結合する経路の一部が形成される。
さらに、図７は、図４におけるＳＲＡＭアレイ４００のＭ４金属層および金属５（Ｍ５）層を示し、この場合、Ｍ５金属層は垂直方向においてＭ４金属層に隣接する。さらに、Ｍ４金属層をＭ５金属層に結合するようにＭ４金属層上に配線７００（１）が配設される。特に、配線７００（１）を使用してＭ４金属層をＭ５金属層に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために第２の読取りワード線３０６をトラック３０８（１）に結合する経路の一部が形成される。
さらに、図８は、図４におけるＳＲＡＭアレイ４００のＭ５金属層およびＭ６層を示し、この場合、Ｍ６金属層は垂直方向においてＭ５金属層に隣接する。この態様では、Ｍ５金属層をＭ６金属層に結合するようにＭ５金属層上に配線８００（１）が配設される。特に、配線８００（１）を使用してＭ５金属層をＭ６金属層に結合すると、ＳＲＡＭビットセル３００（１）のトランジスタと通信するために第２の読取りワード線３０６をトラック３０８（１）に結合する経路が完成する。言い換えれば、この態様ではＭ６金属層において第２の読取りワード線３０６が使用されるので、配線８００（１）はＭ５金属層と第２の読取りワード線３０６を結合する。
この点について、図４〜図８は、ＳＲＡＭビットセル３００（１）内の書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６がそれぞれ、Ｍ２、Ｍ４、およびＭ６金属層において使用されることを示す。したがって、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の各々は、単方向配向を必要とし、一方、別々の金属層では使用されない書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の対応する幅と比較して幅が長くなる設計ルールに適合するように設計されてもよい。そのように幅が長くなることは、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の抵抗が小さくなることに相当する。そのように抵抗が小さくなると、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６のアクセス時間が短縮され、したがって、ＳＲＡＭビットセル３００（１）の性能が向上する。
この点について、図９は、図３におけるＳＲＡＭビットセル３００（１）を製造するのに使用される例示的なプロセス９００を示す。プロセス９００は、第１の金属層において使用される複数のトラック３０８（１）〜３０８（１２）を配設することを含む（ブロック９０２）。この態様では、トラック３０８（１）〜３０８（１２）は、Ｍ１金属層において使用され、トラック３０８（１）〜３０８（１２）がＳＲＡＭビットセル３００（１）内のトランジスタに結合されるようにベース層３１０上に配設される。プロセス９００は、書込みワード線３０２を使用するために、第２の金属層において使用される書込みワード線３０２を配設することを含む（ブロック９０４）。書込みワード線３０２は、この態様ではＭ２金属層において使用され、この場合、Ｍ２金属層は垂直方向においてＭ１金属層に隣接する。プロセス９００は、第１の読取りワード線３０４を使用するために、第３の金属層において使用される第１の読取りワード線３０４を配設することを含む（ブロック９０６）。第１の読取りワード線３０４は、この態様ではＭ４金属層において使用され、この場合、Ｍ４金属層は垂直方向においてＭ３金属層に隣接し、Ｍ３金属層は垂直方向においてＭ２金属層に隣接する。さらに、プロセス９００は、第２の読取りワード線３０６を使用するために、第４の金属層において使用される第２の読取りワード線３０６を配設することを含む（ブロック９０８）。この態様では、第２の読取りワード線３０６は、Ｍ６金属層において使用され、Ｍ６金属層は垂直方向においてＭ５金属層に隣接し、Ｍ５金属層は垂直方向においてＭ４金属層に隣接する。
引き続き図９を参照する。プロセス９００は、上述のように書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を別々の金属層において使用するために、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６をトラック３０８（１）〜３０８（１２）に結合するのを可能にする。このようにして、プロセス９００は、各第１の読取りワード線ランディングパッド３１２（１）を対応するトラック３０８（１）上に配設することを含む（ブロック９１０）。この態様では、各第１の読取りワード線ランディングパッド３１２（１）および対応するトラック３０８（１）は、ＳＲＡＭビットセル３００（１）の境界縁部４０２（１）上に配設される。さらに、プロセス９００は、各第２の読取りワード線ランディングパッド３１４（１）を対応するトラック３０８（１）上に配設することを含む（ブロック９１２）。この態様では、各第２の読取りワード線ランディングパッド３１４（１）および対応するトラック３０８（１）は、ＳＲＡＭビットセル３００（１）の境界縁部４０２（１）上に配設される。さらに、プロセス９００は、各書込みワード線ランディングパッド３１６（１）、３１６（２）を対応するトラック３０８（５）、３０８（８）上に配設することを含む（ブロック９１４）。この態様では、各書込みワード線ランディングパッド３１６（１）、３１６（２）および対応するトラック３０８（５）、３０８（８）は、ＳＲＡＭビットセル３００（１）の各境界縁部４０２（１）〜４０２（４）内に配設される。言い換えれば、トラック３０８（１）〜３０８（１２）ならびにランディングパッド３１２（１）、３１４（１）、および３１６（１）、３１６（２）は、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を単方向配向における別々の金属層上に配設するのを可能にするように配設される。したがって、プロセス９００は、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６を、単方向配向を必要とし、一方、別々の金属層では使用されない書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の対応する幅と比較して幅が長くなる設計ルールに適合するように設計するのを可能にする。幅が長くなることは、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６の抵抗が小さくなることに相当する。そのように抵抗が小さくなると、書込みワード線３０２ならびに第１および第２の読取りワード線３０４、３０６のアクセス時間が短縮され、したがって、ＳＲＡＭビットセル３００（１）の性能が向上する。
本明細書において開示する態様による、性能を向上させるために別々の金属層上にワード線を有するＳＲＡＭビットセルは、任意のプロセッサベースデバイス内に設けられても、あるいは任意のプロセッサベースデバイスに組み込まれてもよい。例として、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、定置データユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤが挙げられる。
この点について、図１０は、例示的なＳＲＡＭにおける図３に示すＳＲＡＭビットセル３００（１）を使用することができるプロセッサベースのシステム１０００の一例を示す。この例では、プロセッサベースのシステム１０００は、各々が１つまたは複数のプロセッサ１００４を含む、１つまたは複数の中央処理ユニット（ＣＰＵ）１００２を含む。ＣＰＵ１００２はマスターデバイスとすることができる。ＣＰＵ１００２は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ１００４に結合されるキャッシュメモリ１００６を有する場合がある。ＣＰＵ１００２は、システムバス１００８に結合され、プロセッサベースシステム１０００内に含まれるマスターデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ１００２は、システムバス１００８を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ１００２は、スレーブデバイスの一例として、メモリコントローラ１０１０にバストランザクション要求を通信することができる。図１０には示されていないが、複数のシステムバス１００８が設けられてもよく、各システムバス１００８が異なるファブリックを構成する。
他のマスターデバイスおよびスレーブデバイスをシステムバス１００８に接続することができる。図１０に示すように、これらのデバイスは、例として、メモリシステム１０１２、１つまたは複数の入力デバイス１０１４、１つまたは複数の出力デバイス１０１６、１つまたは複数のネットワークインターフェースデバイス１０１８、ならびに１つまたは複数のディスプレイコントローラ１０２０を含むことができる。入力デバイス１０１４は、限定はしないが、入力キー、スイッチ、音声プロセッサ等を含む、任意のタイプの入力デバイスを含むことができる。出力デバイス１０１６は、限定はしないが、オーディオインジケータ、ビデオインジケータ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含み得る。ネットワークインターフェースデバイス１０１８は、ネットワーク１０２２への、またそこからのデータ交換を可能にするように構成された、任意のデバイスとすることができる。ネットワーク１０２２は、限定はしないが、ワイヤードまたはワイヤレスネットワーク、専用または公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットを含む、任意のタイプのネットワークであってもよい。ネットワークインターフェースデバイス１０１８は、任意のタイプの所望の通信プロトコルをサポートするように構成することが可能である。メモリシステム１０１２は、１つまたは複数のメモリユニット１０２４（１）〜１０２４（Ｎ）を含むことができる。
ＣＰＵ１００２はまた、１つまたは複数のディスプレイ１０２６に送信される情報を制御するために、システムバス１００８を介してディスプレイコントローラ１０２０にアクセスするように構成することができる。ディスプレイコントローラ１０２０は、１つまたは複数のビデオプロセッサ１０２８を介して、表示されるべき情報をディスプレイ１０２６に送信し、ビデオプロセッサ１０２８は、表示されるべき情報を、ディスプレイ１０２６に適したフォーマットになるように処理する。ディスプレイ１０２６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む任意のタイプのディスプレイを含むことができる。
本明細書において開示する態様に関して説明する種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、またはメモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実現できることが、当業者にはさらに理解されよう。本明細書において説明するマスターデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップにおいて利用されてもよい。本明細書において開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性を明確に説明するために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関して説明した。そのような機能がどのように実現されるかは、特定の適用例、設計上の選択、および／またはシステム全体に課された設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実現することができるが、そのような実施態様の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せとともに実装または実行されてもよい。プロセッサは、マイクロプロセッサである場合があるが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンである場合がある。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装される場合もある。
本明細書で開示する態様は、ハードウェアにおいて、および、ハードウェアに記憶された命令において具現化される場合があり、命令は、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、ＡＳＩＣに存在する場合がある。ＡＳＩＣは、遠隔局内に存在してもよい。代替では、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバ内に個別構成要素として存在してもよい。
本明細書の例示的な態様のいずれかに記載されている動作ステップは、例示および説明のために記載されていることにも留意されたい。記載する動作は、図示する順序以外の多数の異なる順序で実行されてもよい。さらに、単一の動作ステップにおいて記載される動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。また、例示的な態様において説明した１つまたは複数の動作ステップが組み合わせられる場合がある。当業者には容易に明らかになるように、フローチャート図に示す動作ステップは、多数の異なる変更を受ける場合があることを理解されたい。当業者は、情報および信号が様々な異なる技術および技法のいずれかを使用して表される場合があることも理解されよう。たとえば、上記の説明全体を通して参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
本開示の上記の説明は、当業者が本開示を実施するかまたは使用することを可能にするために与えられている。本開示に対する種々の変更が、当業者には容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲を逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
１００ ３ポートＳＲＡＭビットセル
１０２ 第１の読取りワード線
１０４ 第２の読取りワード線
１０６ 書込みワード線
１０８ 第１の読取りポート
１１０ 第２の読取りポート
１１２ 書込みポート
１１４、１１６ インバータ
１１８ 第１の読取りビット線
１２０、１２２ 第１の読取りアクセストランジスタ
１２４ 接地電圧源
１２６ 第２の読取りビット線
１２８、１３０ 第２の読取りアクセストランジスタ
１３２、１３４ 書込みアクセストランジスタ
１３６ 書込みビット線
１３８ 補完書込みビット線
２００ ＳＲＡＭアレイ
２０４ 書込みワード線
２０６ 第１の読取りワード線
２０８ 第２の読取りワード線
２１０ 折り返し
３０２ 書込みワード線
３０４ 第１の読取りワード線
３０６ 第２の読取りワード線
３１０ ベース層
３１２、３１４、３１６ ランディングパッド
４００ ＳＲＡＭアレイ
１０００ プロセッサベースのシステム
１００８ システムバス
１０１０ メモリコントローラ
１０１２ メモリシステム
１０２２ ネットワーク

Claims (28)

  1. スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルであって、
    第１の金属層において使用される複数のトラックと、
    第２の金属層において使用される書込みワード線と、
    第３の金属層において使用される第１の読取りワード線と、
    第４の金属層において使用される第２の読取りワード線と、
    前記複数のトラックのうちの対応するトラック上に配設された複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドと、
    前記複数のトラックのうちの対応するトラック上に配設された複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドと、
    前記複数のトラックのうちの対応するトラック上に配設された複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドとを備えるＳＲＡＭビットセル。
  2. 各第１の読取りワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの境界縁部上に配設され、
    各第２の読取りワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの前記境界縁部上に配設され、
    各書込みワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの各境界縁部内に配設される、請求項１に記載のＳＲＡＭビットセル。
  3. 前記複数のトラックは１２個のトラックを備え、
    前記第１の金属層は金属１（Ｍ１）層を備える、請求項１に記載のＳＲＡＭビットセル。
  4. 前記第２の金属層は金属２（Ｍ２）層を備える、請求項１に記載のＳＲＡＭビットセル。
  5. 前記第３の金属層は金属４（Ｍ４）層を備える、請求項１に記載のＳＲＡＭビットセル。
  6. 前記第４の金属層は金属６（Ｍ６）層を備える、請求項１に記載のＳＲＡＭビットセル。
  7. 前記複数のトラックおよび前記書込みワード線は、自己整合ダブルパターニング（ＳＡＤＰ）を使用して配設される、請求項１に記載のＳＲＡＭビットセル。
  8. 前記書込みワード線は単方向書込みワード線を備える、請求項１に記載のＳＲＡＭビットセル。
  9. 前記第１の読取りワード線は単方向の第１の読取りワード線を備える、請求項１に記載のＳＲＡＭビットセル。
  10. 前記第２の読取りワード線は単方向の第２の読取りワード線を備える、請求項１に記載のＳＲＡＭビットセル。
  11. 前記複数のトラックのうちの１つのトラックは高電圧源線を備える、請求項１に記載のＳＲＡＭビットセル。
  12. 集積回路（ＩＣ）に組み込まれた、請求項１に記載のＳＲＡＭビットセル。
  13. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、定置データユニット、モバイル位置データユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項１に記載のＳＲＡＭビットセル。
  14. スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルであって、
    第１の金属層において使用される複数のトラックを配設するための手段と、
    第２の金属層において使用される書込みワード線を配設するための手段と、
    第３の金属層において使用される第１の読取りワード線を配設するための手段と、
    第４の金属層において使用される第２の読取りワード線を配設するための手段と、
    前記複数のトラックのうちの対応するトラック上に複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドを配設するための手段と、
    前記複数のトラックのうちの対応するトラック上に複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドを配設するための手段と、
    前記複数のトラックのうちの対応するトラック上に複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドを配設するための手段とを備えるＳＲＡＭビットセル。
  15. 各第１の読取りワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの境界縁部上に配設され、
    各第２の読取りワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの前記境界縁部上に配設され、
    各書込みワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの各境界縁部内に配設される、請求項１４に記載のＳＲＡＭビットセル。
  16. スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを製造する方法であって、
    第１の金属層において使用される複数のトラックを配設するステップと、
    第２の金属層において使用される書込みワード線を配設するステップと、
    第３の金属層において使用される第１の読取りワード線を配設するステップと、
    第４の金属層において使用される第２の読取りワード線を配設するステップと、
    前記複数のトラックのうちの対応するトラック上に複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドを配設するステップと、
    前記複数のトラックのうちの対応するトラック上に複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドを配設するステップと、
    前記複数のトラックのうちの対応するトラック上に複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドを配設するステップとを含む方法。
  17. 各第１の読取りワード線ランディングパッドを配設するステップは、各第１の読取りワード線ランディングパッドおよび対応するトラックを前記ＳＲＡＭビットセルの境界縁部上に配設するステップを含み、
    各第２の読取りワード線ランディングパッドを配設するステップは、各第２の読取りワード線ランディングパッドおよび対応するトラックを前記ＳＲＡＭビットセルの前記境界縁部上に配設するステップを含み、
    各書込みワード線ランディングパッドを配設するステップは、各書込みワード線ランディングパッドおよび対応するトラックを前記ＳＲＡＭビットセルの各境界縁部内に配設するステップを含む、請求項１６に記載の方法。
  18. 前記複数のトラックを配設するステップは、金属１（Ｍ１）層において使用される１２個のトラックを配設するステップを含む、請求項１６に記載の方法。
  19. 前記書込みワード線を配設するステップは、金属２（Ｍ２）層において使用される前記書込みワード線を配設するステップを含む、請求項１６に記載の方法。
  20. 前記第１の読取りワード線を配設するステップは、金属４（Ｍ４）層において使用される前記第１の読取りワード線を配設するステップを含む、請求項１６に記載の方法。
  21. 前記第２の読取りワード線を配設するステップは、金属６（Ｍ６）層において使用される前記第２の読取りワード線を配設するステップを含む、請求項１６に記載の方法。
  22. 前記書込みワード線を配設するステップは、自己整合ダブルパターニング（ＳＡＤＰ）を使用して前記書込みワード線を配設するステップをさらに含み、
    前記複数のトラックを配設するステップは、自己整合ダブルパターニング（ＳＡＤＰ）を使用して前記複数のトラックを配設するステップをさらに含む、請求項１６に記載の方法。
  23. 前記書込みワード線を配設するステップは、前記書込みワード線を単方向配向として配設するステップをさらに含む、請求項１６に記載の方法。
  24. 前記第１の読取りワード線を配設するステップは、前記第１の読取りワード線を単方向配向として配設するステップをさらに含む、請求項１６に記載の方法。
  25. 前記第２の読取りワード線を配設するステップは、前記第２の読取りワード線を単方向配向として配設するステップをさらに含む、請求項１６に記載の方法。
  26. 前記複数のトラックを配設するステップは、高電圧源線に対応する前記複数のトラックのうちの１つのトラックを配設するステップをさらに含む、請求項１６に記載の方法。
  27. スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
    複数のＳＲＡＭビットセルを備えるＳＲＡＭアレイを備え、
    前記複数のＳＲＡＭビットセルの各ＳＲＡＭビットセルは、
    第１の金属層において使用される複数のトラックと、
    第２の金属層において使用される書込みワード線と、
    第３の金属層において使用される第１の読取りワード線と、
    第４の金属層において使用される第２の読取りワード線と、
    前記複数のトラックのうちの対応するトラック上に配設された複数の第１の読取りワード線ランディングパッドの各第１の読取りワード線ランディングパッドと、
    前記複数のトラックのうちの対応するトラック上に配設された複数の第２の読取りワード線ランディングパッドの各第２の読取りワード線ランディングパッドと、
    前記複数のトラックのうちの対応するトラック上に配設された複数の書込みワード線ランディングパッドの各書込みワード線ランディングパッドとを備えるＳＲＡＭ。
  28. 各第１の読取りワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの境界縁部上に配設され、
    各第２の読取りワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの前記境界縁部上に配設され、
    各書込みワード線ランディングパッドおよび対応するトラックは、前記ＳＲＡＭビットセルの各境界縁部内に配設される、請求項２７に記載のＳＲＡＭ。
JP2017528136A 2014-12-03 2015-11-16 性能を向上させるために別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ｓｒａｍ）ビットセル、および関連する方法 Active JP6290515B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/559,205 US9806083B2 (en) 2014-12-03 2014-12-03 Static random access memory (SRAM) bit cells with wordlines on separate metal layers for increased performance, and related methods
US14/559,205 2014-12-03
PCT/US2015/060912 WO2016089587A1 (en) 2014-12-03 2015-11-16 Static random access memory (sram) bit cells with wordlines on separate metal layers for increased performance, and related methods

Publications (2)

Publication Number Publication Date
JP2018503974A true JP2018503974A (ja) 2018-02-08
JP6290515B2 JP6290515B2 (ja) 2018-03-07

Family

ID=54704142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017528136A Active JP6290515B2 (ja) 2014-12-03 2015-11-16 性能を向上させるために別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ｓｒａｍ）ビットセル、および関連する方法

Country Status (5)

Country Link
US (1) US9806083B2 (ja)
EP (1) EP3227919B1 (ja)
JP (1) JP6290515B2 (ja)
CN (1) CN107004432B (ja)
WO (1) WO2016089587A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160163634A1 (en) * 2014-10-03 2016-06-09 Edward Seymour Power reduced computing
US9876017B2 (en) * 2014-12-03 2018-01-23 Qualcomm Incorporated Static random access memory (SRAM) bit cells with wordline landing pads split across boundary edges of the SRAM bit cells
US10276579B2 (en) * 2016-03-17 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Layout design for manufacturing a memory cell
US11152057B2 (en) * 2018-07-16 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM memory
DE102021109480A1 (de) * 2020-12-14 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043441A (ja) * 2000-05-16 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置
US20080123462A1 (en) * 2006-11-29 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
JP2008211077A (ja) * 2007-02-27 2008-09-11 Matsushita Electric Ind Co Ltd 半導体メモリセル
JP2010086643A (ja) * 2008-10-03 2010-04-15 Toshiba Corp 半導体記憶装置
JP2012109002A (ja) * 2010-10-25 2012-06-07 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法
JP2014064037A (ja) * 2013-12-24 2014-04-10 Renesas Electronics Corp 半導体装置
JP2014063545A (ja) * 2012-09-20 2014-04-10 Fujitsu Ltd 半導体記憶装置、及び、情報処理装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191983B1 (en) 1997-06-19 2001-02-20 Hitachi, Ltd. Semiconductor memory
JP3852729B2 (ja) 1998-10-27 2006-12-06 富士通株式会社 半導体記憶装置
US6262932B1 (en) 1999-09-16 2001-07-17 Rosun Technologies RAM cells having a substantially balanced number of N-MOS and P-MOS transistors for improving layout areas
KR100406760B1 (ko) * 2001-11-16 2003-11-21 신코엠 주식회사 반도체 메모리 장치
US20040156228A1 (en) 2003-02-10 2004-08-12 Artisan Components, Inc. High density beta ratio independent core cell
US7006369B2 (en) 2003-08-27 2006-02-28 Lsi Logic Corporation Design and use of a spacer cell to support reconfigurable memories
JP2005175415A (ja) 2003-12-05 2005-06-30 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスとその製造方法
US20050253287A1 (en) * 2004-05-11 2005-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM cell structure
KR100665837B1 (ko) * 2004-11-18 2007-01-09 삼성전자주식회사 반도체 메모리 장치에서의 라인 배치 구조
US8189368B2 (en) * 2009-07-31 2012-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
US8942030B2 (en) * 2010-06-25 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM cell circuit
KR20120101911A (ko) 2011-03-07 2012-09-17 삼성전자주식회사 에스램 셀
CN102385908A (zh) * 2011-09-06 2012-03-21 复旦大学 一种多端口寄存器堆存储单元及其布局布线方法
US8625334B2 (en) 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US8962483B2 (en) * 2013-03-13 2015-02-24 Globalfoundries Inc. Interconnection designs using sidewall image transfer (SIT)
US9196582B2 (en) * 2013-11-22 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Word line coupling prevention using 3D integrated circuit
US9425049B2 (en) * 2014-01-14 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
US9412742B2 (en) * 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9876017B2 (en) 2014-12-03 2018-01-23 Qualcomm Incorporated Static random access memory (SRAM) bit cells with wordline landing pads split across boundary edges of the SRAM bit cells

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043441A (ja) * 2000-05-16 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置
US20080123462A1 (en) * 2006-11-29 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
JP2008211077A (ja) * 2007-02-27 2008-09-11 Matsushita Electric Ind Co Ltd 半導体メモリセル
JP2010086643A (ja) * 2008-10-03 2010-04-15 Toshiba Corp 半導体記憶装置
JP2012109002A (ja) * 2010-10-25 2012-06-07 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法
JP2014063545A (ja) * 2012-09-20 2014-04-10 Fujitsu Ltd 半導体記憶装置、及び、情報処理装置
JP2014064037A (ja) * 2013-12-24 2014-04-10 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
EP3227919A1 (en) 2017-10-11
WO2016089587A1 (en) 2016-06-09
JP6290515B2 (ja) 2018-03-07
US9806083B2 (en) 2017-10-31
CN107004432A (zh) 2017-08-01
CN107004432B (zh) 2019-07-23
US20160163713A1 (en) 2016-06-09
EP3227919B1 (en) 2022-12-21

Similar Documents

Publication Publication Date Title
US9876017B2 (en) Static random access memory (SRAM) bit cells with wordline landing pads split across boundary edges of the SRAM bit cells
JP6290515B2 (ja) 性能を向上させるために別々の金属層上にワード線を有するスタティックランダムアクセスメモリ（ｓｒａｍ）ビットセル、および関連する方法
US9583179B2 (en) Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICs), 3DIC processor cores, and methods
JP6541006B2 (ja) デュアルポートスタティックランダムアクセスメモリ（ｓｒａｍ）
JP6407992B2 (ja) ビットセルおよび論理区画を有するモノリシック３次元（３ｄ）ランダムアクセスメモリ（ｒａｍ）アレイアーキテクチャ
CN107924695B (zh) 采用共享源极线的互补磁性隧道结mtj位单元及相关方法
JP2016507852A (ja) 読出し優先セル構造と書込みドライバとを備えたスタティックランダムアクセスメモリ（ｓｒａｍ）、関連システム、および方法
AU2017325708B2 (en) Minimum track standard cell circuits for reduced area
US20150199150A1 (en) Performing Logical Operations in a Memory
TW201514988A (zh) 在靜態隨機存取記憶體重置操作期間用於電壓或電流偏壓靜態隨機存取記憶體位元格之電路及相關系統及方法
CN102385908A (zh) 一种多端口寄存器堆存储单元及其布局布线方法
US20130185527A1 (en) Asymmetrically-Arranged Memories having Reduced Current Leakage and/or Latency, and Related Systems and Methods
US20240032270A1 (en) Cross fet sram cell layout
US20140293682A1 (en) Memory bitcell clusters employing localized generation of complementary bitlines to reduce memory area, and related systems and methods
US12033721B2 (en) Split read port latch array bit cell

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171204

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20171204

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180207

R150 Certificate of patent or registration of utility model

Ref document number: 6290515

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250