JP2004079897A - スタティック型半導体記憶装置 - Google Patents
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Abstract
【課題】ＳＲＡＭを高速化するとともに、製造上のばらつきに対するマージンを確保する。
【解決手段】ＳＲＡＭは、Ｎウェル領域上に形成された第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２と、Ｐウェル領域上に形成された第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、ワード線と、第１と第２ビット線とを備える。活性領域２ａ〜２ｄを同じ方向に延在させ、各ＭＯＳトランジスタのゲートを形成するポリシリコン配線３ａ〜３ｄ同じ方向に延在させ、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のドレインと、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のドレインとを、第１と第２ドライバＮＭＯＳトランジスタのゲートを形成するポリシリコン配線３ｂ，３ｄを介在することなく第１金属配線５ｃ，５ｄを用いてそれぞれ接続する。
【選択図】 図２
【解決手段】ＳＲＡＭは、Ｎウェル領域上に形成された第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２と、Ｐウェル領域上に形成された第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、ワード線と、第１と第２ビット線とを備える。活性領域２ａ〜２ｄを同じ方向に延在させ、各ＭＯＳトランジスタのゲートを形成するポリシリコン配線３ａ〜３ｄ同じ方向に延在させ、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のドレインと、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のドレインとを、第１と第２ドライバＮＭＯＳトランジスタのゲートを形成するポリシリコン配線３ｂ，３ｄを介在することなく第１金属配線５ｃ，５ｄを用いてそれぞれ接続する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置（以下、「ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）」と称する）に関し、より特定的には、ＣＭＯＳＳＲＡＭのメモリセル構造に関する。
【０００２】
【従来の技術】
図１４は、４個のトランジスタで形成した無負荷型ＳＲＡＭメモリセルの従来のレイアウト構成を示した図である。その等価回路図を図１２に示す。
【０００３】
このタイプのＳＲＡＭについては、たとえば国際学会誌ＩＥＤＭ‘９８ ｐｐ６４３−６４６ “Ａ １．９−ｕｍ２ Ｌｏａｄｌｅｓｓ ＣＭＯＳ Ｆｏｕｒ−ＴｒａｎｓＩｓｔｏｒ ＳＲＡＭ Ｃｅｌｌ Ｉｎ ａ ０．１８−ｕｍ ＬｏｇＩｃ Ｔｅｃｈｎｏｌｏｇｙ”や、国際論文誌ＩＥＥＥ ＪＳＳＣ ＶＯＬ．３６ Ｎｏ．３， Ｍａｒｃｈ ２００１ ”Ａｎ Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｈｉｇｈ−Ｓｐｅｅｄ Ｌｏａｄ ｌｅｓｓ Ｆｏｕｒ−Ｔｒａｎｓｉｓｔｏｒ ＳＲＡＭ Ｍａｃｒｏ ｗｉｔｈ Ｔｗｉｓｔｅｄ Ｂｉｔ ｌｉｎｅ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｔｒｉｐｌｅ−Ｗｅｌｌ Ｓｈｉｅｌｄ”に示されている。
【０００４】
図１４に示すように、メモリセル１は、４つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する。具体的には、メモリセル１は、Ｐウェル上に形成されたＮＭＯＳトランジスタＮ１，Ｎ２と、Ｎウェル上に形成されたＰＭＯＳトランジスタＰ１，Ｐ２とを有する。
【０００５】
ＮＭＯＳトランジスタＮ１は、Ｎ型拡散領域２ａとポリシリコン配線３ｃとの交差部に形成され、ＮＭＯＳトランジスタＮ２は、Ｎ型拡散領域２ｂとポリシリコン配線３ｂとの交差部に形成される。ＰＭＯＳトランジスタＰ１は、Ｐ型拡散領域２ｃとポリシリコン配線３ａとの交差部に形成され、ＰＭＯＳトランジスタＰ２は、Ｐ型拡散領域２ｄとポリシリコン配線３ａとの交差部に形成される。
【０００６】
ＰＭＯＳトランジスタＰ１，Ｐ２はアクセストランジスタであり、ＮＭＯＳトランジスタＮ１，Ｎ２はドライバトランジスタである。各拡散領域２ａ〜２ｄは、コンタクトホール４ａ〜４ｈを介して上層配線と接続される。
【０００７】
図１４に示すレイアウト構成において、ワード線ＷＬは横方向に配線される。それに対し、ビット線対ＢＬ１，ＢＬ２は縦方向に配線される。図１４に示すように１ビットのレイアウト構成は縦方向に長く、かかるレイアウト構成ではビット線は長くなる。また、ビット線とＧＮＤ線間の経路（ビット線の引抜き経路）に抵抗の高いポリシリコン配線３ｂ、３ｃが存在する。
【０００８】
【発明が解決しようとする課題】
上述のように、従来の４トランジスタ構成のＳＲＡＭメモリセルは、ビット線方向に長くなるためビット線の配線容量が大きくなる。そのため、アクセスタイムが遅くなる。また、ビット線コンタクト部（コンタクトホール４ｆ，４ｈ）と接地用コンタクト部（コンタクトホール４ａ，４ｃ）間の経路に抵抗の高いポリシリコン配線３ｂ、３ｃが存在するので、該経路の抵抗が大きくなる。このことも、アクセスタイムの遅延の一因となり、ＳＲＡＭの高速化の妨げとなる。
【０００９】
さらに、アクセストランジスタＰ１，Ｐ２のゲートや拡散領域の向きと、ドライバトランジスタＮ１，Ｎ２のゲートや拡散領域の向きが異なるため、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきが大きくなる。そのため、ゲート等の幅や形成位置のばらつきが大きくなってしまう。ゲート幅等のばらつきが大きくなると上記の各トランジスタの特性が変動することとなる。
【００１０】
また、たとえば図１４におけるポリシリコン配線３ｃの形成位置が左右方向にずれると、ポリシリコン配線３ｃとコンタクトホール４ａあるいは４ｂとが短絡し、図１４におけるポリシリコン配線３ａの形成位置が上下方向にずれると、ポリシリコン配線３ａとコンタクトホール４ｅ〜４ｈとが短絡してしまう。このようにゲートパターンが上下左右のいずれの方向にずれても分離されるべきコンタクトホールと短絡する可能性があり、マスクずれなどによる製造上のばらつきに対するマージンの確保が困難であるという問題もあった。
【００１１】
本発明は上記の課題を解決するためになされたものである。本発明の目的は、ＳＲＡＭを高速化するとともに、製造上のばらつきに対するマージンを確保することにある。
【００１２】
【課題を解決するための手段】
本発明に係るＳＲＡＭは、１つの局面では、第１および第２ビット線と、ワード線と、それぞれのソースが第１および第２ビット線とそれぞれ接続され、それぞれのゲートがワード線に共通に接続される第１導電型の第１および第２アクセスＭＯＳトランジスタと、それぞれのソースに接地電位が与えられ、それぞれのドレインが第１および第２アクセスＭＯＳトランジスタのドレインにそれぞれ接続され、それぞれのゲートが第２および第１アクセスＭＯＳトランジスタのドレインにそれぞれ接続される第１導電型とは異なる第２導電型の第１および第２ドライバＭＯＳトランジスタとを備える。そして、第１アクセスＭＯＳトランジスタのドレインと第１ドライバＭＯＳトランジスタのドレインとを、その間に第２ドライバＭＯＳトランジスタのゲートを介在させることなく金属配線で接続し、第２アクセスＭＯＳトランジスタのドレインと第２ドライバＭＯＳトランジスタのドレインとを、その間に第１ドライバＭＯＳトランジスタのゲートを介在させることなく金属配線で接続する。
【００１３】
このように通常のゲートより低抵抗である金属配線を用いてアクセスＭＯＳトランジスタとドライバＭＯＳトランジスタ間を接続し、他のドライバＭＯＳトランジスタのゲートを介在させないので、ビット線と接地線間の抵抗を下げることができる。それにより、ＳＲＡＭの高速化を図れる。
【００１４】
本発明に係るＳＲＡＭは、他の局面では、第１導電型の第１ウェル上に形成された第２導電型の第１と第２アクセスＭＯＳトランジスタと、第２導電型の第２ウェル上に形成された第１導電型の第１と第２ドライバＭＯＳトランジスタと、第１と第２アクセスＭＯＳトランジスタのゲートと接続され、第１および第２ウェルが並ぶ方向に延在するワード線と、第１と第２アクセスＭＯＳトランジスタのソースと各々接続され、第１および第２ウェルが並ぶ方向と垂直な方向に延在する第１と第２ビット線とを備える。そして、第１と第２アクセスＭＯＳトランジスタのソース／ドレインを形成するための第２導電型の第１と第２拡散領域と、第１と第２ドライバＭＯＳトランジスタのソース／ドレインを形成するための第１導電型の第３と第４拡散領域とを同じ方向に延在させ、第１と第２アクセスＭＯＳトランジスタのゲートと、第１と第２ドライバＭＯＳトランジスタのゲートとを同じ方向に延在させ、第１と第２アクセスＭＯＳトランジスタのドレインと、第１と第２ドライバＭＯＳトランジスタのドレインとを、第１と第２ドライバＭＯＳトランジスタのゲートを介在することなく第１と第２金属配線を用いてそれぞれ接続する。
【００１５】
上記のようにアクセスＭＯＳトランジスタのドレインと、ドライバＭＯＳトランジスタのドレインとを、ドライバＭＯＳトランジスタのゲートを介在することなく金属配線を用いて接続することにより、上記ドレイン間の経路にポリシリコン配線が介在するのを回避することができる。それにより、上記経路の抵抗を低減することができる。また、ビット線が第１および第２ウェルが並ぶ方向と垂直な方向に延在するので、ビット線の長さを縮小することができる。さらに、上記の第１、第２、第３および第４拡散領域（活性領域）を同じ方向に延在させ、アクセスＭＯＳトランジスタのゲートとドライバＭＯＳトランジスタのゲートとを同じ方向に延在させることにより、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきを小さくすることができる。また、ゲートがその延在方向（長手方向）にずれた場合でも、ゲートとその幅方向両側に設けられるコンタクトホールとの短絡を回避することができる。つまり、ゲートが長手方向にある程度シフトすることを許容することができる。
【００１６】
上記第１ドライバＭＯＳトランジスタのゲートと、第２ドライバＭＯＳトランジスタのドレインとに達する第１コンタクト部を設け、第２ドライバＭＯＳトランジスタのゲートと、第１ドライバＭＯＳトランジスタのドレインとに達する第２コンタクト部を設けることが好ましい。つまり、ドライバＭＯＳトランジスタのゲートとドレインとに共通のコンタクト部を設けることが好ましい。
【００１７】
ワード線の延在方向に第１と第２アクセスＭＯＳトランジスタが並ぶように第１と第２アクセスＭＯＳトランジスタを配置してもよい。また、第１金属配線よりも上層の金属配線で第２金属配線を構成してもよい。
【００１８】
第１と第２ドライバＭＯＳトランジスタのドレインの面積を、第１と第２ドライバＭＯＳトランジスタのソースの面積よりも小さくすることが好ましい。たとえばＳＲＡＭが第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を備える場合には、第１と第２配線を屈曲形状とすることにより、第１と第２ドライバＭＯＳトランジスタのゲートを、第１と第２ドライバＭＯＳトランジスタのドレイン側に配置すればよい。
【００１９】
上記第１と第２ドライバＭＯＳトランジスタのゲート長を、第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くすることが好ましい。たとえばＳＲＡＭが第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を備える場合、第１と第２配線の幅を局所的に拡大することにより、第１と第２ドライバＭＯＳトランジスタのゲート長を、第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くすることができる。
【００２０】
本発明に係るＳＲＡＭは、さらに他の局面では、第１導電型の第１と第３ウェル間に形成された第２導電型の第２ウェルと、第１ウェル上に形成された第２導電型の第１と第２アクセスＭＯＳトランジスタと、第２ウェル上に形成された第１導電型の第１と第２ドライバＭＯＳトランジスタと、第３ウェル上に形成された第２導電型の第３と第４アクセスＭＯＳトランジスタと、第１と第２アクセスＭＯＳトランジスタのゲートと接続され、第１、第２および第３ウェルが並ぶ方向に延在する第１ワード線と、第３と第４アクセスＭＯＳトランジスタのゲートと接続され、第１、第２および第３ウェルが並ぶ方向に延在する第２ワード線と、第１と第２アクセスＭＯＳトランジスタのソースと各々接続され、第１、第２および第３ウェルが並ぶ方向と垂直な方向に延在する第１と第２ビット線と、第３と第４アクセスＭＯＳトランジスタのソースと各々接続され、第１、第２および第３ウェルが並ぶ方向と垂直な方向に延在する第３と第４ビット線とを備える。そして、第１、第２、第３および第４アクセスＭＯＳトランジスタのソース／ドレインを形成するための第２導電型の第１、第２、第３および第４拡散領域と、第１と第２ドライバＭＯＳトランジスタのソース／ドレインを形成するための第１導電型の第５と第６拡散領域とを同じ方向に延在させ、第１、第２、第３および第４アクセスＭＯＳトランジスタのゲートと、第１と第２ドライバＭＯＳトランジスタのゲートとを同じ方向に延在させ、第１、第２、第３および第４アクセスＭＯＳトランジスタのドレインと、第１と第２ドライバＭＯＳトランジスタのドレインとを、第１と第２ドライバＭＯＳトランジスタのゲートを介在することなく第１と第２金属配線を用いてそれぞれ接続する。
【００２１】
本局面のような２ポートメモリセルを備えるＳＲＡＭの場合も、アクセスＭＯＳトランジスタのドレインと、ドライバＭＯＳトランジスタのドレインとを、ドライバＭＯＳトランジスタのゲートを介在することなく金属配線を用いて接続しているので、上記ドレイン間の経路にポリシリコン配線が介在するのを回避することができ、上記経路の抵抗を低減することができる。また、ビット線が第１〜第３ウェルが並ぶ方向と垂直な方向に延在するので、ビット線の長さを縮小することができる。さらに、上記の第１〜第６拡散領域（活性領域）を同じ方向に延在させ、アクセスＭＯＳトランジスタのゲートとドライバＭＯＳトランジスタのゲートとを同じ方向に延在させることにより、上述の１つの局面と同様に、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきを小さくすることができ、またゲートが長手方向にある程度シフトすることを許容することもできる。
【００２２】
上記第１と第２ビット線を第１ウェル上に形成し、第３と第４ビット線を第３ウェル上に形成することが好ましい。
【００２３】
【発明の実施の形態】
以下、図１〜図１３を用いて、本発明の実施の形態について説明する。
【００２４】
（実施の形態１）
図１〜図３は、本発明の実施の形態１における無負荷型ＳＲＡＭ（スタティック半導体記憶装置）のメモリセル１の平面図である。このメモリセル１の等価回路図を図１２に示す。なお、図１に第３金属配線までのレイアウトを示し、図２に第１金属配線までのレイアウトを示し、図３に第２および第３金属配線のレイアウトを示す。
【００２５】
図１および図２に示すように、Ｐウエル領域に隣接してＮウエル領域を形成する。Ｐウエル領域内に選択的にリンなどのＮ型不純物を注入してＮ型拡散領域を含む活性領域２ｃ，２ｄを形成し、Ｎウエル領域内に選択的にボロン等のＰ型不純物を注入してＰ型拡散領域を含む活性領域２ａ，２ｂを形成する。
【００２６】
活性領域２ａ〜２ｄは、ともに直線状の形状を有し、同じ方向（Ｐウエル領域およびＮウエル領域の延在方向：縦方向）に延在する。したがって、活性領域２ａ〜２ｄに含まれ各ＭＯＳトランジスタのソース／ドレインとなるＰ型拡散領域およびＮ型拡散領域も同様に上記の縦方向に延在することとなる。活性領域２ａ〜２ｄの形状をこのように単純化することにより、活性領域２ａ〜２ｄの幅や形成位置のばらつきを小さくすることができる。
【００２７】
本実施の形態におけるメモリセル１は、４つのＭＯＳトランジスタで構成される。具体的にはメモリセル１は、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２と、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２とで構成される。第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２は、Ｎウエル領域上にそれぞれ形成され、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２はＰウエル領域上に形成される。
【００２８】
第１アクセスＰＭＯＳトランジスタＰ１は、ソース／ドレインとなるＰ型拡散領域を含む活性領域２ａと、ポリシリコン配線３ａとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなるＰ型拡散領域を含む活性領域２ｂと、ポリシリコン配線３ｃとの交差部に形成される。
【００２９】
第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなるＮ型拡散領域を含む活性領域２ｄと、ポリシリコン配線３ｄとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなるＮ型拡散領域を含む活性領域２ｃと、ポリシリコン配線３ｂとの交差部に形成される。
【００３０】
図１に示すように、ポリシリコン配線３ａ〜３ｄは、同じ方向に延在する。すなわち、ポリシリコン配線３ａ〜３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図１における縦方向）に垂直な方向（図１における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。
【００３１】
それにより、ポリシリコン配線３ａ〜３ｄの幅や形成位置のばらつきを小さくすることができる。また、それに伴いポリシリコン配線３ａ〜３ｄが図１における横方向にずれて形成されたとしても、ポリシリコン配線３ａ〜３ｄとコンタクトホール（コンタクト部）４ｃ〜４ｈ，４ｋ，４ｌとの短絡を回避することができる。
【００３２】
活性領域２ａ〜２ｄおよびポリシリコン配線３ａ〜３ｄを覆うように図示しない第１層間絶縁膜を形成し、該第１層間絶縁膜に活性領域２ａ〜２ｄおよびポリシリコン配線３ａ〜３ｄに達するコンタクトホール４ａ〜４ｌを形成する。このコンタクトホール４ａ〜４ｌ内に、上層配線との接続用の導電層を埋め込む。なお、コンタクトホール４ａ，４ｂ，４ｉ，４ｊはゲートに達するゲートコンタクトであり、コンタクトホール４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｋ，４ｌは、拡散領域に達する拡散コンタクトである。
【００３３】
図２において、第１ドライバＮＭＯＳトランジスタＮ１のドレインであるＮ型拡散領域と、第１アクセスＰＭＯＳトランジスタＰ１のドレインであるＰ型拡散領域は、コンタクトホール４ｋと、第１金属配線５ｃと、コンタクトホール４ｄとを介して電気的に低インピーダンスで接続される。この端子は、図１２に示す等価回路図の記憶ノードＮａとなる。
【００３４】
同様に、第２ドライバＮＭＯＳトランジスタＮ２のドレインであるＮ型拡散領域と第２アクセスＰＭＯＳトランジスタＰ２のドレインであるＰ型拡散領域は、コンタクトホール４ｅと、第１金属配線５ｄと、コンタクトホール４ｈを介して電気的に低インピーダンスで接続される。この端子は図１２に示す等価回路図の記憶ノードＮｂとなる。
【００３５】
図２に示すように、記憶ノードＮａを形成する第１金属配線５ｃと、記憶ノードＮｂを形成する第１金属配線５ｄとは、互いに平行となるように形成される。また、第１金属配線５ｃと第１金属配線５ｄとは、ワード線（ＷＬ）の延在方向である横方向に延在する。
【００３６】
第１層間絶縁膜上に、第１金属配線５ａ〜５ｇを形成する。第１金属配線５ａはコンタクトホール４ａ，４ｂ上に形成され、第１金属配線５ｂはコンタクトホール４ｃ上に形成され、第１金属配線５ｃはコンタクトホール４ｄ，４ｋ，４ｊ上に形成され、第１金属配線５ｄはコンタクトホール４ｅ，４ｈ，４ｉ上に形成され、第１金属配線５ｅはコンタクトホール４ｆ上に形成され、第１金属配線５ｆはコンタクトホール４ｇ上に形成され、第１金属配線５ｇはコンタクトホール４ｌ上に形成される。
【００３７】
次に図３を参照して、第１金属配線５ａ〜５ｇ上に図示しない第２層間絶縁膜を介して第２金属配線７ａ〜７ｄを形成する。第２金属配線７ａは、第２層間絶縁膜に設けた第１ビアホール６ａを介して第１金属配線５ａと接続される。第２金属配線７ｂ，７ｃは、第１ビアホール６ｂ，６ｃを介して第１金属配線５ｂ，５ｅとそれぞれ接続され、ビット線ＢＬ１，ＢＬ２となる。第２金属配線７ｄは、第１ビアホール６ｄ，６ｅを介して第１金属配線５ｆ，５ｇと接続され接地線（ＧＮＤ線）となる。
【００３８】
活性領域２ｃ，２ｄ内のＮ型拡散領域の一部は、各々ドライバＮＭＯＳトランジスタＮ１、Ｎ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｇ，４ｌ、第１金属配線５ｆ，５ｇおよび第１ビアホール６ｄ，６ｅを介してＧＮＤ電位が与えられる。
【００３９】
活性領域２ａ，２ｂ内のＰ型拡散領域の一部は、各々アクセスＰＭＯＳトランジスタＰ１，Ｐ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｃ，４ｆ、第１金属配線５ｂ，５ｅおよび第１ビアホール６ｂ，６ｃを介して各々ビット線ＢＬ１、ＢＬ２に接続される。
【００４０】
図２に示すように、第１アクセスＰＭＯＳトランジスタＰ１のドレインと、第１ドライバＮＭＯＳトランジスタＮ１のドレイン間を、ポリシリコン配線３ｂ（ドライバＮＭＯＳトランジスタＮ２のゲート）を介在することなく第１金属配線５ｃを介して接続している。また、第２アクセスＰＭＯＳトランジスタＰ２のドレインと、第２ドライバＮＭＯＳトランジスタＮ２のドレイン間を、ポリシリコン配線３ｄ（ドライバＮＭＯＳトランジスタＮ１のゲート）を介在することなく第１金属配線５ｄを介して接続している。したがって、ビット線への引き抜き電流の経路の抵抗を低減することができ、アクセスタイムの短縮、すなわちＳＲＡＭの高速化を図ることができる。
【００４１】
また、図３に示すようにビット線ＢＬ１，ＢＬ２をメモリセル１の縦方向（短辺方向）に延在させることにより、ビット線ＢＬ１，ＢＬ２の長さを短くすることができる。それにより、ビット線ＢＬ１，ＢＬ２の配線容量を小さくすることができる。さらに、図３に示すようにビット線ＢＬ１，ＢＬ２間の間隔を大きくすることもできるので、ビット線間容量を低減することもできる。これらのことも、ＳＲＡＭの高速化に寄与し得る。
【００４２】
第２金属配線７ａ〜７ｄ上に、図示しない第３層間絶縁膜を介して第３金属配線８を形成する。この第３金属配線８がワード線（ＷＬ）となる。第３金属配線８は、Ｐウエル領域とＮウエル領域とが並ぶ方向であって各ウェル領域が延在する方向と垂直な方向（図３にける横方向）に延在し、第２ビアホール９を介して第２金属配線７ａと電気的に接続される。
【００４３】
第２金属配線７ａは、第１ビアホール６ａ、第１金属配線５ａおよびコンタクトホール４ａ，４ｂを介してポリシリコン配線（ゲート端子）３ａ，３ｃに電気的に接続される。したがって、ポリシリコン配線３ａ，３ｃと第３金属配線（ＷＬ）８とは電気的に接続されることとなる。
【００４４】
上記のようなレイアウトを採用することで、ＳＲＡＭのアクセスタイムの高速化を図れることに加えて、次のような効果も得られる。ポリシリコン配線の向きが同一方向になるので、ゲート寸法の制御が容易になる。また、活性領域および拡散領域を直線状とすることにより、ポリシリコン配線が図２の上下方向にシフトした場合においてもゲート幅を一定に保持することができ、トランジスタ特性が変化するのを回避することができる。
【００４５】
（実施の形態２）
次に、本発明の実施の形態２について、図４を用いて説明する。図４は、本実施の形態２のＳＲＡＭのメモリセル１のレイアウトを示す平面図である。図４には、第１金属配線までのレイアウトを示している。なお、該メモリセル１の等価回路図は実施の形態１の場合と同じである。
【００４６】
実施の形態１と異なる主な点は、所定の拡散領域とポリシリコン配線とに達する共通コンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）を設けていることである。具体的には、コンタクトホール４ｊ，４ｋを一体化して、ドライバＮＭＯＳトランジスタＮ１のドレインとポリシリコン配線３ｂとに達するコンタクトホール４ｍを設け、コンタクトホール４ｈ，４ｉを一体化して、ドライバＮＭＯＳトランジスタＮ２のドレインとポリシリコン配線３ｄとに達するコンタクトホール４ｎを設けている。それ以外の構成については実施の形態１と同様である。よって、実施の形態１と同様の効果も得られる。
【００４７】
共通コンタクトは、拡散領域とポリシリコン配線とを１つのコンタクトホールで共通に接続するものであるので、該共通コンタクトを採用することにより、実施の形態１の場合よりもコンタクトホールの数を低減することができる。したがって、製造上の歩留まり向上を期待できる。
【００４８】
（実施の形態３）
次に、図５と図６を用いて、本発明の実施の形態３について説明する。図５と図６は、本実施の形態３における無負荷型ＳＲＡＭのメモリセルのレイアウトを示したものである。図５に第３金属配線までのレイアウトを示し、図６に第１金属配線までのレイアウトを示す。本実施の形態３のメモリセル１の等価回路図は、実施の形態１と同様である。
【００４９】
本実施の形態３では、図５と図６に示すように、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲートを形成する共通のポリシリコン配線３ａを設けている。より詳しくは、Ｕ形の一体のポリシリコン配線３ａを設け、該ポリシリコン配線３ａの一部により第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲートを構成している。
【００５０】
また、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２をビット線の延在方向ではなくワード線（ＷＬ）の延在方向に並べている。また、活性領域２ａ，２ｂをビット線の延在方向にずらせて配置しており、そのため活性領域２ａ，２ｂはワード線（ＷＬ）の延在方向に隣り合う部分を有している。かかる配置により、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲートを近づけることができるとともに、ビット線の延在方向におけるメモリセル１の長さをさらに縮小することができる。それにより、ビット線の長さをさらに短縮することができる。
【００５１】
また、図６に示すように第１金属配線５ｃおよび第１金属配線５ｈをビット線の延在方向に延在させ、第１ビアホール６ｂ，６ｃを第１金属配線５ｃ，５ｈ上に設け、図５に示すように第１ビアホール６ｂ，６ｃ上に第２金属配線７ｄを形成している。この第２金属配線７ｄにより、第１アクセスＰＭＯＳトランジスタＰ１のドレインと、第１ドライバＮＭＯＳトランジスタＮ１のドレインとの間を電気的に接続することができる。
【００５２】
このように一方の記憶ノードＮａを形成する第２金属配線７ｄを、他方の記憶ノードＮｂを形成する第１金属配線５ｄとは異なるレイヤの金属配線で構成することにより、記憶ノード間に所望の容量を容易に付加することができる。本実施の形態では、第２金属配線７ｄが第１金属配線５ｄよりも上方に位置するので、第２金属配線７ｄと第１金属配線５ｄとの間に容量を形成することができる。また、上層配線である第２金属配線７ｄと下層配線である第１金属配線５ｄとをオーバーラップさせることにより、第２金属配線７ｄと第１金属配線５ｄとの間に容量を形成することもできる。このとき、第２金属配線７ｄと第１金属配線５ｄとのオーバーラップ量を適切に調節することにより、記憶ノード間に付加する容量を制御することができる。
【００５３】
上記のように、記憶ノード間に所望の容量を付加することにより、ソフトエラー耐性を向上することができる。ここで、ソフトエラーとは、パッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子―正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００５４】
図５に示すように、本実施の形態３では、第１金属配線５ｂ，５ｆ，５ｅ，５ｇ上に、第２金属配線７ａ，７ｂ，７ｅ，７ｆをそれぞれ形成し、ワード線となる第２金属配線７ｃを第２金属配線７ｄと平行に配置している。
【００５５】
また、図５に示すように、ビット線ＢＬ１を第３金属配線８ａで形成し、ビット線ＢＬ２を第３金属配線８ｂで形成し、ＧＮＤ線を第３金属配線８ｃで形成している。第３金属配線８ａは第２ビアホール９ａを介して第２金属配線７ａと電気的に接続され、第３金属配線８ｂは第２ビアホール９ｂを介して第２金属配線７ｅと電気的に接続され、第３金属配線８ｃは第２ビアホール９ｃを介して第２金属配線７ｂと電気的に接続される。上記以外の構成については実施の形態２と基本的に同様である。
【００５６】
（実施の形態４）
次に、図７を用いて、本発明の実施の形態４について説明する。図７に、本実施の形態４における無負荷型ＳＲＡＭのメモリセル１の第１金属配線までのレイアウトを示す。本実施の形態４のメモリセル１の等価回路図は、実施の形態１と同様である。
【００５７】
図７に示すように、本実施の形態４では、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のゲートを形成するポリシリコン配線３ｂ、３ｄを屈曲させている。
【００５８】
より詳しくは、ポリシリコン配線３ｂを活性領域２ｃ，２ｄ間で屈曲させ、ポリシリコン配線３ｂの一端側の部分を、コンタクトホール４ｎ側、すなわち第２ドライバＮＭＯＳトランジスタＮ２のドレイン側寄りに配置し、ポリシリコン配線３ｄを活性領域２ｃ，２ｄ間で屈曲させ、ポリシリコン配線３ｄの一端側の部分を、コンタクトホール４ｍ側、すなわち第１ドライバＮＭＯＳトランジスタＮ１のドレイン側寄りに配置している。これ以外の構成は、実施の形態２と同様であるので、実施の形態２と同様の効果が得られる。
【００５９】
それに加え、上記のようにポリシリコン配線を屈曲させることにより、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のドレインの面積を、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のソースの面積よりも小さくすることができる。それに伴い、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２の活性領域の面積を削減することができる。それにより、α線が第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２の活性領域を通過する確率を低減することができ、ソフトエラー耐性を向上することができる。
【００６０】
（実施の形態５）
次に、図８を用いて、本発明の実施の形態５について説明する。図８に、本実施の形態５における無負荷型ＳＲＡＭのメモリセル１の第１金属配線までのレイアウトを示す。本実施の形態５のメモリセル１の等価回路図は、実施の形態１と同様である。
【００６１】
本実施の形態５では、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のゲート長を、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲート長よりも長くしている。
【００６２】
より詳しくは、ポリシリコン配線３ｂにおける活性領域２ｃ上に位置する部分の幅を局所的に拡大することにより、第２ドライバＮＭＯＳトランジスタＮ２のゲート長を、第２アクセスＰＭＯＳトランジスタＰ２のゲート長よりも長くし、ポリシリコン配線３ｄにおける活性領域２ｄ上に位置する部分の幅を局所的に拡大することにより、第１ドライバＮＭＯＳトランジスタＮ１のゲート長を、第１アクセスＰＭＯＳトランジスタＰ１のゲート長よりも長くしている。これ以外の構成は、実施の形態２と同様であるので、実施の形態２と同様の効果が得られる。
【００６３】
それに加え、上記のようにドライバＭＯＳトランジスタのゲート長をアクセスＭＯＳトランジスタのゲート長よりも長くすることにより、ドライバＭＯＳトランジスタとアクセスＭＯＳトランジスタのオフ時のリーク電流値（Ｉｏｆｆ）の比を変化させることができ、メモリセル１におけるＨレベルの保持特性を向上することができる。
【００６４】
以下、その理由について説明する。図１２において、記憶ノードＮａがＬレベル、記憶ノードＮｂがＨレベルと仮定する。４つのトランジスタで構成されるメモリセルでは、プリチャージされているＢＬ２の電位を用いて記憶ノードＮｂをＨレベルに保持する。
【００６５】
データ保持の際、第２アクセスＰＭＯＳトランジスタＰ２はオフ状態であるので、記憶ノードＮｂの電位は、第２アクセスＰＭＯＳトランジスタＰ２のオフ時のリーク電流値（Ｉｏｆｆ−Ｐ）と、第２ドライバＮＭＯＳトランジスタＮ２のオフ時のリーク電流値（Ｉｏｆｆ−Ｎ）により決まる。したがって、上記Ｈレベルを保持するには、Ｉｏｆｆ−Ｐ＞Ｉｏｆｆ−Ｎであることが必要となる。好ましくは、Ｉｏｆｆ−ＰがＩｏｆｆ−Ｎの１００倍以上である。
【００６６】
そこで、ドライバＭＯＳトランジスタのゲート長を調節して、ドライバＭＯＳトランジスタのリーク電流値を制御する。具体的には、第２ドライバＮＭＯＳトランジスタＮ２のゲート長を、第２アクセスＰＭＯＳトランジスタＰ２のゲート長よりも長くする。それにより、Ｉｏｆｆ−ＮをＩｏｆｆ−Ｐよりも小さくすることができ、データ”Ｈ”の保持特性を向上することができる。
【００６７】
（実施の形態６）
次に、図９〜図１１を用いて、本発明の実施の形態６について説明する。本実施の形態６は、本発明を２ポートメモリセルに適用した例である。このメモリセル１の等価回路図を図１３に示す。なお、図９に第３金属配線までのレイアウトを示し、図１０に第１金属配線までのレイアウトを示し、図１１に第２および第３金属配線のレイアウトを示す。
【００６８】
本実施の形態６では、図１３に示すように、実施の形態２のメモリセルに第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４を追加したことを重要な特徴とする。具体的には、図９および図１０に示すように、Ｐウェル領域の両側にＮウエル領域を設け、一方のＮウエル領域上に上述の第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２を配置し、他方のＮウエル領域上に第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４を配置している。
【００６９】
右側のＮウエル領域上には、Ｐ型拡散領域を含む活性領域２ｅ，２ｆ、ポリシリコン配線３ｅ，３ｆを形成する。この活性領域２ｅ，２ｆとポリシリコン配線３ｅ，３ｆとの交差部に第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４が形成される。活性領域２ｅ，２ｆは、他の活性領域２ａ〜２ｄと同様に、直線状の形状を有し、Ｐウェル領域とＮウエル領域が並ぶ方向と垂直方向に延在する。したがって、ソース／ドレインとなるＰ型拡散領域およびＮ型拡散領域も同様にＰウェル領域とＮウエル領域が並ぶ方向と垂直方向に延在する。ポリシリコン配線３ｅ，３ｆは、第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４のゲートを形成し、ポリシリコン配線３ａ〜３ｄと同様に、Ｐウェル領域とＮウエル領域が並ぶ方向に延在する。
【００７０】
図１０に示すように、第１金属配線５ｃを活性領域２ｅ上まで延長し、コンタクトホール４ｐを介して第１金属配線５ｃを第３アクセスＰＭＯＳトランジスタＰ３のドレインと電気的に接続する。また、第１金属配線５ｄを活性領域２ｆ上まで延長し、コンタクトホール４ｑを介して第１金属配線５ｄを第４アクセスＰＭＯＳトランジスタＰ４のドレインと電気的に接続する。第１金属配線５ｃ，５ｄは、ワード線と平行な方向に延在する。
【００７１】
また、右側のＮウエル領域上に、第１金属配線５ｊ，５ｋ，５ｌを形成する。第１金属配線５ｊは、コンタクトホール４ｏを介して第３アクセスＰＭＯＳトランジスタＰ３のソースと電気的に接続され、第１金属配線５ｌは、コンタクトホール４ｒを介して第４アクセスＰＭＯＳトランジスタＰ４のソースと電気的に接続され、第１金属配線５ｋは、コンタクトホール４ｓ，４ｔを介してポリシリコン配線３ｅ，３ｆと電気的に接続される。
【００７２】
図１１に示すように、右側のＮウエル領域上に、第２金属配線７ｅ〜７ｇを形成する。第２金属配線７ｆ，７ｅは、第１ビアホール６ｇ，６ｆを介して第１金属配線５ｊ，５ｌと電気的に接続され、第３と第４ビット線ＢＬ３，ＢＬ４となる。第２金属配線７ｇは、第１ビアホール６ｈを介して第１金属配線５ｋと電気的に接続される。左側のＮウエル領域上のビット線ＢＬ１，ＢＬ２が第１ポートを構成し、右側のＮウエル領域上のビット線ＢＬ３，ＢＬ４が第２ポートを構成する。
【００７３】
第２金属配線７ａ〜７ｇ上に、１組のワード線（ＷＬ１，ＷＬ２）となる第３属配線８ａ，８ｂを設ける。第３属配線（ＷＬ１）８ａは、第２ビアホール９ａ、第２金属配線７ａ、第１ビアホール６ａ、第１金属配線５ａおよびコンタクトホール４ａ，４ｂを介してポリシリコン配線３ａ，３ｃと電気的に接続され、第３属配線（ＷＬ２）８ｂは、第２ビアホール９ｂ，第２金属配線７ｇ，第１ビアホール６ｈ、第１金属配線５ｋおよびコンタクトホール４ｓ，４ｔを介してポリシリコン配線３ｅ，３ｆと電気的に接続される。上記以外の構成については、実施の形態２のメモリセル１と基本的に同様である。
【００７４】
本実施の形態６の場合も、図１０に示すように、第１と第３アクセスＰＭＯＳトランジスタＰ１，Ｐ３のドレインと、第１ドライバＮＭＯＳトランジスタＮ１のドレイン間を、ポリシリコン配線３ｂ（ドライバＮＭＯＳトランジスタＮ２のゲート）を介在することなく第１金属配線５ｃを介して接続し、第２と第４アクセスＰＭＯＳトランジスタＰ２，Ｐ４のドレインと、第２ドライバＮＭＯＳトランジスタＮ２のドレイン間を、ポリシリコン配線３ｄ（ドライバＮＭＯＳトランジスタＮ１のゲート）を介在することなく第１金属配線５ｄを介して接続している。したがって、ビット線の引き抜き電流の経路の抵抗を低減することができ、アクセスタイムの短縮、すなわちＳＲＡＭの高速化を図ることができる。
【００７５】
また、図１１に示すようにビット線ＢＬ１〜ＢＬ４をメモリセル１の縦方向（短辺方向）に延在させることにより、ビット線ＢＬ１〜ＢＬ４の長さを短くすることができる。それにより、ビット線ＢＬ１〜ＢＬ４の配線容量を小さくすることができる。さらに、図１１に示すようにビット線ＢＬ１〜ＢＬ４間の間隔を大きくすることもできるので、ビット線間容量を低減することもできる。これらのことも、ＳＲＡＭの高速化に寄与し得る。
【００７６】
このようにＳＲＡＭの高速化を図れることに加えて、次のような効果も得られる。ポリシリコン配線の向きが同一方向になるので、ゲート寸法の制御が容易になる。また、活性領域および拡散領域を直線状とすることにより、ポリシリコン配線が図１の上下方向にシフトした場合においてもゲート幅を一定に保持することができ、トランジスタ特性が変化するのを回避することができる。
【００７７】
さらに、第１ポートのビット線ＢＬ１，ＢＬ２と第２ポートのビット線ＢＬ３，ＢＬ４を各々別のＮウエル領域上に配線して離すことができるので、ポート間干渉を受けにくいという利点がある。図１１の例では、Ｐウェル領域の両側にＮウエル領域を設け、Ｐウェル領域上のＧＮＤ線の両側に所定間隔をあけて第１ポートのビット線ＢＬ１，ＢＬ２と第２ポートのビット線ＢＬ３，ＢＬ４とを配置しているので、ポート間干渉をより効果的に抑制することができる。
【００７８】
第１ポートのビット線ＢＬ１，ＢＬ２と第２ポートのビット線ＢＬ３，ＢＬ４が隣接して配線されると、カップリング容量によるノイズの影響を受けやすくなる。それは、一方のビット線が書き込み動作中でＶＤＤ電位からＧＮＤ電位まで変動すれば、隣接する他方のビット線にはカップリング容量によるクロストークノイズが加わるからである。
【００７９】
読み出し動作はビット線対の微小な電位差をセンスアンプで増幅して読み出すものであるが、第１ポートのビット線ＢＬ１，ＢＬ２が書き込み動作中で、隣接する第２ポートのビット線ＢＬ３，ＢＬ４が読み出し動作中だとすれば、ビット線ＢＬ３，ＢＬ４にクロストークノイズが加わり、誤読み出しをしてしまう危険性がある。
【００８０】
しかし、本実施の形態６では、上述のように第１と第２のポートのビット線が隣接しないため、ポート間干渉の問題を回避できる。
【００８１】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定されている。また、本発明は、無負荷型ＳＲＡＭのみならず負荷トランジスタを加えた６つのトランジスタを有するＳＲＡＭにも適用可能である。
【００８２】
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８３】
【発明の効果】
本発明によれば、アクセスＭＯＳトランジスタのドレインと、ドライバＭＯＳトランジスタのドレイン間の経路、すなわちビット線と接地線間の電流経路の抵抗を低減することができる。また、第１と第２ビット線を短くすることができ、かつビット線間の間隔も広く確保することができるので、ビット線の配線容量を小さくすることができる。それにより、ＳＲＡＭの高速化を図ることができる。さらに、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきを小さくすることができ、かつゲートがその長手方向へある程度のシフトすることを許容することができるので、ゲートや拡散領域の形成時のばらつきに対するマージンを確保することが容易となる。
【００８４】
ドライバＭＯＳトランジスタのゲートと、ドライバＭＯＳトランジスタのドレインとに達する共通のコンタクト部（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）を設けた場合、コンタクト部の数を低減することができ、製造上の歩留まりを向上することができる。
【００８５】
また、ワード線の延在方向に第１と第２アクセスＭＯＳトランジスタが並ぶように第１と第２アクセスＭＯＳトランジスタを配置した場合には、ビット線の延在方向におけるメモリセルの長さをさらに縮小することができ、各メモリセルにおけるビット線の長さをさらに短くすることができる。
【００８６】
第１金属配線よりも上層の金属配線で第２金属配線を構成した場合には、第１と第２金属配線間に容量を形成することができる。たとえば第１と第２金属配線をオーバーラップさせる等して第１と第２金属配線間に所望の容量を形成することができる。それにより、記憶ノード間に所望の容量を形成することができ、ソフトエラー耐性を向上することができる。
【００８７】
ドライバＭＯＳトランジスタのドレインの面積を、ドライバＭＯＳトランジスタのソースの面積よりも小さくした場合には、ドライバＭＯＳトランジスタの活性領域の面積を削減することができる。それにより、ソフトエラー耐性を向上することができる。
【００８８】
第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を屈曲形状とすることにより、第１と第２ドライバＭＯＳトランジスタのゲートを、第１と第２ドライバＭＯＳトランジスタのドレイン側寄りに配置することができる。それにより、ドライバＭＯＳトランジスタのドレインの面積を、ドライバＭＯＳトランジスタのソースの面積よりも小さくすることができ、上述の効果が得られる。
【００８９】
ドライバＭＯＳトランジスタのゲート長を、アクセスＭＯＳトランジスタのゲート長よりも長くした場合には、ドライバＭＯＳトランジスタのオフ時のリーク電流をアクセスＭＯＳトランジスタのそれよりも小さくすることができる。それにより、Ｈレベルの保持特性、すなわちデータの保持特性を向上することができる。
【００９０】
第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線の幅を局所的に拡大した場合には、第１と第２ドライバＭＯＳトランジスタのゲート長を、第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くすることができ、上述の効果が得られる。
【００９１】
２ポートメモリセルを有するＳＲＡＭに本発明を適用した場合にも、上述の効果と同様の効果を期待できる。また、第１と第２ビット線を第１ウェル上に形成し、第３と第４ビット線を第３ウェル上に形成した場合には、ポート間のカップリング容量によるクロストークノイズを低減することができ、ポート間干渉を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２】図１に示すメモリセルの第１金属配線までのレイアウト構成を示す図である。
【図３】図１に示すメモリセルの第２と第３金属配線のレイアウト構成を示す図である。
【図４】本発明の実施の形態２における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図５】本発明の実施の形態３における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図６】図５に示すメモリセルの第１金属配線までのレイアウト構成を示す図である。
【図７】本発明の実施の形態４における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図８】本発明の実施の形態５における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図９】本発明の実施の形態６における無負荷型ＳＲＡＭデュアルポートメモリセルのレイアウト構成を示す図である。
【図１０】図９に示すメモリセルの第１金属配線までのレイアウト構成を示す図である。
【図１１】図９に示すメモリセルの第２と第３金属配線のレイアウト構成を示す図である。
【図１２】無負荷型ＳＲＡＭメモリセルの等価回路図である。
【図１３】無負荷型ＳＲＡＭデュアルポートメモリセルの等価回路図である。
【図１４】従来の無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【符号の説明】
１ メモリセル、２ａ〜２ｆ 活性領域、３ａ〜３ｆ ポリシリコン配線、４ａ〜４ｎ コンタクトホール、５ａ〜５ｌ 第１金属配線、６ａ〜６ｈ 第１ビアホール、７ａ〜７ｈ 第２金属配線、８，８ａ〜８ｃ 第３金属配線、９，９ａ〜９ｄ 第２ビアホール、Ｐ１ 第１アクセスＰＭＯＳトランジスタ、Ｐ２ 第２アクセスＰＭＯＳトランジスタ、Ｐ３ 第３アクセスＰＭＯＳトランジスタ、Ｐ４ 第４アクセスＰＭＯＳトランジスタ、Ｎ１ 第１ドライバＮＭＯＳトランジスタ、Ｎ２ 第２ドライバＮＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置（以下、「ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）」と称する）に関し、より特定的には、ＣＭＯＳＳＲＡＭのメモリセル構造に関する。
【０００２】
【従来の技術】
図１４は、４個のトランジスタで形成した無負荷型ＳＲＡＭメモリセルの従来のレイアウト構成を示した図である。その等価回路図を図１２に示す。
【０００３】
このタイプのＳＲＡＭについては、たとえば国際学会誌ＩＥＤＭ‘９８ ｐｐ６４３−６４６ “Ａ １．９−ｕｍ２ Ｌｏａｄｌｅｓｓ ＣＭＯＳ Ｆｏｕｒ−ＴｒａｎｓＩｓｔｏｒ ＳＲＡＭ Ｃｅｌｌ Ｉｎ ａ ０．１８−ｕｍ ＬｏｇＩｃ Ｔｅｃｈｎｏｌｏｇｙ”や、国際論文誌ＩＥＥＥ ＪＳＳＣ ＶＯＬ．３６ Ｎｏ．３， Ｍａｒｃｈ ２００１ ”Ａｎ Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｈｉｇｈ−Ｓｐｅｅｄ Ｌｏａｄ ｌｅｓｓ Ｆｏｕｒ−Ｔｒａｎｓｉｓｔｏｒ ＳＲＡＭ Ｍａｃｒｏ ｗｉｔｈ Ｔｗｉｓｔｅｄ Ｂｉｔ ｌｉｎｅ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｔｒｉｐｌｅ−Ｗｅｌｌ Ｓｈｉｅｌｄ”に示されている。
【０００４】
図１４に示すように、メモリセル１は、４つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する。具体的には、メモリセル１は、Ｐウェル上に形成されたＮＭＯＳトランジスタＮ１，Ｎ２と、Ｎウェル上に形成されたＰＭＯＳトランジスタＰ１，Ｐ２とを有する。
【０００５】
ＮＭＯＳトランジスタＮ１は、Ｎ型拡散領域２ａとポリシリコン配線３ｃとの交差部に形成され、ＮＭＯＳトランジスタＮ２は、Ｎ型拡散領域２ｂとポリシリコン配線３ｂとの交差部に形成される。ＰＭＯＳトランジスタＰ１は、Ｐ型拡散領域２ｃとポリシリコン配線３ａとの交差部に形成され、ＰＭＯＳトランジスタＰ２は、Ｐ型拡散領域２ｄとポリシリコン配線３ａとの交差部に形成される。
【０００６】
ＰＭＯＳトランジスタＰ１，Ｐ２はアクセストランジスタであり、ＮＭＯＳトランジスタＮ１，Ｎ２はドライバトランジスタである。各拡散領域２ａ〜２ｄは、コンタクトホール４ａ〜４ｈを介して上層配線と接続される。
【０００７】
図１４に示すレイアウト構成において、ワード線ＷＬは横方向に配線される。それに対し、ビット線対ＢＬ１，ＢＬ２は縦方向に配線される。図１４に示すように１ビットのレイアウト構成は縦方向に長く、かかるレイアウト構成ではビット線は長くなる。また、ビット線とＧＮＤ線間の経路（ビット線の引抜き経路）に抵抗の高いポリシリコン配線３ｂ、３ｃが存在する。
【０００８】
【発明が解決しようとする課題】
上述のように、従来の４トランジスタ構成のＳＲＡＭメモリセルは、ビット線方向に長くなるためビット線の配線容量が大きくなる。そのため、アクセスタイムが遅くなる。また、ビット線コンタクト部（コンタクトホール４ｆ，４ｈ）と接地用コンタクト部（コンタクトホール４ａ，４ｃ）間の経路に抵抗の高いポリシリコン配線３ｂ、３ｃが存在するので、該経路の抵抗が大きくなる。このことも、アクセスタイムの遅延の一因となり、ＳＲＡＭの高速化の妨げとなる。
【０００９】
さらに、アクセストランジスタＰ１，Ｐ２のゲートや拡散領域の向きと、ドライバトランジスタＮ１，Ｎ２のゲートや拡散領域の向きが異なるため、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきが大きくなる。そのため、ゲート等の幅や形成位置のばらつきが大きくなってしまう。ゲート幅等のばらつきが大きくなると上記の各トランジスタの特性が変動することとなる。
【００１０】
また、たとえば図１４におけるポリシリコン配線３ｃの形成位置が左右方向にずれると、ポリシリコン配線３ｃとコンタクトホール４ａあるいは４ｂとが短絡し、図１４におけるポリシリコン配線３ａの形成位置が上下方向にずれると、ポリシリコン配線３ａとコンタクトホール４ｅ〜４ｈとが短絡してしまう。このようにゲートパターンが上下左右のいずれの方向にずれても分離されるべきコンタクトホールと短絡する可能性があり、マスクずれなどによる製造上のばらつきに対するマージンの確保が困難であるという問題もあった。
【００１１】
本発明は上記の課題を解決するためになされたものである。本発明の目的は、ＳＲＡＭを高速化するとともに、製造上のばらつきに対するマージンを確保することにある。
【００１２】
【課題を解決するための手段】
本発明に係るＳＲＡＭは、１つの局面では、第１および第２ビット線と、ワード線と、それぞれのソースが第１および第２ビット線とそれぞれ接続され、それぞれのゲートがワード線に共通に接続される第１導電型の第１および第２アクセスＭＯＳトランジスタと、それぞれのソースに接地電位が与えられ、それぞれのドレインが第１および第２アクセスＭＯＳトランジスタのドレインにそれぞれ接続され、それぞれのゲートが第２および第１アクセスＭＯＳトランジスタのドレインにそれぞれ接続される第１導電型とは異なる第２導電型の第１および第２ドライバＭＯＳトランジスタとを備える。そして、第１アクセスＭＯＳトランジスタのドレインと第１ドライバＭＯＳトランジスタのドレインとを、その間に第２ドライバＭＯＳトランジスタのゲートを介在させることなく金属配線で接続し、第２アクセスＭＯＳトランジスタのドレインと第２ドライバＭＯＳトランジスタのドレインとを、その間に第１ドライバＭＯＳトランジスタのゲートを介在させることなく金属配線で接続する。
【００１３】
このように通常のゲートより低抵抗である金属配線を用いてアクセスＭＯＳトランジスタとドライバＭＯＳトランジスタ間を接続し、他のドライバＭＯＳトランジスタのゲートを介在させないので、ビット線と接地線間の抵抗を下げることができる。それにより、ＳＲＡＭの高速化を図れる。
【００１４】
本発明に係るＳＲＡＭは、他の局面では、第１導電型の第１ウェル上に形成された第２導電型の第１と第２アクセスＭＯＳトランジスタと、第２導電型の第２ウェル上に形成された第１導電型の第１と第２ドライバＭＯＳトランジスタと、第１と第２アクセスＭＯＳトランジスタのゲートと接続され、第１および第２ウェルが並ぶ方向に延在するワード線と、第１と第２アクセスＭＯＳトランジスタのソースと各々接続され、第１および第２ウェルが並ぶ方向と垂直な方向に延在する第１と第２ビット線とを備える。そして、第１と第２アクセスＭＯＳトランジスタのソース／ドレインを形成するための第２導電型の第１と第２拡散領域と、第１と第２ドライバＭＯＳトランジスタのソース／ドレインを形成するための第１導電型の第３と第４拡散領域とを同じ方向に延在させ、第１と第２アクセスＭＯＳトランジスタのゲートと、第１と第２ドライバＭＯＳトランジスタのゲートとを同じ方向に延在させ、第１と第２アクセスＭＯＳトランジスタのドレインと、第１と第２ドライバＭＯＳトランジスタのドレインとを、第１と第２ドライバＭＯＳトランジスタのゲートを介在することなく第１と第２金属配線を用いてそれぞれ接続する。
【００１５】
上記のようにアクセスＭＯＳトランジスタのドレインと、ドライバＭＯＳトランジスタのドレインとを、ドライバＭＯＳトランジスタのゲートを介在することなく金属配線を用いて接続することにより、上記ドレイン間の経路にポリシリコン配線が介在するのを回避することができる。それにより、上記経路の抵抗を低減することができる。また、ビット線が第１および第２ウェルが並ぶ方向と垂直な方向に延在するので、ビット線の長さを縮小することができる。さらに、上記の第１、第２、第３および第４拡散領域（活性領域）を同じ方向に延在させ、アクセスＭＯＳトランジスタのゲートとドライバＭＯＳトランジスタのゲートとを同じ方向に延在させることにより、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきを小さくすることができる。また、ゲートがその延在方向（長手方向）にずれた場合でも、ゲートとその幅方向両側に設けられるコンタクトホールとの短絡を回避することができる。つまり、ゲートが長手方向にある程度シフトすることを許容することができる。
【００１６】
上記第１ドライバＭＯＳトランジスタのゲートと、第２ドライバＭＯＳトランジスタのドレインとに達する第１コンタクト部を設け、第２ドライバＭＯＳトランジスタのゲートと、第１ドライバＭＯＳトランジスタのドレインとに達する第２コンタクト部を設けることが好ましい。つまり、ドライバＭＯＳトランジスタのゲートとドレインとに共通のコンタクト部を設けることが好ましい。
【００１７】
ワード線の延在方向に第１と第２アクセスＭＯＳトランジスタが並ぶように第１と第２アクセスＭＯＳトランジスタを配置してもよい。また、第１金属配線よりも上層の金属配線で第２金属配線を構成してもよい。
【００１８】
第１と第２ドライバＭＯＳトランジスタのドレインの面積を、第１と第２ドライバＭＯＳトランジスタのソースの面積よりも小さくすることが好ましい。たとえばＳＲＡＭが第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を備える場合には、第１と第２配線を屈曲形状とすることにより、第１と第２ドライバＭＯＳトランジスタのゲートを、第１と第２ドライバＭＯＳトランジスタのドレイン側に配置すればよい。
【００１９】
上記第１と第２ドライバＭＯＳトランジスタのゲート長を、第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くすることが好ましい。たとえばＳＲＡＭが第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を備える場合、第１と第２配線の幅を局所的に拡大することにより、第１と第２ドライバＭＯＳトランジスタのゲート長を、第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くすることができる。
【００２０】
本発明に係るＳＲＡＭは、さらに他の局面では、第１導電型の第１と第３ウェル間に形成された第２導電型の第２ウェルと、第１ウェル上に形成された第２導電型の第１と第２アクセスＭＯＳトランジスタと、第２ウェル上に形成された第１導電型の第１と第２ドライバＭＯＳトランジスタと、第３ウェル上に形成された第２導電型の第３と第４アクセスＭＯＳトランジスタと、第１と第２アクセスＭＯＳトランジスタのゲートと接続され、第１、第２および第３ウェルが並ぶ方向に延在する第１ワード線と、第３と第４アクセスＭＯＳトランジスタのゲートと接続され、第１、第２および第３ウェルが並ぶ方向に延在する第２ワード線と、第１と第２アクセスＭＯＳトランジスタのソースと各々接続され、第１、第２および第３ウェルが並ぶ方向と垂直な方向に延在する第１と第２ビット線と、第３と第４アクセスＭＯＳトランジスタのソースと各々接続され、第１、第２および第３ウェルが並ぶ方向と垂直な方向に延在する第３と第４ビット線とを備える。そして、第１、第２、第３および第４アクセスＭＯＳトランジスタのソース／ドレインを形成するための第２導電型の第１、第２、第３および第４拡散領域と、第１と第２ドライバＭＯＳトランジスタのソース／ドレインを形成するための第１導電型の第５と第６拡散領域とを同じ方向に延在させ、第１、第２、第３および第４アクセスＭＯＳトランジスタのゲートと、第１と第２ドライバＭＯＳトランジスタのゲートとを同じ方向に延在させ、第１、第２、第３および第４アクセスＭＯＳトランジスタのドレインと、第１と第２ドライバＭＯＳトランジスタのドレインとを、第１と第２ドライバＭＯＳトランジスタのゲートを介在することなく第１と第２金属配線を用いてそれぞれ接続する。
【００２１】
本局面のような２ポートメモリセルを備えるＳＲＡＭの場合も、アクセスＭＯＳトランジスタのドレインと、ドライバＭＯＳトランジスタのドレインとを、ドライバＭＯＳトランジスタのゲートを介在することなく金属配線を用いて接続しているので、上記ドレイン間の経路にポリシリコン配線が介在するのを回避することができ、上記経路の抵抗を低減することができる。また、ビット線が第１〜第３ウェルが並ぶ方向と垂直な方向に延在するので、ビット線の長さを縮小することができる。さらに、上記の第１〜第６拡散領域（活性領域）を同じ方向に延在させ、アクセスＭＯＳトランジスタのゲートとドライバＭＯＳトランジスタのゲートとを同じ方向に延在させることにより、上述の１つの局面と同様に、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきを小さくすることができ、またゲートが長手方向にある程度シフトすることを許容することもできる。
【００２２】
上記第１と第２ビット線を第１ウェル上に形成し、第３と第４ビット線を第３ウェル上に形成することが好ましい。
【００２３】
【発明の実施の形態】
以下、図１〜図１３を用いて、本発明の実施の形態について説明する。
【００２４】
（実施の形態１）
図１〜図３は、本発明の実施の形態１における無負荷型ＳＲＡＭ（スタティック半導体記憶装置）のメモリセル１の平面図である。このメモリセル１の等価回路図を図１２に示す。なお、図１に第３金属配線までのレイアウトを示し、図２に第１金属配線までのレイアウトを示し、図３に第２および第３金属配線のレイアウトを示す。
【００２５】
図１および図２に示すように、Ｐウエル領域に隣接してＮウエル領域を形成する。Ｐウエル領域内に選択的にリンなどのＮ型不純物を注入してＮ型拡散領域を含む活性領域２ｃ，２ｄを形成し、Ｎウエル領域内に選択的にボロン等のＰ型不純物を注入してＰ型拡散領域を含む活性領域２ａ，２ｂを形成する。
【００２６】
活性領域２ａ〜２ｄは、ともに直線状の形状を有し、同じ方向（Ｐウエル領域およびＮウエル領域の延在方向：縦方向）に延在する。したがって、活性領域２ａ〜２ｄに含まれ各ＭＯＳトランジスタのソース／ドレインとなるＰ型拡散領域およびＮ型拡散領域も同様に上記の縦方向に延在することとなる。活性領域２ａ〜２ｄの形状をこのように単純化することにより、活性領域２ａ〜２ｄの幅や形成位置のばらつきを小さくすることができる。
【００２７】
本実施の形態におけるメモリセル１は、４つのＭＯＳトランジスタで構成される。具体的にはメモリセル１は、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２と、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２とで構成される。第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２は、Ｎウエル領域上にそれぞれ形成され、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２はＰウエル領域上に形成される。
【００２８】
第１アクセスＰＭＯＳトランジスタＰ１は、ソース／ドレインとなるＰ型拡散領域を含む活性領域２ａと、ポリシリコン配線３ａとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなるＰ型拡散領域を含む活性領域２ｂと、ポリシリコン配線３ｃとの交差部に形成される。
【００２９】
第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなるＮ型拡散領域を含む活性領域２ｄと、ポリシリコン配線３ｄとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなるＮ型拡散領域を含む活性領域２ｃと、ポリシリコン配線３ｂとの交差部に形成される。
【００３０】
図１に示すように、ポリシリコン配線３ａ〜３ｄは、同じ方向に延在する。すなわち、ポリシリコン配線３ａ〜３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図１における縦方向）に垂直な方向（図１における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。
【００３１】
それにより、ポリシリコン配線３ａ〜３ｄの幅や形成位置のばらつきを小さくすることができる。また、それに伴いポリシリコン配線３ａ〜３ｄが図１における横方向にずれて形成されたとしても、ポリシリコン配線３ａ〜３ｄとコンタクトホール（コンタクト部）４ｃ〜４ｈ，４ｋ，４ｌとの短絡を回避することができる。
【００３２】
活性領域２ａ〜２ｄおよびポリシリコン配線３ａ〜３ｄを覆うように図示しない第１層間絶縁膜を形成し、該第１層間絶縁膜に活性領域２ａ〜２ｄおよびポリシリコン配線３ａ〜３ｄに達するコンタクトホール４ａ〜４ｌを形成する。このコンタクトホール４ａ〜４ｌ内に、上層配線との接続用の導電層を埋め込む。なお、コンタクトホール４ａ，４ｂ，４ｉ，４ｊはゲートに達するゲートコンタクトであり、コンタクトホール４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｋ，４ｌは、拡散領域に達する拡散コンタクトである。
【００３３】
図２において、第１ドライバＮＭＯＳトランジスタＮ１のドレインであるＮ型拡散領域と、第１アクセスＰＭＯＳトランジスタＰ１のドレインであるＰ型拡散領域は、コンタクトホール４ｋと、第１金属配線５ｃと、コンタクトホール４ｄとを介して電気的に低インピーダンスで接続される。この端子は、図１２に示す等価回路図の記憶ノードＮａとなる。
【００３４】
同様に、第２ドライバＮＭＯＳトランジスタＮ２のドレインであるＮ型拡散領域と第２アクセスＰＭＯＳトランジスタＰ２のドレインであるＰ型拡散領域は、コンタクトホール４ｅと、第１金属配線５ｄと、コンタクトホール４ｈを介して電気的に低インピーダンスで接続される。この端子は図１２に示す等価回路図の記憶ノードＮｂとなる。
【００３５】
図２に示すように、記憶ノードＮａを形成する第１金属配線５ｃと、記憶ノードＮｂを形成する第１金属配線５ｄとは、互いに平行となるように形成される。また、第１金属配線５ｃと第１金属配線５ｄとは、ワード線（ＷＬ）の延在方向である横方向に延在する。
【００３６】
第１層間絶縁膜上に、第１金属配線５ａ〜５ｇを形成する。第１金属配線５ａはコンタクトホール４ａ，４ｂ上に形成され、第１金属配線５ｂはコンタクトホール４ｃ上に形成され、第１金属配線５ｃはコンタクトホール４ｄ，４ｋ，４ｊ上に形成され、第１金属配線５ｄはコンタクトホール４ｅ，４ｈ，４ｉ上に形成され、第１金属配線５ｅはコンタクトホール４ｆ上に形成され、第１金属配線５ｆはコンタクトホール４ｇ上に形成され、第１金属配線５ｇはコンタクトホール４ｌ上に形成される。
【００３７】
次に図３を参照して、第１金属配線５ａ〜５ｇ上に図示しない第２層間絶縁膜を介して第２金属配線７ａ〜７ｄを形成する。第２金属配線７ａは、第２層間絶縁膜に設けた第１ビアホール６ａを介して第１金属配線５ａと接続される。第２金属配線７ｂ，７ｃは、第１ビアホール６ｂ，６ｃを介して第１金属配線５ｂ，５ｅとそれぞれ接続され、ビット線ＢＬ１，ＢＬ２となる。第２金属配線７ｄは、第１ビアホール６ｄ，６ｅを介して第１金属配線５ｆ，５ｇと接続され接地線（ＧＮＤ線）となる。
【００３８】
活性領域２ｃ，２ｄ内のＮ型拡散領域の一部は、各々ドライバＮＭＯＳトランジスタＮ１、Ｎ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｇ，４ｌ、第１金属配線５ｆ，５ｇおよび第１ビアホール６ｄ，６ｅを介してＧＮＤ電位が与えられる。
【００３９】
活性領域２ａ，２ｂ内のＰ型拡散領域の一部は、各々アクセスＰＭＯＳトランジスタＰ１，Ｐ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｃ，４ｆ、第１金属配線５ｂ，５ｅおよび第１ビアホール６ｂ，６ｃを介して各々ビット線ＢＬ１、ＢＬ２に接続される。
【００４０】
図２に示すように、第１アクセスＰＭＯＳトランジスタＰ１のドレインと、第１ドライバＮＭＯＳトランジスタＮ１のドレイン間を、ポリシリコン配線３ｂ（ドライバＮＭＯＳトランジスタＮ２のゲート）を介在することなく第１金属配線５ｃを介して接続している。また、第２アクセスＰＭＯＳトランジスタＰ２のドレインと、第２ドライバＮＭＯＳトランジスタＮ２のドレイン間を、ポリシリコン配線３ｄ（ドライバＮＭＯＳトランジスタＮ１のゲート）を介在することなく第１金属配線５ｄを介して接続している。したがって、ビット線への引き抜き電流の経路の抵抗を低減することができ、アクセスタイムの短縮、すなわちＳＲＡＭの高速化を図ることができる。
【００４１】
また、図３に示すようにビット線ＢＬ１，ＢＬ２をメモリセル１の縦方向（短辺方向）に延在させることにより、ビット線ＢＬ１，ＢＬ２の長さを短くすることができる。それにより、ビット線ＢＬ１，ＢＬ２の配線容量を小さくすることができる。さらに、図３に示すようにビット線ＢＬ１，ＢＬ２間の間隔を大きくすることもできるので、ビット線間容量を低減することもできる。これらのことも、ＳＲＡＭの高速化に寄与し得る。
【００４２】
第２金属配線７ａ〜７ｄ上に、図示しない第３層間絶縁膜を介して第３金属配線８を形成する。この第３金属配線８がワード線（ＷＬ）となる。第３金属配線８は、Ｐウエル領域とＮウエル領域とが並ぶ方向であって各ウェル領域が延在する方向と垂直な方向（図３にける横方向）に延在し、第２ビアホール９を介して第２金属配線７ａと電気的に接続される。
【００４３】
第２金属配線７ａは、第１ビアホール６ａ、第１金属配線５ａおよびコンタクトホール４ａ，４ｂを介してポリシリコン配線（ゲート端子）３ａ，３ｃに電気的に接続される。したがって、ポリシリコン配線３ａ，３ｃと第３金属配線（ＷＬ）８とは電気的に接続されることとなる。
【００４４】
上記のようなレイアウトを採用することで、ＳＲＡＭのアクセスタイムの高速化を図れることに加えて、次のような効果も得られる。ポリシリコン配線の向きが同一方向になるので、ゲート寸法の制御が容易になる。また、活性領域および拡散領域を直線状とすることにより、ポリシリコン配線が図２の上下方向にシフトした場合においてもゲート幅を一定に保持することができ、トランジスタ特性が変化するのを回避することができる。
【００４５】
（実施の形態２）
次に、本発明の実施の形態２について、図４を用いて説明する。図４は、本実施の形態２のＳＲＡＭのメモリセル１のレイアウトを示す平面図である。図４には、第１金属配線までのレイアウトを示している。なお、該メモリセル１の等価回路図は実施の形態１の場合と同じである。
【００４６】
実施の形態１と異なる主な点は、所定の拡散領域とポリシリコン配線とに達する共通コンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）を設けていることである。具体的には、コンタクトホール４ｊ，４ｋを一体化して、ドライバＮＭＯＳトランジスタＮ１のドレインとポリシリコン配線３ｂとに達するコンタクトホール４ｍを設け、コンタクトホール４ｈ，４ｉを一体化して、ドライバＮＭＯＳトランジスタＮ２のドレインとポリシリコン配線３ｄとに達するコンタクトホール４ｎを設けている。それ以外の構成については実施の形態１と同様である。よって、実施の形態１と同様の効果も得られる。
【００４７】
共通コンタクトは、拡散領域とポリシリコン配線とを１つのコンタクトホールで共通に接続するものであるので、該共通コンタクトを採用することにより、実施の形態１の場合よりもコンタクトホールの数を低減することができる。したがって、製造上の歩留まり向上を期待できる。
【００４８】
（実施の形態３）
次に、図５と図６を用いて、本発明の実施の形態３について説明する。図５と図６は、本実施の形態３における無負荷型ＳＲＡＭのメモリセルのレイアウトを示したものである。図５に第３金属配線までのレイアウトを示し、図６に第１金属配線までのレイアウトを示す。本実施の形態３のメモリセル１の等価回路図は、実施の形態１と同様である。
【００４９】
本実施の形態３では、図５と図６に示すように、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲートを形成する共通のポリシリコン配線３ａを設けている。より詳しくは、Ｕ形の一体のポリシリコン配線３ａを設け、該ポリシリコン配線３ａの一部により第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲートを構成している。
【００５０】
また、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２をビット線の延在方向ではなくワード線（ＷＬ）の延在方向に並べている。また、活性領域２ａ，２ｂをビット線の延在方向にずらせて配置しており、そのため活性領域２ａ，２ｂはワード線（ＷＬ）の延在方向に隣り合う部分を有している。かかる配置により、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲートを近づけることができるとともに、ビット線の延在方向におけるメモリセル１の長さをさらに縮小することができる。それにより、ビット線の長さをさらに短縮することができる。
【００５１】
また、図６に示すように第１金属配線５ｃおよび第１金属配線５ｈをビット線の延在方向に延在させ、第１ビアホール６ｂ，６ｃを第１金属配線５ｃ，５ｈ上に設け、図５に示すように第１ビアホール６ｂ，６ｃ上に第２金属配線７ｄを形成している。この第２金属配線７ｄにより、第１アクセスＰＭＯＳトランジスタＰ１のドレインと、第１ドライバＮＭＯＳトランジスタＮ１のドレインとの間を電気的に接続することができる。
【００５２】
このように一方の記憶ノードＮａを形成する第２金属配線７ｄを、他方の記憶ノードＮｂを形成する第１金属配線５ｄとは異なるレイヤの金属配線で構成することにより、記憶ノード間に所望の容量を容易に付加することができる。本実施の形態では、第２金属配線７ｄが第１金属配線５ｄよりも上方に位置するので、第２金属配線７ｄと第１金属配線５ｄとの間に容量を形成することができる。また、上層配線である第２金属配線７ｄと下層配線である第１金属配線５ｄとをオーバーラップさせることにより、第２金属配線７ｄと第１金属配線５ｄとの間に容量を形成することもできる。このとき、第２金属配線７ｄと第１金属配線５ｄとのオーバーラップ量を適切に調節することにより、記憶ノード間に付加する容量を制御することができる。
【００５３】
上記のように、記憶ノード間に所望の容量を付加することにより、ソフトエラー耐性を向上することができる。ここで、ソフトエラーとは、パッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子―正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００５４】
図５に示すように、本実施の形態３では、第１金属配線５ｂ，５ｆ，５ｅ，５ｇ上に、第２金属配線７ａ，７ｂ，７ｅ，７ｆをそれぞれ形成し、ワード線となる第２金属配線７ｃを第２金属配線７ｄと平行に配置している。
【００５５】
また、図５に示すように、ビット線ＢＬ１を第３金属配線８ａで形成し、ビット線ＢＬ２を第３金属配線８ｂで形成し、ＧＮＤ線を第３金属配線８ｃで形成している。第３金属配線８ａは第２ビアホール９ａを介して第２金属配線７ａと電気的に接続され、第３金属配線８ｂは第２ビアホール９ｂを介して第２金属配線７ｅと電気的に接続され、第３金属配線８ｃは第２ビアホール９ｃを介して第２金属配線７ｂと電気的に接続される。上記以外の構成については実施の形態２と基本的に同様である。
【００５６】
（実施の形態４）
次に、図７を用いて、本発明の実施の形態４について説明する。図７に、本実施の形態４における無負荷型ＳＲＡＭのメモリセル１の第１金属配線までのレイアウトを示す。本実施の形態４のメモリセル１の等価回路図は、実施の形態１と同様である。
【００５７】
図７に示すように、本実施の形態４では、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のゲートを形成するポリシリコン配線３ｂ、３ｄを屈曲させている。
【００５８】
より詳しくは、ポリシリコン配線３ｂを活性領域２ｃ，２ｄ間で屈曲させ、ポリシリコン配線３ｂの一端側の部分を、コンタクトホール４ｎ側、すなわち第２ドライバＮＭＯＳトランジスタＮ２のドレイン側寄りに配置し、ポリシリコン配線３ｄを活性領域２ｃ，２ｄ間で屈曲させ、ポリシリコン配線３ｄの一端側の部分を、コンタクトホール４ｍ側、すなわち第１ドライバＮＭＯＳトランジスタＮ１のドレイン側寄りに配置している。これ以外の構成は、実施の形態２と同様であるので、実施の形態２と同様の効果が得られる。
【００５９】
それに加え、上記のようにポリシリコン配線を屈曲させることにより、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のドレインの面積を、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のソースの面積よりも小さくすることができる。それに伴い、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２の活性領域の面積を削減することができる。それにより、α線が第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２の活性領域を通過する確率を低減することができ、ソフトエラー耐性を向上することができる。
【００６０】
（実施の形態５）
次に、図８を用いて、本発明の実施の形態５について説明する。図８に、本実施の形態５における無負荷型ＳＲＡＭのメモリセル１の第１金属配線までのレイアウトを示す。本実施の形態５のメモリセル１の等価回路図は、実施の形態１と同様である。
【００６１】
本実施の形態５では、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２のゲート長を、第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲート長よりも長くしている。
【００６２】
より詳しくは、ポリシリコン配線３ｂにおける活性領域２ｃ上に位置する部分の幅を局所的に拡大することにより、第２ドライバＮＭＯＳトランジスタＮ２のゲート長を、第２アクセスＰＭＯＳトランジスタＰ２のゲート長よりも長くし、ポリシリコン配線３ｄにおける活性領域２ｄ上に位置する部分の幅を局所的に拡大することにより、第１ドライバＮＭＯＳトランジスタＮ１のゲート長を、第１アクセスＰＭＯＳトランジスタＰ１のゲート長よりも長くしている。これ以外の構成は、実施の形態２と同様であるので、実施の形態２と同様の効果が得られる。
【００６３】
それに加え、上記のようにドライバＭＯＳトランジスタのゲート長をアクセスＭＯＳトランジスタのゲート長よりも長くすることにより、ドライバＭＯＳトランジスタとアクセスＭＯＳトランジスタのオフ時のリーク電流値（Ｉｏｆｆ）の比を変化させることができ、メモリセル１におけるＨレベルの保持特性を向上することができる。
【００６４】
以下、その理由について説明する。図１２において、記憶ノードＮａがＬレベル、記憶ノードＮｂがＨレベルと仮定する。４つのトランジスタで構成されるメモリセルでは、プリチャージされているＢＬ２の電位を用いて記憶ノードＮｂをＨレベルに保持する。
【００６５】
データ保持の際、第２アクセスＰＭＯＳトランジスタＰ２はオフ状態であるので、記憶ノードＮｂの電位は、第２アクセスＰＭＯＳトランジスタＰ２のオフ時のリーク電流値（Ｉｏｆｆ−Ｐ）と、第２ドライバＮＭＯＳトランジスタＮ２のオフ時のリーク電流値（Ｉｏｆｆ−Ｎ）により決まる。したがって、上記Ｈレベルを保持するには、Ｉｏｆｆ−Ｐ＞Ｉｏｆｆ−Ｎであることが必要となる。好ましくは、Ｉｏｆｆ−ＰがＩｏｆｆ−Ｎの１００倍以上である。
【００６６】
そこで、ドライバＭＯＳトランジスタのゲート長を調節して、ドライバＭＯＳトランジスタのリーク電流値を制御する。具体的には、第２ドライバＮＭＯＳトランジスタＮ２のゲート長を、第２アクセスＰＭＯＳトランジスタＰ２のゲート長よりも長くする。それにより、Ｉｏｆｆ−ＮをＩｏｆｆ−Ｐよりも小さくすることができ、データ”Ｈ”の保持特性を向上することができる。
【００６７】
（実施の形態６）
次に、図９〜図１１を用いて、本発明の実施の形態６について説明する。本実施の形態６は、本発明を２ポートメモリセルに適用した例である。このメモリセル１の等価回路図を図１３に示す。なお、図９に第３金属配線までのレイアウトを示し、図１０に第１金属配線までのレイアウトを示し、図１１に第２および第３金属配線のレイアウトを示す。
【００６８】
本実施の形態６では、図１３に示すように、実施の形態２のメモリセルに第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４を追加したことを重要な特徴とする。具体的には、図９および図１０に示すように、Ｐウェル領域の両側にＮウエル領域を設け、一方のＮウエル領域上に上述の第１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２を配置し、他方のＮウエル領域上に第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４を配置している。
【００６９】
右側のＮウエル領域上には、Ｐ型拡散領域を含む活性領域２ｅ，２ｆ、ポリシリコン配線３ｅ，３ｆを形成する。この活性領域２ｅ，２ｆとポリシリコン配線３ｅ，３ｆとの交差部に第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４が形成される。活性領域２ｅ，２ｆは、他の活性領域２ａ〜２ｄと同様に、直線状の形状を有し、Ｐウェル領域とＮウエル領域が並ぶ方向と垂直方向に延在する。したがって、ソース／ドレインとなるＰ型拡散領域およびＮ型拡散領域も同様にＰウェル領域とＮウエル領域が並ぶ方向と垂直方向に延在する。ポリシリコン配線３ｅ，３ｆは、第３と第４アクセスＰＭＯＳトランジスタＰ３，Ｐ４のゲートを形成し、ポリシリコン配線３ａ〜３ｄと同様に、Ｐウェル領域とＮウエル領域が並ぶ方向に延在する。
【００７０】
図１０に示すように、第１金属配線５ｃを活性領域２ｅ上まで延長し、コンタクトホール４ｐを介して第１金属配線５ｃを第３アクセスＰＭＯＳトランジスタＰ３のドレインと電気的に接続する。また、第１金属配線５ｄを活性領域２ｆ上まで延長し、コンタクトホール４ｑを介して第１金属配線５ｄを第４アクセスＰＭＯＳトランジスタＰ４のドレインと電気的に接続する。第１金属配線５ｃ，５ｄは、ワード線と平行な方向に延在する。
【００７１】
また、右側のＮウエル領域上に、第１金属配線５ｊ，５ｋ，５ｌを形成する。第１金属配線５ｊは、コンタクトホール４ｏを介して第３アクセスＰＭＯＳトランジスタＰ３のソースと電気的に接続され、第１金属配線５ｌは、コンタクトホール４ｒを介して第４アクセスＰＭＯＳトランジスタＰ４のソースと電気的に接続され、第１金属配線５ｋは、コンタクトホール４ｓ，４ｔを介してポリシリコン配線３ｅ，３ｆと電気的に接続される。
【００７２】
図１１に示すように、右側のＮウエル領域上に、第２金属配線７ｅ〜７ｇを形成する。第２金属配線７ｆ，７ｅは、第１ビアホール６ｇ，６ｆを介して第１金属配線５ｊ，５ｌと電気的に接続され、第３と第４ビット線ＢＬ３，ＢＬ４となる。第２金属配線７ｇは、第１ビアホール６ｈを介して第１金属配線５ｋと電気的に接続される。左側のＮウエル領域上のビット線ＢＬ１，ＢＬ２が第１ポートを構成し、右側のＮウエル領域上のビット線ＢＬ３，ＢＬ４が第２ポートを構成する。
【００７３】
第２金属配線７ａ〜７ｇ上に、１組のワード線（ＷＬ１，ＷＬ２）となる第３属配線８ａ，８ｂを設ける。第３属配線（ＷＬ１）８ａは、第２ビアホール９ａ、第２金属配線７ａ、第１ビアホール６ａ、第１金属配線５ａおよびコンタクトホール４ａ，４ｂを介してポリシリコン配線３ａ，３ｃと電気的に接続され、第３属配線（ＷＬ２）８ｂは、第２ビアホール９ｂ，第２金属配線７ｇ，第１ビアホール６ｈ、第１金属配線５ｋおよびコンタクトホール４ｓ，４ｔを介してポリシリコン配線３ｅ，３ｆと電気的に接続される。上記以外の構成については、実施の形態２のメモリセル１と基本的に同様である。
【００７４】
本実施の形態６の場合も、図１０に示すように、第１と第３アクセスＰＭＯＳトランジスタＰ１，Ｐ３のドレインと、第１ドライバＮＭＯＳトランジスタＮ１のドレイン間を、ポリシリコン配線３ｂ（ドライバＮＭＯＳトランジスタＮ２のゲート）を介在することなく第１金属配線５ｃを介して接続し、第２と第４アクセスＰＭＯＳトランジスタＰ２，Ｐ４のドレインと、第２ドライバＮＭＯＳトランジスタＮ２のドレイン間を、ポリシリコン配線３ｄ（ドライバＮＭＯＳトランジスタＮ１のゲート）を介在することなく第１金属配線５ｄを介して接続している。したがって、ビット線の引き抜き電流の経路の抵抗を低減することができ、アクセスタイムの短縮、すなわちＳＲＡＭの高速化を図ることができる。
【００７５】
また、図１１に示すようにビット線ＢＬ１〜ＢＬ４をメモリセル１の縦方向（短辺方向）に延在させることにより、ビット線ＢＬ１〜ＢＬ４の長さを短くすることができる。それにより、ビット線ＢＬ１〜ＢＬ４の配線容量を小さくすることができる。さらに、図１１に示すようにビット線ＢＬ１〜ＢＬ４間の間隔を大きくすることもできるので、ビット線間容量を低減することもできる。これらのことも、ＳＲＡＭの高速化に寄与し得る。
【００７６】
このようにＳＲＡＭの高速化を図れることに加えて、次のような効果も得られる。ポリシリコン配線の向きが同一方向になるので、ゲート寸法の制御が容易になる。また、活性領域および拡散領域を直線状とすることにより、ポリシリコン配線が図１の上下方向にシフトした場合においてもゲート幅を一定に保持することができ、トランジスタ特性が変化するのを回避することができる。
【００７７】
さらに、第１ポートのビット線ＢＬ１，ＢＬ２と第２ポートのビット線ＢＬ３，ＢＬ４を各々別のＮウエル領域上に配線して離すことができるので、ポート間干渉を受けにくいという利点がある。図１１の例では、Ｐウェル領域の両側にＮウエル領域を設け、Ｐウェル領域上のＧＮＤ線の両側に所定間隔をあけて第１ポートのビット線ＢＬ１，ＢＬ２と第２ポートのビット線ＢＬ３，ＢＬ４とを配置しているので、ポート間干渉をより効果的に抑制することができる。
【００７８】
第１ポートのビット線ＢＬ１，ＢＬ２と第２ポートのビット線ＢＬ３，ＢＬ４が隣接して配線されると、カップリング容量によるノイズの影響を受けやすくなる。それは、一方のビット線が書き込み動作中でＶＤＤ電位からＧＮＤ電位まで変動すれば、隣接する他方のビット線にはカップリング容量によるクロストークノイズが加わるからである。
【００７９】
読み出し動作はビット線対の微小な電位差をセンスアンプで増幅して読み出すものであるが、第１ポートのビット線ＢＬ１，ＢＬ２が書き込み動作中で、隣接する第２ポートのビット線ＢＬ３，ＢＬ４が読み出し動作中だとすれば、ビット線ＢＬ３，ＢＬ４にクロストークノイズが加わり、誤読み出しをしてしまう危険性がある。
【００８０】
しかし、本実施の形態６では、上述のように第１と第２のポートのビット線が隣接しないため、ポート間干渉の問題を回避できる。
【００８１】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定されている。また、本発明は、無負荷型ＳＲＡＭのみならず負荷トランジスタを加えた６つのトランジスタを有するＳＲＡＭにも適用可能である。
【００８２】
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８３】
【発明の効果】
本発明によれば、アクセスＭＯＳトランジスタのドレインと、ドライバＭＯＳトランジスタのドレイン間の経路、すなわちビット線と接地線間の電流経路の抵抗を低減することができる。また、第１と第２ビット線を短くすることができ、かつビット線間の間隔も広く確保することができるので、ビット線の配線容量を小さくすることができる。それにより、ＳＲＡＭの高速化を図ることができる。さらに、フォトリソグラフィ後にゲート等の形成用パターンの幅やパターン形成位置のばらつきを小さくすることができ、かつゲートがその長手方向へある程度のシフトすることを許容することができるので、ゲートや拡散領域の形成時のばらつきに対するマージンを確保することが容易となる。
【００８４】
ドライバＭＯＳトランジスタのゲートと、ドライバＭＯＳトランジスタのドレインとに達する共通のコンタクト部（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）を設けた場合、コンタクト部の数を低減することができ、製造上の歩留まりを向上することができる。
【００８５】
また、ワード線の延在方向に第１と第２アクセスＭＯＳトランジスタが並ぶように第１と第２アクセスＭＯＳトランジスタを配置した場合には、ビット線の延在方向におけるメモリセルの長さをさらに縮小することができ、各メモリセルにおけるビット線の長さをさらに短くすることができる。
【００８６】
第１金属配線よりも上層の金属配線で第２金属配線を構成した場合には、第１と第２金属配線間に容量を形成することができる。たとえば第１と第２金属配線をオーバーラップさせる等して第１と第２金属配線間に所望の容量を形成することができる。それにより、記憶ノード間に所望の容量を形成することができ、ソフトエラー耐性を向上することができる。
【００８７】
ドライバＭＯＳトランジスタのドレインの面積を、ドライバＭＯＳトランジスタのソースの面積よりも小さくした場合には、ドライバＭＯＳトランジスタの活性領域の面積を削減することができる。それにより、ソフトエラー耐性を向上することができる。
【００８８】
第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を屈曲形状とすることにより、第１と第２ドライバＭＯＳトランジスタのゲートを、第１と第２ドライバＭＯＳトランジスタのドレイン側寄りに配置することができる。それにより、ドライバＭＯＳトランジスタのドレインの面積を、ドライバＭＯＳトランジスタのソースの面積よりも小さくすることができ、上述の効果が得られる。
【００８９】
ドライバＭＯＳトランジスタのゲート長を、アクセスＭＯＳトランジスタのゲート長よりも長くした場合には、ドライバＭＯＳトランジスタのオフ時のリーク電流をアクセスＭＯＳトランジスタのそれよりも小さくすることができる。それにより、Ｈレベルの保持特性、すなわちデータの保持特性を向上することができる。
【００９０】
第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線の幅を局所的に拡大した場合には、第１と第２ドライバＭＯＳトランジスタのゲート長を、第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くすることができ、上述の効果が得られる。
【００９１】
２ポートメモリセルを有するＳＲＡＭに本発明を適用した場合にも、上述の効果と同様の効果を期待できる。また、第１と第２ビット線を第１ウェル上に形成し、第３と第４ビット線を第３ウェル上に形成した場合には、ポート間のカップリング容量によるクロストークノイズを低減することができ、ポート間干渉を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２】図１に示すメモリセルの第１金属配線までのレイアウト構成を示す図である。
【図３】図１に示すメモリセルの第２と第３金属配線のレイアウト構成を示す図である。
【図４】本発明の実施の形態２における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図５】本発明の実施の形態３における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図６】図５に示すメモリセルの第１金属配線までのレイアウト構成を示す図である。
【図７】本発明の実施の形態４における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図８】本発明の実施の形態５における無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図９】本発明の実施の形態６における無負荷型ＳＲＡＭデュアルポートメモリセルのレイアウト構成を示す図である。
【図１０】図９に示すメモリセルの第１金属配線までのレイアウト構成を示す図である。
【図１１】図９に示すメモリセルの第２と第３金属配線のレイアウト構成を示す図である。
【図１２】無負荷型ＳＲＡＭメモリセルの等価回路図である。
【図１３】無負荷型ＳＲＡＭデュアルポートメモリセルの等価回路図である。
【図１４】従来の無負荷型ＳＲＡＭメモリセルのレイアウト構成を示す図である。
【符号の説明】
１ メモリセル、２ａ〜２ｆ 活性領域、３ａ〜３ｆ ポリシリコン配線、４ａ〜４ｎ コンタクトホール、５ａ〜５ｌ 第１金属配線、６ａ〜６ｈ 第１ビアホール、７ａ〜７ｈ 第２金属配線、８，８ａ〜８ｃ 第３金属配線、９，９ａ〜９ｄ 第２ビアホール、Ｐ１ 第１アクセスＰＭＯＳトランジスタ、Ｐ２ 第２アクセスＰＭＯＳトランジスタ、Ｐ３ 第３アクセスＰＭＯＳトランジスタ、Ｐ４ 第４アクセスＰＭＯＳトランジスタ、Ｎ１ 第１ドライバＮＭＯＳトランジスタ、Ｎ２ 第２ドライバＮＭＯＳトランジスタ。
Claims (11)
- 第１および第２ビット線と、
ワード線と、
それぞれのソースが前記第１および第２ビット線とそれぞれ接続され、それぞれのゲートが前記ワード線に共通に接続される第１導電型の第１および第２アクセスＭＯＳトランジスタと、
それぞれのソースに接地電位が与えられ、それぞれのドレインが前記第１および第２アクセスＭＯＳトランジスタのドレインにそれぞれ接続され、それぞれのゲートが前記第２および第１アクセスＭＯＳトランジスタのドレインにそれぞれ接続される前記第１導電型とは異なる第２導電型の第１および第２ドライバＭＯＳトランジスタとを備え、
前記第１アクセスＭＯＳトランジスタのドレインと前記第１ドライバＭＯＳトランジスタのドレインとを、その間に前記第２ドライバＭＯＳトランジスタのゲートを介在させることなく金属配線で接続し、
前記第２アクセスＭＯＳトランジスタのドレインと前記第２ドライバＭＯＳトランジスタのドレインとを、その間に前記第１ドライバＭＯＳトランジスタのゲートを介在させることなく金属配線で接続した、スタティック型半導体記憶装置。 - 第１導電型の第１ウェル上に形成された第２導電型の第１と第２アクセスＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
第２導電型の第２ウェル上に形成された第１導電型の第１と第２ドライバＭＯＳトランジスタと、
前記第１と第２アクセスＭＯＳトランジスタのゲートと接続され、前記第１および第２ウェルが並ぶ方向に延在するワード線と、
前記第１と第２アクセスＭＯＳトランジスタのソースと各々接続され、前記第１および第２ウェルが並ぶ方向と垂直な方向に延在する第１と第２ビット線とを備え、
前記第１と第２アクセスＭＯＳトランジスタのソース／ドレインを形成するための第２導電型の第１と第２拡散領域と、前記第１と第２ドライバＭＯＳトランジスタのソース／ドレインを形成するための第１導電型の第３と第４拡散領域とを同じ方向に延在させ、
前記第１と第２アクセスＭＯＳトランジスタのゲートと、前記第１と第２ドライバＭＯＳトランジスタのゲートとを同じ方向に延在させ、
前記第１と第２アクセスＭＯＳトランジスタのドレインと、前記第１と第２ドライバＭＯＳトランジスタのドレインとを、前記第１と第２ドライバＭＯＳトランジスタのゲートを介在することなく第１と第２金属配線を用いてそれぞれ接続した、スタティック型半導体記憶装置。 - 前記第１ドライバＭＯＳトランジスタのゲートと、前記第２ドライバＭＯＳトランジスタのドレインとに達する第１コンタクト部を設け、
前記第２ドライバＭＯＳトランジスタのゲートと、前記第１ドライバＭＯＳトランジスタのドレインとに達する第２コンタクト部を設けた、請求項２に記載のスタティック型半導体記憶装置。 - 前記ワード線の延在方向に前記第１と第２アクセスＭＯＳトランジスタが並ぶように前記第１と第２アクセスＭＯＳトランジスタを配置した、請求項２または請求項３に記載のスタティック型半導体記憶装置。
- 前記第１金属配線よりも上層の金属配線で前記第２金属配線を構成した、請求項２から請求項４のいずれかに記載のスタティック型半導体記憶装置。
- 前記第１と第２ドライバＭＯＳトランジスタのドレインの面積を、前記第１と第２ドライバＭＯＳトランジスタのソースの面積よりも小さくした、請求項２から請求項５のいずれかに記載のスタティック型半導体記憶装置。
- 前記第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を備え、
前記第１と第２配線を屈曲形状とすることにより、前記第１と第２ドライバＭＯＳトランジスタのゲートを、前記第１と第２ドライバＭＯＳトランジスタのドレイン側に配置した、請求項６に記載のスタティック型半導体記憶装置。 - 前記第１と第２ドライバＭＯＳトランジスタのゲート長を、前記第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くした、請求項２から請求項５のいずれかに記載のスタティック型半導体記憶装置。
- 前記第１と第２ドライバＭＯＳトランジスタのゲートを形成する第１と第２配線を備え、
前記第１と第２配線の幅を局所的に拡大することにより、前記第１と第２ドライバＭＯＳトランジスタのゲート長を、前記第１と第２アクセスＭＯＳトランジスタのゲート長よりも長くした、請求項８に記載のスタティック型半導体記憶装置。 - 第１導電型の第１と第３ウェル間に形成された第２導電型の第２ウェルと、
前記第１ウェル上に形成された第２導電型の第１と第２アクセスＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
前記第２ウェル上に形成された第１導電型の第１と第２ドライバＭＯＳトランジスタと、
前記第３ウェル上に形成された第２導電型の第３と第４アクセスＭＯＳトランジスタと、
前記第１と第２アクセスＭＯＳトランジスタのゲートと接続され、前記第１、第２および第３ウェルが並ぶ方向に延在する第１ワード線と、
前記第３と第４アクセスＭＯＳトランジスタのゲートと接続され、前記第１、第２および第３ウェルが並ぶ方向に延在する第２ワード線と、
前記第１と第２アクセスＭＯＳトランジスタのソースと各々接続され、前記第１、第２および第３ウェルが並ぶ方向と垂直な方向に延在する第１と第２ビット線と、
前記第３と第４アクセスＭＯＳトランジスタのソースと各々接続され、前記第１、第２および第３ウェルが並ぶ方向と垂直な方向に延在する第３と第４ビット線とを備え、
前記第１、第２、第３および第４アクセスＭＯＳトランジスタのソース／ドレインを形成するための第２導電型の第１、第２、第３および第４拡散領域と、前記第１と第２ドライバＭＯＳトランジスタのソース／ドレインを形成するための第１導電型の第５と第６拡散領域とを同じ方向に延在させ、
前記第１、第２、第３および第４アクセスＭＯＳトランジスタのゲートと、前記第１と第２ドライバＭＯＳトランジスタのゲートとを同じ方向に延在させ、
前記第１、第２、第３および第４アクセスＭＯＳトランジスタのドレインと、前記第１と第２ドライバＭＯＳトランジスタのドレインとを、前記第１と第２ドライバＭＯＳトランジスタのゲートを介在することなく第１と第２金属配線を用いてそれぞれ接続した、スタティック型半導体記憶装置。 - 前記第１と第２ビット線を前記第１ウェル上に形成し、
前記第３と第４ビット線を前記第３ウェル上に形成した、請求項１０に記載のスタティック型半導体記憶装置。
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