JP3695906B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置 Download PDFInfo
- Publication number
- JP3695906B2 JP3695906B2 JP23370797A JP23370797A JP3695906B2 JP 3695906 B2 JP3695906 B2 JP 3695906B2 JP 23370797 A JP23370797 A JP 23370797A JP 23370797 A JP23370797 A JP 23370797A JP 3695906 B2 JP3695906 B2 JP 3695906B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- transistor
- cell
- wiring
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にオンチップキャッシュメモリなどの大容量メモリに使用される、MOSFET型メモリセルのレイアウトおよび回路構成に関するものである。
【0002】
【従来の技術】
近年、ロジックLSIの中にメモリセルを組み込む事例が多くなってきているが、これはオンチップメモリと呼ばれている。例えば、近年のμプロセッサLSIはキャッシュメモリと呼ばれる大容量オンチップメモリを搭載しており、大きいものでは数百Kビットの1ポートメモリを載せたものまで発表されている。このような容量は、数年前までは、汎用メモリLSIでしか実現できなかったが、シリコンプロセス技術の微細化によって、初めて可能になった。
【0003】
しかしながら、キャッシュメモリの面積は、μプロセッサの全チップ面積の数十%を占め、依然としてチップ面積の大きな部分を占めている。しかも、キャッシュメモリの容量が大きければ、それだけμプロセッサの性能が向上することが知られているので、μプロセッサにおいては、とにかくチップ面積が許す範囲内で、できるだけ大容量のキャッシュメモリを搭載しようとする傾向にある。
【0004】
以上のような理由から、面積の小さなメモリセルの実現は、ロジックLSIの高性能化のために非常に重要な技術とされている。
【0005】
現在、大部分のキャッシュメモリにおいては、図6に示すようなスタティックメモリセルが使用されている。これは、4個のNMOSトランジスタ1、2、3、4と2個のPMOSトランジスタ5、6から構成されているので、6トランジスタスタティックメモリセルあるいは、完全CMOSセルと呼ばれている。
【0006】
構成としては、トランジスタ1、2のゲートがワード線10に接続されており、各トランジスタのドレインがビット線11、12にそれぞれ接続される。トランジスタ1のソースおよびトランジスタ3、5のドレインは共通接続され、トランジスタ4、6のゲートに接続される。一方、トランジスタ2のソースおよびトランジスタ4、6のドレインは共通接続され、トランジスタ3、5のゲートに接続される。一方、トランジスタ5、6のソースは高電位電源線に接続され、トランジスタ3、4のソースは低電位電源線(接地線)に接続される。そして、トランジスタ3、4、5、6を結ぶフィードバックラインのたすき懸け構造により、データの保持記憶を行う。
【0007】
以上のような回路構造は、一般には、図7の平面図に示すような、標準的なレイアウトにより構成される。
【0008】
図において示すように、半導体基板上に配置される拡散層はMOSFETトランジスタ1、2、3、4、5、6のドレインおよびソース、ポリシリコン層はワード線10、MOSFETトランジスタ1、2、3、4、5、6のゲートおよびローカル配線、第1金属層はローカル配線、第2金属層はビット線11、12およびローカル配線、第3金属層は高電位電源線、低電位電源線(接地線)およびワード線10をそれぞれ構成する。
【0009】
以上のようなレイアウトの断面的な説明図を図8に示す。これは周知のものであるため詳しい説明は省略するが、簡単には、nMOSFETのソース・ドレインS/DにコンタクトCが第1金属層FMLからとられており、この第1金属層FMLはスルーホールV1によって第2金属層SMLにつながっている。
【0010】
しかし、6トランジスタスタティックメモリセルは、3つの金属層、1つのポリシリコン層というロジックLSIの標準的なプロセス技術で製造することが可能であり、メモリセルのためだけに用いられる専用プロセス技術が必要でないというメリットがある。
【0011】
これに対して、6トランジスタセルよりも小面積なセル構造として、4トランジスタスタティックメモリセルが知られている。この4トランジスタスタティックメモリセルは、図9の回路図に示すように、4個のNMOSFETトランジスタ1、2、3、4と2個の高抵抗7、8から構成されている。
【0012】
構成としては、トランジスタ1、2のゲートがワード線10に接続されており、各トランジスタのドレインがビット線11、12にそれぞれ接続される。トランジスタ1のソースおよびトランジスタ3のドレインはトランジスタ4のゲートおよび高抵抗7に接続される。一方、トランジスタ2のソースおよびトランジスタ4のドレインはトランジスタ3のゲートおよび高抵抗8に接続される。また、高抵抗7、8は高電位電源線に接続され、トランジスタ3、4のソースは低電位電源線(接地線)に接続される。そして、トランジスタ3、4および高抵抗7、8のフィードバックラインによるたすき懸け構造により、データの保持記憶を行う。
【0013】
このような構造のセルは、4トランジスタセルという呼び方の他に、高抵抗セルとも呼ばれている。図10において、図9と同一の符号は、図9のものと同一の部材を示す。
【0014】
以上のような回路構造は、一般には、図10の平面図に示すような、標準的なレイアウトにより構成される。
【0015】
図において示すように、拡散層はMOSFETトランジスタ1、2、3、4のドレイン、ソースおよびローカル配線、第1のポリシリコン層はワード線10、MOSFETトランジスタ1、2、3、4のゲートおよびローカル配線、第2のポリシリコン層は高抵抗7および高電位電源線、第1の層金属は低電位電源線、ワード線10およびローカル配線、第2の層金属はビット線11、12およびローカル配線をそれぞれ構成する。
【0016】
このようなセルを作成するために必要なプロセスは、第2ポリシリコン層、第1埋め込みコンタクト、第2埋め込みコンタクトといった、汎用SRAMでは用いられるものの、ロジックLSIの標準プロセスでは使われない専用のプロセスが必要である。しかし、面積は6トランジスタセルと比較して約3分の1程度の大きさまで縮小できる。
【0017】
一方、小面積のメモリセルという観点からは、DRAMに用いられる1トランジスタ、1キャパシタのメモリセルが最小である。これは、図11に示すように、ビット線12にドレインが接続され、ワード線10にゲートが接続されるNMOSFETトランジスタ2と、低電位電源線とトランジスタ2のソースの間に接続されるキヤパシタ9で構成される。しかしながら、DRAMはアクセスタイムが遅いために、一般に、キャッシュメモリとしては使用できない。
【0018】
これに対して、図12に示すような構成のダイナミックメモリセルならばキャッシュメモリに使用可能とされている。このセルは、基本的には、図9の構成から高抵抗7、8を取り除いた構成となっている。
【0019】
以上のようなDRAM構造を実現するためには、配線層は以下のように配置される。
【0020】
拡散層はMOSFETトランジスタ1、2、3、4のドレイン、ソースおよびローカル配線、ポリシリコン層はワード線10、MOSFETトランジスタ1、2、3、4のゲートおよびローカル配線、第1金属層は低電位電源線、ワード線10およびローカル配線、第2金属層はビット線11、12およびローカル配線をそれぞれ構成する。
【0021】
以上のような構成によれば、負荷抵抗がないのでセルの高電位に充電された方の内部ノードの電荷は、このノードの寄生キヤパシタによって保持される。このため、一般に、DRAMにおいては一定期間おきに内部データを書き直すリフレッシュ動作が必要である。しかし、図12の4トランジスタダイナミックメモリセルは、ワード線10を選択するだけでデータが書き直されるという特徴があり、この点が、図11に示したDRAMセルとの大きな違いである。つまり、図11の構成のセルでは、ワード線10を選択するとセルデータが壊れるので、センスアンプリファイアを動かして再書き込み動作を行う必要がある。
【0022】
以上のように、4トランジスタダイナミックメモリセルの場合、センスアンプリファイアによる再書き込み動作が不要であり、リフレッシュ動作が非常に簡単にできる。
【0023】
したがって、4トランジスタダイナミックメモリセルを図9に示したような4トランジスタスタティックメモリセルの代わりに適用することにより、第2ポリシリコン層や第2埋め込みコンタクトといった専用のプロセスが不要になり、コストを削減することが可能になる。
【0024】
しかし、このような構成を適用した場合、通常の読み出し書き込み動作と、リフレッシュ動作が競合した場合が問題となる。しかし、用途がキャッシュメモリならば、この競合動作をキャッシュミスとして取り扱い、通常動作の方を待たせることにより問題点の解決ができる。つまり、リフレッシュサイクルタイムは100μ秒程度なので、これは0.01%程度のキャッシュビット率の低下に相当し、キャッシュメモリとしての性能はほとんど低下しない。
【0025】
【発明が解決しようとする課題】
従来の半導体メモリ装置は、以上のように構成されていたので、以下に述べるような問題点がある。
【0026】
図6に示した6トランジスタスタティックメモリセルの場合、メモリサイズが4トランジスタスタティックメモリセルに比較して、数倍大きく、LSIロジックに組み込んだ場合、キャッシュメモリとしての容量を上げることができないという問題点がある。
【0027】
一方、図9に示した4トランジスタスタティックメモリセルの場合、セルサイズは汎用SRAM並に小さくできるものの、配線層で1層、コンタクト層で2層の専用プロセスの追加が必要であり、プロセスコストの大幅な上昇を避けられないという問題点がある。
【0028】
これに対して、図12に示した4トランジスタダイナミックメモリセルの場合、セルサイズが4トランジスタスタティックセルと変わらず、専用プロセス数も低減できるので、LSIロジックにキャッシュメモリとして組み込むには適しており、性能的にも問題は少ないものの、依然として専用プロセスによる埋め込みコンタクトが必要であり、プロセスコストの徹底的な低減には至らない。また、埋め込みコンタクトは一般にコンタクト抵抗が高く、セルの動作マージンを少なくするという欠点もある。特に、レイアウト上で、NMOSラッチのフィードバック部において、一方のノードのフィードバックには埋め込みコンタクトが1個しか入らないのに対して、他方には2個のコンタクトが含まれている。このため、セルの2つの内部ノードの電気的特性が非対称となり、セル特性の悪化も無視できない問題となってくる。汎用SRAMでは、この問題は埋め込みコンタクト工程の管理強化、特殊テストによるスクリーンニングなどで回避できるが、少量他品種生産のロジックLSIでは工程管理の強化は難しく、またオンチップメモリの特殊テストも容易ではないという事情がある。更に、フィードバック配線としてポリシリコンが用いられているが、このポリシリコンの抵抗も金属に比較すれば、決して低い抵抗ではなく、セルの動作マージンの低下を招いてしまう。
【0029】
本発明は、以上のような従来技術の問題点を解消し、ロジックLSIの標準プロセスを使用しながら、オンチップメモリの面積を小さく構成でき、かつ電気的動作マージンの大きなメモリセルを提供することを目的とする。
【0030】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第1のMOSFETと、第2のMOSFETと、上記第1のMOSFETのドレインである拡散層と上記第2のMOSFETのゲートを電気的に接続する、第2層金属線からなる第1の配線と、上記第2のMOSFETのドレインである拡散層と上記第1のMOSFETのゲートを電気的に接続する、第2層金属線からなる第2の配線と、上記第1および第2のMOSFETのソースをそれぞれ電気的に電源に接続する電源配線と、上記第1のMOSFETのドレインである拡散層から第1の第1層金属線に接続する第1のコンタクトと、上記第1のコンタクトにオーバーラップして設けられ、上記第1の配線である第2層金属線と上記第1の第1層金属線を接続する第1のスルーホールと、で構成したラッチを有する半導体メモリ装置を提供するものである。
【0031】
【発明の実施の形態】
本発明の半導体メモリ装置は、ロジックLSIの標準プロセスとして用いられはじめたスタックトビアコンタクト(Stacked via Contact)というプロセスを用いて、4トランジスタダイナミックメモリセルを構成したものである。スタックトビアコンタクトとは、下層のコンタクトにオーバーラップして上層のコンタクトを作る技術であり、この技術によりラッチを構成する2つのMOSFETのフィードバック経路を金属配線層とする。その結果、セルの面積を埋め込みコンタクトを用いた4トランジスタダイナミックメモリセル並に小さくすることが可能である。また、スタックトビアコンタクトは、コンタクト抵抗が埋め込みコンタクトよりも非常に小さく、セルの電気的な特性も向上するという特徴を持っている。
【0032】
以下、図面を参照しながら本発明の実施の形態を説明する。
実施例1.
図1は本発明の実施例1の半導体メモリ装置の平面図、図2はそのII−II線断面図であり、特に1ポートメモリセルの半導体基板上における、拡散層、ポリシリコン層、コンタクトおよび第1スルーホールの一部のレイアウトを示したものである。このメモリセルの等価回路図は、図3に示すとおりである。つまり、図2の回路の半セルの部分は、図12に示した1ポートセルのちょうど半分の回路を構成している。したがって、図3の回路を2つ並べて1つの1ポートメモリを構成することができる。また図1のレイアウトはこの半セルに対応するものである。
【0033】
図1,2において、トランジスタM1はラッチを構成するトランジスタ3に相当し、トランジスタM2はワード線10とビット線11に接続されるトランジスタ1に相当する。
【0034】
さて、トランジスタM1は、ドレイン拡散層D1が一方の内部ノードN1を構成し、ポリシリコンP1が他方の内部ノードN2を構成する。トランジスタM1のソース拡散層S1は接地電源配線を構成し、コンタクトC3、C3aを介して図示しない第1金属層の配線に接続されている。コンタクトC1、C2はそれぞれ内部ノードN1、N2のローカル配線である第1金属層または、図示しない第2金属層への接続に用いられる。更に、コンタクトC1にオーバーラップして第1スルーホールV1が設けられており、これが内部ノードN1のローカル配線である第1金属層または、第2金属層への接続に用いられる。
【0035】
このような下層のコンタクトC1に対して、上層の第1スルーホールV1が平面図でレイアウト的に重なっている場合、第1スルーホールV1をスタックトビアコンタクトと呼ぶ。この技術は、最近のロジックLSIで標準化されるようになってきたプロセス技術である。
【0036】
以上のような構成の半導体メモリ装置の断面図の図2は、特にスタックトビアコンタクトのの構成を詳細に示すものである。図からも明らかなように、下層のコンタクトC1の穴の部分が、タングステン、アルミニウムあるいはポリシリコンなどの充填材で埋め込まれているため、コンタクトC1部が平坦になっている。このために、コンタクトC1上に第1スルーホールV1を設けることが可能になる。この理由は以下の通りである。
【0037】
従来は、コンタクト充填材が使われていなかったため、コンタクト部に段差が残り、この上にスルーホールを設けることはできなかった。このため、下層のコンタクトと上層のスルーホールとの間は、オーバーラップは許されず、ある一定の距離を離す必要があった。そのため、チップ面積が主に多層金属配線のデザインルールで決まるロジックLSIでは、集積度の低下を招くので、これを克服するために標準プロセスとして採用されるようになっている。ちなみに、この技術は、汎用SRAMには不要なので使われていない。このスタックトビアコンタクトは、内部ノードN1、N2のうちのどちらか一方をドレインに使えば良く、必ずしも両方に使用する必要はない。
【0038】
引き続き、図1に戻ると、N型MOSFETトランジスタM2は、ワード線WLによって選択制御されるセルアクセストランジスタである。トランジスタM2のソース拡散層S2はトランジスタM1のドレイン拡散層D1であり、ドレイン拡散層D2はコンタクトC4で第1金属層に接続され、引き続き第1スルーホールV2で第2金属層に接続されている。
【0039】
4トランジスタメモリセルの設計パラメータとして重要なものに、セルのβ比と呼ばれるものがある。これは、トランジスタM1のゲート長をL1、ゲート幅をW1とし、トランジスタM2のゲート長をL2、ゲート幅をW2として、
β=(W1/L1)×(W2/L2) (1)
で表される。このβ比は4トランジスタメモリセルでは3以上あることがセルの電気的安定性上は望ましいとされている。さて、デザインルールのバランスにもよるが、通例では半セルの幅aは第1金属層の配線ピッチ(最小幅と最小線間隔の和)の2倍となり、セルの高さbは、(コンタクトサイズの2倍+最小ゲート長の2倍+コンタクトゲート距離の4倍)に相当する値となる。β比を高めるためには、トランジスタM1についてはW1を広げるか、L1を縮めることが必要であるが、L1は既に最小のデザインルールを使用しているため、これ以上小さくすることは不可能である。W1も図1では最大でこれ以上大きくするには幅aを広げるしかない。したがって、トランジスタM1のサイズは変えられない。しかし、トランジスタM2ではW2は既に最小寸法を使っているため変えられないが、L2はセルサイズを変えることなく大きくすることができる。このために、拡散層配線を図面右方向に引き延ばすことで、コンタクトC4をなるべく右側にとっている。このようなレイアウトを採用することによって、セルサイズを大きくすることなく、β比を楽に3以上にすることができる。そして、このことが、この半セルの利点のひとつとなっている。ただし、この際に、ビット線に接続した拡散層の面積が大きくなるため、ビット線のキヤパシタンスが大きくなってしまうという懸念が残る。このような場合は、セル高さbが大きくなるが、コンタクトC4をトランジスタM2の直下に配置することで影響を低減することが可能である。
実施例2.
図4(A),(B)は、本発明の実施例2の半導体メモリ装置の平面図であり、特に(A)は、半セルを2個用いて作った1ポートメモリセルで、4トランジスタ構成のダイナミックメモリセルのレイアウトを示し、同図(B)は第2金属層のみのレイアウトを抽出的に示すものである。
【0040】
この例では、2つの半セルが電源線を共用できるように、図面上下に配置されている。つまり、図4(A)の下側は図1の半セルに相当する。そして、点Aに対して点対象に、下側と上側のそれぞれが半セルが構成されている。このセルでは、ラッチを構成するゲートとドレインの間のフィードバックのためのローカル配線F1、F2は、第2金属層で互いに並行してワード線WL、WLaに直交する図面上下方向に向かって配置される。このセルでは、内部ノードN1、N2共にドレイン上のスタックトビアコンタクトが設けられている。また、ゲートP1、P2aとローカル配線F1、F2の結線にもスタックトビアコンタクトが用いられている。このスタックトビアコンタクトを使うことで、第1金属層をローカル配線に使うのと同じ面積で第2金属層をローカル配線に使うことができる。これを利用して、第1金属層で構成され、ワード線WL、WLaと並行に設けられた接地電源配線上を通過した第2金属層によるローカル配線F1、F2を結線することができる。
【0041】
また、図4で、ビット線BL、BLaは第3金属層の配線を用いて、ラッチ回路の上部に、ローカル配線F1、F2と並行して配置される。第2金属層V2、V2aと、第3金属層のビット線BL、BLaとの接続は、第2スルーホールW1、W1aによって行われる。ちなみに、第2スルーホールW1、W1aは第2金属層V2、V2aに対してスタックトビアコンタクトにしても、しなくてもよい。
【0042】
更に、2つの半セルのワード線WL、WLaは上下に分かれて設けられているので、ワード線選択、非選択は、この2つのワード線WL、WLaを同時に同相で駆動する必要がある。この場合、簡単な方法は、2つのワード線WL、WLaを電気的に共通接続してしまうことである。
【0043】
さて、このセルの幅aは、半セルの幅aと同じなので、第1層(または第2層)の金属配線ピッチの2倍である。これに対して、図7に示した6トランジスタメモリセルでは、第3金属層で設けられた電源線と、接地線に接続するためのコンタクトがセルの両脇に必要であり、セルの幅は、第1金属層配線ピッチの3倍が必要である。したがって、本実施例による図4のセルは、本質的に33%横幅が小さい。また、セル高さについても、6トランジスタメモリセルと違って、セル内にP型MOSFETとN型MOSFETが混在しないため、セル分離領域が不要である上に、トランジスタ数も少ない。このため、図4のセルは、図6の6トランジスタメモリセルに比較して、高さも25%程度小さくなる。併せて、同一デザインルールで比べれば、本実施例のセルの面積は、6トランジスタスタティックメモリセルに比べて、50%以下になる。したがって、このセルは6トランジスタスタティックメモリセルに比べて、同一面積で2倍の容量のメモリセルを搭載できるということになる。
【0044】
さて、図4の構成では、拡散層はMOSFETのドレインおよびソース、ポリシリコン層はワード線およびMOSFETのゲート、第1金属層は電源線、第2金属層はローカル配線、第3金属層はビット線となる。また、コンタクト、第1スルーホール、第2スルーホールという3種類の層間接続層が使用される。これらの配線層、コンタクト層は、完全にロジックLSIの標準プロセスと互換性があり、このメモリを形成するための専用プロセスを全く必要としない。それにも関わらず、第1埋め込みコンタクトだけを専用プロセスとして使用した図12の4トランジスタダイナミックメモリセルと比較しても、面積はほぼ同程度である。したがって、コスト面からみても図12のセルよりも有利である。
【0045】
更に、図4のセルは、図1の全く同じ半セルのレイアウトを2個用いて作られており、回転対称の関係にある。しかも、2本のフィードバック配線も第2層であり、全く等しい。また、フィードバック配線に接続されているコンタクト、スルーホールの抵抗は、一般の埋め込みコンタクトに比べて、百分の一以下であり、またフィードバック配線自身も第2金属層であり、ポリシリコンに比較して抵抗値で千分の一以下である。従って、図12のセルに比較して、セルの対称性が極めてよく、電気的特性が図12のセルより格段に優れており、動作も安定している。
実施例3.
図5は、本発明の実施例3の半導体メモリ装置の平面図であり、特に半セルを2個用いて作った1ポートメモリセルで、4トランジスタ構成のダイナミックメモリセルのレイアウトの他の例を示すものである。
【0046】
この例では、半セルが図面左右に隣接して並行対称に配置されている。ラッチを構成するゲートとドレインの間のフィードバックのためのローカル配線F1、F2は、ワード線に並行して図面左右に設けられている。この際、ローカル配線F1は第2金属層を用い、ローカル配線F1は第1金属層を用い、両者は上下に重なって並行に走っている。このセルでは、内部ノードN1のドレイン上にだけスタックトビアコンタクトが設けられている。また、ゲートP1aとローカル配線F1の結線にもスタックトビアコンタクトが使用されている。
【0047】
また、図5で、ビット線BL、BLaは第3金属層の配線を用いて、ラッチ回路の上部に、ローカル配線F1、F2に直交して設けられている。第2金属層V2、V2aと、第3金属層としてのビット線BL、BLaとの接続は、第2スルーホールW1、W1aによって行われる。第2スルーホールW1、W1aは第2金属層V2、V2aに対して、スタックトビアコンタクトにしてもよければ、しなくてもよい。この図5において、F/S MLで示す部分は、第1金属層と第2に金属層とが完全に重っている部分を示す。
【0048】
図5のセルサイズは、図4に示した構成のセルサイズと全く等しい。従って、図4と同じく、同一のデザインルールで比較すれば、セル面積は、6トランジスタのスタティックメモリセルの50%以下になる。従って、このセルも6トランジスタのスタティックメモリセルに比較して、同一面積で、2倍の容量のメモリセルを搭載できるという大幅な改善を期待できる。
【0049】
さて、図5の構成では、拡散層はMOSFETのドレインおよびソース、ポリシリコン層はワード線およびMOSFETのゲート、第1金属層は電源線およびローカル配線、第2金属層はローカル配線およびワード線、第3金属層はビット線となる。また、コンタクト、第1スルーホール、第2スルーホールという3種類の層間接続層が使用される。これらの配線層、コンタクト層は、完全にロジックLSIの標準プロセスと互換性があり、このメモリを形成するための専用プロセスを全く必要としない。それにも関わらず、第1埋め込みコンタクトだけを専用プロセスとして使用した図12の4トランジスタダイナミックメモリセルと比較しても、面積はほぼ同程度である。したがって、コスト面からみても図12のセルよりも有利である。
【0050】
このセルの特長は、セルの横幅がビット線2本分で決まっていないことである。このため、ビット線方向に第3金属層の配線リソースが余っているので、ここにデータ線などの他の配線を通すことができ、ロジックLSI全体としてバス幅が縮小でき、チップサイズ低減に効果がある。
【0051】
通常、大容量メモリでは、ポリシリコンワード線に並行して、層金属のワード線を設けている。これは、ワード線遅延の低減のために必要である。この場合、図4のセルでは、第4層金属を用いるか、セルサイズを図面縦方向に少し大きくして、電源線の下に第1金属層でワード線を設ける必要がある。このために図4の構成は、コスト的に多少不利になるが、図5の構成では、セルサイズを大きくすることなく、第2金属層でワード線を設けることができるので、コスト的に非常に有利になる。
【0052】
また、図5のセルは、フィードバック配線の、一方が第1金属層、他方が第2金属層に加えて、2個の第1スルーホールが間に抵抗としてはさまるので、セルの電気的対称性が図4の構成よりも少し悪いと考えられがちである。しかしながら、この2つのフィードバック配線の抵抗の差は、金属配線を使用する関係から極めて小さく、無視できる程度に小さい。また、プロセス工程中のマスク合わせずれによる特性のばらつきは、2つの半セルが図5のように並行対称で配置されているほうが、回転対称で配置されている図4の構成よりもずっと小さいことが知られている。このようなことから、総じて図5の構成のセルの性能の方が、図4のセルよりも若干優れていると考えられる。
【0053】
以上のように、2つの1ポートメモリセルの例を実施例2、3で説明したが、いずれのセルも4トランジスタダイナミックメモリセルなので、一定時間内にワード線を選択することによって保持データをリフレッシュするための回路を設けることが必要であることは言うまでもない。
【0054】
また、本発明の基本構成に、第2ポリシリコンと第2埋め込みコンタクトの専用プロセスを追加することで、リフレッシュの不要な4トランジスタスタティックメモリセルにすることも、更にP型MOSFETを2個追加して6トランジスタスタティックメモリセルにすることも可能である。
【0055】
なお、上記各実施例では、半セルおよびこれを用いた1ポートメモリセルの構成だけを例示して示したが、これらの基本構成に基づいて多ポートメモリセルを構成することも可能である。また、N型MOSFETを全てP型MOSFETに変形することも可能であり、接地電源線を高電位電源線に変えて、相補的な構成にすることで、同様の機能と効果を得ることができる。
【0056】
また、図4のメモリセルと、図5のメモリセルを用いて作ったセルアレイは、拡散層、ポリシリコン、コンタクトのレイアウトは同一である。従って、層金属のパーソナライズ工程で上下の半セルをつなぐか、左右の半セルをつなぐかで、セルアレイのワード数と、ビット数の比率を2倍に変えることができる。これにデコーダの若干の工夫を加えることにより、エンベッデッドアレイなどの用途に適用することも可能である。
【0057】
【発明の効果】
以上述べたように、本発明の半導体メモリ装置は、スタックトビアコンタクトプロセスを用いて、ラッチを構成する2つのMOSFETのフィードバック経路を金属配線にした4トランジスタダイナミックメモリセルを形成するようにしたので、ロジックLSIの標準プロセスを用いながら、セル面積を、埋め込みコンタクト専用プロセスを用いた4トランジスタダイナミックメモリセル並に、またロジックLSIの標準プロセスによる6トランジスタスタティックメモリセルに比較して50%に、小さくすることを可能とし、これにより低コストなオンチップキャッシュメモリを実現でき、更にフィードバック配線である層金属の抵抗がポリシリコンに比べて数桁も小さいことにより、セルの電気的な特性を向上できるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施例1の半導体メモリ装置の平面図である。
【図2】図1のII-II 線断面図である。
【図3】図1の構成の回路図である。
【図4】本発明の実施例2の半導体メモリ装置の平面図である。
【図5】本発明の実施例3の半導体メモリ装置の平面図である。
【図6】従来の6トランジスタスタティックメモリセルの回路図である。
【図7】図6の構成の平面図である。
【図8】図6の構成の断面的説明図である。
【図9】従来の4トランジスタスタティックメモリセルの回路図である。
【図10】図9の構成の平面図である。
【図11】従来のダイナミックメモリセルの回路図である。
【図12】従来の4トランジスタダイナミックメモリセルの回路図である。
【符号の説明】
1、2、3、4、5、6 トランジスタ
7、8 高抵抗
9 キヤパシタ
10 ワード線
11、12 ビット線
C1、C2、C3、C3a、C4 コンタクト
M1、M2 トランジスタ
V1、V2、W1、W2 スルーホール
WL、WLa ワード線
BL、BLa ビット線
V2、V2a 第2金属層
Claims (21)
- 第1のMOSFETと、
第2のMOSFETと、
上記第1のMOSFETのドレインである拡散層と上記第2のMOSFETのゲートを電気的に接続する、第2層金属線からなる第1の配線と、
上記第2のMOSFETのドレインである拡散層と上記第1のMOSFETのゲートを電気的に接続する、第2層金属線からなる第2の配線と、
上記第1および第2のMOSFETのソースをそれぞれ電気的に電源に接続する電源配線と、
上記第1のMOSFETのドレインである拡散層から第1の第1層金属線に接続する第1のコンタクトと、
上記第1のコンタクトにオーバーラップして設けられ、上記第1の配線である第2層金属線と上記第1の第1層金属線を接続する第1のスルーホールと、
で構成したラッチを有する半導体メモリ装置。 - ソースを上記第1のMOSFETのドレインと電気的に接続した第3のMOSFETと、
ソースを上記第2のMOSFETのドレインと電気的に接続した第4のMOSFETと、
上記第3のMOSFETのゲートに電気的に接続された第1のワード線と、
上記第4のMOSFETのゲートに電気的に接続された第2のワード線と、
上記第3のMOSFETのドレインに電気的に接続された第1のビット線と、
上記第4のMOSFETのドレインに電気的に接続された第2のビット線、
を有する請求項1記載の半導体メモリ装置。 - 上記第1のワード線と上記第2のワード線は電気的に共通接続されている請求項2記載の半導体メモリ装置。
- 上記第2のMOSFETのドレインである拡散層を第2の第1層金属線に接続する第2のコンタクトと、
上記第2のコンタクトにオーバーラップして設けられ、上記第2の配線である第2層金属線と上記第2の第1層金属線を接続する第2のスルーホールと、
を有する請求項1記載の半導体メモリ装置。 - 上記第2のMOSFETのゲートであるポリシリコン層を第3の第1層金属線に接続する第3のコンタクトと、
上記第3のコンタクトにオーバーラップして設けられ、上記第1の配線である第2層金属線と上記第3の第1層金属線を接続する第3のスルーホールと、
を有する請求項1記載の半導体メモリ装置。 - 上記第1のMOSFETのゲートであるポリシリコン層を第4の第1層金属線に接続する第4のコンタクトと、
上記第4のコンタクトにオーバーラップして設けられ、上記第2の配線である第2層金属線と上記第4の第1層金属線を接続する第4のスルーホールと、
を有する請求項1記載の半導体メモリ装置。 - 上記第1のMOSFETと上記第2のMOSFETが上記電源配線を間に挟んで対向しており、上記第1層金属線を用いて上記電源配線とし、上記第2層金属線を用いて形成される上記第1および第2の配線を、上記電源配線の上方を通過して上記第1のMOSFETと上記第2のMOSFETの間を結線させた
ことを特徴とする請求項4記載の半導体メモリ装置。 - 第1のMOSFETと、
第2のMOSFETと、
上記第1のMOSFETのドレインである拡散層と上記第2のMOSFETのゲートを電気的に接続する、第2層金属線からなる第1の配線と、
上記第2のMOSFETのドレインである拡散層と上記第1のMOSFETのゲートを電気的に接続する、第1層金属線からなる第2の配線と、
上記第1および第2のMOSFETのソースをそれぞれ電気的に電源に接続する電源配線と、
上記第1のMOSFETのドレインである拡散層から第1の第1層金属線に接続する第1のコンタクトと、
上記第1のコンタクトにオーバーラップして設けられ、上記第1の配線である第2層金属線と上記第1の第1層金属線を接続する第1のスルーホールと、
を有し、
上記第1のMOSFETと上記第2のMOSFETが互いに隣接して設けられており、上記第1の配線と上記第2の配線が上下に隙間をおいて重なった状態で並行に形成されている
ことを特徴とする半導体メモリ装置。 - ソースを上記第1のMOSFETのドレインと電気的に接続した第3のMOSFETと、
ソースを上記第2のMOSFETのドレインと電気的に接続した第4のMOSFETと、
上記第3のMOSFETのゲートに電気的に接続された第1のワード線と、
上記第4のMOSFETのゲートに電気的に接続された第2のワード線と、
上記第3のMOSFETのドレインに電気的に接続された第1のビット線と、
上記第4のMOSFETのドレインに電気的に接続された第2のビット線、
を有しており、
上記第1および第2の配線が上記第1および第2のワード線と並行に形成されていることを特徴とする請求項8記載の半導体メモリ装置。 - 上記第1および第2の配線が上記電源配線と並行に形成されていることを特徴とする請求項8記載の半導体メモリ装置。
- ソースを上記第1のMOSFETのドレインと電気的に接続した第3のMOSFETと、
ソースを上記第2のMOSFETのドレインと電気的に接続した第4のMOSFETと、
上記第3のMOSFETのゲートに電気的に接続された第1のワード線と、
上記第4のMOSFETのゲートに電気的に接続された第2のワード線と、
上記第3のMOSFETのドレインに電気的に接続された第1のビット線と、
上記第4のMOSFETのドレインに電気的に接続された第2のビット線、
を有しており、
前記第1のMOSFETと前記第2のMOSFETとによりラッチが構成され、
上記第1および第2のビット線を、上記第2層金属線の上方側に設けた第3層金属線を用いて構成し、且つ上記ラッチの上部を通過するようにしたことを特徴とする請求項8記載の半導体メモリ装置。 - 一定時間以内に上記第1および第2のワード線の選択時に上記ラッチにおける保持データをリフレッシュするリフレッシュ回路を有する4トランジスタダイナミック1ポートメモリセルとして機能する請求項11記載の半導体メモリ装置。
- 半導体基板上に形成される第1のMOSFETと、
前記半導体基板上に前記第1のMOSFETに並んで形成される第2のMOSFETと、
前記第1のMOSFETのドレインと前記第2のMOSFETのゲートを電気的に接続すべく前記半導体基板上に設けられた第1金属層および前記第1金属層の上層に設けられた第2金属層の一方に配置される第1の配線と、
前記第2のMOSFETのドレインと前記第1のMOSFETのゲートを電気的に接続すべく前記第1金属層および前記第2金属層の他方に配置される第2の配線と、
前記第1、第2の各MOSFETのソースと電気的に接続すべく前記第1金属層に配置される電源配線と、
前記第1のMOSFETのドレインおよび前記第2のMOSFETのドレインを前記第1金属層に接続するコンタクトと、
前記第1金属層と前記第2金属層間を接続すべく前記コンタクトのうち、前記第2金属層が接続されるドレインに接続するコンタクトにオーバーラップして配置される第1のスルーホールと、
を備えることを特徴とする半導体メモリ装置。 - 前記第1のMOSFETのドレインと電気的に接続されるソースを有する第3のMOSFETと、前記第2のMOSFETのドレインと電気的に接続されるソースを有する第4のMOSFETと、前記第3、第4のMOSFETのゲートに電気的に接続されるワード線と、前記第3、第4のMOSFETの各ドレインに電気的に接続されるビット線と、備える請求項13記載の半導体メモリ装置。
- 前記ワード線が前記半導体基板上に配置されるポリシリコン層と前記第2金属層に配線される、請求項14記載の半導体メモリ装置。
- 前記ビット線が前記半導体基板上の前記第2金属層の更に上層に配置される第3金属層に配線される、請求項15記載の半導体メモリ装置。
- 前記ポリシリコン層と前記第1金属層を接続するコンタクトと、前記第1金属層と前記第2金属層を接続する第1のスルーホールと、前記第2金属層と前記第3金属層を接続する第2のスルーホールの、少なくとも2つがオーバーラップする、請求項16記載の半導体メモリ装置。
- 4トランジスタでメモリセルを構成する半導体メモリ装置であって、そのうちの2つのトランジスタ(M1,M1)でラッチが構成され、残りの2つのトランジスタ(M2,M2)が選択用のものであり、前記メモリセルは第1の半セルと第2の半セルによって構成され、前記各半セルは、前記トランジスタ(M1)とトランジスタ(M2)を有し、各半セルにおいては、トランジスタ(M2)のドレイン(D2)はビット線(BL1又はBL2)につながっており、トランジスタ(M2)のソース(S2)と、トランジスタ(M1)のドレイン(D1)が共通につながっており、トランジスタ(M1)のソース(S1)は電源配線(S1)につながっており、トランジスタ(M2)のゲートはワード線(WL)につながっているものとして構成されており、さらに、2つの半セルの接続関係は、第1の半セルのトランジスタ(M1)のゲートは、第2の半セルにおけるトランジスタ(M1)とトランジスタ(M2)との接続点につながっており、第1の半セルにおけるトランジスタ(M1)とトランジスタ(M2)の接続点は、第2の半セルのトランジスタ(M1)のゲートにつながっているようになっており、前記第1、第2の半セルは半導体基板にほぼ向い合わせに作られており(図4)、前記半導体基板上において、一方から他方に第1の半セルのトランジスタ(M2)、トランジスタ(M1)、第2の半セルのトランジスタ(M1)、トランジスタ(M2)が並んでおり、前記一方側の端部に第1の半セルのトランジスタ(M2)のドレイン(D2)が形成されており、第1の半セルのトランジスタ(M2)とトランジスタ(M1)の間に2つのトランジスタに共通のソース(S2)/ドレイン(D1)が形成されており、第1の半セルのトランジスタ(M1)と第2の半セルのトランジスタ(M1)との間に、それらのトランジスタに共通のソース(S1,S1)が形成されており、第2の半セルのトランジスタ(M1)とトランジスタ(M2)の間に2つのトランジスタに共通のドレイン(D1)/ソース(S2)が形成されており、前記他方側の端部に第2の半セルのトランジスタ(M2)のドレイン(D2)が形成されており、前記半導体基板の上方には第1金属線層(FML)が、さらにその上方には第2金属線層(SML)が形成されており、各半セルにおいて、ドレイン(D2)とFMLによる配線がコンタクト(C4)でつながっており、この配線とSMLの配線とがスルーホールB(V2)でつながっており、ソース(S2)/ドレイン(D1)とFMLによる配線とがコンタクト(C1)でつながっており、この配線とSMLによる配線とがスルーホールA(V1)でつながっており、前記コンタクト(C1)と前記スルーホールA(V1)とは重なってスタックトビアを構成しており、前記トランジスタ(M1)のゲートとFMLによる配線とがコンタクト(C2)でつながっており、この配線とSMLによる配線とがスルーホールC(V3)でつながっており、前記スルーホールB(V2)につながるSMLによる配線は、第3金属線層により構成された前記ビット線(BL又はBLa、図4)につながっており、前記2つの半セルにおいては、第1の半セルのスルーホールC(V3)と第2の半セルのスルーホールA(V1)とは、SMLによる配線(F1)でつながっており、第1の半セルのスルーホールA(V1)と第2の半セルのスルーホールC(V3)とは、SMLによる配線(F2)でつながっている、半導体メモリ装置。
- 前記半導体メモリ装置は、一定時間内に、前記ワード線(WL,WLa)の選択時に、前記ラッチにおける保持データを、リフレッシュする4トランジスタダイナミック1ポートメモリセルとして構成されている、請求項18の装置。
- 4トランジスタでメモリセルを構成する半導体メモリ装置であって、そのうちの2つのトランジスタ(M1,M1)でラッチが構成され、残りの2つのトランジスタ(M2,M2)が選択用のものであり、前記メモリセルは第1の半セルと第2の半セルによって構成されており、各半セルは、前記トランジスタ(M1)とトランジスタ(M2)を有するものであり、各半セルにおいては、トランジスタ(M2)のドレイン(D2)はビット線(BL1又はBL2)につながっており、トランジスタ(M2)のソース(S2)と、トランジスタ(M1)のドレイン(D1)が共通につながっており、トランジスタ(M1)のソース(S1)は電源配線(S1)につながっており、トランジスタ(M2)のゲートはワード線(WL)につながっており、さらに、2つの半セルにおいては、第1の半セルのトランジスタ(M1)のゲートは、第2の半セルにおけるトランジスタ(M1)とトランジスタ(M2)との接続点につながっており、第1の半セルにおけるトランジスタ(M1)とトランジスタ(M2)の接続点は、第2の半セルのトランジスタ(M1)のゲートにつながっており、前記第1、第2の半セルは半導体基板に平面的にみてほぼ並んだ状態に作られており(図5)、各半セルにおいては、前記半導体基板の一方から他方にトランジスタ(M2)、トランジスタ(M1)が形成されていて前記一方側の端部にトランジスタ(M2)のドレイン(D2)が形成されており、トランジスタ(M2)とトランジスタ(M1)の間に2つのトランジスタに共通のソース(S2)/ドレイン(D1)が形成されており、前記他方側の端部にトランジスタ(M1)のソース(S1)が形成されており、前記半導体基板の上方には第1金属線層(FML)が、さらにその上方には第2金属線層(SML)が形成されており、
各半セルにおいては、ドレイン(D2)とFMLによる配線がコンタクト(C4)でつながっており、この配線とSMLによる配線とが第1スルーホールB(V2)でつながっており、前記第1スルーホールB(V2)につながるSMLによる配線は、第3金属線層により構成された前記ビット線(BL又はBLa)につながっており、ソース(S2)/ドレイン(D1)とFMLによる配線とがコンタクト(C1)でつながっており、前記トランジスタ(M1)のゲートとFMLによる配線とがコンタクト(C2)でつながっており、
第1の半セルにおいては、前記コンタクト(C1)につながるFMLによる配線とSMLによる配線とが第2スルーホールA(V1)でつながっており、前記コンタクト(C1)と前記第2スルーホールA(V1)とは重なってスタックトビアを構成しており、
第2の半セルにおいては、前記コンタクト(C2)につながるFMLによる配線とSMLによる配線とが第1スルーホールCでつながっており、
前記2つの半セル間の接続においては、第1の半セルのコンタクト(C2)と第2の半セルのコンタクト(C1)とは、FMLによる配線(F2)でつながっており、第1の半セルの第2スルーホールA(V1)と第2の半セルの第1スルーホールCとは、SMLによる配線(F1)でつながっている、
半導体メモリ装置。 - 前記半導体メモリ装置は、一定時間内に、前記ワード線(WL,WLa)の選択時に、前記ラッチにおける保持データを、リフレッシュする4トランジスタダイナミック1ポートメモリセルものとして構成されている、
請求項20の装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23370797A JP3695906B2 (ja) | 1996-08-30 | 1997-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23113496 | 1996-08-30 | ||
JP8-231134 | 1996-08-30 | ||
JP23370797A JP3695906B2 (ja) | 1996-08-30 | 1997-08-29 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10125803A JPH10125803A (ja) | 1998-05-15 |
JP3695906B2 true JP3695906B2 (ja) | 2005-09-14 |
Family
ID=26529705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23370797A Expired - Fee Related JP3695906B2 (ja) | 1996-08-30 | 1997-08-29 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3695906B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3852729B2 (ja) | 1998-10-27 | 2006-12-06 | 富士通株式会社 | 半導体記憶装置 |
JP2004079897A (ja) | 2002-08-21 | 2004-03-11 | Renesas Technology Corp | スタティック型半導体記憶装置 |
US6920061B2 (en) * | 2003-08-27 | 2005-07-19 | International Business Machines Corporation | Loadless NMOS four transistor dynamic dual Vt SRAM cell |
JP4801333B2 (ja) * | 2004-07-23 | 2011-10-26 | パナソニック株式会社 | 電源配線構造および該電源配線構造を備えた半導体集積回路 |
JP2005039294A (ja) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | 半導体記憶装置 |
JP5801541B2 (ja) * | 2010-08-17 | 2015-10-28 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
-
1997
- 1997-08-29 JP JP23370797A patent/JP3695906B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10125803A (ja) | 1998-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10147729B2 (en) | Structures, devices and methods for memory devices | |
TWI478292B (zh) | 靜態隨機存取記憶裝置與結構 | |
US6535453B2 (en) | Semiconductor memory device | |
US8174868B2 (en) | Embedded SRAM structure and chip | |
JP3852729B2 (ja) | 半導体記憶装置 | |
US5292678A (en) | Forming a bit line configuration for semiconductor memory | |
US20030090924A1 (en) | Semiconductor memory device | |
US6870231B2 (en) | Layouts for CMOS SRAM cells and devices | |
US20110133270A1 (en) | Memory device with recessed construction between memory constructions | |
US5517038A (en) | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration | |
US5965922A (en) | Semiconductor memory device composed of half cells | |
US7259977B2 (en) | Semiconductor device having hierarchized bit lines | |
US6710412B2 (en) | Static semiconductor memory device | |
US9768179B1 (en) | Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits | |
US11569247B2 (en) | Semiconductor structure | |
JP2001168198A (ja) | メモリ混載半導体集積回路およびその設計方法 | |
WO2019142670A1 (ja) | 半導体集積回路装置 | |
JP3695906B2 (ja) | 半導体メモリ装置 | |
US20230335184A1 (en) | Sram devices with reduced coupling capacitance | |
KR100261391B1 (ko) | 반도체 기억 장치 | |
US6538338B2 (en) | Static RAM semiconductor memory device having reduced memory | |
JP5654094B2 (ja) | 半導体装置 | |
JP2000323682A (ja) | 半導体集積回路装置 | |
KR19980030794A (ko) | 증가된 셀 노드 캐패시턴스를 갖는 반도체 메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040702 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040917 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050614 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050628 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |