CN1107320C - 半导体存储装置和使用了该半导体存储装置的电子设备 - Google Patents

Abstract

一种主字线和位线短路也无短路电流的半导体存储装置。具有多个含有多列的位线对、子字线和正规存储单元的阵列块。还有配设为遍及多个正规存储单元阵列块上的主字线。根据子行地址信号选择一条主字线的主行选择译码器、选择从属于主字线的一条子字线的子行选择译码器。位线对的预充电电路。其中，主行选择译码器具有把低电平激活化的主字线用与已充电的位线相等的电位设定为非激活的第1设定电路。而子行选择译码器具有在主字线为高电平时把子字线变成为非激活的第2设定电路。

Description

半导体存储装置和使用了该半导体存储装置的电子设备

本发明涉及半导体存储装置，特别是涉及分组字线方式的半导体存储装置及使用了该半导体存储装置的电子设备。

这种半导体存储装置，借助于比如说特开昭62-75996号、特开昭64-64192号是人所共知的。

在图13(A)、(B)中示出了其一个例子。图13(A)的概略方框图示出了现有的分组字线方式的半导体存储装置，同图(B)是把该图(A)的存储单元区域的一部分扩大了的方框图。图14是图13(A)的半导体存储装置的主行译码器402的一部分的电路图。边参看这些图边对现有技术进行说明。

在图13(A)中，在并联配置的存储单元块400的中央配置有主行译码器402，并在每一存储单元块400上配置有子行译码器404。这样一来，根据主行译码器402从多条主字线406中选择一条，根据子行译码器404，从附属于被选中的一条主字线406的多条子字线408中选择一条。

在这里，对用主行译码器402选择主字线406的机构用图14进行说明。在图14中，有本身即是主行译码器的NOR门电路NOR1和把2个反相器串联连接起来的用于驱动主字线的驱动器DRR与DRL。另外，NOR门电路NOR4的输入被连接到主行地址信号线MRAL上。

这样一来，只有连接到主行地址信号线MRAL中的NOR门电路NOR1的输入上的所有的信号线全都为低电平(以下简略为“L”)时，NOR门电路NOR1的输出才变成高电平(以下简略为“H”)，主字线406才被活化。另外，在MRAL中的NOR1的输入上所连接的信号哪怕是有一条为“H”，则该NOR门电路NOR1的输出也将变为“L”。因此，主字线406在被选状态下为“H”，在非选状态下将变成“L”。

其次，用图13(B)，对用子行译码器404选择子字线408的机构进行说明。

在图13(B)中，在被配置于存储单元块400内的存储单元MC上连接有进行数据输入输出的位线BL和/BL及子字线408。另外，在位线BL和/BL的一头连接有预充电电路PCC，用于在存储单元MC的整个非选期间对位线BL和/BL充电。在子行译码器404的输入上还连接有从主字线406的路径的中途分出来的线和子行地址信号线SRAL。

这样一来，要想从属于已被活化的主字线406的多条子字线408中选择一条，就要根据由子行地址信号线SRAL所供给的地址信号使一条子字线408被激活。

这里，假定已事先在未被选时把位线BL和/BL用预充电电路PCC充电至“H”电位。像这样地进行预充电是高速化和高稳定化的一种手法，特别是有着缩短对数据读写时的字线电容进行充电的时间的效果。这样一来，用位线BL和/BL的激活和子字线408的激活就可以选择存储单元MC。

然而，在分组字线方式的半导体装置中，一般说从高集成化的观点考虑被形成为子字线，主字线和位线是不同的布线层，而且位线与主字线交叉配置的器件构造。而且，位线与主字线因为布线长度变长，故用电阻尽可能低的金属布线形成。

比如说在2层多晶硅2层铝的构成中，在Si基板上边形成的第1层和第2层布线层用多晶硅形成，而第3层和第4层用铝层形成。接着进行制版把比如说第3层用作位线，把第4层用作主字线。

但是，由于是上述这样的器件构造，故发生了下述问题。

即由于制造工序中的微粒等的问题，将发生异物混入位线的金属层与主字线的金属的交叉点的层间膜中去，使在该区域中位线与主字线短路这样的问题。

在这里，当发生了短路时，则如图16所示，由于在待机时的位线电位被预充电电路430预先设定为常通(ON)状态(“H”电平)类型的电路中，在未选时主字线406将变成为“L”电平，位线BL将变成“H”电平，故如图所示，存在着电流从位线BL流向主字线406的问题。

当上述那样的电流流动时，就会存在已连接于L短路的位线上的存储单元，和从属于已短路的主字线所选择的子字线的存储单元将变成动作不良的问题。

虽然这种动作不良可用冗余电路来补救，但补救之后，由于有问题的主字线平时被固定为“L”电平(未选择)，位线平时被固定为“H”电平(未选择)，故向那些比如说通常仅可流过0.5μA左右的电流的存储单元区域中持续流以因短路而产生的电流比如说1mA和2mA等的过电流，特别是对像在SRAM中那样谋求压低待机时的消耗电流的存储单元来说，由于不能满足消耗电流的规格，而存在着得不到合格品的问题。

此外，人们还提出了图15所示的那种方案，图15是一电路图，它示出了现有的半导体存储装置的子行译码装置的一部分，示出了载于“A21mW4MbCMOS SRAM for Battery Operation”ISSCC DI-GEST OF TECHNICALPAPERS，WPM3.1，pp46～47，Mar.1991中的图的概略情况。

在该图中，具有以互补的对构成的主字线410、412，子字线414和子行译码器420。子行译码器420用P沟晶体管424、N沟晶体管422、426构成，P沟晶体管424和N沟晶体管422各自的源极电极彼此之间和漏极电极彼此之间并联连接。此外，源极电极一侧连有子字线414，漏极电极一侧则连有一条子行地址信号线SRAL。N沟晶体管422的栅极电极连到主字线410(“H”为被选态)上，N沟晶体管426的栅极电极被连接到主字线412(“L”为被选态)上。N沟晶体管426把源极电极连到接地线上，漏极电极连到子字线414上，栅极电极连到主字线412上。另外，位线已被预充电为“H”。

这样一来，在存储单元MC未被选时，主字线410为“L”、主字线412为“H”。因此，P沟晶体管424、N沟晶体管422变为截止，N沟晶体管426变为通导。为此，子字线414因N沟晶体管426而变为“L”。

在存储单元MC被选中时，主字线410将变为“H”，主字线412变为“L”，子行地址信号线SRAL将变为“H”。因此，使P沟晶体管424、N沟晶体管422通导因而子字线414变为“H”。

但是，在图15的装置中，将产生下述问题。

(1)虽然已形成有2条主字线410和412，但在假定已发生了短路的情况下，即使在主字线412上无电流流动，由于可以存在有电流流向主字线410的状态，所以仍具有存在上述同样的问题的可能性。

(2)存在着使N沟422导通并在非被选期间内把来自SRAL的信号转往子字线414，使存储单元MC产生误动作的问题。

(3)为了设置2条互补的主字线，还需要布线层及层间绝缘膜。在这种情况下，若层间绝缘层薄，则易于形成因台阶而产生的断线。为了避免这种现象而加厚层间绝缘膜，则用于连接布线层彼此之间的接触孔就要加深。为此将增大接触电阻。此外，还有着层厚变大、芯片在厚度方向上变大的问题。假定形成同层，形成区域也会变大。此外，还存在着因制造工序数增大、制造期间长期化等等所引起的成本升高的问题。

(4)在选择存储单元的选择期间，主字线412虽然为“L”，但假定发生短路时，尽管主字线412已被设定为“L”，但存在着产生短路电流，暂时变为“H”，晶体管422截止，晶体管426通导、子字线的电位下降、选择不能圆满地进行的问题。另外，还存在着导致别的器件产生误动作，器件破坏的问题。

还有，在上述文献中，关于这些问题完全没有公布出来。

本发明是以解决上边说过的技术问题为课题而创造出来的。目的是提供一种即使因在主字线和位线之间的层间形成了异物而产生了短路，也可以防止短路电流流动以提高成品率的半导体存储装置和使用了该半导体存储装置的电子设备。

此外，本发明的另外一个目的是提供一种可消除起因于短路电流的误动作的存储单元的动作不良等等以得以圆满地进行存储单元选择的半导体存储装置及使用了该半导体存储装置的电子设备。

本发明的再一个目的是提供一种可以防止过电流的发生和因这种过电流的发生而引起的存储单元以外的器件的误动作和器件破坏，且可实现装置的小型化的半导体存储装置以及含有使用了这种半导体存储装置的电子设备。

本发明的半导体存储装置含有多列的位线对、N×n行的子字线和配置于上述多列的位线对与上述N×n行的子字线的各交叉部位上的多个正规存储单元、具有把上述多字线在行方向上分割为多个块而构成的多个正规存储单元阵列块。此外，还具有N行主字线，它们是遍及多个前述正规存储单元阵列块而设置的N条主字线，通过采用使任何一条上述字线活性化的办法，就可以对从属于该一条主字线的n条前述子字线进行选择。此外，还有主行选择单元，它为多个前述正规存储单元阵列块共用并根据主行地址信号选择一条前述主字线。它还具有块选择单元，设于前述每一正规存储单元阵列块上并根据块地址信号选择一个上述正规单元阵列块，并输出对被选中的一个上述正规存储单元阵列块内的上述子字线进行选择的子行地址信号。此外，还具有子行选择单元，它设于每一块上述正规存储单元阵列块上，从属于根据上述主行地址信号所选中的一条上述主字线的n条上述子字线中间，根据上述子行地址信号选择一条上述子字线。还具有对上述多列的位线位进行预充电的预充电单元。其中上述主行选择单元用低电平电位把一条上述主字线设定为激活化以选择该一条上述主字线，并用与已经预充电的上述多列的位线对的电位大体上相等的高电平把其它的上述主字线设定为非激活化。

倘采用本发明，则把主字线的电位电平形成为在非激活时为高电平电位，在激活时为低电平电位，非激活时的主字线的电位将变成为与已经预充电了的位线电位大体上相等的电位。这样一来，在主字线为非激活时(未选择正规存储单元的非被选时)即使位线与主字线之间形成了短路，短路电流也不会流向主字线中去。

此外，这时即使主字线的电位是高电平电位，由于子字线未被激活化，故也不会选择已变为不合格的正规存储单元。因此，如果是比如说具备冗余存储单元的那样的存储装置的话，这时通过使之定好为选择冗余存储单元，由于可以良好地选择冗余存储单元，故可以得到合格品。还有，可以不考虑电流不合格用冗余存储单元来补救正规存储单元等的动作不合格，因而可得到合格品。

此外，在本发明中，上述主行选择单元具有用低电平电位把一条上述主字线设定为激活以选择该一条上述主字线、用与已经预充电了的上述多列的位线对电位大体上相等的高电平电位把其它的上述字线设定为非激活的第1设定装置。此外，上述子行选择单元具有n个第2设定装置，该装置被配置于一条上述主字线与一条上述子字线之间并在上述一条主字线为高电平电位时，把属于上述主字线的上述n条子字线变成非激活。N个的上述第2设定装置具有n个反相器件，用以输入上述一条主字线的信号并输出该信号的反相信号。此外，还具有n个的开关装置，用于在上述反相器件的输出为低电平电位时把上述一条子字线变为非激活。

(1)用第1设定装置，在非激活时把主字线的电位电平变成高电平，在激活时变成低电平，非激活时的主字线的电位将变成与已充完电的位线电位大体上相等电位。这样一来，在主字线为非激活时(不选择正规存储单元的非被选时)，即使位线与主字线形成了短路，短路电流也不会流入主字线。

这时，借助于第2设定装置，即使主字线的电位为高电平电位，子字线也不会激活化，所以不会选择已变为不合格的正规存储单元。为此，如果是比如说具备冗余存储单元的那种存储装置，则通过事先定好为选择冗余存储单元的办法，由于可以良好地选择冗余存储单元，所以可以得到合格品。此外，可不考虑电流不合格而使用冗余存储单元来补救正规存储单元等的动作不合格，可以获得合格品。

(2)在主字线为高电位且变成了非激活时，反相器件的输出将变成低电平。于是结果就变成为用开关装置，在反相器件的输出为低电平电位时使子字线变成为激活从而防止选择已变为不合格的正规存储单元。而且，借助于开关装置，在未选择正规存储单元时，使子字线的电位变成接地线电位，从而可以确实地进行非激活化。

(3)第1设定装置对于多个的存储单元阵列块可以共用，而不需对每一块都设置，因而也可以缩小版图。

此外，在本发明中，至少有一条连接在上述子行选择单元和上述块选择单元之间且被上述子行地址信号激活化的子行地址信号线。上述开关装置具有第1开关，用于在上述一条主字线为激活且上述至少一条子行地址信号线为激活时，使上述一条子字线激活化。此外还具有第2开关，用于在上述一条的主字线为非激活时，根据上述反相器件的输出把上述一条子字线下降到接地电位而使之非激活化。

若采用本发明，则在不发生短路的情况下，用第1开关使主字线激活化(低电平电位)，在子行地址信号线为激活(高电平电位)的时候，使子字线激活化(高电平电位)，可以像通常那样，良好地选择正规存储单元。

此外，在已经发生了短路的情况下，用第2开关使主字线非激活化(高电平电位)，使子字线变成非激活(低电平电位)就可以防止正规存储单元的使用可能状态。这样一来，通过采用选择冗余存储单元的办法就可进行补救。此外，还可以用反相器件防止短路电流流入主字线、防止正规存储单元的动作不合要求，和过电流的流入等等。

另外，在本发明中，上述第1开关，从它是处于上述一条子字线与上述至少一条的子行地址信号线之间的逻辑门电路的观点或从高集成化的观点来看，理想的是用传送门电路形成。该上述传送门电路的第1控制端子被连接到上述一条的主字线上。而上述传送门电路的第2控制端子被连到上述反相器件的输出上，控制上述一条子字线与上述至少一条子地址信号线之间的通导。

若采用本发明，则在选择正规存储单元时，采用借助于传送门电路的通导动作，根据子行地址信号来选择子字线的办法，就可以进行正规存储单元的选择。另外，还可以用主字线的电位良好地进行子行地址信号向子字线的输入，以确实地进行开关动作。另外，在发出了短路之后尚未选择已变为不合格的正规存储单元时，借助于传送门电路的截止动作，阻止子行地址信号的供给，使得不能选择已变成不合格的正规存储单元。这样一来，就可以借助于传送门电路的通导截止动作来良好地进行这些切换动作。另外，还可谋求器件的简化和缩小版图面积。

此外，在本发明中，上述第2开关被连接于上述子字线与接地线之间，理想的是可根据上述反相器件的输出进行控制的开关器件。作为该开关器件，使用N沟晶体管是合适的，但也可以使用P沟晶体管或双极晶体管。在图3中示出的是使用P沟晶体管的例子。用这样的开关器件把子字线的电位确实地变成接地电位就可以吐出子字线内的剩余电流。

另外，在本发明中，还有连接于上述子行选择单元与上述块选择单元之间，并用上述子行地址信号激活化的至少一条子行地址信号线。上述第2设定装置具有输入上述至少一条的子行地址信号线的输出和上述反相器件的输出，且在一条的上述主字线为激活，从属于它的一条上述子行地址信号线为激活的时候，使上述一条子字线激活化，在上述一条主字线为非激活时，则使上述一条子字线非激活化的门电路装置。

若采用本发明，由于门电路装置用子行地址信号线的逻辑和主字线的逻辑进行动作，故可以确实地进行子字线的激活和非激活。因此，在发生短路电流时，即使主字线已变成为高电平电位，子字线也将变成低电平电位，且子行地址信号线的信号也不能传送，子字线变成非激活，因而不能选择已变为不合格的正规存储单元。

此外，若采用本发明的半导体装置的另一种形态，则包括多列的位线对、N×n行的子字线、和配设于上述多列的位线对与上述N×n行的子字线之间的各交叉部位上的多个正规存储单元、具有在行方向上把上述子字线分割成多个块而构成的多个正规存储单元阵列块。此外，还具有冗余存储单元阵列块，它被配置于每一上述正规存储单元阵列块上，并含有取代上述正规存储单元的不合格存储单元的冗余存储单元。此外还有N行主字线，这是一种遍及多个上述正规存储单元阵列块和上述冗余存储单元阵列块设为N条的主字线，借助于使其中的任何一条的上述主字线变成激活就可以对从属于该一条主字线的n条上述子字线进行选择。还具有主行选择单元，它为多个上述正规存储单元阵列块所共有，并根据主行地址信号把一条上述主字线的电位设定为高电平电位以选择该一条上述主字线，把未被选的上述主字线的电位设定为低电平电位。此外，还具有块选择单元，它被设于每一块上述正规存储单元阵列块上，并根据块地址信号选择一个上述正规存储单元阵列块，并把选择被选的一个上述正规存储单元阵列块内的上述子字线的子行地址信号输出出去。还具有子行选择单元，分别设于上述正规存储单元阵列块的每一块上并从根据上述主行地址信号所选择出来的一条上述主字线所从属的n条上述子字线中根据上述子行地址信号选择一条上述子字线。此外还具有对上述多列的位线对进行预充电的预充电单元。还具有连接于上述子行选择单元与上述块选择单元之间并用上述子行地址信号激活化的子行地址信号线。其中，上述块选择单元具有变更装置，用于根据对上述冗余存储单元进行选择的冗余选择信号把已变为不合格的上述正规存储单元切换并变更为上述冗余存储单元阵列块内的上述冗余存储单元。上述主行选择单元具有电位设定装置，用于在用上述变更装置进行变更时，把用于选择已变成不合格的上述正规存储单元的上述主字线的电位长时设定为与已充电的上述位线对的电位大体上相等的高电平电位。上述子行选择单元具有控制装置，用于禁止选择已变成不合格的上述正规存储单元时，根据将变成激活的禁止信号，使已连接到已变成为不合格的上述正规存储单元上的n条子字线长时变为非激活化。

在本发明中也和上述的发明一样，通过采用设以电位设定装置，在正规存储单元的未被选时把主字线的电位设定为与位线电位相等的办法，假定在位线层与主字线层之间的层间形成了异物因而在位线与主字线上产生了短路，过剩的电流也不会流入存储单元阵列块中去，因此，可以良好地驱动冗余存储单元以提高成品率。此外，还可以防止其他器件的误动作。

另外，由于已经设有变更装置，故在没有短路的情况下，采用像通常那样，使主字线为高电平的办法，就可以使子字线激活化来选择正规存储单元。即借助于使主字线与位线短路，应用变更装置，仅仅在用冗余存储单元补救已变成动作不合格的正规存储单元的情况下，才用电位设定装置把已选择了正规存储单元的主字线固定为高电平电位。

这样一来，就可以用控制装置，采用把已变成为不合格的正规存储单元所从属的子字线形成为非激活的办法来防止短路电流的流入和防止正规存储单元的误动作等等，采用用冗余存储单元补救动作不合格的办法，可以得到合格品，故可以获得成品率的提高。还有，这时由于可向控制装置供给禁止选择正规存储单元的禁止信号，故可以防止选择正规存储单元而不必理会子行地址信号的逻辑。

还有，在本发明中，上述电位设定装置具有第1电位设定装置，用于在用上述变更装置进行变更时，把连接已变成为不合格的上述正规存储单元的上述主字线的电位设定为使之与已充了电的上述位线的电位总是大体上相等的电位。另外还具有第2电位设定装置，用于在用上述变更装置进行的变更之前，根据上述主行地址信号的输出，把一条的上述主字线设定为高电平电位，以把上述正规存储单元设定为可选择的状态。另外还具有切换装置，用于进行切换使得上述第1、第2电位设定装置的一方变成为有效。

倘采用本发明，则只要用第1电位设定装置在已发生了短路的情况下，使主字线的电位电平变为比如说高电平，并预先固定为该电位，则可以防止短路电流流动。在通常动作，即在选择正规存储单元的时候，可把主字线的电位变成高电平，在未选择时使它变成低电平。因此，只有在已发生了短路的情况下，才用切换装置中止第2电位设定装置的使用，变成为只要使用第1电位设定装置短路对策就有效。

此外，在本发明中，具有至少一条主行地址信号线，它连接到主行选择单元上边并由上述主行地址信号激活化。上述切换装置具有介在于接地线与第1电源之间并把它们连起来的程控器件。上述第2电位设定装置具有第1开关装置，它介于第2电源与一条上述主字线之间，且第1控制端子被连到上述程控器件上。上述第1电位设定装置具有第2开关装置，它介在于上述至少一条主行地址信号线与上述主字线之间，第2控制端子被连到上述程控器件上。

倘采用本发明，在选择冗余存储单元时，采用切断程控器件比如说熔断丝的办法，就可使主字线总是保持高电位。此外，在通常动作的情况下，由于主字线可用高电位使子字线激活化，故采用不切断熔断丝的办法，就可以进行正规存储单元的选择。

此外，在本发明中，上述控制装置具有门控装置，它被设于一条上述主字线与一条上述子字线之间，且在上述禁止信号为激活的时候，使上述一条的子字线变成为非激活而不理会上述子行地址信号的逻辑。

倘采用本发明，则可以依赖于主字线的逻辑。即在主字线为高电平电位时阻止禁止信号使得可以选择正规存储单元，而在主字线为低电平时，则可以输出禁止信号以阻止选择正规存储单元。

此外，在本发明中，介以层间绝缘膜形成上述位线和上述主字线。这样一来，即使用金属层来形成位线与主字线，在其交叉部分也可以确实地进行绝缘，假如在制造中间混入了异物，在上述主字线与位线之间发生了短路也不会发生问题，可以作为合格品而使用半导体存储装置。

此外，本发明所涉及的电子设备具有上述的那种半导体装置。这样一来，即使在半导体存储装置内，在制造过程中产生了多个短路区，也可以用作合格品，所以可使用的芯片数增多了而消除了浪费，在提高成品率、提高品质等等的同时，作为电子设备的存储装置也可使用得更令人满意。

下边对附图进行简单说明。

图1是用于说明本发明所涉及的半导体存储装置的块分割的概略说明图。

图2是把示于图1的16个块中的2个块扩大而示出的概略说明图。

图3的电路图示出了本发明的半导体存储装置的实施形态的一个例子。

图4示出了本发明的半导体存储装置的字线的电位状态的推移、示出的是预先把位线作成为H的情况。

图5的方框图示出了本发明的半导体装置的另一实施形态的一个例子的概况。

图6的电路图示出了图5的子行选择单元的一个例子。

图7的电路图示出了本发明的半导体存储装置的再一个实施形态的一个例子。

图8的电路图示出了图7的主行选择单元的详细情况。

图9的电路图示出了图7的子行选择单元的详细情况。

图10的电路图示出了在本发明的半导体存储装置的实施形态的一个例子中位线预充电电路的变形例。

图11示出了本发明的半导体存储装置的字线的电位状态的推移，示出的是使位线预先变成L的情况。

图12的断面图示出了图3的半导体存储装置的断面。

图13(A)是一概略方框图，它示出了现有的分组字线方式的半导体存储装置，图13(B)是把图13(A)的存储单元区域扩大了的方框图。

图14是把图13(A)的主行译码器区域扩大了的方框图。

图15的电路图示出了现有的半导体存储装置的另外一个例子的子行译码器。

图16是用于指明现有的半导体存储装置的一些问题的概略说明图。

以下参看附图对本发明的优选实施形态的一个例子具体地进行说明。

实施例1

首先，在说明本身为本发明的有特征的构成的第1、第2设定装置之前，用图1和图2对半导体存储装置的整体构成进行说明。图1是示出本例的半导体存储装置的存储单元阵列的块分割的概略说明图，图2是把示出图1的存储单元阵列块中的2块扩大后示出的概略说明图。

本例的半导体存储装置构成为含有如图1所示，在列方向上分割成块而形成的多个比如说块序号0-15的16个存储单元阵列块10；作为介于块序号为7和8的存储单元阵列块10和10之间的主行选择单元的主行选择译码器40；作为在各存储单元阵列块10和10之间配置了一对的子行选择单元的子行选择译码器50和50；如图2所示，行冗余存储单元阵列块20，主字线30，子字线32，作为块选择单元的块选择译码器60，列选择译码器70，块控制电路80和读出放大器90。

在存储单元阵列块10中，构成为包括(如图2所示)将被预充电的多列比如说64列的位线对BL和/BL；256×4的总计1024行的子字线32；分别连到位线对BL和/BL与子字线32之间的各个交叉部位上、且配设有多个比如说1024×64个的正规存储单元12；配置于正规存储单元12的VDD一侧部位上的多个比如说8×64个行冗余存储单元13；列门电路14等等。另外，行冗余存储单元13将取代在正规存储单元12的横行上产生的不合格存储单元。

列冗余存储单元阵列块20含有列冗余存储单元22，分别配置于每一存储单元阵列块10上，并将取代正规存储单元12的纵列上严生的不合格存储单元。

主字线30通过采用遍及存储单元阵列块10和冗余存储单元阵列块20上设置多条例如256且其中一条将变为激活的办法可对子字线31进行选择。另外，256条主字线30为16个存储单元阵列块10所共用。还有，在本例中，还配置有连接到行冗余存储单元13上的2条冗余主字线30′、8条冗余子字线32′及各16组的冗余位线BL和/BL。

主行选择译码器40被连接到256条的主字线30上并为多个存储单元阵列块10共用。另外，在主行选择译码器40上还连接有使主行地址信号导通的图中没有画出来的多条主行地址信号线。这样一来，就可以根据介以该主行地址信号线供给的上位的主行地址信号A₈～A₁₁，A₁₃～A₁₆使一条主字线30激活化而进行选择。

子行选择译码器50，分别设于每一存储单元阵列块10上并具有根据子行地址信号从属于已被选中的一条主字线30的比如说4条子字线32中选择一条子字线32的功能。1024条的子字线32连到设于每一块10上的子行选择译码器50上。另外，在子行选择译码器50上还连有使子行地址信号通导的多条子行地址信号线34。关于子行选择译码器50的详细情况将在后边叙述。

块选择译码器60设于16个存储单元阵列块10的每一块上。而且，具有可输入块选择地址信号A₃～A₆中的任意2个信号和选择子字线32的下位子行地址信号，并根据块选择地址信号A₃～A₆选择任何一个存储单元阵列块10的功能。此外，还具有输出子行地址信号的功能。这些子行地址信号用于对已被选中的一个存储单元阵列块10内的子字线32进行选择。此外，在该块选择译码器60上还连接有被升压线VLINE1。

另外，块选择译码器60理想的是用可以输入块选择地址信号A₃～A₆中的任两个信号比如说A₃和A₅的NAND门电路构成。而且，在块选择译码器60和子行选择译码器50之间就形成了可用子行地址信号激活化的子行地址信号线34。

此外，块选择译码器60，如图2所示，被构成为还包含有变换装置62。该变换装置62具有根据对冗余存储单元22进行选择的冗余选择信号JSS，选择列冗余存储单元阵列块20的冗余存储单元22以取代已变成不合格的正规存储单元12的功能。

此外，当输入上述2个信号A₃和A₅时，块选择译码器60输出逻辑“H”的块选择信号BSS，该块选择信号BSS介以块控制电路80输入到存储单元阵列块10中去。

位线对BL和/BL介以列门控电路14连接到信号数据线BLL和/BLL上。

列选择译码器70用NAND门电路等构成、具有通过使列选择信号供往列门控电路14的办法来驱动列门控电路14的功能。把块选择信号BSS和列地址信号A₀～A₂输往列选择译码品70，并把同时选择1个块10内的8组的位线对BL和/BL的信号向列门控电路1 4输出。即如图1所示，在一块存储单元阵列块10内，把将同时被选的每8组位线对分割为列序号为0～7的8份。

块选择信号BSS用块选择译码器60生成，并经由块控制电路80被输入至列选择译码器70。另外，采用介以块选择译码器60把对列冗余存储单元阵列块20的冗余存储单元22进行选择的冗余选择信号JSS输入到冗余列门电路24的办法，驱动冗余列门电路24以选择冗余位线BL和/BL。另外，为了选择列冗余存储单元22，在行方向上的主字线30的选择和上述一样要根据地址信号来进行。

信号数据线BLL/BLL经由读出放大器90连接到读总线92和写总线94上。

1块之内的1条子字线32，就像这样地根据块地址信号A₃～A₆、主和子行地址信号A₇～A₁₆被激活化、并用块地址信号A₃～A₆及列地址信号A₀～A₂选择1块之内的8组的位线对BL和/BL，用这种办法就可以对行方向的8个存储单元10同时地读写数据。

在此，用图3对含有第1设定装置的子行选择译码器50、含有第2设定装置的主行选择译码器40进行说明。图3是把图1的半导体存储装置的一部分扩大后的方框图。

在该图中，构成了预充电电路16、互补位线BL和/RL、主字线30、子字线32、主行选择译码器40、子行选择译码器50、等等。

已在图1、图2中示出过的主行选择译码器40如图3所示，含有第1设定装置42。

第1设定装置42被连到主字线30上，并具有在正规存储单元12中发生了不合格而切换选择冗余存储单元22的情况下，把与已变成为不合格、因而已变成非被选的正规存储单元12相对应的主字线30的电位设定为与已充电的位线对BL和/BL的电位“H”相等的电位“H”的功能。因此，主字线30的电位在选择正规存储单元12的情况下为“L”(激活化)，而在不被选的情况下为“H”(非激活化)。

此外，已在图1、图2中示出过的子行选择译码器50，如图3所示，被构成为含有多个比如说4级第2设定装置52。

第2设定装置52被配设于主字线30和至少一条子字线32之间，并具有在第1设定装置42的设定时，把已发生了不合格的主字线30和至少一条子字线32设定为相反的电位的功能，且被构成为含有反相器件54、开关装置55。

反相器件54被连接于开关装置55与主字线30之间、具有使主字线30的信号反相并供往开关装置55的功能，用比如说反相器等形成。

开关装置55具有把子字线32切换为激活或非激活的功能，被构成为含有作为使子字线32激活化并变成接地电位的第2开关的开关器件比如说P沟晶体管56、作为使子字线32激活化的第1开关的传送门电路58。另外，作为该开关器件，在把子字线变成为接地电位的情况下，使用N沟晶体管是适当的，但是也可以使用P沟晶体管或双极型晶体管。在图3中示出的是使用P沟晶体管的例子。

P沟晶体管56被配设于接地线和子字线32之间，是在主字线30为非被选时，使子字线32的电位降低到地电位而变成“L”电平的放电用晶体。因此，身为P沟晶体管56的控制端子的栅极电极被连接到反相器件54的输出上。

传送门电路58被设于子字线32与子行地址信号线34之间，第1控制端子被连到主字线30上，第2控制端子分别连到P沟晶体管56的栅极电极和反相器件54的输出上，具有控制子字线32与行地址信号线34之间的导通的功能、被构成为含有N沟晶体管58a和P沟晶体管58b。另外，P沟晶体管58b的栅极端子被连到主字线30上，而N沟晶体管58a与P沟晶体管56的栅极端则介以反相器54连到主字线30上。还有，借助于采用传送门电路58为第2开关，可以减少器件数目而使之易于高集成化。

在这里，位线BL和/BL与主字线30、子字线32在实际的配置中也已交叉，故决定把布线层的第1层和第2层分别用作位线和主字线30(详细情况参看实施形态4)。

预充电电路16在位线BL的一头，介以N沟晶体管18-1和18-2被连到电源电位上，N沟晶体管18-1和18-2的各自的栅极端子则连到电源电位上。另外，虽然用N沟晶体管18-1和18-2构成了位线预充电电路16，但用P沟晶体管、P沟与N沟的组合等等构成也可以。

其次，用图3对具有上述构成的存储器的动作进行说明。在图3中，X号表示在主字线30与位线BL的交叉点上因异物而产生了短路。

在无短路的通常状态下，当主字线30在非被选时变为“H”时，由于传送门电路58变为截止而P沟晶体管56变为通导，故P沟晶体管56使子字线32降至“L”电平而变成为非被选状态。

当主字线30在选中时变为“L”后，传送门58变为通导、子行地址信号线34的已连接到子字线32上的正规存储单元12全都变成为动作不合格。为此，选择冗余存储单元22或13来代替已变成为动作不合格的正规存储单元12(详细情况将在后边讲述)。即，在正规存储单元12的非选择期间中，选择冗余存储单元22。

这样一来，在整个冗余存储单元的使用期间和使用之后，正规存储单元12为非被选，故已形成短路的主字线30和位线BL、/BL都被固定为“H”。因此，短路所引进的电流不得流动、且通过使用冗余存储单元可以得到合格品。

在这里，用图4对本例的主字线30在被选和非被选期间的电位状态的变化进行说明。图4中示出了本发明的主字线30及从属于它的子字线32的电位状态。在图4中示出的是位线为非被选时电压电平为“H”的情况。

在子字线32为非被选状态的时候，位线BL和/BL都被预充电为“H”，当主字线30从非被选状态(“H”)变为被选状态(“L”)时，在位线BL和位线/BL上电位分别变成为“H”和“L”。另外，图4中的位线BL在整个被选期间之所以变得比非被选期间的电平稍低是因为在存储单元MC或位线BL所连接的数据线等的部位上存在发生了漏电流等的路径。

这样一来，当主字线30在结束被选期间而变为非被选状态(“H”)时，子字线32也将变成非被选状态(“L”)，位线BL和/BL则被预充电电路16充电到“H”。在这里，本例的主字线30和现有的半导体装置的主字线406(图16)相反，在非被选状态为“H”，在被选状态为“L”。

因此，在非被选状态中，由于位线BL、/BL与主字线30为等电位，故即使产生了短路，也不会有短路所产生的电流流动。另外，在该非被选期间内，由于主字线30的电位为“H”，子字线32的电位为“L”，故可以防止误选存储单元等等，也可防止过电流流向正规存储单元。

如上所述，倘采用本实施形态1，则有以下效果。

(1)借助于第1设定装置，在非激活时使主字线的电位电平为高电位，在激活时使之为低电位，非激活时的主字线的电位将变成为与已预充电的位线电位大体上相等的电位。这样一来，在主字线为非激活(在不选择正规存储单元的非被选时)时，即使位线与主字线形成了短路，短路电流也不会流入主字线。

另外，此时，应用第2设定装置，由于即使主字线的电位为高电平电位，子字线也不会激活化，故可以良好地选择冗余存储单元而不会选择已变成不合格的正规存储单元，因而可得到合格品。另外，还可用冗余存储单元补救正规存储单元等的动作不合格而不考虑电流不合格，因而可得到合格品。

借助于像这样地应用本发明，则即使主字线与位线之间已产生了短路且其主字线为非被选期间，短路电流也不会从位线流往主字线，可以防止变为不合格，故只要采用使用冗余存储单元来补救动作不合格就可以得到良品，对成品率的提高作出贡献。

(2)在主字线为高电位且已变成非激活时，反相器件的输出将变成低电平电位。于是，借助于开关装置，在反相器件的输出为低电平电位时使子字线为非激活、结果就变成为防止选择已变为不合格的正规存储单元。而且，借助于开关装置，在不选择正规存储单元的时候，可使子字线的电位变成接地电位以确实地进行非激活化。

(3)第1设定装置可以对多个存储单元阵列块共用而不需每一块上都设置，故还可以缩小版图面积。

(4)在未发生短路的情况下，在主字线为激活(低电平电位)、子行地址信号线为激活(高电平电位)的时候，用第1开关使子字线激活化(高电平电位)，可以像通常那样良好地选择正规存储单元。采用把该第1开关作成为P沟晶体管的办法，可以确实地使子字线的电位为接地电位以吐出子字线内的剩余电流。

另外，在已发生了短路的情况下，可借助于第2开关使主字线成为非激活化(高电平电位)，使子字线为非激活(低电平电位)以防止正规存储单元处于可使用的状态。这样一来，采用选择冗余存储单元的办法就可以进行补救。另外，借助于反相器件，可以防止短路电流流入主字线，可以防止正规存储单元的动作不合格和防止过电流的流入等等。

(5)在选择正规存储单元时，通过采用根据子行地址信号，借助于传送门电路的通导动作来选择子字线的办法，使得有可能选择正规存储单元。另外，用主字线的电位可以良好地进行子行地址信号向子字线的输入以确实地进行开关动作。在不选择因产生短路而变成不合格的正规存储单元的时候，借助于传送门电路的截止动作，阻止子行地址信号的供给，因而不能选择已变为不合格的正规存储单元。这样一来，借助于传送门电路的通断动作就可以良好地进行这些切换动作。此外，还可以获求器件的简化和版图面积的缩小。

(6)可以用块选择单元选择各个存储单元阵列块，而且该块选择单元，根据冗余选择信号，在不选择正规存储单元时，可以兼作选择冗余存储单元的装置来使用。

实施例2

其次，依据图5和图6对本发明的实施形态2进行说明。另外，对于与上述实施形态1实质上相同的构成要素免予说明，仅对不同的部分进行论述。本实施形态2与上述实施形态1之间的不同点在于对于各子字线共用反相器件这一点。图5是示出了半导体存储装置的实施形态2的概略的方框图。图6的电路图示出了图5的子行选择单元的一个例子。

在本例中，包括有存储单元阵列块100、存储单元MC、互补位线BL和/BL、作为使位线对充电至“H”的预充电装置的预充电电路106、用“L”变成选择状态的主字线110、子字线112、子行地址信号线114、作为主行地址选择单元的主行选择译码器116和作为子行选择单元的子行选择译码器120。

主行选择译码器116具有根据地址信号使连接于其输出上的主字线110变成被选/非被选状态的功能。

子行选择译码器120如图5所示含有第2设定装置121，该第2设定装置121被构成为含有门控装置122a-122d和反相器件128。

门控装置122相应于子字线112的数目配设有多个比如说4个，以1条子行地址信号线114的输出和反相器件128的输出为输入，具有根据地址信号使连接到其输出上的子字线112变成被选/非被选状态的功能。这样一来，就可根据子行地址信号线114的任何一个动作来选择任何一个门控装置122并进行控制，使得仅仅在反相器件128的输出的逻辑与子行地址信号线114的输出的逻辑一致时，才使子字线112激活化。

反相器件128连接于各门控装置122与主字线110之间并具有对主字线110的信号进行变换后传送至门控装置122的功能。

正规存储单元102被配置成矩阵状并连接到子字线112和位线对BL和/BL上。子字线112连接到门控装置122a～122d上，每个门控装置上有一条。并依据子行地址信号线114和介以反相器128的主字线110的状态使仅仅一条变为选择状态。

另外，实际上比如说在1M位的SRAM中有1048576个存储单元102，位线对、子字线、子行选择译码器各有1024条，主字线、主行选择译码器各有256条。

在此，用图6对第2设定装置121的详细情况进行说明。示于图6的电路图是图5中的子行选择译码器120的具体电路的一个例子。

含于第2设定装置121中的门控装置被构成为含有NAND门电路和反相器。

门控装置122a～122d如图6所示具有输入由子行地址信号线114供给的2位的子行地址信号之一和反相器128的输出的4个NAND门电路124a～124d。

反相器126a～126d分别用比如说互补的晶体管对等等构成，并起着驱动子字线112的驱动器的作用。另外，在反相器126a～126d的正电源上连接有图中未画出的第1被升压电源线VLINE1。

NAND门电路124a～124d起译码器的作用，NAND门电路124a～124d的输入的一方连到子行地址信号线114中的任意一条上，另一方则介以反相器128被连到主字线110上。因此，在子字线112为被选时，根据行地址信号，有一个NAND门电路的输出的逻辑为“H”。

其次，用图6对上述构成的动作进行说明。

在主字线110为非被选状态(“H”)下，介以反相器128把身为其反相信号的“L”输入到各个NAND门电路124a～124d上去。为此，NAND门电路124的输出变为和身为另一方的输入的子行地址信号线114的状态无关而总是为“H”。因而，子字线112变为总是“L”(非被选状态)。这时，由于位线对BL和/BL将被充电为“H”且主字线110也是“H”，故即使在位线BL和/BL与主字线110中有了短路，短路电流也不能流动。在主字线110是被选状态(“L”)下，介以反相器128向各个NAND门电路124a～124d输入身为其反相信号的“H”。为此，各NAND门电路124的输出将取决于子行地址线114的状态而变化。其中，子行地址信号线114仅其中的一条将变为“H”，其余的都是“L”。因此，仅仅被连到已变为“H”的信号线上的比如说NAND门电路124a的输出将变成“L”，并使介以反相器126a而连接上的子字线112为“H”(被选状态)。这时，其他的NAND门电路124b～124d的输出保持“H”的原样不变，故介以反相器126b～126d相连的子字线112保持“L”(非被选状态)不变。

因此，结果就变为多条子字线112之中仅仅一条被选，故即使主字线110在被选时为“L”/非被选时为“H”，在通常动作中也没什么问题。

倘如上述那样采用本实施形态2则有下述效果。

(1)即使在位线BL、/BL和主字线110上有了短路的情况下，由于在其非被选期间短路电流不能流动，故通过采用同时使用行冗余存储单元和列冗余单元来取代动作不合格的正规存储单元的办法就可以得在动作上和电性上都合格的合格品。

(2)由于根据子行地址信号线的输出的逻辑和主字线的输出的逻辑使门控装置动作，故可以确实地进行子字线的激活和非激活。因此，在发生短路电流时，即使主字线已变成了高电平电位，子字线也将变成低电平电位，且子行地址信号线的信号也不能传送，故子字线将变为非激活，因而不能选择已变成不合格的正规存储单元。

(3)与实施形态1的装置相比，因为把1个反相器件兼用于4个门控装置而使用，故器件数目可以大幅度地降低，可使半导体存储装置小型化和削减造价。这样一来，在具有多条子字线的存储器中，通过采用在各个门控装置中共同使用(兼用)使存储器的主字线和子字线的信号进行反相的反相器件的办法，就可以大幅度地减少原来作为反相器件而起作用的器件的器件数目以求得装置的小型化和造价的降低等等。

实施例3

其次，用图8～图9，对本发明的实施形态3进行说明。另外，对于那些与上述实施形态1实质上相同的构成素免予赘述，仅对不同的部分进行讲述。本实施形态3与上述实施形态1的不同之处是：使主字线在高电平时为被选状态，在低电平时为非被选状态，同时在使用冗余电路时，使主字线固定为H并禁止使用正规存储单元。图7的电路图示出的是本例的半导体装置的一个例子。图8的电路图示出了图7的主行选择译码器的详细情况，图9的电路图示出了图7的子行选择译码器的一个例子。

在本例中，如图7所示，含有包含正规存储单元202的存储单元阵列块200、主字线210、子字线212、主行选择译码器220、子行选择译码器群260等等。另外，虽然图中没有画出来，本例还具备有在实施形态1中公开了的示于图1的块选择译码器60及含于其中的变更装置62等等。因而略去其详细说明。

主行选择译码器220如图7和8所示被构成为含有已连接到主字线210上的电位设定装置222。

电位设定装置222如图7和图8所示，具有在用图1的变更装置62进行变更时(以下称之为正规存储单元202非被选时)，把用于选择已变成不合格的正规存储单元202的主字线210的电位平时设定为与已充电的一对位线BL、/BL的电位大体上相等的电位的功能，并构成为含有驱动单元、第1电位设定装置232、第2电位设定装置236和切换装置242。

驱动单元与主字线210相连并具有驱动该主字线210的功能，具有用反相器等形成的一对驱动器230a和230b。

第1电位设定装置232具有在正规存储单元202非被选时，把连接已变成不合格的正规存储单元202的主字线210的电位通常设定为与已充电的位线BL、/BL的电位大体上相等的电位状态的功能，并由比如说作为第1电源和第2开关装置的P沟晶体管234构成。

该P沟晶体管234介于主行地址信号线216与主字线210之间，本身为控制端子的栅极电极连到熔断丝246上。P沟晶体管234的栅极电极连到N沟晶体管238的栅极电极上，且把源极电极接到N沟晶体管238的漏极电极上。

第2电位设定装置236具有在正规存储单元202被选时，即在未发生不合格的通常动作的情况下，根据主行地址信号线216的主行地址信号的输出，用高电平电位使主字线210激活化以把正规存储单元202设定为可选状态的功能，并构成为含有作为第1开关装置的N沟晶体管238和门控装置240。

P沟晶体管234介于第2电源和主字线210之间，本身为控制端子的栅极电极与熔断丝246相连。

即，在串联连接于第1电源与接地电位之间的电阻244与熔断丝246的连接点上连接有N沟晶体管238和P沟晶体管234的栅极电极，各晶体管238和234的一方的电极连在一起并连接到驱动器230a和230b的输入上，另一方的电极，在N沟晶体管238中与门控装置240的输出相连，P沟晶体管234则是与第2电源相连。

门控装置240介于N沟晶体管238与主行地址信号线216之间，并具有进行控制使主字线210仅仅在各主行地址信号线216的输出的逻辑全都相同的时候才激活化的功能，用比如说NOR门电路等等形成。

切换装置242具有把第1、第2电位设定装置232和236中的一方切换为使之有效的功能，并被构成为含有第1电源，程控器件比如说熔断丝246和电阻244。熔断丝246被连接为介于电阻244和第1电源之间。电阻244与接地线相连。另外，作为程控器件除熔断丝之外，理想的是所谓非易失性器件。

另外，主行地址信号线216使存储器行地址信号通导，虽然在图中省掉了，但比如说假定主字线有256条的话，则在3组的信号线群中的总条数最大为20条。此外，主字线驱动用的驱动器230a和230b的输出将变成主行选择译码器220的输出。

还有，也可以用第1电位设定装置232、切换装置242和N沟晶体管238来构成主字线用控制装置250。在这种情况下，介于一对驱动器230a和230b之间且具有用向驱动器230a和230b的输入信号来控制主字线210的功能。

子行选择译码器260如图9所示被构成为含有子行选择部分262a～262d和控制装置270。

各子行选择部分用2输入NAND门电路264a～264d及连接到其输出并驱动子字线212的反相器266a～266d构成。

各NAND门电路264a～264d的输入的一方连到子行地址信号线214的一条上边，另一方的输入则连到子字线用控制装置270上。

控制装置270具有根据禁止选择已变成为不合格的正规存储单元202的禁止信号bxj、使已连接到上述正规存储单元202上的比如说4条子字线总为非激活化的功能，并包括有门控装置272和反相器件274。

门控装置272具有输入主字线210的逻辑信号和在使用冗余存储单元时禁止选择正规存储单元202的禁止信号bxj的功能，用比如说NAND门电路等等形成。

反相器件274具有使门控装置272的输出反相并向子行选择部分262a～262d输出的功能。

向门控装置272的输入端输入主字线210和禁止信号bxj，其输出用反相器件274反相后共同输往子行选择部分262a～262d的NAND门电路264～264d。

此外，禁止信号bxj是在使用冗余存储单元的情况下，使之不选择正规存储单元而输往正规地址译码器电路的禁止信号，在使用冗余存储单元的时候该信号将变为“L”。

其次，用图7～图9对图7的构成的动作进行说明。

首先，如图8所示，在主行选择译码器220中，在位线BL、/BL和主字线210之间没有短路且也没有不合格存储单元的情况下，熔断丝246不会被切断。这时，熔断丝246与电阻244之间的连接点将变成“H”。这样一来，P沟晶体管234将变为截止、N沟晶体管238变为导通、向驱动器230a、230b的输入传送门控装置240的输出、进行通常的动作。

此外，在虽然没有位线BL与主字线210的短路，但由于其他的理由而产生了不合格存储单元，使用冗余存储单元的情况下，熔断丝246不会被切断。这时，驱动器230a和230b的输入变成为门控装置240的输出。但是，使用冗余时，由于被输入到门控装置240上去的主行地址信号不是选择主字线210的信号，故门控装置240的输出将变为“L”。为此，主字线210被固定为“L”，从属于该主字线210的子字线212也将被固定为“L”这样一来，就不选择已变成为不合格的正规存储单元202而代之以选择冗余存储单元。

另外，在位线BL与主字线210上发生了短路的情况下，熔断丝246将被切断。于是，当熔断丝246被切断时，熔断丝246与电阻244的连接点的电位就变成接地电位(“L”)，N沟晶体管238变为截止、P沟晶体管234变为通导。因此，门控装置240的输出不得向驱动器230a和230b传送，驱动器230a和230b的输入被固定为“H”。

因此，主字线210被固定为“H”，变成为与已充电的位线BL(因是非被选状态故为“H”)相等的电位。这样一来，即使在制造工艺处理时，在形成位线BL的金属层与构成主字线210的金属层之间混入了异物、产生了短路，短路电流也不能流入主字线210 。此外，设子行选择译码器的构成为即使主字线210为“H”，也不会选择子字线。

另一方面，在图9中，在不使用冗余存储单元的通常动作的情况下，主字线210在被选状态下为“H”，在非被选状态下将变为“L”。另外，禁止信号bxj为“H”。这时，门控装置272的输出取决于主字线210的电位状态。即，在禁止信号bxj为“H”的时候，主字线210的状态原封不动地输入到各子行选择部分262a～262d中去。

在使用冗余存储单元的情况下，主字线210被固定为“H”。而禁止信号bxj将变为“L”。这时，门控装置272的输出变成“H”。于是，把门控装置272的输出用反相器274反相之后的“L”输入到子行选择部分262a～262d中去。

因此，各子行选择部分262a～262d内的NAND门电路264a～264d的输出将变成“H”，各子字线212则将变成为被反相器266a～266d反相后的“L”(非被选状态)，因而不能选择正规存储单元202。此外，也可以不用熔断丝而代之以使用浮置栅晶体管或ROM存储单元器等等。

如上所述，倘使用本实施形状3，则有以下效果。

(1)即使主字线210与位线BL上有了短路，由于主字线210为“H”，位线BL、/BL为“H”(非选择状态)，所以短路电流也不能流动。此外，倘采用同时使用行冗余存储单元和列冗余单元的办法来补救动作不合格，就可以得到合格品。

(2)在正规存储单元的非被选时，通过设置使主字线的电位与位线的电位相等的电位设定装置的办法，即使假定因在位线层与主字线层之间的层间形成了异物使位线与主字线上产生了短路，过剩的电流也不会流到存储单元阵列块中去。因此，良好地驱动冗余存储单元使品质提高。另外，还可以防止其他的器件的误动作等等。还有，因为已设有变更装置，故通过采用使主字线变成高电平的办法，在无短路的情况下可以像通常那样使子字线激活化而选择正规存储单元。

即，仅仅在由于主字线与位线形成了短路因而用变更装置，使用冗余存储单元来补救已变成动作不合格的正规存储单元的情况下，才借助于电位设定装置把已选择了正规存储单元的主字线固定为高电位。

这样一来，就可以借助于控制装置，采用把已变成不合格的正规存储单元所从属的子字线变成非激活的办法，就可以防止短路电流的流入和防止正规存储单元的误动作等等，采用使用冗余存储单元来补救动作不合格的办法，可以得到合格品，因而可以提高成品率。此外，由于把禁止选择正规存储单元的禁止信号供往控制装置，故不论子行地址信号的逻辑是什么，都可以防止选择正规存储单元。

(3)假如借助于第1电位设定装置，在已发生了短路的情况下，把主字线的电位电平变成为比如说高电平，则通过电位先固定好的办法就可以防止短路电流流动。此外，在进行通常动作即选择正规存储单元的时候，使主字线的电位为高电位，不被选的时候可使之为低电位。因此，仅仅在发生了短路的情况下，才用切换装置中止使用第2电位设定装置，只要使用第1电位设定装置，短路对策就有效。

(4)在选择冗余存储单元时，采用切断熔断丝的办法，可以使主字线总保持高电平。另外，在进行通常动作的情况下，由于主字线为高电位且可使子字线激活化，故采用不断开熔断丝的办法，因而可以选择正规存储单元。

(5)在主字线为高电位的情况下，阻止禁止信号使有可能选择正规存储单元，在主字线为低电平的情况下，则输出禁止信号，因而可以阻止选择正规存储单元。这样一来，借助于门控装置，就可以依赖于主字线的逻辑，可以简化控制装置的逻辑。

还有，即使把图9的禁止信号bxj设定为“H”且使之变成为激活状态，在非被选时也可使主字线与位线为相同的电压电平，而只要能使子字线为非被选状态，就可以收到本发明的效果。

此外，作为预充电电路如图10所示，也可以这样的构成：设有放电电路284，在停机时把位线对BL和/BL固定为低电平，在即将选择时使之预充电。

即如图10所示，在停机时的位线对BL和/BL的电位为“L”的情况下，用控制信号PC282和286控制位线预充电。PC这一信号在位线为非被选时为“H”，在被选时为“L”，但在变为被选状态稍许之前将变为“L”。这样一来，在停机时，用放电电路284使位线的电位变为“L”，在即将动作时使电路284非激活化的同时，使预充电电路280激活化以把位线电位变成“H”。

图11示出的是位线为非被选时电压电平为“L”的情况。当主字线288从非被选状态(“L”)变成被选状态(“H”)时，在非被选状态时位线BL和/BL都是“L”，在子字线289变成被选状态稍前一点暂时被充电至“H”，之后，BL变成为“H”而/BL则变为“L”。当在被选期间结束之后主字线变为非被选状态(“L”)时，子字线289也变为非被选状态(“L”)，放电电路284使位线变成为“L”。

实施例4

其次，用图12对本发明的实施例4进行说明。另外，对于那些与上述实施1实质上相同的构成要素免予赘述，仅对不同的部分进行讲述。本实施例4是比如说关于实施例1、2中所示的半导体存储装置的器件构造的一个例子。

存储单元300如图12所示，从最上层开始依次包括主字线302、有机SOG(Spin on glass，旋转玻璃)304、由TiN305——金属层306-TiN307这三层构成的位线层、BPSG310、多晶硅D层312、绝缘层313、多晶硅C层314、绝缘层315、多晶硅B层316、绝缘层317、多晶硅A层318、器件隔离膜320、有源场322和SUB324。

此外，这些各层的最佳层间膜厚示于表1。

[表1]

*上述表1的看法，比如说主字线302和位线306之间的层间膜厚，理想的是3000～5000，更为理想的则是4000。

另外，上述存储单元300的各层的静电电容C，如全面积为A、单位面积电容为Ca、周围长度为P、单位周围长度的电容为Cp，则变成以下的数1那样。

[数1]

其中，H为各层间的膜厚(表1的数据)、tox为栅极氧化膜厚(从接地面到各层的最下表面之间的高度)，设ε₀＝8.854×10^-12[F/M]、ε_0x＝4。

还有，虽然没有进行计算，但根据表1的各个数据，用数1进行计算过的静电电容的各个数值理想的是读作Cmax～Cmin，更为理想的是读作Ctyp。这样一来，把可用数1进行运算的各运算结果也当作作为本发明的存储单元300的特有的电容可以收到其效果的结果。

主字线302这一层，其材质用金属层比如用AL-Cu等形成，膜厚理想的是8600。有机SOG304这一层膜厚理想的是4000。TiN305-金属层306-TiN307这3层是位线，膜厚理想的是6200、金属层306的材质例如用AL-Cu等形成。

BPSG(B、P硅化物玻璃)310这一层，如果是处于在TiN305-金属层306-TiN307这一层的下层上形成的区域中的话，膜厚理想的是4000，如果是在有机SOG304这一层的下层形成的区域中，则3000是理想的。

多晶硅D层312的膜厚理想的是350、且起着TFT(薄膜晶体管)场的作用。绝缘层313的膜厚300A是理想的。多晶硅C层314的膜厚理想的是1000，起着TFT栅极的作用。绝缘层315的膜厚，在处于多晶硅C层314的下层区域的情况下理想的是1500，在处于BPSG310的下层区域中的情况下1000是理想的。

多晶硅B层316的膜厚理想的是2000。绝缘层317的膜厚，如果处在多晶硅B层316的下层区域中的话理想的是1200，如果处在绝缘层315的下层区域中的话，1000是理想的。多晶硅A层318的膜厚理想的是2500。

器件隔离膜320的材质用比如说SiO₂等形成，膜厚，在处于多晶硅A层318的下层区上的话，3600是理想的，如果处在绝缘层317的下层区域上则理想的是3300。

如上所述，倘采用实施例4，由于层间绝缘膜形成得薄，故易于形成该层上下的金属层的接触。另外，采用介以层间绝缘膜形成位线与主字线的办法，即使位线与主字线用金属层形成，在其交叉的部分上的绝缘也可确实地进行，即使在制造中因混入异物而在上述主字线与位线之间产生了短路，也不会有什么问题，可以把半导体存储装置作为合格品使用。

另外，本发明所涉及的装置和方法，应用其若干个特定的实施例进行了说明，但同种专业的人可以对本文所述的实施例进行各种变形而不背离本发明的宗旨和范围。例如，在上述各实施例中，沿着每一存储单元阵列块的列方向和行方向形成了行冗余存储单元和列冗余存储单元，但是并不受限于此，只要与存储单元阵列块的正规存储单元相对应地形成，也可以仅仅在列方向或仅仅行方向上形成。另外，冗余存储单元也不限于正规存储单元的近倍，也可在别的地方形成。

在上述实施例1中，把存储单元阵列分割为16个块，但该分割数目是由设计上的图形来决定的，并不受限于16个，例如4个、8个、24个、32个和64个等等都行。

另外，把行冗余存储单元阵列构成为包含于存储单元阵列块的上部，但也可以构成为使之分离开。在这种情况下，也可以把行冗余存储单元所用的主行选择译码器设置为与正规存储单元所用的主行选择译码器独立开来。

此外，构成为在一个存储单元阵列块上形成一个列冗余存储单元阵列块，但设置多个比如说左右各1个共计2个、3个、4个等也可以。

存储单元的接地线和字线，只要是低电阻的物质，既可以是高融点金属比如说Mo、Co、Ni、Ta之类的聚化物(Polycide)，也可以是它们的硅化物。

在以上说明中是用SRAM进行的说明，但本发明不受限于这类装置，只要采用分组式字线方式，也可用于DRAM和EEPROM等等中。

另外，上述那样的半导体存储装置也可应用于电子设备等等中去。这样一来，即使在半导体存储装置内在制造过程中发生了多个短路区域，也可以用作合格品，故可以增多可使用的芯片数目以消除浪费、提高成品率和改善品质的同时，作为电子设备的存储装置也更为合用了。

表1层间膜厚

层名	层间膜厚[]MAX TYP MIN
								324	322	318	316	314	312	306
	302	140001200010000	1000090008000	1000090008000	900080007000	800070006000	800070006000								500040003000
306								1050090007500	700060005000	700060005000	600050004000	500040003000	500040003000
	312	620056005000	260023002000	260023002000	150013001100	350300250
314								530048004300	280025002200	280025002200	170015001300
	316	500045004000	40012001000	140012001000
318						400036003200		11010080

$C=\mathrm{Ca}\·A+\mathrm{Cp}\·P$ $=\frac{\mathrm{\ϵo}\·\mathrm{\ϵox}}{\mathrm{tox}}1.15\·A+\mathrm{\ϵo}\·\mathrm{\ϵox}\·1.40\·{\left(\frac{H}{\mathrm{tox}}\right)}^{0.222}\·P$

Claims (11)

1、一种半导体存储装置，具有

多个存储单元阵列块，它含有多列的位线对、N×n行的子字线、配设于上述多列的位线对与上述N×n行的子字线的各个交叉部分上的多个正规存储单元、且把上述子字线在行方向上分割成多个块而构成；

冗余存储单元阵列块，它们分别被配置于上述每一正规存储单元阵列块上并含有可代替上述正规存储单元阵列块的不良存储单元的冗余存储单元；

N行的主字线，这是遍及多个上述正规存储阵列块及上述冗余存储单元阵列块上且设有N条的主字线、采用使其中任何一条上述主字线变成激活的办法，就可以选择从属于该一条主字线的n条的上述子字线；

主行选择单元，它为多个上述正规存储单元阵列块所共用，并根据主行地址信号选择一条上述主字线；

块选择单元，分别设于每一上述正规存储单元阵列块上，并根据块地址信号选择一个上述正规存储单元阵列块，把对已选中的一个上述正规存储单元阵列块内的上述子字线进行选择的子行地址信号进行输出，

其特征是还包括：

子行选择单元，分别设于每一上述正规存储单元阵列块上，并从根据上述主行地址信号所选中的一条上述主字线所从属的n条上述子字线中，根据上述子行地址信号选择一条上述子字线；和

预充电单元，用于对上述多列的一对位线进行预充电，

上述主行选择单元用低电位把一条上述主字线设定为激活以选择该一条上述主字线，并用与已充电的上述多列的位线对的电位大体上相等的高电位把其他的上述主字线设定为非激活，

上述主行选择单元具有第1设定装置，它用低电平电位把一条上述主字线设定为激活以选择该一条上述主字线，并用与已充电的上述多列的位线对的电位大体上相等的高电位把其他的上述主字线设定为非激活；

上述子行选择单元具有N个第2设定装置，被配设于一条上述主字线与一条上述子字线之间，当上述一条主字线为高电平电位时，使从属于上述主字线的上述n条子字线变成为非激活；

N个的上述第2设定装置具有：

至少一个反相器件，它输入上述一条主字线的信号并输出该信号的反相信号；

n个开关装置，用于在上述反相器件的输出为低电平电位时，使上述一条子字线变为非激活。

2、在权利要求1中所述的半导体装置，其特征是：

具有被连接在上述子行选择单元与上述块选择单元之间，且用上述子行地址信号使之激活化的至少一条的子行地址信号线；

上述开关装置具有：

第1开关，用于在上述一条主字线为激活且上述至少一条子行地址信号线为激活时，使上述一条子字线激活化；

第2开关，用于在上述一条主字线为非激活时，根据上述反相器件的输出，使上述一条子字线下降为接地电位而使之非激活化。

3、权利要求2所述的半导体存储装置，其特征是：上述第1开关由设于上述一条子字线与上述至少一条子行地址信号线之间的传送门电路形成，上述传送门电路的第1控制端子被连到上述一条字线上，上述传送门电路的第2控制端子被连到上述反相器件的输出上，以控制上述一条子字线与上述至少一条子行地址信号线之间的导通。

4、权利要求2所述的半导体存储装置，其特征是：上述第2开关是连接在上述一条子字线与接地线之间并根据上述反相器件的输出进行控制的开关器件。

5、权利要求1所述的半导体存储装置，其特征是：

具有连接于上述子行选择单元与上述块选择单元之间并用上述子行地址信号使之激活化的至少一条子行地址信号线；

上述第2设定装置具有输入上述至少一行的子行地址信号线的输出和上述反相器件的输出，并在一条上述主字线为激活且从属于该主字线的一条上述子行地址信号线为激活时使上述一条子字线激活化，在上述一条主字线为非激活时使上述一条子字线非激活化的门控装置。

6、一种半导体存储装置，具有

多个正规存储单元阵列块，它含有多列的位线对、N×n行的子字线、配设于上述多列的位线对与上述N×n行的子字线的各个交叉部分上的多个正规存储单元，且把上述子字线在行方向上分割成为多个块而构成；

冗余存储单元阵列块，它们分别被配置于上述每一正规存储单元阵列块上并含有可代替上述正规存储单元阵列块的不良存储单元的冗余存储单元；

N行的主字线，这是遍及多个上述正规存储单元阵列块和上述冗余存储单元阵列块设置N条的主字线，采用使其中一条上述主字线变为激活的办法，就可选择从属于该一条主字线的n条上述子字线；

主行选择单元，它为多个上述正规存储单元阵列块所共用、并根据主行地址信号，把一条上述主字线的电位设定为高电平电位以选择该一条上述主字线、把未被选的上述主字线的电位设定为低电平电位；

块选择单元，分别被设于上述正规存储单元阵列块的每一块上，根据块地址信号选择一个上述正规存储单元阵列块，并输出对已被选的一个上述正规存储单元阵列块内的上述子字线进行选择的子行地址信号；

其特征是还包括：

子行选择单元，分别设于每一上述正规存储单元阵列块上，并从属于已根据上述主行地址信号选中的一条上述主字线的n条上述子字线中，根据上述子行地址信号选择一条上述子字线；

预充电单元，用于使上述多列的位线对预充电；

子行地址信号线，被连接于上述子行选择单元和上述块选择单元之间，并用上述子行地址信号使之激活化；

上述块选择单元具有变更装置，用于根据对上述冗余存储单元进行选择的冗余选择信号把已变为不合格的上述正规存储单元切换变更为上述冗余存储单元阵列块内的上述冗余存储单元；

上述主行选择单元具有电位设定装置，用于在用上述变更装置进行变更时，把用于选择已变为不合格的上述正规存储单元的上述主字线的电位长时设定为与已充电的上述位线对的电位大体上相等的高电平电位；

上述子行选择单元具有控制装置，用于根据禁止选择已变成不合格的上述正规存储单元时将变成激活的禁止信号，使已连到已经变为不合格的上述正规存储单元上的n条子字线总为非激活化。

7、权利要求6所述的半导体存储装置，其特征是：上述电位设定装置包括有：

第1电位设定装置，用于在用上述变更装置进行变更时，把连接已变成为不合格的上述正规存储单元的上述主字线的电位设定为使之变得与已充电的上述位线的电位始终大体上相等的电位；

第2电位设定装置，用于在用上述变更装置进行变更之前，根据上述主行地址信号的输出，把一条上述主字线设定为高电位，把上述正规存储单元设定为可选择的状态；

切换装置，用于进行切换，使得上述第1、第2设定装置的一方变成为有效。

8、权利要求7所述的半导体存储装置，其特征是：

具有被连接到上述主行选择单元上并用上述主行地址信号使之激活化的至少一条的主行地址信号线、

上述切换装置具有介于接地线与第1电源之间并进行连接的程控器件、

上述第2电位设定装置具有介于第2电源与一条上述主字线之间，且第1控制端子连到上述程控器件上的第1开关装置、

上述第1电位设定装置具有介于上述至少一条的主行地址信号线与上述主字线之间、且第2控制端子已连到上述程控器件上的第2开关装置。

9、权利要求6所述的半导体存储装置，其特征是：上述控制装置具有被设置于一条的上述主字线与一条的上述子字线之间，在上述禁止信号为激活的时候，不论上述子行地址信号的逻辑如何，把上述一条的子字线变为非激活的门控装置。

10、权利要求1所述的半导体存储装置，其特征是：上述多列的位线对和上述N行的主字线介以层间绝缘膜形成。

11、一种电子设备，其特征是具有权利要求1～10中的任一项权利要求所述的半导体存储装置。

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