CN1342983A - 半导体集成电路器件 - Google Patents
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Abstract
一种半导体集成电路器件,它包括:形成在P型半导体区域内的N型第1阱;多条字线;多条数据线;多个分别接在多条字线中相对应的一条上、多条数据线中相对应的一条上的存储单元在第1阱上排列而形成的矩阵状DRAM存储单元阵列;和多条数据线耦合的传感放大器的列;驱动多条字线的字线驱动器及电源电路。电源电路以自外部供来的电压为输入,将降低该电压而生成的内部电源电压供向传感放大器、字线驱动器及第1阱。
Description
本发明涉及拥有DRAM(Dynamic Random-Access Memory)的半导体集成电路器件。
最近，CPU(Central Processing Unit)、ASIC(Application-SpecificIntegrated Circuit)等逻辑电路和DRAM混装在一个半导体衬底上的半导体集成电路器件，越来越引人注目。这样的半导体集成电路器件(以下称其为DRAM混载半导体器件)，是利用一个芯片来实现利用逻辑芯片、通用DRAM芯片这样的多个芯片所实现的功能的。
因此，这样的半导体集成电路器件具有以下优点：因连接芯片和芯片间的很长的布线不需要了，还因可共用一个焊接垫了，故可使半导体集成电路器件的实装面积变小；因布线变短了，故布线电容变小，数据传输速度提高，还因布线变短而不需要用来驱动很长的布线的大驱动电路了，故整个系统的功耗低了。
对已往备有叠层电容器型DRAM的DRAM混载半导体器件进行说明。在该半导体器件中，逻辑电路由CMOS(Complementary Metal OxideSemiconductor)电路构成。
图8为示出了已往的叠层电容器型DRAM混载半导体器件的结构的概略剖面图。图8中的半导体器件，包括：P型半导体衬底91、N阱区92，94、P阱区93、NMOS(N沟道型MOS(Metal Oxide Semiconductor))内存存取晶体管95、叠层型存储单元中的电容器96、逻辑部NMOS晶体管97、逻辑部PMOS(P沟道型MOS)晶体管98。
如图8所示，在P型半导体衬底(P-SUB)上形成有N阱(NW)及P阱(PW)。n+为N型扩散区，p+为P型扩散区，BL为数据线，WL为字线，VDD为电源电压，VBB为比接地电压还低的电压(衬底偏压)。
将DRAM混载半导体器件的晶体管及电容器细微化，就能实现逻辑电路的高速化，并能靠DRAM的高集成化而使芯片面积变小。内存存取晶体管95采用NMOS晶体管，存储单元中的电容器96为三维结构如叠层型等，它能在一个很小的面积下实现DRAM稳定工作所需要的充分的电容。P阱93包含在P型半导体衬底91上的N阱92中，即为所谓的三重阱结构。
向P阱93、N阱92及P型半导体衬底91施加电压，以使所形成的pn结处于逆偏压状态。换句话说，P型半导体衬底91上施加了接地电压，N阱92上施加了电源电压VDD，P阱93上施加了比接地电压还低的负电压VBB作偏压。电源电压VDD及电压VBB由形成在P型半导体衬底91上的电源电路输出。
让内存存取晶体管95及存储单元中的电容器96形成在三重阱上，再对它施加这样的偏压以后，就既能将内存及逻辑电路分离开，又能使内存存取晶体管95的阈值电压升高。这样，就能防止存储单元中的电容器96的电荷通过内存存取晶体管95漏到数据线BL中。
数据线BL上的电压在接地电压和电源电压VDD之间。为将该电源电压VDD所代表的数据写入存储单元中的电容器96或者从存储单元中的电容器96中读取，施加给内存存取晶体管95的栅极的电压就要比电源电压VDD再高出内存存取晶体管95的阈值电压这一部分。于是，就必须向字线WL施加在内部升压电路所产生的电压、从外部输入的电压。
在逻辑电路部分，由形成在P型半导体衬底91上的NMOS晶体管97和形成在N阱94上的PMOS晶体管98形成CMOS逻辑电路。在CMOS逻辑电路中，NMOS晶体管97和PMOS晶体管98的操作互补。因P型半导体衬底91上被施加了接地电压作偏压，故可防止由于阈值电压的增加而导致的操作速度的下降。
然而，和标准的CMOS制造工艺相比，这样的DRAM混载半导体器件的制造工艺较复杂，由于工序数、掩膜数的增加，成本也增加。例如，制造这样的DRAM混载半导体器件时，除了要进行标准的CMOS工序以外，还要再进行形成三重阱、形成叠层型存储单元中的电容器等这样的新工序。
还存在以下问题：在形成数据线在下的叠层型电容器的时候，因上部电极的高度变高，结果，连接第一层布线和第二层布线的通孔的纵横比增大，难以形成布线。而且，在形成CMOS逻辑电路的晶体管之后所进行的形成叠层型电容器的电容绝缘膜的工序为高温制造工序，故CMOS逻辑电路的晶体管的性能会恶化。
还有，需要一用来将比电源电压VDD还高的电压施加给字线驱动电压的充电泵升压型升压电源电路、和一形成有存储单元的阱的电压偏压为比接地电压还低的电压的充电泵降压型降压电源电路。然而，充电泵型电源电路存在着供给电压的过度变动很大这样的结构上的本质问题。这样，DRAM稳定工作的电压、温度等的容限就变窄。
从制造工艺的角度来看，即因利用CMOS的制造工艺制造SRAM比利用它制造DRAM更容易，故在同一个半导体衬底上混载SRAM(StaticRandom-Access Memory)不CMOS逻辑电路比混载DRAM和CMOS逻辑电路有利。然而，因一般的6管SRAM单元的面积近似为DRAM单元的10倍，若采用SRAM，芯片面积就会增大。这样，在最小细微加工规格为0.18微米的世代，最大也只能搭载几百kbit这样的容量极小的内存。
与此相对，DRAM中的每一个存储单元的面积很小，可被集成化，故可在面积很小的芯片上混载CMOS逻辑电路和大容量的DRAM。然而，已往的混载DRAM半导体器件存在着制造成本增大、CMOS逻辑电路的性能下降等问题。因此，除象用于图像，即要求容量很大、且要备有位宽宽的总线的DRAM，以高速地传输大量数据这样的用途以外，混载的益处就不算大了。
另一方面，要求内存的容量在1～4Mbit左右(在最小细微加工规格0.18微米的世代，可以说这是中等容量)的应用软件很多。因此，对如下之中容量内存的需求就越来高，即制造成本低、与其搭载于同一个芯片上的逻辑电路的逻辑性能也高、和同容量的SRAM相比其面积小了很多的中容量内存。
本发明正是为解决上述问题而研究出来的。其目的在于：提供备有稳定工作的DRAM、成本低的半导体集成电路器件。
本发明的半导体集成电路器件，它包括：形成在P型半导体区域内的N型第1阱；多条字线；多条数据线；多个存储单元排列在上述第1阱上而形成的矩阵状DRAM(Dynamic Random-Access Memory)存储单元阵列，每一个存储单元又都是由其栅极接在上述多条字线中与其相对应的一条上、其源极接在上述多条数据线中与其相对应的一条上的P沟道型MOS(MetalOxide Semiconductor)存取晶体管、和被接在上述存取晶体管的漏极上的电容器组成的；和上述多条数据线耦合的传感放大器的列；驱动上述多条字线的字线驱动器；以及以自外部供来的外部供给电压为输入，将降低上述外部供给电压而生成的内部电源电压供向上述传感放大器、上述字线驱动器及上述第1阱的内部电源电路。
据此，电源电路使外部供给电压下降，故就不用利用结构上本来就不稳定的充电泵型电路了。因可将在应答速度高、可供给大电流的降压电路中所生成的电压作为供向传感放大器等的内部电源电压，故可让存储单元阵列进行稳定的操作。
还有，最好是，上述本发明所涉及的半导体集成电路器件还包括形成在上述P型半导体区域上的逻辑电路。
据此，在同一个半导体衬底上形成内存和逻辑电路，故可使电路面积变小，使内存和逻辑电路间的数据传输速度加快。
还有，最好是，在上述本发明所涉及的半导体集成电路器件中，上述电源电路，使上述外部供给电压下降，生成比上述外部供给电压还低的主内部电源电压及比上述外部供给电压低、比上述主内部电源电压高的副内部电源电压作上述内部电源电压，且将上述主内部电源电压供向上述传感放大器，向上述第1阱供给上述副内部电源电压作偏压。
据此，可靠衬底偏压效果来提高存储单元中的存取晶体管的阈值电压，以防止在存储单元中发生电容器所保持的存储电荷通过存取晶体管漏到数据线上这样的不良现象。再就是，因结电容减少了，故可使数据线的寄生电容减少。因此，即使电容器的存储电荷较少，也可进行读取操作，从而可扩大内存的操作容限。
还有，最好是，上述半导体集成电路器件，还包括：由形成在上述P型半导体区域内的N型第2阱、形成在上述P型半导体区域上的N沟道型MOS晶体管及形成在上述第2阱上的P沟道型MOS晶体管构成的逻辑电路，上述电源电路向上述第2阱施加上述主内部电源电压作偏压。
据此，不用三重阱结构，就能在同一个半导体衬底上形成存储单元阵列和CMOS逻辑电路，而可简化制造工艺。
还有，最好是，上述每一个存储单元中的上述电容器，包括：形成在上述第1阱上的平面形绝缘膜和形成在上述平面形绝缘膜上的平面形上部电极，上述平面形上部电极被偏压为接地电压。
据此，不利用用以形成叠层型、埋沟型电容器等的复杂的制造工艺，就能制成存储单元。再就是，因可用介电常数比氧化硅还高的绝缘体做存储单元中的电容器的电容绝缘膜，故可使单位面积上的电容变大，也就能使存储单元的面积变小。结果，能使制造成本下降。
还有，最好是，上述平面形绝缘膜，为膜厚基本上和上述N沟道型MOS晶体管及上述P沟道型MOS晶体管的栅极氧化膜的膜厚相等的硅氧化膜。
据此，就可在同一个制造工序下，形成CMOS逻辑电路中的晶体管的栅极氧化膜和存储单元中的电容器的电容绝缘膜。这样，就可在绝对标准的CMOS制造工艺下，在同一个半导体衬底上形成CMOS逻辑电路和DRAM存储单元阵列。结果，不仅半导体集成电路器件的制造成本降低了，在形成DRAM存储单元时，装置内的CMOS逻辑电路的性能也不会恶化。
还有，最好是，上述电源电路，包括：被插在供给上述外部供给电压的外部供给电压端和第1输出端之间的第1MOS晶体管和以第1参考电压及上述第1输出端的电压为输入的第1差动放大器。而且，由上述第1差动放大器的输出控制上述第1MOS晶体管而定压化，也就是让上述主内部电源电压保持着和上述第1参考电压相对应的基本一定的电压，最后从上述第1输出端将它输出。
据此，电源电路将不依赖外部供给电压的稳定的主内部电源电压供向传感放大器等存储单元阵列的周围电路，故可实现相对外部供给电压的变化操作容限很大的内存。
还有，最好上述电源电路是这样的一个电路，即它还包括：生成上述第1参考电压的第1参考电压生成电路，且上述第1参考电压生成电路中有第1熔丝，并通过切断上述第1熔丝来调整上述第1参考电压。
据此，在制造完了，检查内存时，能靠切断熔丝元件调整电源电路的输出电压，故可输出不受制造工艺偏差影响的一定的电压。换句话说，可实现容限相对制造工艺偏差很大的内存。还有，可根据由于制造偏差而导致的晶体管的特性值的变化来使电源电路的输出电压最佳化，从而提高内存的操作稳定性。
还有，最好是，上述电源电路，包括：被插在上述外部供给电压端和第2输出端之间的第2MOS晶体管和以第2参考电压及上述第2输出端的电压为输入的第2差动放大器。而且，由上述第2差动放大器的输出控制上述第2MOS晶体管而定压化，也就是让上述副内部电源电压保持着和上述第2参考电压相对应的基本一定的电压，最后从上述第2输出端将它输出。
据此，电源电路输出不依赖外部供给电压的稳定的副内部电源电压。因和升压电路相比，降压电路的电流供给能力高、应答速度也快，故若将该副内部电源电压作为偏压供向第1阱，就能将由于内存工作时所产生的衬底电流而引起的第1阱的电压的变动抑制在最小的范围内。结果，可使存储单元阵列操作稳定。
还有，最好是，上述电源电路根据上述主内部电源电压生成上述第2参考电压。
还有，最好上述电源电路是这样的一个电路，即它还包括：生成上述第2参考电压的第2参考电压生成电路，且上述第2参考电压生成电路中有第2熔丝，并通过切断上述第2熔丝来调整上述第2参考电压。
还有，最好是，在上述本发明所涉及的半导体集成电路器件中，上述电源电路，使上述外部供给电压下降并生成比上述外部供给电压还低的主内部电源电压及比上述外部供给电压低、比上述主内部电源电压高的副内部电源电压作上述内部电源电压，且将上述主内部电源电压供向上述传感放大器，向上述字线驱动器供给上述副内部电源电压。上述传感放大器将上述主内部电源电压作为高电平时的电压供向上述数据线，上述字线驱动器将上述副内部电源电压作为非选择状态的电压供向上述字线。
据此，在为保持有电荷的非选择状态的时候，将存储单元中的存取晶体管的栅极电压设定得高一些。这样，就能抑制亚阈值电流，因此也就能将电容器上的存储电荷通过存取晶体管漏向数据线的遗漏抑制在最小的范围内，结果可提高电容器的电荷保持能力；若定压化，即让副内部电源电压为基本上一定的电压，就能将由于存储单元中的存取晶体管的栅极电压的变动而引起的亚阈值电流的变化抑制得极低。结果，可提高外部供给电压有变动时的电荷保持特性。
还有，最好是，在上述本发明所涉及的半导体集成电路器件中，上述电源电路为：使上述外部供给电压下降，生成比上述外部供给电压还低的主内部电源电压、及大致为上述存取晶体管的阈值电压的绝对值和上述主内部电源电压的平均值的电压，即副内部电源电压作上述内部电源电压的电路。上述数据线被施加了充电电压作上述副内部电源电压，上述字线被施加了接地电压电平作选择状态的电压。
据此，数据线的高电平时的电压和低电平时的电压的平均值基本上就是数据线的充电电压。它大致与电荷被存储时存储单元中的电容器电压和电荷未被存储时存储单元中的电容器电压的平均值相等。因此，可使在电容器上存储有电荷的时候和未存储有电荷的时候，将电容器上的存储电荷读到数据线上时在数据线上所产生的电压的变化的绝对值大致相等。结果，就可将根据数据线上所产生的电压的变化来读取的数据的误认可能性抑制在最小的范围内。
还有，最好是上述数据线的低电平时的电压为接地电压。
下面，对附图加以说明。
图1示出了本发明的实施例所涉及的半导体集成电路器件的电路配置的一例。
图2为显示图1中的DRAM方块的结构的方块图。
图3为显示存储单元阵列中所含的存储单元的电路图。
图4为显示图1中的半导体集成电路器件的结构的概略剖面图。
图5为显示图1中的半导体集成电路器件的电源电路的关系的方块图。
图6为显示第1电源电路的结构的电路图。
图7为用来说明DRAM方块工作时各部的电压的图。
图8为显示已往的叠层电容器型DRAM混载半导体器件的结构的概略剖面图。
以下，为对符号的简单的说明。
1半导体集成电路器件；2逻辑电路方块；10 DRAM方块图；11，21存储单元阵列；12行解码器部分；13列解码器部分；14内存控制电路部分；15读取放大器部分；22行解码器；23字线驱动器；24列解码器；25传感放大器列；26读取放大器/写入放大器；31内存存取晶体管(存取晶体管)；32电容器33，64，65 NMOS晶体管(N沟道型MOS晶体管)；34，61，62，63 PMOS晶体管(P沟道型MOS晶体管)；41P型半导体衬底；42N阱(第1阱)；43N阱(第2阱)；51第1电源电路；52第2电源电路；53第3电源电路；66a，66b，67a，67b电阻；68，69熔丝；71差动放大器；72PMOS晶体管(MOS晶体管)；VPP外部供给电压；VDD第1内部电源电压(主内部电源电压)；VINT第2内部电源电压(副内部电源电压)；VINTW第3内部电源电压(副内部电源电压)；VBP数据线预充电电压(副内部电源电压)；VSS接地电压；VTP内存存取晶体管的阈值电压；WL字线；BL，/BL数据线。
下面，参考附图，对本发明的实施例进行说明。以下，电压都是以接地电位为基准的。
图1为本发明的实施例所涉及的半导体集成电路器件的电路配置的一例。图1中的半导体集成电路器件1，它在同一个半导体衬底上拥有CMOS逻辑电路方块2和DRAM方块10。CMOS逻辑电路方块2中形成有和DRAM无直接关系的逻辑电路。
DRAM方块10，包括：存储单元阵列11、行解码器部分12、列解码器部分13、内存控制电路14及读取放大器部分15。行解码器部分12包括行解码器及字线驱动器；列解码器部分13包括列解码器、选择器及传感放大器列；读取放大器部分15包括读取放大器及写入放大器。再就是，在半导体集成电路器件1的衬底周围的区域有多个连接和外部进行输出入的线的垫3。
图2为方块图，示出了图1中的DRAM方块10的结构。DRAM存储单元阵列21中，有多个被布置成矩阵状的存储单元MC、多条分别连接在每一行的存储单元的选择端上的字线WL、及多条分别连接在每一列的存储单元的数据输出入端上的数据线BL。数据线BL为折叠数据线结构。存储单元阵列21即相当于图1中的存储单元阵列11。
在图2中，行地址被输入行解码器22，行解码器22让字线驱动器23来驱动和行地址相对应的字线WL，列地址被输入列解码器24，列解码器24在传感放大器列25及读取放大器/写入放大器26之间将数据输出、输入，和传感放大器列25相连的数据线BL中与列解码器相对应的那一条数据线的数据，由读取放大器/写入放大器26读取、写入。读取放大器/写入放大器26在它和数据输出入线间进行数据的输出、输入。
列解码器24中还包括选择器。传感放大器列25在每一条折叠数据线的互补数据线上，拥有作为传感放大器的CMOS交叉耦合型差动放大器，还拥有数据线预充电电路、等效电路及列开关电路。
图3为图2中的存储单元阵列21中所包含的存储单元MC的电路图。如图3所示，每一个存储单元由一个PMOS晶体管、即内存存取晶体管31和一个电容器32组成。内存存取晶体管31的源极或者漏极中之一和数据线BL相接，另一个电极和电容器32的一端相接，内存存取晶体管31的栅极连接在字线上，电容器32的另一端被施加了接地电压VSS。
图4为一剖面图，示出了图1中的半导体集成电路器件的结构。如图4所示，在P型半导体衬底41上，形成了N阱42作第1阱，形成了N阱43作第2阱。N阱42上还形成有存储单元阵列21，未示。
P型半导体衬底41被偏压为接地电压VSS；N阱43被偏压为从图1中的半导体集成电路器件的外部供来的外部供给电压VPP以下的电压，即第1内部电源电压(主内部电源电压)VDD；N阱42被偏压为外部供给电压VPP以下第1内部电源电压VDD以上的第2内部电源电压(副内部电源电压)VINT。于是，N阱区42和P型半导体衬底41间的pn结、N阱区43和P型半导体衬底41间的pn结就处于逆偏压状态。
N阱42中，形成有一个PMOS晶体管即内存存取晶体管31和一个电容器32。N阱42的导电层、沉积在其上的平面形硅氧化膜、及沉积在硅氧化膜上的平面形上部电极这三者作电容器32用，上部电极被偏压为接地电压VSS。一个内存存取晶体管31和一个电容器32构成存储单元阵列21内的一个存储单元。
P型半导体衬底41上所形成的NMOS晶体管33和N阱43上所形成的PMOS晶体管34，构成了操作互补的CMOS电路。这样的NMOS晶体管33及PMOS晶体管34构成了CMOS逻辑电路方块2中的CMOS逻辑电路。
图4中，仅代表性地示出了1个内存存取晶体管31、1个电容器32、1个NMOS晶体管33、1个PMOS晶体管34。实际上晶体管和电容器都有多个，且由它们构成所规定的电路。
本实施例的半导体集成电路器件中的CMOS逻辑电路的NMOS晶体管33、PMOS晶体管34的栅极氧化膜及电容器32的平面形硅氧化膜，使用的是膜厚大致相等的硅热氧化膜。这样的话，这些膜就可在同一个制造工序形成。而且，电容器32为其电容随所施加的电压而变化的增强型电容器。
顺便提一下，电容器32的绝缘膜也可以用如氮化硅、Ta3O5、BST这样的介电常数比氧化硅的还高的绝缘体材料来作。因这种情况下每单位面积上的电容会增加，故只要将标准的CMOS制造工艺稍微改变一下，就能使存储单元的面积小下来，从而使制造成本下降。而且，电容器32也可为耗尽型电容器。
图5为显示图1中的半导体集成电路器件的电源电路的关系的方块图。如图5所示，半导体集成电路器件1在它的半导体衬底上备有第1电源电路51、第2电源电路52、第3电源电路53。这里，对这样的3个电源电路进行说明，不仅如此，使用时，可将第1电源电路51、第2电源电路52及第3电源电路53作任意的组合。
接地电压VSS通过接地电压输入端INVSS被输入给半导体集成电路器件1；外部供给电压VPP从半导体集成电路器件1的外部通过外部电源电压输入端INVPP供向第1电源电路51及第2电源电路52。
第1电源电路51，将外部供给电压、VPP降下来，生成第1内部电源电压VDD，再将它输出给第2电源电路52及第3电源电路53。第1电源电路51还经过第1内部电源电压监视端OUTVDD，将第1内部电源电压VDD输出给半导体集成电路器件1的外部。
第2电源电路52，将外部供给电压VPP降下来，生成分别比第1内部电源电压VDD高出一定值的第2内部电源电压VINT及第3内部电源电压(副内部电源电压)VINTW。第2电源电路52将第2内部电源电压VINT作为偏压电压供向DRAM方块10的N阱42，第3内部电源电压VINTW被作为字线的高电平时(非选择状态)的电压供向字线驱动器23。
第3电源电路53，进一步降低第1内部电源电压VDD，生成数据线预充电电压(副内部电源电压)VBP，并将它供向数据线预充电电路。第3电源电路53还经由数据线预充电电压监视端OUTVBP将数据线预充电电压VBP输出给半导体集成电路器件1的外部。
将第1内部电源电压VDD供向构成DRAM的存储单元阵列21的周围电路，周围电路为例如与DRAM的写入、读取控制有关的行解码器、列开关电路、列解码器、放大所写入、读取数据的传感放大器、主放大器那样的放大电路及内部时序生成电路。
第1内部电源电压VDD为DRAM的操作基准。第1内部电源电压VDD为使外部供给电压VPP在稳压器中降下来而生成的电压，且为不受外部供给电压VPP的变动的影响的极稳定的电压。也可以将第1电源电路51的输出接到被设在半导体集成电路器件1的外部的电容很大的电容器上，以求第1内部电源电压VDD的稳定化。
以稳定的第1内部电源电压VDD为基准而生成的第2内部电源电压VINT、第3内部电源电压VINTW及数据线预充电电压VBP，也都是不受外部供给电压VPP的变动的影响的极稳定的电压，故DRAM能稳定地工作。
第1电源电路51、第2电源电路52及第3电源电路53，分别备有生成输出电压的目标值即参考电压的电路，该电路内备有用于调整电压的熔丝。切断熔丝来改变参考电压，从而可以对第1内部电源电压VDD、第2内部电源电压VINT、第3内部电源电压VINTW及数据线预充电电压VBP进行微调。这样，就可在半导体集成电路器件1的制造工序结束后的检查阶段，调整在DRAM所用的电源电压。结果，可设定制造工艺依赖性小、正确的电源电压。
例如，若切断第2电源电路52中的熔丝，并根据内存存取晶体管31的阈值电压的大小来调整第3内部电源电压VINTW，就可调整字线电压而使电容器32的电荷保持特性达到最佳。
顺便提一下，这里，第2内部电源电压VINT及第3内部电源电压VINTW都是在第2电源电路52中生成的，不过，也可以让这些电压分别在不同的电源电路中生成。再就是，第2内部电源电压VINT和第3内部电源电压VINTW也可以为同一个电压。下面，对第3内部电源电压VINTW和第2内部电源电压VINT相等的情况加以说明。
图6为显示第1电源电路51的结构的电路图。第1电源电路51，它包括：PMOS晶体管61，62，63，72、NMOS晶体管64，65、电阻66a，66b，67a，67b、熔丝68，69及差动放大器71。
外部供给电压VPP被供向PMOS晶体管61，62的源极，PMOS晶体管61的漏极与PMOS晶体管63的栅极、NMOS晶体管64的漏极相连。接地电压VSS被供向NMOS晶体管64，65的源极。PMOS晶体管63的漏极与NMOS晶体管65的漏极、NMOS晶体管64，65的栅极相连。
电阻66a与66b串联。该串联电路的一端被输入外部供给电压VPP，另一端与PMOS晶体管61，62的栅极、PMOS晶体管63的源极相连。熔丝68与电阻66a并联。
电阻67a与67b串联。该串联电路的一端被输入接地电压VSS，它的另一端与PMOS晶体管62的漏极相连。熔丝69与电阻67a并联。
PMOS晶体管62的漏极电压为参考电压VREF。以上的电路的作用为生成参考电压。
参考电压VREF被输给差动放大器71的负输入端。差动放大器71的输出端接在PMOS晶体管72的栅极上。外部供给电压VPP被供向PMOS晶体管72的源极，差动放大器71的正输入端与漏极相连。从PMOS晶体管72的漏极输出第1内部电源电压VDD作第1电源电路51的输出。换句话说，PMOS晶体管72被插在供给外部供给电压的外部供给电压端和输出端之间。第1内部电源电压VDD被控制为参考电压VREF，即它的目标值。
PMOS晶体管61，62，63的尺寸、特性都一样；NMOS晶体管64，65的尺寸、特性都一样。
PMOS晶体管61，63与NMOS晶体管64，65构成电流镜电路。PMOS晶体管61及62的栅、源极间电压相等。因此，流过这些晶体管61～65的电流I也相等。这时，若设由电阻66a及66b组成的串联电路的电阻值为R1，则下式(1)所示的关系成立，
IR1＝Vgs＝Vthp+(2I/β)^(1/2)…(1)这里，Vgs、Vthp及β分别为PMOS晶体管61，62的栅、源极间电压、阈值电压及放大系数。放大系数β＝μCoxW/L，μ、Cox、W、L分别为PMOS晶体管61，62的表面移动度、每单位面积的栅极电容、沟道宽、沟道长。
因可使式(1)右边的第2项比第1项小，故若使由电阻67a及67b组成的串联电路的电阻值为R2，则如下式(2)所示，参考电压VREF为：
VREF＝IR2＝(R2/R1)Vthp … (2)这样，参考电压VREF就不依赖外部供给电压VPP了，设定电阻值R1，R2就能使参考电压VREF达到作为第1内部电源电压VDD的规定值。
因差动放大器71迅速地进行反馈控制，以使正输入端的电压即第1内部电源电压VDD等于参考电压VREF，故第1内部电源电压VDD为不依赖外部供给电压VPP的稳定的电压。
可切断熔丝68或69来调整第1内部电源电压VDD。例如，若切断熔丝68，则由电阻66a，66b串联而成的电路的电阻值R1就变大，这样，按式(2)，参考考电压VREF就变低，第1内部电源电EVDD也就变低；若切断熔丝69，则由电阻67a，67b串联而成的电路的电阻值R2就变大，这样，按式(2)，参考电压VREF就变高，第1内部电源电压VDD也就变高。
这样，在制造工艺结束后，进行检查的时候，靠切断第1电源电路51中的熔丝就能调整它的第1内部电源电压VDD，结果，第1电源电路51就输出不因制造工艺的偏差而变化的稳定的电压。
顺便提一下，可通过设计对电源电路的结构作各种各样的改变，这是同行业人所共知的，例如用NMOS晶体管等代替PMOS晶体管72。
用第1内部电源电压VDD代替图6所示的第1电源电路51中的接地电压VSS作输入，用第2内部电源电压VINT代替第1内部电源电压VDD作输出，即构成第2电源电路52。第2电源电路52除了被设定得它的参考电压VREF比第1内部电源电压VDD高出一定值以外，其他地方都和第1电源电路51一样，就不再作说明了。
在第2电源电路52输出和第2内部电源电压VINT不同的第3内部电源电压VINTW的情况下，再加上一同样的电路，并给该电路设一比第1内部电源电压VDD高出一定值的电压作为参考电压。
用第1内部电源电压VID代替图6所示的第1电源电路51中的外部供给电压VPP作输入，用数据线预充电电压VBP代替第1内部电源电压VDD作输出，即构成第3电源电路53。第3电源电路53除了被设定了一大约为内存存取晶体管31的阈值电压的绝对值和第1内部电源电压VDD的平均值作参考电压VREF以外，其他地方都和第1电源电路51一样，就不再作说明了。
最好在第1内部电源电压VDD变动时，让数据线预充电电压VBP也随着它的变动量成比例地变动。这样，将第1内部电源电压VDD施加到由多个电阻串联而成的电路的一端，将接地电压VSS施加到另一端，以由电阻串联构成的电路的中间点的电压作参考电压VREF，也是可以的，未示。
图7为说明DRAM方块10的各个部分工作时的电压的图。第3内部电源电压VINTW被从第2电源电路52输向字线驱动器23。字线驱动器23在读取操作未进行的非选择状态下，向选择存储单元的字线WL施加比第1内部电源电压VDD高出电压Va的第3内部电源电压VINTW(这里，设它和第2内部电源电压VINT相等)，而可防止存储单元中的电容器上的电荷通过内存存取晶体管漏到数据线上。设一电压Va，在该值下，内存存取晶体管的亚阈值电流和结电流的大小的合计为最小。
在所保持的信息为逻辑“0”即未储存电荷的情况下，存储单元中的电容器保持着基本上和阈值电压VTP的绝对值|VTP|相等的电压MVL；在所保持的信息为逻辑“1”即储存着电荷的情况下，它又保持着基本上和第1内部电源电压VDD相等的电压MVH。
数据线预充电回路对数据线对预充电，充电到第1内部电源电压VDD和阈值电压VTP的绝对值的正好中间电压值，即数据线预充电电压VBP＝(VDD+|VTP|)/2。换句话说，数据线对被预充电，大约充电到存储单元中的电容器上存储有电荷和未存储电荷时的电容器电压的平均值。
参考图2、图7，对DRAM的读取操作进行说明。行解码器22解码已输入的行地址信号并生成字线选择信号。该字线选择信号被输入字线驱动器23以后，字线驱动器23就驱动已选择的字线WL并让它达到接地电压VSS。因和被选择的字线WL相连的内存存取晶体管接通，故存储在存储单元中的电容器上的信息被读到为折叠结构的每一对数据线对上。
在存储单元中的电容器存储了电荷的情况下，数据线对中用来读取存储单元的数据的一个数据线/BL的电压就比数据线预充电压VBP稍高一些；在存储单元中的电容器未存储电荷的情况下，它则比数据线预充电压VBP稍低一些。这时，数据线对中的另一条数据线BL的电压保持着数据线预充电压VBP。
数据线对接在传感放大器列25的交叉耦合型差动放大器上。这样，电压高的那一侧的数据线电压，就根据进行这样的寻址时在数据线间所产生的微小的电压差朝着第1内部电源电压VDD上升；电压低的那一侧的数据线电压则根据它而朝着接地电压VSS下降。因这时的数据线电压的变化为正反馈操作，故电压变化得非常快，最终是数据线对中的一条线上的电压达到作高电平时的电压的第1内部电源电压VDD，另一条线上的电压则达到作低电平时的电压的接地电压VSS，而最终稳定。
之后，列解码器24解码列地址信号而生成列选择信号，选出传感放大器和数据线。内存所存储的逻辑信息在传感放大器被放大，通过读取/写入放大器26从DRAM输出来。
综上所述，用PMOS晶体管作内存存取晶体管以后，不采用三重结构，就能在同一个半导体衬底上形成CMOS逻辑电路和DRAM。
还有，若利用同一膜厚的硅热氧化膜作CMOS逻辑电路中的晶体管的栅极氧化膜和DRAM电容器的电容绝缘膜，就能在同一个制造工艺下形成它们。这样，就可利用标准CMOS制造工艺在同一个半导体衬底上形成CMOS逻辑电路中的晶体管和DRAM。结果是，不仅可使成本下降，还能防止由于形成DRAM时的制造工艺所造成的CMOS逻辑电路中的晶体管的性能的恶化。
还有，以降低外部电源电压而得到的稳定的电压为基准设定DRAM电源电压以后，就能够向DRAM提供外部电压变动而它却稳定不变的电压。而且，在检查DRAM时，切断熔丝微调电源电压以后，就能向DRAM提供不因制造偏差而变化的稳定的电压。
顺便提一下，也可以在n型半导体衬底上形成P阱，再在P阱内形成N阱，最后在该N阱上形成存储单元阵列，未示。换句话说，只要是在P型半导体区域内形成N阱的，本发明就能用。
综上所述，根据本发明，供向DRAM的电压不受外部供给电压的变动及制造工艺偏差的影响，很稳定，故可实现DRAM的稳定操作，确保操作容限，提高DRAM的设计自由度，扩大制造工艺容限，简化检查。
还有，因可简化制造工序，故可使制造成本下降，并能防止CMOS逻辑电路中的晶体管的性能恶化。
因此，不牺牲逻辑电路的性能，就能实现成本比SRAM、拥有三维结构的电容器的DRAM的还低且能被应用到需要中等容量的内存的应用软件上又混载了DRAM的半导体集成电路器件。
Claims (19)
1、一种半导体集成电路器件，其中：
包括：
形成在P型半导体区域内的N型第1阱；
多条字线；
多条数据线；
多个存储单元排列在上述第1阱上而形成的矩阵状DRAM(DynamicRandom-Access Memory)存储单元阵列，每一个存储单元又都是由其栅极接在上述多条字线中与其相对应的一条上、其源极接在上述多条数据线中与其相对应的一条上的P沟道型MOS(Metal Oxide Semiconductor)存取晶体管、和被接在上述存取晶体管的漏极上的电容器组成的；
和上述多条数据线耦合的传感放大器的列；
驱动上述多条字线的字线驱动器；以及
以自外部供来的外部供给电压为输入，将降低上述外部供给电压而生成的内部电源电压供向上述传感放大器、上述字线驱动器及上述第1阱的内部电源电路。
2、根据权利要求第1项所述的半导体集成电路器件，其中：
还包括形成在上述P型半导体区域上的逻辑电路。
3、根据权利要求第1项所述的半导体集成电路器件，其中：
上述电源电路，使上述外部供给电压下降，生成比上述外部供给电压还低的主内部电源电压及比上述外部供给电压低、比上述主内部电源电压高的副内部电源电压作上述内部电源电压，且将上述主内部电源电压供向上述传感放大器，向上述第1阱供给上述副内部电源电压作偏压。
4、根据权利要求第3项所述的半导体集成电路器件，其中：
还包括：由形成在上述P型半导体区域内的N型第2阱、形成在上述P型半导体区域上的N沟道型MOS晶体管及形成在上述第2阱上的P沟道型MOS晶体管构成的逻辑电路，
上述电源电路向上述第2阱施加上述主内部电源电压作偏压。
5、根据权利要求第4项所述的半导体集成电路器件，其中：
上述每一个存储单元中的上述电容器，包括：形成在上述第1阱上的平面形绝缘膜和形成在上述平面形绝缘膜上的平面形上部电极，且上述平面形上部电极被偏压为接地电压。
6、根据权利要求第5项所述的半导体集成电路器件，其中：
上述平面形绝缘膜，为膜厚基本上和上述N沟道型MOS晶体管及上述P沟道型MOS晶体管的栅极氧化膜的膜厚相等的硅氧化膜。
7、根据权利要求第3项所述的半导体集成电路器件，其中：
上述电源电路，包括：被插在供给上述外部供给电压的外部供给电压端和第1输出端之间的第1MOS晶体管和以第1参考电压及上述第1输出端的电压为输入的第1差动放大器，而且，由上述第1差动放大器的输出控制上述第1MOS晶体管而定压化，也就是让上述主内部电源电压保持着和上述第1参考电压相对应的基本一定的电压，最后从上述第1输出端将它输出。
8、根据权利要求第7项所述的半导体集成电路器件，其中：
上述电源电路，还包括：生成上述第1参考电压的第1参考电压生成电路，且上述第1参考电压生成电路中有第1熔丝，并通过切断上述第1熔丝来调整上述第1参考电压。
9、根据权利要求第7项所述的半导体集成电路器件，其中：
上述电源电路，还包括：被插在上述外部供给电压端和第2输出端之间的第2MOS晶体管和以第2参考电压及上述第2输出端的电压为输入的第2差动放大器，而且，由上述第2差动放大器的输出控制上述第2MOS晶体管而定压化，也就是让上述副内部电源电压保持着和上述第2参考电压相对应的基本一定的电压，最后从上述第2输出端将它输出。
10、根据权利要求第9项所述的半导体集成电路器件，其中：
上述电源电路根据上述主内部电源电压生成上述第2参考电压。
11、根据权利要求第9项所述的半导体集成电路器件，其中：
上述电源电路，还包括：生成上述第2参考电压的第2参考电压生成电路，且上述第2参考电压生成电路中有第2熔丝，并通过切断上述第2熔丝来调整上述第2参考电压。
12、根据权利要求第1项所述的半导体集成电路器件，其中：
上述电源电路，为：使上述外部供给电压下降，生成比上述外部供给电压还低的主内部电源电压及比上述外部供给电压低、比上述主内部电源电压高的副内部电源电压作上述内部电源电压，且将上述主内部电源电压供向上述传感放大器，向上述字线驱动器供给上述副内部电源电压的电路；
上述传感放大器将上述主内部电源电压作为高电平时的电压供向上述数据线；
上述字线驱动器将上述副内部电源电压作为非选择状态的电压供向上述字线。
13、根据权利要求第12项所述的半导体集成电路器件，其中：
上述电源电路，包括：被插在供给上述外部供给电压的外部供给电压端和第1输出端之间的第1MOS晶体管，和以第1参考电压及上述第1输出端的电压为输入的第1差动放大器，而且，由上述第1差动放大器的输出控制上述第1MOS晶体管而定压化，也就是让上述主内部电源电压保持着和上述第1参考电压相对应的基本一定的电压，最后从上述第1输出端将它输出。
14、根据权利要求第13项所述的半导体集成电路器件，其中：
上述电源电路，还包括：生成上述第1参考电压的第1参考电压生成电路，且上述第1参考电压生成电路中有第1熔丝，并通过切断上述第1熔丝来调整上述第1参考电压。
15、根据权利要求第13项所述的半导体集成电路器件，其中：
上述电源电路，还包括：被插在上述外部供给电压端和第2输出端之间的第2MOS晶体管和以第2参考电压及上述第2输出端的电压为输入的第2差动放大器，而且，由上述第2差动放大器的输出控制上述第2MOS晶体管而定压化，也就是让上述副内部电源电压保持着和上述第2参考电压相对应的基本一定的电压，最后从上述第2输出端将它输出。
16、根据权利要求第15项所述的半导体集成电路器件，其中：
上述电源电路根据上述主内部电源电压生成上述第2参考电压。
17、根据权利要求第15项所述的半导体集成电路器件，其中：
上述电源电路，还包括：生成上述第2参考电压的第2参考电压生成电路，且上述第2参考电压生成电路中有第2熔丝，并通过切断上述第2熔丝来调整上述第2参考电压。
18、根据权利要求第1项所述的半导体集成电路器件，其中：
上述电源电路，为：使上述外部供给电压下降，生成比上述外部供给电压还低的主内部电源电压、及大致为上述存取晶体管的阈值电压的绝对值和上述主内部电源电压的平均值的电压，即副内部电源电压作上述内部电源电压的电路；
上述数据线被施加了充电电压作上述副内部电源电压；
上述字线被施加了接地电压电平作选择状态的电压。
19、根据权利要求第18项所述的半导体集成电路器件，其中：
上述数据线的低电平时的电压为接地电压。
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