KR20020020219A - 반도체 집적회로장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 239000003990 capacitor Substances 0.000 claims abstract description 55
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 47
- 238000009966 trimming Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 230000001105 regulatory effect Effects 0.000 claims 4
- 230000000881 depressing effect Effects 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 30
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 7
- 238000007689 inspection Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 silicon nitride Chemical compound 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
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Abstract
안정된 동작을 행할 수 있는 DRAM을 구비한 저비용의 반도체 집적회로장치를 제공하는 것을 목적으로 한다.
p형 반도체영역내에 형성된 n형의 제 1 웰과, 복수의 워드선과, 복수의 데이터선과, 게이트가 복수의 워드선 중의 대응하는 하나에 접속되고, 소스가 복수의 데이터선 중의 대응하는 하나에 접속된 p채널형 MOS 액세스 트랜지스터 및 액세스 트랜지스터의 드레인에 접속된 커패시터를 각각 갖는 복수의 메모리셀이 제 1 웰상에 매트릭스형상으로 형성된 DRAM 메모리셀 어레이와, 복수의 데이터선에 결합된 센스앰프열과, 복수의 워드선을 구동하는 워드선 드라이버와, 전원회로를 구비한다. 전원회로는 외부에서 공급된 외부공급전압을 입력으로 하여, 센스앰프, 워드선 드라이버, 및 제 1 웰에 외부공급전압을 강압하여 생성한 내부전원전압을 공급한다.
Description
본 발명은 DRAM(dynamic random-access memory)을 갖는 반도체 집적회로장치에 관한 것이다.
최근, CPU(central processing unit)나 ASIC(application-specific integrated circuit) 등의 로직회로와 DRAM을 하나의 반도체기판상에 혼재한 반도체 집적회로장치가 주목을 모으고 있다. 이러한 반도체 집적회로장치(이하에서는 "DRAM 혼재 반도체장치"라고 한다)에 의하면 로직칩과 범용 DRAM칩이라는 복수의 칩을 이용하여 실현하였던 기능을 1칩으로 실현할 수 있다.
이 때문에, 칩 사이의 장대한 배선이 불필요하게 되고, 본딩패드를 공용할 수 있기 때문에 반도체 집적회로장치의 실장면적을 작게 할 수 있다. 또한, 배선이 짧아짐으로써 배선용량(배선 커패시턴스)이 적어지고, 데이터 전송속도가 커지는 것 외에, 장대한 배선을 구동하기 위한 큰 구동회로가 불필요해져, 시스템 토탈에서의 저소비전력화를 실현할 수 있는 등의 이점이 생긴다.
종래의 혼재용 DRAM으로서 대표적인 스택 커패시터형 DRAM을 구비한 DRAM혼재 반도체장치의 구성에 대해서 설명한다. 이 반도체장치에 있어서 로직회로는 CMOS(complementary metal oxide semiconductor) 회로로 구성되어 있다.
도 8은 종래의 스택 커패시터형 DRAM 혼재 반도체장치의 구조를 나타내는 개략적인 단면도이다. 도 8의 반도체장치는 p형 반도체기판(91), n형 웰영역(92,94), p형 웰영역(93), NMOS(n채널형 MOS(metal oxide semiconductor)) 메모리 액세스 트랜지스터(95), 스택형 메모리셀 커패시터(96), 로직부 NMOS 트랜지스터(97), 로직부 PMOS(p채널형 MOS) 트랜지스터(98)를 구비하고 있다.
도 8에 있어서, p형 반도체기판(p-SUB) 상에 n형 웰(NW) 및 p형 웰(PW)이 형성되어 있다. n+는 n형 확산영역, p+는 p형 확산영역, BL은 데이터선, WL은 워드선, VDD는 전원전압, VBB는 접지전압보다도 낮은 전압(기판 바이어스전압)을 나타내고 있다.
DRAM 혼재 반도체장치에서는 트랜지스터 및 커패시터를 미세하게 하여, 로직회로의 고속화와 DRAM의 고집적화에 의한 칩면적의 저감이 도모된다. 메모리 액세스 트랜지스터(95)로서는 NMOS 트랜지스터가 이용되고 있다. 메모리셀 커패시터(96)는 스택형 등의 3차원 구조이고, DRAM의 안정동작에 충분한 커패시터용량을 소면적으로 실현하고 있다. p형 웰(93)은 p형 반도체기판(91) 상의 n형 웰(92)에 포함되어 있어, 이른바 3중 웰구조로 되어 있다.
p형 웰(93), n형 웰(92) 및 p형의 반도체기판(91)에는 pn접합을 역바이어스시키도록 전압이 부여된다. 즉, p형 반도체기판(91)에는 접지전압, n형 웰(92)에는 전원전압 VDD, p형 웰(93)에는 접지전압보다도 낮은 음의 전압 VBB가 바이어스로서 부여된다. 전원전압 VDD 및 전압 VBB는 p형 반도체기판(91) 상에 형성된 전원회로가 출력한다.
메모리 액세스 트랜지스터(95) 및 메모리셀 커패시터(96)를 3중 웰상에 형성하고, 이러한 바이어스를 부여함으로써, 메모리와 로직회로의 분리를 행하는 동시에, 메모리 액세스 트랜지스터(95)의 임계값전압을 높게 함으로써, 메모리셀 커패시터(96)의 전하가 메모리 액세스 트랜지스터(95)를 개재하여 데이터선 BL에 리크되는 사태를 방지하고 있다.
데이터선 BL의 전압은 접지전압으로부터 전원전압 VDD의 사이의 전압이 된다. 전원전압 VDD에 상당하는 데이터를 메모리셀 커패시터(96)에 기입 또는 메모리셀 커패시터(96)로부터 판독하기 위해서는 메모리 액세스 트랜지스터(95)의 임계값전압만큼 전원전압 VDD보다도 높은 전압을 메모리 액세스 트랜지스터(95)의 게이트전극에 부여할 필요가 있다. 이 때문에, 워드선 WL에는 내부승압회로에서 발생시킨 전압이나 외부로부터 입력된 전압을 부여할 필요가 있다.
한편, 로직회로부에서는 p형 반도체기판(91) 상에 형성된 NMOS 트랜지스터(97)와 n형 웰(94) 상에 형성된 PMOS 트랜지스터(98)가 CMOS 로직회로를 구성하고 있다. CMOS 로직회로에서는 NMOS 트랜지스터(97)와 PMOS 트랜지스터(98)가 상보동작을 한다. p형 반도체기판(91)에는 접지전압이 바이어스로서 부여되어 있기 때문에, 임계값전압의 증가에 의한 동작속도의 저하를 막을 수 있다.
그러나, 이러한 DRAM 혼재 반도체장치는 제조프로세스가 표준 CMOS 프로세스에 비하면 복잡하여, 공정수, 마스크수의 증가에 따르는 비용의 증가가 문제가 된다. 예를 들면, 표준 CMOS 프로세스에 더하여, 3중 웰의 형성공정, 스택형의 메모리셀 커패시터의 형성 등의 프로세스공정이 새롭게 필요하게 된다.
또한, 데이터선 아래에 위치하는 스택형 커패시터를 형성하는 경우, 상부전극의 높이가 높아지기 때문에, 1층째의 배선과 2층째의 배선을 접속하는 비어의 애스펙트비가 증가하여 배선형성이 어렵게 된다. 또, CMOS 로직회로의 트랜지스터를 형성한 후에 행해지는 스택형 커패시터의 용량절연막을 형성하는 공정이 고온프로세스공정이기 때문에, CMOS 로직회로의 트랜지스터의 성능이 열화되는 문제도 있다.
또한, 워드선 구동전압에 전원전압 VDD보다도 높은 전압을 부여하기 위한 차지펌프 승압형식의 승압전원회로나 메모리셀이 형성되는 웰의 전압을 접지전압보다도 낮은 전압에 바이어스하기 위한 차지펌프 강압형식의 강압전원회로가 필요하다. 그러나, 차지펌프형 전원회로에는 공급전압의 과도변동이 크다는 구성상의 본질적인 문제가 있다. 이 때문에, DRAM이 안정하게 동작하는 전압, 온도 등의 마진이 좁혀지고 있다.
CMOS 프로세스와의 정합성을 생각하면 DRAM이 아니라, SRAM(static random-access memory)과 CMOS 로직회로를 동일 반도체기판상에 혼재하는 쪽이 유리하다. 그러나, 일반적인 트랜지스터 SRAM 셀의 면적은 DRAM 셀의 10배 가까이이고, SRAM을 채용하면 칩면적이 커지기 때문에, 예를 들면 최소 미세가공룰 0.18㎛ 세대에서는 최대 수백 kbit 정도까지의 대단히 소용량의 메모리를 탑재할 수밖에 없다.
이에 대하여, DRAM은 1메모리셀당 면적이 작고, 고집적화가 가능하기 때문에, 소면적의 칩에 CMOS 로직회로와 대용량의 DRAM을 혼재할 수 있다. 그러나, 종래의 DRAM 혼재 반도체장치에서는 프로세스 비용의 증대나 CMOS 로직회로의 성능저하 등의 문제가 있기 때문에, 그래픽용도와 같이 용량이 어느 정도 크고, 또한 비트폭이 넓은 버스를 구비하는 DRAM이 필요하여, 대량의 데이터를 고속으로 전송하는 것이 요구되는 용도 이외에는 혼재의 이점이 충분히 있다고는 할 수 없다.
한편, 예를 들면 1∼4 Mbit 정도(최소 미세가공룰 0.18㎛ 세대에서는 중용량이라고 할 수 있다)의 메모리를 필요로 하는 애플리케이션도 많이 존재한다. 이 때문에, 저비용으로 높은 로직성능을 실현할 수 있고, 동용량의 SRAM보다도 훨씬 면적이 작은 중용량혼재 메모리의 필요성이 높아지고 있다.
본 발명은 상기의 문제점을 해결하는 것으로, 안정된 동작을 행할 수 있는 DRAM을 구비한 저비용의 반도체 집적회로장치를 제공하는 것을 과제로 한다.
도 1은 본 발명의 실시예에 관한 반도체 집적회로장치의 회로배치의 예를 나타내는 설명도
도 2는 도 1에서의 DRAM 블록의 구성을 나타내는 블록도
도 3은 도 2의 메모리셀 어레이에 포함되는 메모리셀의 회로도
도 4는 도 1의 반도체 집적회로장치의 구조를 나타내는 개략적인 단면도
도 5는 도 1의 반도체 집적회로장치의 전원회로의 관계를 나타내는 블록도
도 6은 제 1 전원회로의 구성을 나타내는 회로도
도 7은 DRAM 블록의 동작시의 각부의 전압에 대한 설명도
도 8은 종래의 스택 커패시터형 DRAM 혼재 반도체장치의 구조를 나타내는 개략적인 단면도
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 집적회로장치 2 : 로직회로 블록
10 : DRAM 블록 11, 21 : 메모리셀 어레이
12 : 로우디코더부 13 : 칼럼디코더부
14 : 메모리 제어회로부 15 : 리드앰프부
22 : 로우디코더 23 : 워드선 드라이버
24 : 칼럼디코더 25 : 센스앰프열
26 : 리드앰프·라이트앰프
31 : 메모리 액세스 트랜지스터(액세스 트랜지스터)
32 : 커패시터
33, 64, 65 : NMOS 트랜지스터(n채널형 MOS 트랜지스터)
34, 61, 62, 63 : PMOS 트랜지스터(p채널형 MOS 트랜지스터)
41 : p형 반도체기판 42 : n형 웰(제 1 웰)
43 : n형 웰(제 2 웰) 51 : 제 1 전원회로
52 : 제 2 전원회로 53 : 제 3 전원회로
66a, 66b, 67a, 67b : 저항 68, 69 : 퓨즈
71 : 차동증폭기
72 : PMOS 트랜지스터(MOS 트랜지스터)
VPP : 외부공급전압
VDD : 제 1 내부전원전압(주내부전원전압)
VINT : 제 2 내부전원전압(부내부전원전압)
VINTW : 제 3 내부전원전압(부내부전원전압)
VBP : 데이터선 프리차지전압(부내부전원전압)
VSS : 접지전압
VTP : 메모리 액세스 트랜지스터의 임계값전압
WL : 워드선 BL, /BL : 데이터선
본 발명은 반도체 집적회로장치로서 p형 반도체영역내에 형성된 n형의 제 1 웰과, 복수의 워드선과, 복수의 데이터선과, 게이트가 상기 복수의 워드선 중의 대응하는 하나에 접속되고, 소스가 상기 복수의 데이터선 중의 대응하는 하나에 접속된 p채널형 MOS(metal oxide semiconductor) 액세스 트랜지스터 및 상기 액세스 트랜지스터의 드레인에 접속된 커패시터를 각각 갖는 복수의 메모리셀이 상기 제 1 웰상에 매트릭스형상으로 형성된 DRAM(dynamic random-access memory) 메모리셀 어레이와, 상기 복수의 데이터선에 결합된 센스앰프열과, 상기 복수의 워드선을 구동하는 워드선 드라이버와, 외부로부터 공급된 외부공급전압을 입력으로 하여, 상기 센스앰프, 상기 워드선 드라이버 및 상기 제 1 웰에, 상기 외부공급전압을 강압하여 생성한 내부전원전압을 공급하는 전원회로를 구비하는 것이다.
이에 의하면, 전원회로는 외부공급전압을 강압하기 때문에, 그 회로구성상 본질적으로 불안정한 차지펌프형 회로를 이용할 필요가 없다. 고속응답특성을 구비하여, 대전류공급이 가능한 강압회로에서 생성한 전압을 센스앰프 등으로 공급하는 내부전원전압으로서 이용할 수 있기 때문에, 메모리셀 어레이에 안정된 동작을 시킬 수 있다.
또한, 상기 본 발명에 관한 반도체 집적회로장치에 있어서 상기 p형 반도체영역상에 형성된 로직회로를 추가로 구비하는 것이 바람직하다.
이에 의하면, 동일 반도체기판상에 메모리와 로직회로를 형성하기 때문에, 회로면적을 작게 하고, 메모리와 로직회로 사이의 데이터 전송속도를 크게 할 수 있다.
또한, 상기 본 발명에 관한 반도체 집적회로장치에 있어서 상기 전원회로는 상기 외부공급전압을 강압하여, 상기 외부공급전압보다도 낮은 주내부전원전압 및 상기 외부공급전압보다도 낮고 상기 주내부전원전압보다도 높은 부내부전원전압을 상기 내부전원전압으로서 생성하고, 또한 상기 센스앰프에 상기 주내부전원전압을 공급하여, 상기 제 1 웰에 상기 부내부전원전압을 바이어스로서 부여하는 것이 바람직하다.
이에 의하면, 기판바이어스 효과에 의해서 메모리셀의 액세스 트랜지스터의 임계값전압을 높일 수 있고, 메모리셀에 있어서 커패시터가 유지하고 있는 축적전하가 액세스 트랜지스터를 개재하여 데이터선에 누설하는 사태를 방지할 수 있다. 또한, 접합용량이 감소하기 때문에 데이터선의 기생용량을 감소시킬 수 있다. 따라서, 커패시터의 축적전하가 작아도 판독동작이 가능하고, 메모리의 동작마진을 넓힐 수 있다.
또한, 상기 반도체 집적회로장치는 상기 p형 반도체영역내에 형성된 n형의 제 2 웰과, 상기 p형 반도체영역상에 형성된 n채널형 MOS 트랜지스터 및 상기 제 2 웰상에 형성된 p채널형 MOS 트랜지스터를 갖는 로직회로를 추가로 구비하고, 상기 전원회로는 상기 제 2 웰에 상기 주내부전원전압을 바이어스로서 부여하는 것이 바람직하다.
이에 의하면, 3중 웰구조를 이용하지 않고, 동일 반도체기판상에 메모리셀 어레이와 CMOS 로직회로를 형성할 수 있어, 프로세스공정을 간소화할 수 있다.
또한, 상기 각 메모리셀의 상기 커패시터는 상기 제 1 웰상에 형성된 평면형 절연막과 상기 평면형 절연막상에 형성된 평면형 상부전극을 갖고, 상기 평면형 상부전극은 접지전압에 바이어스되는 것이 바람직하다.
이에 의하면, 스택형이나 트렌치형 등의 커패시터를 형성하기 위한 복잡한 프로세스를 이용하지 않고, 메모리셀을 작성할 수 있다. 또한, 메모리셀의 커패시터의 용량절연막에 산화실리콘보다 유전율이 높은 절연체를 이용할 수 있고, 단위면적당의 용량을 크게 할 수 있기 때문에, 메모리셀의 면적을 작게 할 수 있다. 따라서, 제조비용을 낮게 하는 것이 가능하다.
또한, 상기 평면형 절연막은 상기 n채널형 MOS 트랜지스터 및 상기 p채널형 MOS 트랜지스터의 게이트산화막과 거의 동일 막두께의 실리콘산화막인 것이 바람직하다.
이에 의하면, CMOS 로직회로의 트랜지스터의 게이트산화막과 메모리셀의 커패시터의 용량절연막을 동일 프로세스공정으로 형성할 수 있다. 이 때문에, 완전표준 CMOS 프로세스에 의해서 CMOS 로직회로와 DRAM 메모리셀 어레이를 동일 반도체기판상에 형성하는 것이 가능해져, 비용의 저하를 실현할 수 있을 뿐만 아니라, DRAM 메모리셀 어레이 형성시에 CMOS 로직회로의 성능을 열화시키지 않는 반도체 집적회로장치를 실현할 수 있다.
또한, 상기 전원회로는 상기 외부공급전압을 공급하는 외부공급전압단과 제 1 출력단 사이에 삽입된 제 1 MOS 트랜지스터와, 제 1 참조전압과 상기 제 1 출력단의 전압을 입력으로 하는 제 1 차동증폭기를 구비하고, 또한 상기 제 1 차동증폭기의 출력에 의해서 상기 제 1 MOS 트랜지스터를 제어하여, 상기 주내부전원전압을 상기 제 1 참조전압에 따른 거의 일정한 전압을 유지하도록 정전압화하여 상기 제 1 출력단으로부터 출력하는 것이 바람직하다.
이에 의하면, 전원회로는 외부공급전압에 의존하지 않는 안정된 주내부전원전압을 센스앰프 등의 메모리셀 어레이의 주변회로에 공급하기 때문에, 외부공급전압의 변화에 대하여 동작마진이 큰 메모리를 실현할 수 있다.
또한, 상기 전원회로는 상기 제 1 참조전압을 생성하는 제 1 참조전압생성회로를 추가로 구비하고, 상기 제 1 참조전압생성회로는 제 1 퓨즈를 갖고 있고, 또한 상기 제 1 퓨즈의 트리밍에 의해서 상기 제 1 참조전압을 조정하도록 구성되는 것이 바람직하다.
이에 의하면, 제조 후의 메모리의 검사시에 퓨즈소자를 트리밍함으로써 전원회로의 출력전압을 조정할 수 있기 때문에, 프로세스 편차에 의존하지 않는 일정한 전압을 출력할 수 있다. 즉, 프로세스 편차에 대한 마진이 큰 메모리를 실현할 수 있다. 또한, 프로세스 편차에 의한 트랜지스터의 특성값의 변화에 맞추어, 전원회로의 출력전압을 최적화하고, 메모리의 동작의 안정성을 향상시킬 수 있다.
또한, 상기 전원회로는 상기 외부공급전압단과 제 2 출력단 사이에 삽입된 제 2 MOS 트랜지스터와, 제 2 참조전압과 상기 제 2 출력단의 전압을 입력으로 하는 제 2 차동증폭기를 추가로 구비하고, 또한 상기 제 2 차동증폭기의 출력에 의해서 상기 제 2 MOS 트랜지스터를 제어하여, 상기 부내부전원전압을 상기 제 2 참조전압에 따른 거의 일정한 전압을 유지하도록 정전압화하여, 상기 제 2 출력단으로부터 출력하는 것이 바람직하다.
이에 의하면, 전원회로는 외부공급전압에 의존하지 않는 안정된 부내부전원전압을 출력한다. 강압회로는 승압회로에 비하여 전류의 공급능력이 높고, 응답속도도 고속이기 때문에, 이 부내부전원전압을 제 1 웰에 바이어스로서 부여하면 메모리의 동작시에 기판전류가 발생하여 생기는 제 1 웰의 전압의 변동을 최소한으로 억제할 수 있다. 따라서, 메모리셀 어레이에 안정된 동작을 시킬 수 있다.
또한, 상기 전원회로는 상기 주내부전원전압에 기초하여 상기 제 2 참조전압을 생성하는 것이 바람직하다.
또한, 상기 전원회로는 상기 제 2 참조전압을 생성하는 제 2 참조전압생성회로를 추가로 구비하고, 상기 제 2 참조전압생성회로는 제 2 퓨즈를 갖고 있고, 또한 상기 제 2 퓨즈의 트리밍에 의해서 상기 제 2 참조전압을 조정하도록 구성되는것이 바람직하다.
또한, 상기 본 발명에 관한 반도체 집적회로장치에 있어서 상기 전원회로는 상기 외부공급전압을 강압하여, 상기 외부공급전압보다도 낮은 주내부전원전압 및 상기 외부공급전압보다도 낮고 상기 주내부전원전압보다도 높은 부내부전원전압을 상기 내부전원전압으로서 생성하고, 또한 상기 센스앰프에 상기 주내부전원전압을 공급하여, 상기 워드선 드라이버에 상기 부내부전원전압을 공급하는 것으로, 상기 센스앰프는 상기 주내부전원전압을 상기 데이터선에 하이레벨시의 전압으로서 부여하고, 상기 워드선 드라이버는 상기 부내부전원전압을 상기 워드선에 비선택상태의 전압으로서 부여하는 것이 바람직하다.
이에 의하면, 메모리셀에 있어서 전하를 유지하는 비선택상태의 경우에는 액세스 트랜지스터의 게이트전압을 높게 설정한다. 그러면, 서브스레숄드(subthreshold) 전류를 억제하고, 커패시터 축적전하의 데이터선으로의 액세스 트랜지스터를 개재한 리크를 최소한으로 억제할 수 있어, 커패시터의 전하유지능력을 향상시킬 수 있다. 또한, 부내부전원전압을 거의 일정한 전압을 유지하도록 정전압화하면 메모리셀의 액세스 트랜지스터의 게이트전압변동에 의한 서브스레숄드 전류변화가 대단히 낮게 억제된다. 따라서, 외부공급전압이 변동된 경우의 전하유지특성을 향상시킬 수 있다.
또한, 상기 본 발명에 관한 반도체 집적회로장치에 있어서, 상기 전원회로는 상기 외부공급전압을 강압하여, 상기 외부공급전압보다도 낮은 주내부전원전압 및 상기 액세스 트랜지스터의 임계값전압의 절대값과 상기 주내부전원전압을 거의 평균한 전압인 부내부전원전압을 상기 내부전원전압으로서 생성하는 것으로, 상기 데이터선은 프리차지전압으로서 상기 부내부전원전압이 부여되고, 상기 워드선은 선택상태의 전압으로서 접지전압 레벨이 부여되는 것이 바람직하다.
이에 의하면, 데이터선의 하이레벨시의 전압과 로우레벨시의 전압을 거의 평균한 전압이 데이터선의 프리차지전압이 된다. 이것은 전하가 축적되어 있는 경우와, 축적되어 있지 않은 경우의 메모리셀의 커패시터전압을 평균한 전압과 거의 동일하다. 따라서, 커패시터의 축적전하를 데이터선상에 판독했을 때에 데이터선에 생기는 전압의 변화의 절대값을 커패시터에 전하가 축적되어 있던 경우와, 축적되어 있지 않던 경우에서 거의 동일하게 할 수 있다. 이 때문에, 데이터선에 생기는 전압의 변화에 기초하여 행해지는 판독된 데이터의 식별을 잘못 할 가능성을 최소한으로 억제할 수 있다.
또한, 상기 데이터선의 로우레벨시의 전압은 접지전압 레벨인 것이 바람직하다.
(실시예)
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 이하에서는 전압은 모두 접지전위를 기준으로 한다.
도 1은 본 발명의 실시예에 관한 반도체 집적회로장치의 회로배치의 예를 나타내는 설명도이다. 도 1의 반도체 집적회로장치(1)는 동일한 반도체기판상에 CMOS 로직회로 블록(2)과 DRAM 블록(10)을 갖고 있다. CMOS 로직회로 블록(2)에는 DRAM과는 직접적인 관계가 없는 로직회로가 형성되어 있다.
DRAM 블록(10)은 메모리셀 어레이(11)와, 로우디코더부(12)와, 칼럼디코더부(13)와, 메모리제어 회로부(14)와, 리드앰프부(15)를 구비하고 있다. 로우디코더부(12)에는 로우디코더 및 워드선 드라이버가 포함되고, 칼럼디코더부(13)에는 칼럼디코더, 셀렉터 및 센스앰프열이 포함되어 있다. 리드앰프부(15)에는 리드앰프 및 라이트앰프가 포함되어 있다. 또한, 반도체 집적회로장치(1)는 외부와의 입출력을 행하는 선을 접속하는 복수의 패드(3)를 기판 주변의 영역에 갖고 있다.
도 2는 도 1에서의 DRAM 블록(10)의 구성을 나타내는 블록도이다. DRAM 메모리셀 어레이(21)는 매트릭스형상으로 배치된 복수의 메모리셀 MC와, 각각이 각 행의 메모리셀의 선택단자에 접속된 복수의 워드선 WL과, 각각이 각 열의 메모리셀의 데이터 입출력단자에 접속된 복수의 데이터선 BL을 갖고 있다. 데이터선 BL은 반복복귀 데이터선 구조로 되어 있다. 메모리셀 어레이(21)는 도 1의 메모리셀 어레이(11)에 상당하는 것이다.
도 2에 있어서 로우어드레스는 로우디코더(22)에 입력되고, 로우디코더(22)는 로우어드레스에 대응한 워드선 WL을 워드선 드라이버(23)에 구동시킨다. 칼럼어드레스는 칼럼디코더(24)에 입력된다. 칼럼디코더(24)는 센스앰프열(25) 및 리드앰프·라이트앰프(26) 사이에서 데이터를 입출력하고, 센스앰프열(25)에 접속된 데이터선 BL 중 칼럼어드레스에 대응한 데이터를 리드앰프·라이트앰프(26)가 판독기입할 수 있도록 한다. 리드앰프·라이트앰프(26)는 데이터 I/O선과의 사이에서 데이터를 입출력한다.
여기서, 칼럼디코더(24)는 셀렉터도 포함되어 있다. 센스앰프열(25)은 반복복귀 데이터선의 상보 데이터선마다에 센스앰프로서 CMOS 크로스커플링형(cross-coupled) 차동증폭기를 구비하고, 또한 데이터선 프리차지회로, 이퀄라이즈회로 및 칼럼스위치회로를 갖고 있다.
도 3은 도 2의 메모리셀 어레이(21)에 포함되는 메모리셀 MC의 회로도이다. 도 3에 나타내는 바와 같이, 각 메모리셀은 PMOS 트랜지스터인 메모리 액세스 트랜지스터(31)와, 커패시터(32)를 구비하고 있다. 메모리 액세스 트랜지스터(31)의 소스 또는 드레인 중의 한쪽은 데이터선 BL에, 다른 쪽은 커패시터(32)의 한쪽 단자에 접속되고, 메모리 액세스 트랜지스터(31)의 게이트는 워드선에 접속되어 있다. 커패시터(32)의 다른 쪽 단자에는 접지전압 VSS가 부여되어 있다.
도 4는 도 1의 반도체 집적회로장치의 구조를 나타내는 단면도이다. 도 4에 있어서 p형 반도체기판(41) 상에 제 1 웰로서의 n형 웰(42) 및 제 2 웰로서의 n형 웰(43)이 형성되어 있다. 특별히 도시하고 있지 않지만, n형 웰(42) 상에는 메모리셀 어레이(21)가 형성되어 있다.
p형 반도체기판(41)은 접지전압 VSS에 바이어스되어 있다. n형 웰(43)은 도 1의 반도체 집적회로장치의 외부로부터 공급된 외부공급전압 VPP 이하의 전압인 제 1 내부전원전압(주내부전원전압) VDD에 바이어스되어 있다. n형 웰(42)은 외부공급전압 VPP 이하, 또한 제 1 내부전원전압 VDD 이상의 제 2 내부전원전압(부내부전원전압) VINT에 바이어스되어 있다. 따라서, n형 웰영역(42)과 p형 반도체기판(41)의 사이 및 n형 웰영역(43)과 p형 반도체기판(41)의 사이의 pn접합은 역바이어스상태로 되어 있다.
n형 웰(42)에는 PMOS 트랜지스터인 메모리 액세스 트랜지스터(31)와 커패시터(32)가 형성되어 있다. n형 웰(42)의 도전층과, 그 위에 퇴적된 평면형 실리콘산화막과, 또한 그 위에 퇴적된 평면형 상부전극이 커패시터(32)로서 동작하고, 상부전극은 접지전압 VSS에 바이어스되어 있다. 메모리 액세스 트랜지스터(31)와 커패시터(32)는 메모리셀 어레이(21) 내의 하나의 메모리셀을 구성하고 있다.
한편, p형 반도체기판(41) 상에 형성된 NMOS 트랜지스터(33)와 n형 웰(43) 상에 형성된 PMOS 트랜지스터(34)는 상보동작을 행하는 CMOS 회로를 구성하고 있다. 이러한 NMOS 트랜지스터(33) 및 PMOS 트랜지스터(34)가 CMOS 로직회로 블록(2)의 CMOS 로직회로를 구성하고 있다.
도 4에서는 메모리 액세스 트랜지스터(31), 커패시터(32), NMOS 트랜지스터(33) 및 PMOS 트랜지스터(34)는 대표적으로 1개씩 나타나 있다. 실제로는 각 트랜지스터 및 커패시터는 복수개 존재하고, 그들에 의해서 소정의 회로가 구성되어 있다.
또한, 본 실시예의 반도체 집적회로장치에 있어서는 CMOS 로직회로의 NMOS 트랜지스터(33) 및 PMOS 트랜지스터(34)의 게이트산화막 및 커패시터(32)의 평면형 실리콘산화막에는 거의 동일 막두께의 실리콘열산화막을 이용한다. 그러면, 이들 막을 동일 프로세스공정에서 형성할 수 있다. 또한, 커패시터(32)는 부여되는 전압에 의해서 커패시턴스가 변화하는 인핸스먼트(enhancement)형으로 한다.
또, 커패시터(32)의 절연막으로서, 예를 들면 질화실리콘, Ta3O5, BST 등의 산화실리콘보다도 유전율이 높은 절연체재료를 이용하여도 된다. 이 경우, 단위면적당의 용량이 증가하기 때문에, 표준 CM0S 프로세스에 약간의 프로세스공정을 추가하는 것만으로, 메모리셀의 면적을 작게 할 수 있어, 제조비용을 낮게 하는 것이 가능하다. 또한, 커패시터(32)로서 디플리션(depletion)형을 이용하여도 된다.
도 5는 도 1의 반도체 집적회로장치의 전원회로의 관계를 나타내는 블록도이다. 도 5에 있어서 반도체 집적회로장치(1)는 그 반도체기판상에 제 1 전원회로(51)와, 제 2 전원회로(52)와, 제 3 전원회로(53)를 구비하고 있다. 여기서는 이러한 3개의 전원회로에 대해서 설명하지만, 제 1 전원회로(51)와, 제 2 전원회로(52)와, 제 3 전원회로(53)를 어떠한 조합으로 이용하여도 된다.
반도체 집적회로장치(1)에는 접지전압 입력단자 INVSS를 경유하여 접지전압 VSS가 입력되어 있다. 제 1 전원회로(51) 및 제 2 전원회로(52)에는 반도체 집적회로장치(1)의 외부로부터 외부전원전압 입력단자 INVPP를 경유하여 외부공급전압 VPP가 공급되어 있다.
제 1 전원회로(51)는 외부공급전압 VPP를 강압하여 제 1 내부전원전압 VDD를 생성하고, 제 2 전원회로(52) 및 제 3 전원회로(53)에 출력한다. 또한, 제 1 전원회로(51)는 제 1 내부전원전압 모니터단자 OUTVDD를 경유하여 제 1 내부전원전압 VDD를 반도체 집적회로장치(1)의 외부에 출력한다.
제 2 전원회로(52)는 외부공급전압 VPP를 강압하여, 제 1 내부전원전압 VDD보다도 각각 일정한 전압만큼 높은, 제 2 내부전원전압 VINT 및 제 3 내부전원전압(부내부전원전압) VINTW를 생성한다. 제 2 전원회로(52)는 제 2 내부전원전압 VINT를 DRAM 블록(10)의 n형 웰(42)에 바이어스전압으로서 공급하고, 제 3 내부전원전압 VINTW를 워드선 드라이버(23)에 워드선의 하이레벨시(비선택상태)의 전압으로서 공급한다.
제 3 전원회로(53)는 제 1 내부전원전압 VDD를 더욱 강압하여 데이터선 프리차지전압(부내부전원전압) VBP를 생성하고, 데이터선 프리차지회로에 공급한다. 또한, 제 3 전원회로(53)는 데이터선 프리차지전압 모니터단자 OUTVBP를 경유하여 데이터선 프리차지전압 VBP를 반도체 집적회로장치(1)의 외부에 출력한다.
DRAM을 구성하는 메모리셀 어레이(21)의 주변회로에는 제 1 내부전원전압 VDD가 공급되어 있다. 주변회로는, 예를 들면 DRAM의 기입 및 판독제어에 관여하는 로우디코더, 칼럼스위치회로 및 칼럼디코더, 기입 및 판독데이터를 증폭하는 센스앰프 및 메인앰프와 같은 증폭회로, 내부타이밍 발생회로 등이다.
제 1 내부전원전압 VDD는 DRAM의 동작의 기준으로 되어 있다. 제 1 내부전원전압 VDD는 외부공급전압 VPP를 레귤레이터로 강압하여 생성한 전압이고, 외부공급전압 VPP의 변동의 영향을 받지 않는 대단히 안정된 전압이다. 특별히 도시하고 있지 않지만, 제 1 전원회로(51)의 출력을 반도체 집적회로장치(1)의 외부에 설치한 대용량의 커패시터에 접속하여, 제 1 내부전원전압 VDD의 안정화를 도모하도록 하여도 된다.
안정된 제 1 내부전원전압 VDD를 기준으로 하여 생성되는 제 2 내부전원전압VINT, 제 3 내부전원전압 VINTW 및 데이터선 프리차지전압 VBP도 외부공급전압 VPP의 변동의 영향을 받지 않는 대단히 안정된 전압이 되기 때문에, DRAM은 안정된 동작이 가능하다.
또한, 제 1 전원회로(51), 제 2 전원회로(52) 및 제 3 전원회로(53)는 각각 출력전압의 목표값인 참조전압을 생성하는 회로를 구비하고, 이 회로내에 전압프로그램용 퓨즈를 구비하고 있다. 퓨즈를 트리밍함으로써 참조전압을 변경하여, 제 1 내부전원전압 VDD, 제 2 내부전원전압 VINT, 제 3 내부전원전압 VINTW 및 데이터선 프리차지전압 VBP의 미세조정을 하는 것이 가능하다. 이 때문에, 반도체 집적회로장치(1)의 프로세스공정 종료 후의 검사단계에 있어서 DRAM에서 이용되는 전원전압의 조정을 행할 수 있고, 프로세스 의존성이 작아 정확한 전원전압의 설정을 할 수 있다.
예를 들면, 제 2 전원회로(52)에 있어서 퓨즈를 트리밍하고, 메모리 액세스 트랜지스터(31)의 임계값전압의 크기에 따라서 제 3 내부전원전압 VINTW를 조정함으로써, 커패시터(32)의 전하유지특성이 최적이 되도록 워드선 전압을 조정할 수 있다.
또, 제 2 내부전원전압 VINT 및 제 3 내부전원전압 VINTW를 제 2 전원회로(52)에서 생성하기로 하였지만, 이들의 전압을 각각 별도의 전원회로에서 생성하여도 된다. 또한, 제 2 내부전원전압 VINT와 제 3 내부전원전압 VINTW와는 동일한 전압이어도 된다. 이하에서는, 제 3 내부전원전압 VINTW는 제 2 내부전원전압 VINT와 동일한 것으로 하여 설명한다.
도 6은 제 1 전원회로(51)의 구성을 나타내는 회로도이다. 제 1 전원회로(51)는 PMOS 트랜지스터(61, 62, 63, 72)와, NMOS 트랜지스터(64, 65)와, 저항(66a, 66b, 67a, 67b)과, 퓨즈(68, 69)와, 차동증폭기(71)를 구비하고 있다.
PMOS 트랜지스터(61, 62)의 소스에는 외부공급전압 VPP가 부여되어 있다. PMOS 트랜지스터(61)의 드레인은 PMOS 트랜지스터(63)의 게이트 및 NMOS 트랜지스터(64)의 드레인에 접속되어 있다. NMOS 트랜지스터(64, 65)의 소스에는 접지전압 VSS가 부여되어 있다. PMOS 트랜지스터(63)의 드레인은 NMOS 트랜지스터(65)의 드레인 및 NMOS 트랜지스터(64, 65)의 게이트에 접속되어 있다.
저항(66a 및 66b)은 직렬로 접속되어 있다. 이 직렬회로의 일단에는 외부공급전압 VPP가 부여되고, 타단은 PMOS 트랜지스터(61, 62)의 게이트 및 PMOS 트랜지스터(63)의 소스에 접속되어 있다. 퓨즈(68)는 저항(66a)에 병렬로 접속되어 있다.
저항(67a 및 67b)은 직렬로 접속되어 있다. 이 직렬회로의 일단에는 접지전압 VSS가 부여되고, 타단은 PMOS 트랜지스터(62)의 드레인에 접속되어 있다. 퓨즈(69)는 저항(67a)에 병렬로 접속되어 있다.
PMOS 트랜지스터(62)의 드레인의 전압은 참조전압 VREF이다. 이상의 회로는 참조전압을 생성하는 회로로서 동작한다.
참조전압 VREF는 차동증폭기(71)의 음의 입력단자에 입력된다. 차동증폭기(71)의 출력단자는 PMOS 트랜지스터(72)의 게이트에 접속되어 있다. PMOS 트랜지스터(72)의 소스에는 외부공급전압 VPP가 부여되고, 드레인에는 차동증폭기(71)의 양의 입력단자가 접속되어 있다. PMOS 트랜지스터(72)의 드레인으로부터는 제 1 전원회로(51)의 출력으로서, 제 1 내부전원전압 VDD가 출력된다. 즉, PMOS 트랜지스터(72)는 외부공급전압을 공급하는 외부공급전압단과 출력단 사이에 삽입되어 있다. 제 1 내부전원전압 VDD는 참조전압 VREF를 목표값으로서 제어된다.
PMOS 트랜지스터(61, 62, 63)는 모두 같은 크기, 같은 특성의 트랜지스터이다. 또한, NMOS 트랜지스터(64, 65)는 같은 크기, 같은 특성의 트랜지스터이다.
PMOS 트랜지스터(61, 63), NMOS 트랜지스터(64, 65)는 커런트미러 회로를 구성하고 있다. 또한, PMOS 트랜지스터(61 및 62)의 게이트·소스간 전압은 같다. 따라서, 이들의 트랜지스터(61∼65)를 흐르는 전류 I는 같다. 이 때, 저항(66a 및 66b)의 직렬회로의 저항값을 R1로 하면 다음식 1과 같이,
[수학식 1]
IR1
= Vgs
= Vthp+ (2I/β)1/2
라는 관계가 성립한다. 여기서 Vgs, Vthp, β는 각각 PM0S 트랜지스터(61, 62)의 게이트·소스간 전압, 임계값전압, 이득계수이다. 이득계수 β=μCoxW/L이고, μ, Cox, W, L은 각각 PMOS 트랜지스터(61, 62)의 표면이동도, 단위면적당의 게이트용량, 채널폭, 채널길이이다.
수학식 1의 우변의 제 2항은 제 1항에 비하여 작게 할 수 있기 때문에,저항(67a 및 67b)의 직렬회로의 저항값을 R2로 하면 다음식 2와 같이 참조전압 VREF는,
[수학식 2]
VREF
= IR2
=(R2/Rl) Vthp
가 된다. 따라서, 참조전압 VREF는 외부공급전압 VPP에 의존하지 않는다. 저항값 R1, R2는 참조전압 VREF가 제 1 내부전원전압 VDD로서의 소정의 값이 되도록 설정된다.
차동증폭기(71)는 양의 입력단자의 전압인 제 1 내부전원전압 VDD가 참조전압 VREF와 같아지도록, 빠르게 피드백제어를 행하기 때문에, 제 1 내부전원전압 VDD는 외부공급전압 VPP에 의존하지 않는 안정된 전압을 유지한다.
제 1 내부전원전압 VDD는 퓨즈(68 또는 69)를 트리밍함으로써, 조정할 수 있다. 예를 들면, 퓨즈(68)를 차단하면 저항(66a, 66b)이 직렬로 접속된 회로의 저항값 R1은 커지기 때문에, 수학식 2에서 참조전압 VREF는 낮아진다. 따라서, 제 1 내부전원전압 VDD는 낮아진다. 또한, 퓨즈(69)를 차단하면 저항(67a, 67b)이 직렬로 접속된 회로의 저항값 R2는 커지기 때문에, 수학식 2에서 참조전압 VREF는 높아진다. 따라서, 제 1 내부전원전압 VDD는 높아진다.
이와 같이, 제 1 전원회로(51)는 제조프로세스 종료 후의 검사시에, 퓨즈를트리밍함으로써 제 1 내부전원전압 VDD를 조정할 수 있기 때문에, 프로세스 편차에 의존하지 않는 안정된 전압을 출력할 수 있다.
또, 전원회로의 구성으로서 PMOS 트랜지스터(72) 대신에 NMOS 트랜지스터를 이용하는 등 다양한 설계변경이 가능한 것은 당업자에게 있어서 자명하다.
제 2 전원회로(52)는 도 6의 제 1 전원회로(51)에 있어서 접지전압 VSS 대신에 제 1 내부전원전압 VDD를 입력으로 하여, 제 1 내부전원전압 VDD 대신에 제 2 내부전원전압 VINT을 출력하는 것이다. 제 2 전원회로(52)는 제 1 내부전원전압 VDD보다도 일정한 전압만큼 높은 전압을 참조전압 VREF로 하도록 설정되는 것 외에는 제 1 전원회로(51)와 동일하기 때문에, 그 설명을 생략한다.
제 2 전원회로(52)는 제 2 내부전원전압 VINT와는 다른 제 3 내부전원전압 VINTW를 출력하는 경우에는 이것과 동일한 회로를 추가로 구비하고, 이 회로에 있어서 제 1 내부전원전압 VDD보다도 일정한 전압만큼 높은 전압이 참조전압으로서 설정된다.
제 3 전원회로(53)는 도 6의 제 1 전원회로(51)에 있어서 외부공급전압 VPP 대신에 제 1 내부전원전압 VDD를 입력으로 하여, 제 1 내부전원전압 VDD 대신에 데이터선 프리차지전압 VBP를 출력하는 것이다. 제 3 전원회로(53)는 메모리 액세스 트랜지스터(31)의 임계값전압의 절대값과 제 1 내부전원전압 VDD를 거의 평균한 전압을 참조전압 VREF로 하도록 설정되는 것 외에는 제 1 전원회로(51)와 동일하기 때문에, 그 설명을 생략한다.
데이터선 프리차지전압 VBP는 제 1 내부전원전압 VDD가 변동된 경우에는 그변동량에 비례하여 변동하는 편이 바람직하다. 이 때문에, 특별히 도시하지 않지만, 복수의 저항을 직렬로 접속한 회로의 일단에 제 1 내부전원전압 VDD를 부여하고, 타단에 접지전압 VSS를 부여하여, 이 저항을 직렬로 접속한 회로의 중간점의 전압을 참조전압 VREF로서 이용하도록 하여도 된다.
도 7은 DRAM 블록(10)의 각부의 동작시의 전압에 대한 설명도이다. 워드선 드라이버(23)에는 제 3 내부전원전압 VINTW가 제 2 전원회로(52)로부터 입력되어 있다. 워드선 드라이버(23)는 판독동작이 행해지고 있지 않은 비선택상태에서는, 메모리셀을 선택하는 워드선 WL에, 제 1 내부전원전압 VDD보다도 전압 Vα만큼 높은 제 3 내부전원전압 VINTW (여기서는, 제 2 내부전원전압 VINT와 동일하다고 한다)를 부여하고 있고, 메모리셀의 커패시터의 전하가 메모리 액세스 트랜지스터를 개재하여 데이터선에 리크하는 것을 방지하고 있다. 전압 Vα는 메모리 액세스 트랜지스터의 서브스레숄드 전류 및 접합전류의 크기의 합계가 최소가 되는 값으로서 설정된다.
메모리셀의 커패시터는 유지하는 정보가 논리 "0"이고 전하가 축적되어 있지 않은 경우에는, 임계값전압 VTP의 절대값 ｜VTP｜와 거의 동일한 전압 MVL을 유지하고, 유지하는 정보가 논리 "1"이고 전하가 축적되어 있는 경우에는 거의 제 1 내부전원전압 VDD와 동일한 전압 MVH를 유지하고 있다.
데이터선 프리차지회로는 데이터선쌍을 제 1 내부전원전압 VDD와 임계값전압 VTP의 절대값의 정확한 중간전압인 데이터선 프리차지전압 VBP=(VDD+｜VTP｜)/2에 프리차지하고 있다. 즉, 데이터선쌍은 메모리셀의 커패시터에 전하가 축적되어 있는 경우와 축적되어 있지 않은 경우의 커패시터전압의 거의 평균값이 되도록 프리차지되어 있다.
도 2, 도 7을 참조하여 DRAM의 판독동작시의 설명을 한다. 로우디코더(22)는 입력된 로우어드레스 신호를 디코드하여 워드선 선택신호를 생성한다. 이 워드선 선택신호가 워드선 드라이버(23)에 입력되면 워드선 드라이버(23)는 선택된 워드선 WL을 구동하여 접지전압 VSS가 되도록 한다. 선택된 워드선 WL에 접속된 메모리 액세스 트랜지스터가 온이 되기 때문에, 메모리셀의 커패시터에 축적된 정보가 반복복귀 구조의 각 데이터선쌍 위에 판독된다.
데이터선쌍 중, 메모리셀의 데이터를 판독하기 위해서 이용되는 한쪽의 데이터선/BL의 전압은 메모리셀의 커패시터에 전하가 축적되어 있는 경우는 데이터선 프리차지전압 VBP보다도 약간 높아지고, 전하가 축적되어 있지 않은 경우는 데이터선 프리차지전압 VBP보다도 약간 낮아진다. 이 때, 데이터선쌍의 다른 쪽의 데이터선 BL의 전압은 데이터선 프리차지전압 VBP를 유지한다.
데이터선쌍은 센스앰프(25)의 크로스커플링형 차동증폭기에 접속되어 있다. 이 때문에, 이러한 어드레싱시에 데이터선 사이에 생긴 약간의 전압차에 기초하여 전압이 높은 측의 데이터선 전압은 제 1 내부전원전압 VDD를 향하여 상승하고, 전압이 낮은 측의 데이터선 전압은 접지전압 VSS를 향하여 하강한다. 이 때의 데이터선 전압의 변화는 양의 귀환동작이기 때문에, 전압은 빠르게 변화하여, 최종적으로 데이터선쌍의 한쪽의 전압은 하이레벨시의 전압으로서 제 1 내부전원전압 VDD에 도달하고, 또 한쪽의 전압은 로우레벨시의 전압으로서 접지전압 VSS에 도달하여 안정하게 된다.
그 후, 칼럼디코더(24), 칼럼어드레스신호를 디코드하여 칼럼선택신호를 생성하고, 센스앰프와 데이터선이 선택된다. 메모리가 축적되어 있던 논리정보는 센스앰프에서 증폭되고, 리드앰프·라이트앰프(26)를 개재하여 DRAM으로부터 출력된다.
이상과 같이, 메모리 액세스 트랜지스터로서 PM0S 트랜지스터를 이용하는 것으로, 3중 웰구조를 이용하지 않고, CMOS 로직회로와 DRAM을 동일 반도체기판상에 형성하는 것이 가능하다.
또한, CMOS 로직회로의 트랜지스터의 게이트산화막과, DRAM 커패시터의 용량절연막에 동일 막두께의 실리콘열산화막을 이용함으로써, 양자를 동일 프로세스공정에서 형성할 수 있다. 이 때문에, CMOS 로직회로의 트랜지스터와 DRAM을 동일 반도체기판상에 표준 CMOS 프로세스에 의해서 형성하는 것이 가능해지고, 비용의 저하를 실현할 수 있을 뿐만 아니라, DRAM 형성시의 프로세스에 의해서 생기는 CMOS 로직회로의 트랜지스터의 성능열화를 막을 수 있다.
또한, 외부전원을 강압하여 얻어지는 안정된 전압을 기준으로 하여 DRAM 전원전압을 설정하는 것으로, 외부전압변동에 대하여 안정된 전압을 DRAM에 공급할 수 있다. 또한, DRAM 검사시에 퓨즈소자를 트리밍하여, 전원전압을 미세조정하는 것으로, 프로세스 편차에 의존하지 않는 안정된 전압을 DRAM에 공급할 수 있다.
또, 특별히 도시하고 있지 않지만, n형의 반도체기판에 p형 웰을 형성하고, 또한 이 p형 웰내에 n형 웰을 형성하며, 이 n형 웰상에 메모리셀 어레이를 형성하여도 된다. 즉, p형 반도체영역내에 n형 웰이 형성되어 있는 것이라면 본 발명을 적용할 수 있다.
이상과 같이, 본 발명에 의하면 외부공급전압의 변동이나 프로세스 편차의 영향을 받지 않고, DRAM에 공급하는 전압이 안정화되기 때문에 DRAM의 안정동작, 동작마진의 확보를 실현할 수 있고, DRAM의 설계자유도의 향상, 프로세스 마진의 확대, 검사의 용이화를 실현할 수 있다.
또한, 프로세스공정을 간략화할 수 있기 때문에, 제조비용을 저하시키는 것 및 CMOS 로직회로의 트랜지스터의 성능열화를 막을 수 있다.
따라서, 로직회로의 성능을 희생시키지 않고, SRAM이나 3차원 구조의 커패시터를 갖는 DRAM보다도 저비용이고, 중용량의 메모리를 요구하는 애플리케이션에 적당한 DRAM을 혼재한 반도체 집적회로장치를 실현할 수 있다.
Claims (19)
- p형 반도체영역내에 형성된 n형의 제 1 웰과,복수의 워드선과,복수의 데이터선과,게이트가 상기 복수의 워드선 중의 대응하는 하나에 접속되고, 소스가 상기 복수의 데이터선 중의 대응하는 하나에 접속된 p채널형 MOS(metal oxide semiconductor) 액세스 트랜지스터 및 상기 액세스 트랜지스터의 드레인에 접속된 커패시터를 각각 갖는 복수의 메모리셀이, 상기 제 1 웰상에 매트릭스형상으로 형성된 DRAM(dynamic random-access memory) 메모리셀 어레이와,상기 복수의 데이터선에 결합된 센스앰프열과,상기 복수의 워드선을 구동하는 워드선 드라이버와,외부로부터 공급된 외부공급전압을 입력으로 하여, 상기 센스앰프, 상기 워드선 드라이버 및 상기 제 1 웰에, 상기 외부공급전압을 강압하여 생성한 내부전원전압을 공급하는 전원회로를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 1항에 있어서,상기 p형 반도체영역상에 형성된 로직회로를 추가로 구비한 것을 특징으로 하는 반도체 집적회로장치.
- 제 1항에 있어서상기 전원회로는,상기 외부공급전압을 강압하여, 상기 외부공급전압보다도 낮은 주내부전원전압 및 상기 외부공급전압보다도 낮고 상기 주내부전원전압보다도 높은 부내부전원전압을 상기 내부전원전압으로 하여 생성하고, 또한,상기 센스앰프에 상기 주내부전원전압을 공급하여, 상기 제 1 웰에 상기 부내부전원전압을 바이어스로 하여 부여하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 3항에 있어서,상기 p형 반도체영역내에 형성된 n형의 제 2 웰과,상기 p형 반도체영역상에 형성된 n채널형 MOS 트랜지스터 및 상기 제 2 웰상에 형성된 p채널형 MOS 트랜지스터를 갖는 로직회로를 추가로 구비하고,상기 전원회로는,상기 제 2 웰에 상기 주내부전원전압을 바이어스로 하여 부여하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 4항에 있어서,상기 각 메모리셀의 상기 커패시터는 상기 제 1 웰상에 형성된 평면형 절연막과 상기 평면형 절연막상에 형성된 평면형 상부전극을 갖고, 상기 평면형 상부전극은 접지전압에 바이어스되는 것을 특징으로 하는 반도체 집적회로장치.
- 제 5항에 있어서,상기 평면형 절연막은 상기 n채널형 MOS 트랜지스터 및 상기 p채널형 MOS 트랜지스터의 게이트산화막과 거의 동일 막두께의 실리콘산화막인 것을 특징으로 하는 반도체 집적회로장치.
- 제 3항에 있어서,상기 전원회로는,상기 외부공급전압을 공급하는 외부공급전압단과 제 1 출력단 사이에 삽입된 제 1 MOS 트랜지스터와,제 1 참조전압과 상기 제 1 출력단의 전압을 입력으로 하는 제 1 차동증폭기를 구비하고, 또한,상기 제 1 차동증폭기의 출력에 의해서 상기 제 1 MOS 트랜지스터를 제어하고, 상기 주내부전원전압을 상기 제 1 참조전압에 따른 거의 일정한 전압을 유지하도록 정전압화하여, 상기 제 1 출력단으로부터 출력하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 7항에 있어서,상기 전원회로는,상기 제 1 참조전압을 생성하는 제 1 참조전압 생성회로를 추가로 구비하고,상기 제 1 참조전압 생성회로는,제 1 퓨즈를 갖고 있고, 또한, 상기 제 1 퓨즈의 트리밍에 의해서 상기 제 1 참조전압을 조정하도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
- 제 7항에 있어서,상기 전원회로는,상기 외부공급전압단과 제 2 출력단 사이에 삽입된 제 2 MOS 트랜지스터와,제 2 참조전압과 상기 제 2 출력단의 전압을 입력으로 하는 제 2 차동증폭기를 추가로 구비하고, 또한,상기 제 2 차동증폭기의 출력에 의해서 상기 제 2 MOS 트랜지스터를 제어하고, 상기 부내부전원전압을 상기 제 2 참조전압에 따른 거의 일정한 전압을 유지하도록 정전압화하여, 상기 제 2 출력단으로부터 출력하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 9항에 있어서,상기 전원회로는,상기 주내부전원전압에 기초하여 상기 제 2 참조전압을 생성하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 9항에 있어서,상기 전원회로는,상기 제 2 참조전압을 생성하는 제 2 참조전압 생성회로를 추가로 구비하고,상기 제 2 참조전압 생성회로는,제 2 퓨즈를 갖고 있고, 또한 상기 제 2 퓨즈의 트리밍에 의해서 상기 제 2 참조전압을 조정하도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
- 제 1항에 있어서,상기 전원회로는,상기 외부공급전압을 강압하여, 상기 외부공급전압보다도 낮은 주내부전원전압 및 상기 외부공급전압보다도 낮고 상기 주내부전원전압보다도 높은 부내부전원전압을 상기 내부전원전압으로 하여 생성하고, 또한,상기 센스앰프에 상기 주내부전원전압을 공급하고, 상기 워드선 드라이버에 상기 부내부전원전압을 공급하는 것이며,상기 센스앰프는,상기 주내부전원전압을 상기 데이터선에 하이레벨시의 전압으로 하여 부여하고,상기 워드선 드라이버는,상기 부내부전원전압을 상기 워드선에 비선택상태의 전압으로 하여 부여하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 12항에 있어서,상기 전원회로는,상기 외부공급전압을 공급하는 외부공급전압단과 제 1 출력단 사이에 삽입된 제 1 MOS 트랜지스터와,제 1 참조전압과 상기 제 1 출력단의 전압을 입력으로 하는 제 1 차동증폭기를 구비하고, 또한,상기 제 1 차동증폭기의 출력에 의해서 상기 제 1 MOS 트랜지스터를 제어하고, 상기 주내부전원전압을 상기 제 1 참조전압에 따른 일정한 전압을 유지하도록 정전압화하여, 상기 제 1 출력단으로부터 출력하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 13항에 있어서,상기 전원회로는,상기 제 1 참조전압을 생성하는 제 1 참조전압 생성회로를 추가로 구비하고,상기 제 1 참조전압 생성회로는,제 1 퓨즈를 갖고 있고, 또한 상기 제 1 퓨즈의 트리밍에 의해서 상기 제 1 참조전압을 조정하도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
- 제 13항에 있어서,상기 전원회로는,상기 외부공급전압단과 제 2 출력단 사이에 삽입된 제 2 MOS 트랜지스터와,제 2 참조전압과 상기 제 2 출력단의 전압을 입력으로 하는 제 2 차동증폭기를 추가로 구비하고, 또한,상기 제 2 차동증폭기의 출력에 의해서 상기 제 2 MOS 트랜지스터를 제어하고, 상기 부내부전원전압을 상기 제 2 참조전압에 따른 거의 일정한 전압을 유지하도록 정전압화하여, 상기 제 2 출력단으로부터 출력하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 15항에 있어서,상기 전원회로는,상기 주내부전원전압에 기초하여 상기 제 2 참조전압을 생성하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 15항에 있어서,상기 전원회로는,상기 제 2 참조전압을 생성하는 제 2 참조전압 생성회로를 추가로 구비하고,상기 제 2 참조전압 생성회로는,제 2 퓨즈를 갖고 있고, 또한 상기 제 2 퓨즈의 트리밍에 의해서 상기 제 2 참조전압을 조정하도록 구성된 것을 특징으로 하는 반도체 집적회로장치.
- 제 1항에 있어서,상기 전원회로는,상기 외부공급전압을 강압하여, 상기 외부공급전압보다도 낮은 주내부전원전압 및 상기 액세스 트랜지스터의 임계값전압의 절대값과 상기 주내부전원전압을 거의 평균한 전압인 부내부전원전압을 상기 내부전원전압으로 하여 생성하는 것이며,상기 데이터선은 프리차지전압으로 하여 상기 부내부전원전압이 부여되고,상기 워드선은 선택상태의 전압으로 하여 접지전압레벨이 부여되는 것을 특징으로 하는 반도체 집적회로장치.
- 제 18항에 있어서,상기 데이터선의 로우레벨시의 전압은 접지전압레벨인 것을 특징으로 하는 반도체 집적회로장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2000-00270579 | 2000-09-06 | ||
| JP2000270579A JP2002083942A (ja) | 2000-09-06 | 2000-09-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020020219A true KR20020020219A (ko) | 2002-03-14 |
| KR100791178B1 KR100791178B1 (ko) | 2008-01-02 |
Family
ID=18756997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010054654A KR100791178B1 (ko) | 2000-09-06 | 2001-09-06 | 반도체 집적회로장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6493282B2 (ko) |
| EP (1) | EP1187138A3 (ko) |
| JP (1) | JP2002083942A (ko) |
| KR (1) | KR100791178B1 (ko) |
| CN (1) | CN1252732C (ko) |
| TW (1) | TW556229B (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059273A (ja) * | 2001-08-09 | 2003-02-28 | Hitachi Ltd | 半導体記憶装置 |
| JP2003099414A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP4228683B2 (ja) * | 2002-06-04 | 2009-02-25 | 沖電気工業株式会社 | 半導体装置 |
| JP2004213722A (ja) * | 2002-12-27 | 2004-07-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び半導体集積回路装置 |
| DE10316581B4 (de) * | 2003-04-10 | 2010-04-22 | Qimonda Ag | Integrierter Speicher mit einer Spannungsgeneratorschaltung zur Erzeugung einer Spannungsversorgung für einen Schreib-Lese-Verstärker |
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| JP2009009680A (ja) * | 2007-05-25 | 2009-01-15 | Nec Electronics Corp | 半導体装置 |
| US7929359B2 (en) * | 2008-11-13 | 2011-04-19 | Mosys, Inc. | Embedded DRAM with bias-independent capacitance |
| US9349436B2 (en) | 2012-03-06 | 2016-05-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory and method of making the same |
| US8947902B2 (en) | 2012-03-06 | 2015-02-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory and method of making the same |
| KR102072407B1 (ko) * | 2013-05-03 | 2020-02-03 | 삼성전자 주식회사 | 메모리 장치 및 그 구동 방법 |
| US10585643B2 (en) * | 2016-05-13 | 2020-03-10 | The Regents Of The University Of California | Fine-grained analog memory device based on charge-trapping in high-K gate dielectrics of transistors |
| CN108766499B (zh) * | 2018-04-26 | 2021-05-21 | 上海华力微电子有限公司 | E-fuse存储阵列、e-fuse以及e-fuse操作方法 |
| KR102615012B1 (ko) | 2018-11-12 | 2023-12-19 | 삼성전자주식회사 | 메모리 장치 및 그것의 동작 방법 |
| CN113470710B (zh) * | 2020-03-31 | 2024-03-26 | 长鑫存储技术有限公司 | 半导体存储器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436073A3 (en) * | 1990-01-05 | 1993-05-26 | International Business Machines Corporation | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories |
| JPH03276673A (ja) | 1990-03-26 | 1991-12-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US5198995A (en) * | 1990-10-30 | 1993-03-30 | International Business Machines Corporation | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories |
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| KR100565941B1 (ko) * | 1997-06-16 | 2006-03-30 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체집적회로장치 |
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| JP3853513B2 (ja) * | 1998-04-09 | 2006-12-06 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍ |
| JP2000021170A (ja) * | 1998-04-30 | 2000-01-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| US6075720A (en) | 1998-08-14 | 2000-06-13 | Monolithic System Tech Inc | Memory cell for DRAM embedded in logic |
-
2000
- 2000-09-06 JP JP2000270579A patent/JP2002083942A/ja active Pending
-
2001
- 2001-09-04 CN CNB011310340A patent/CN1252732C/zh not_active Expired - Fee Related
- 2001-09-05 EP EP01121277A patent/EP1187138A3/en not_active Withdrawn
- 2001-09-05 TW TW090122044A patent/TW556229B/zh not_active IP Right Cessation
- 2001-09-06 KR KR1020010054654A patent/KR100791178B1/ko not_active IP Right Cessation
- 2001-09-06 US US09/946,480 patent/US6493282B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1187138A3 (en) | 2004-06-09 |
| CN1252732C (zh) | 2006-04-19 |
| JP2002083942A (ja) | 2002-03-22 |
| KR100791178B1 (ko) | 2008-01-02 |
| CN1342983A (zh) | 2002-04-03 |
| US6493282B2 (en) | 2002-12-10 |
| US20020027810A1 (en) | 2002-03-07 |
| TW556229B (en) | 2003-10-01 |
| EP1187138A2 (en) | 2002-03-13 |
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