TW556229B

TW556229B - Semiconductor integrated circuit

Info

Publication number: TW556229B
Application number: TW090122044A
Authority: TW
Inventors: Masahisa Iida; Kiyoto Oota; Yuji Yamasaki; Hakuhei Kawakami
Original assignee: Matsushita Electric Ind Co Ltd
Priority date: 2000-09-06
Filing date: 2001-09-05
Publication date: 2003-10-01
Also published as: EP1187138A3; CN1252732C; JP2002083942A; KR100791178B1; CN1342983A; US6493282B2; US20020027810A1; EP1187138A2; KR20020020219A

Description

556229 案號 9Q122044 曰修正五、發明說明（1) [本發明所屬之技術領域] 本發明係關於:擁有DRAM (Dynamic Random-Access Memory )之半導體積體電路裝置。 [習知之技術] 最近，CPU (Central Processing Unit) 、ASIC (Appl ication - Specif ic Integrated Circuit )等邏輯電路和DRAM混裝在一個半導體基板上的半導體積體電路裝置，愈來愈引人注目。如此之半導體積體電路裝置1 (以下稱其為DRAM混載半導體裝置），係利用一個晶片即可實現利用含有邏輯晶片、通用DRAM晶片等多個晶片所能實現之功能者。因此，如此之半導體積體電路裝置具有以下優點：因連接晶片和晶片間之長導線不需要了，還因可共用一個銲接墊了，故可使半導體積體電路裝置的實裝面積變小；因導線變短了，故導線電容變小，資料傳輸速度提高，還因導線變短而不需要用來驅動很長的導線的大驅動電路了，故整個系統的功耗低了。對習知之備有疊層電容器型DRAM的DRAM混載半導體裝置進行說明。在該半導體裝置中，邏輯電路由CM〇s (Complementary Metai 〇xide Semic〇nduct〇〇電路構成。圖8為顯示習知之疊層電容器型⑽錢混載半導體裝置的結構的概略剖面圖。圖8中的半導體裝置，係包括：p型半導體基板91、N阱區92，94、P阱區93、NM〇S ( N通道型

第6頁 556229 一案號 90122044

五、發明說明（2) MOS (，etal Oxide Semiconductor))記憶體存取電晶體 95、疊層型記憶單:元中之電容器96、邏輯部關〇§電晶體 97、邏輯部pm〇S (P通道型M0S )電晶體98。如圖8所示，在P型半導體基板（P-SUb )上形成有1^阱 (NW)及P牌（pw) °n+為N型擴散區，p+為p型擴散區， BL為資料線，WL為字線，VDD為電源電壓，VBB為比接地電壓還低的電壓（基板偏壓）。將DRAM混載半導體裝置的電晶體及電容器細微化，就能實現邏輯電路的高速化，並能借助DRAM之高積體化而使晶片面積變小。記憶體存取電晶體9 5採用NM〇s電晶體，記憶單元中的電容器9 6為三維結構如疊層型等，它能在一小面積下貫現DRAM穩定工作所需之充份之電容。p阱gg包含在P型半導體基板91上之n阱92中，即為所謂的三重牌結構。、口向P拼93、N解92及P型半導體基板91施加電壓，以使所形成之pn接面處於逆偏壓狀態。具體而言，p型半導體基板91上施以接地電壓，N阱92上施以電源電壓VDD，P胖 93上施以比接地電壓還低的負電壓VBb作偏壓。電源電壓 VDD及電壓VBB自形成在p型半導體基板91上之電源電路輪出。讓記憶體存取電晶體9 5及記憶單元中的電容器9 6形成於三重阱上’再如此對其施加偏壓以後，便既能將記憶體及邏輯電路分離開，又能使記憶體存取電晶體9 5的定限電壓升高。是以，便能防止記憶單元中的電容器9 6的電荷通過記憶體存取電晶體9 5漏至資料線B L中。

556229 案號 90122044 五、發明說明（3) 資料線BL上的電壓在接地電壓和電源電壓VD])之間。為將資料寫入記憶單元中的電容器9 6或者從記憶單元中的電容器96中讀取，施加給記憶體存取電晶體95之閘極電壓係要比電源電壓VDD再高出記憶體存取電晶體95的定限電壓這一部份。於是，就必須向字線^施加在内部升壓電路所產生的電壓、從外部輸入的電壓。在邏輯電路部份，由形成在P型半導體基板91上的

NMOS電晶體97和形成在N阱94上的PMOS電晶體98形成CMOS 邏輯電路。在CMOS邏輯電路中，NM0S電晶體97和PMDS電晶體98的操作互補。因P型半導體基板91上施加了接地電壓阳作偏壓，故可防止由於定限電壓之增加而導致之操作速度之下降。，又 [發明欲解決之課題] 然而.，與標準CMOS製造工藝相比，如此之])ram混載半導體裝置之製造工藝較複雜，由於製程數、光罩數的增加’成本也增加。例如，製造如此之DRAM混載半導體裝置曰守’除了要進行標準的CMOS製程以外，還要再進行形成三重阱、形成疊層型記憶單元中的電容器等新製程。還存在以下問題··因於形成資料線在下的疊層型電容器之時，上部電極的高度變高，而造成連接第一層導線和第一層導線的通孔的縱橫比增大，結果係難以形成導線。而且，於形成CMOS邏輯電路的電晶體之後，尚要於一高溫下形成疊層型電容器的電容絕緣膜，故CMOS邏輯電路中之電晶體之性能會惡化。

第8頁 556229 — —_案號 90122044_年月日倏正__ 五 '發明說明（4) 還有，需要一用來將比電源電壓VDD還高的電壓施加給字線驅動電壓的:充電泵升壓型升壓電源電路、和一形成有記憶單元的阱的電壓偏壓為比接地電壓還低的電屋的充電泵降壓型降壓電源電路。然而，充電泵型電源電路存在著供給電壓的過度變動很大問題，此乃其結構之故。是以，DRAM能穩定工作之電壓、溫度等容限變窄。從製造工藝的角度來看，即因利用CMOS的製造工藝製造SRAM比利用它製造DRAM更容易，故在同一個半導體基板上混載SRAM (Static Random-Access Memory)和 CM 0 S 邏輯電路比混載D R A M和C Μ 0 S邏輯電路更有利。然而，因普通 6個電晶體之SRAM單元的面積近似為])R AM單元的1 0倍，故若採用SRAM ’晶片面積就要大些。是以，在最小細微設計規格為0 · 1 8微米的世代，最大亦只能搭載容量僅為幾百 kbi t之小容量記憶體。與此相對，DRAM中的.每一個記憶單元之面積很小，，故可在小面積之晶片上混載CM〇s邏輯電路和大容量的 DRAM。然而，習知之混載DRAM半導體裝置存在著製造成本增大、CMOS邏輯電路的性能下降等問題。因此，除如圖像用途般、’要求容量很大、且要備有位寬寬的匯流之DRAM，以高速地傳輸大量資料之用途以外，混載之益處不甚大。邏輯電路積體於同一個晶片上，如此之需求愈來愈多。

f 一方面’要求記憶體的容量在1〜4Mbit左右（在最小細微設計規格〇 ·丨8微米的世代，可以說此係中等容量）的應用軟件很多。因此，將與同容量之SRAM相比面積小了很多之中容量記憶體，和低成本下即可實現高邏輯性能之 556229

_ 案號 9012^44 五、發明說明（5) 研究出來者。其目的係成本低之半導體積體電本發明正是為解決上述問題而在於：提供備有工:作穩定之⑽AM、路裝置。 [為解決課題之手段] 本發明之半導體積體電路裝置，係包括··形成在？型半導體區域内的N型第1阱；複數條字線；複數條資料線；複數個記憶單元排列於上述第i阱上而形成之矩陣狀dram (Dynamic Random-Access Memory)記憶單元陣列，每一個記憶單元，皆係由其閘極接在上述複數條字線令於其相對應之一條上、源極接在上述複數條資料線中與其相對應之一條上、汲極接在電容器上之P通道型M〇s (Mdai Oxide Semiconductor)存取電晶體和接在上述存取電晶汲Ϊ上之電容器組成；和上述複數條資料線耦合的感測放大器列；驅動上述複數條字線的字線驅動哭·以及^ 自外部供來的外部供給電壓為輸入，將降低上述外電壓而生成的内部電源電壓供向上述感測放大器、ϋ 線驅動态及上述第1牌的内部電源電路。 ) 蘇、此電源電路使外部供給電壓卜降，故叙不r之充電系型電路。因可將於應“ΐ高二=大電μ之降壓.電路中所生成的電壓作為供向感測放大内部電源電壓，故記憶單元陣列之操作报穩定。遷^，較佳者，係上述本發明所關係之半導體衣置還包括形成於上述ρ型半導體區域上的邏輯、豆

1^:—記憶體和邏輯電^成於同一個半導體基板 iWMftiAVMf mi I* 」义1· _睡丨丨…丨· _丨睡

第10頁 556229 曰 j多正案號 90122044 五、發明說明（6) 上’故可使電路面積變小，待命倍雜傳輸速度加快。： “體和邏輯電路間之資料還有，較佳者，係在上述本發電路裝置中，上述電源電路，係使上：c積體降，以生成比上述外部供給電壓還低的主内部、:電壓下 :交上述外部供給電麼為低、較上述主内冑電源y電摩及田,J内部電源電壓作上述内部電源電壓，且 7 、、堅為高之源電塵供向上述感測放大器，將上 ' =内部電上述第1阱作偏壓。】内°卩電源電壓供向據此，可藉由基板偏壓效果提高記憶單元‘ 晶體之定限電壓，以防止在記憶單元中發生 ^存取電的存儲電荷通過存取電晶體漏至資料線上。再=了 =保持容減少了，故可使資料線的寄生電容減少。因此，f電容器的存儲電荷較少，也可進行讀取操作，從而電憶體的操作容限。 j致向記還有’較佳者，係上述半導體積體電路裝置，還包括：形成在上述P型半導體區域内的N型第2阱、和由形匕成在上述P型半導體區域上的N通道型M OS電晶體及形成在上述第2味上的ρ通道型MOS電晶體構成的邏輯電路，上述電源電路’係向上述第2阱施加上述主内部電源電壓作偏一壓。據此無需二重味結構，便能在同一個半導體基板上形成記憶單元陣列和CMOS邏輯電路，結果係可簡化製造工〇還有’較佳者，係上述每一個記憶單元中之電容器，第11頁 556229 號 90122044 修正五、發明說明（7) 包括形成在上述第1阱上的平面形絕緣膜和形成在上述平面形絕緣膜上的平:面形上部電極，上述平面形上部電極被偏壓為接地電壓。據此，無需用以形成參層型、溝槽型電容器等複雜製造工藝，便能絮成記幃單元。再者，因可用介電常數較氧化娃為高之憶單元中之電容器之電容絕緣膜，是以，可使單位面積上的電容變大，亦即能使含有該電容器之記憶小。結果，係製造成本下降。還有，較佳者，係上述平面形絕緣膜’為膜厚、基本上和上述Ν通道型MOS電晶艘及上述Ρ通益型電晶體的閘極氧化膜的膜厚一樣厚之氧化石夕膜。據此，可於同一個製造製程下’形成CM0S邏輯電路中之電晶體之閘極氧化膜和記憶單元中之電谷為之電容絕緣膜。是以，可於絕對標準之CMOS製造工藝下’於同一個半導體基板上形成CMOS邏輯電路和DRAM記憶單元陣列。結果，不僅半導體積體電路裝置的製造成本降低了，而且於形成DRAM記憶單元之時，裝置内的CMOS邏輯電路的性能也不會惡化。還、有，較佳者，係上述電源電路，包括被插在供給上述外部供給電壓的外部供給電壓端和第1輸出端之間的第 1M0S，晶體和以第1基準電壓及上述第1輸出端的電壓為輸入的第1差動放大器。而且，上述電源電路，係藉由上述別第1差動放大器之輸出控制上述第1M〇s電晶體而^上^ 肉部電源電壓定壓化，亦即使盆為盘卜々11文/、局興上述弟1基準電壓相對應之基本一疋之電壓，最德你卜冰给4 U t J__— 取傻k上迹弟1輸出端將該主内

556229 月曰 j號 90122044 五、發明說明（8) 部電源電壓輸出。據此，電源電:路，係將不依賴主内部電源雷m I a P 4供給電壓之#定Μ i电原電Μ供向感測放大器等記情 :^ H疋的路，、-果，可實現具有相對外部供給^ 70陣列的周邊電很大之記憶體。電I之變化操作容限還有，較佳者，係上述電湄雷述第1基準雷靡的笙1&、隹；愿尾路進—步包括：生成上雷；^ / 第基準電壓生成電路，且μ楚Λ 電反生成電路中有第丨熔絲，上述弟1基準上述第1基準電壓。 I猎甶切斷上述第1熔絲調整據此，於製造完了、檢查記愤乂熔絲元件調整電源電路 i t，係能藉由切斷製造工藝偏差影響之電壓輪；！J:;:輪出-定之不受偏差容限很大之記憶#。请女d 可貫現相對製造工藝致之電晶體特性值變^的大 :^據由於製造偏差而導化，，高記憶電源電路的輸出電壓最佳匕有較佳者’係上述電源雪政请4 4JL , 外部供給電壓端原二括士 4插在上述輸出端，以出控制上述第2=口係：由上述第2差動放大器的輪 φ ^ . 布這第2基準電壓相對應的基本一定& 電廢，最後從上述第2輸出端輸出之。 I疋的 ?二電源電路’係輸出不隨外部供 ΐ;:ϋ:電源電•。因和升壓電路相比，降壓電二％ "1L仏而月匕力局、廊;条存

_ II ______應u迷度也快，故若將該副内部電源電 BWEHf DOW ntSMtRtfi HPtmirvi ·ιλ ' ' ......-

第13頁 556229 月曰 i號901?雇4 五、發明說明（9) __> ^偏二供向第！阱，便能將起因於記憶體工作使記!'單元陣列操作穩定。動抑制在取小。結果，係可電遷生成上述第2者基準係電上壓述電源電路依據上述主内部電綠電基V電有/。2溶絲’並能通過切斷上述第;上二還有，較佳者，係在上述本發 =;置t，上述電源電路使上述外：：：ΐί=積體述之主内部電源電壓、及較: 部電源…上内：；：：；内為高， ί=;ϊ感測放大器’將上述副内部電源電：：：：；為的上述主内部電源電ϊί ;述副内部電源電壓作為非ί擇:心將中的存取電！態，時:將記憶單元的電荷保持：：的在最小’結果係可提高電容器、上一^= = = 第14頁 556229 90122044 修正曰五、發明說明（10) 閘極電壓變動之子定限電流的變化可提=部：給電麈有變動時的電荷保結果，係電路ΐ置中較：：電：之：導體積體生成比上述外部供給電壓還低的主内::ζ ξ】了降’：為上述存取電晶體的定限電遷 ^ 、及大至電麈的平均值的電壓，即副内心Π达主内部電源電虔。將上述副内部電源電麼施加;:上以 2 ϊ ϊ 述字線作選擇狀態的電壓.。虞匕’貝料線之高位準時的電壓和低位平均值基本上係為資料線的充電電壓。其大致蛊電—^ $ =?單元令的電容器電壓和電荷未被存儲時中的電容器電壓的平均值相等。因此，可使電容 :電ί之時和未存儲有電荷 < 時，，電容器上❼；儲ΐ ? 項到貪料線上時在資料線上所產生的電壓的變化的铲射何大致相等。結*，係可將根據資料線上所產生之電；焓值讀取^料之誤認可能性抑制在最小。電壓變化地電ί有，較佳者，係上述資料線之低位準時的電壓為接 [發明之實施形態] 明以以下’參考附圖，對本發明的實施例進行說下，電壓都是以接地電位為基準的。圖1為本發明之實施例所關係之半導體積體電白勺f & s己置的一例。圖1中的半導體積體電路裝置i ，二 1·^! 第15頁 556229 案號 90122044 五、發明說明（11) 同一個半導體基板上擁有(^⑽邏 10。ΓΜης、羅Μ ®玫士丄平耳电路方塊2和DRAM方塊 ϋ CM〇S邏輯電路:方塊2中形成有和DRAM I吉# ^ ^ λα π 輯電路。無直接關係的邏 DRAM方塊10，係包括··記憶單元陣列u、部份、列解碼器部份13、記憶體控制電路14及讀取放^ 部份15。行解碼器部份12，係、包括行解碼 - 器；列解碼器部份1 3，係包括列觫满哭 ^ 子、’泉駆動 ,^ , 货、匕祜列解碼态、選擇器及感測放取放大器部份15 ’係包括讀取放大器及寫入放者’纟半導體積體電路裝置i的基板周圍的區域有夕個連接和外部進行輸出入之線的墊3。

^ 為方塊圖，顯示圖1中之DRAM方塊10的結構cDRAM 記憶早7G陣列2 1中，係有多個被佈置成矩陣狀之記伊單元 MC、複數條分別連接在每一行的記憶單元的選擇端^的字線WL、及複數條分別連接在每一列的記憶單元的資料輸出 =端上的資料線BL。資料線BL係為折疊資料線結構。記憶單元陣列2 1即相當於圖1中的記憶單元陣列丨i。圖2中’行位址係被輸入行解碼器2 2，行解碼器2 2係讓子線驅動器2 3驅動和行位址相對應的字線μ，列位址係被輸入、列解碼器2 4，列解碼器2 4在感測放大器列2 5及讀取放f器/寫入放大器26之間將資料輸出、輸入，和感測放大器列25相連的資料線BL中與列解碼器相對應的那一條資料線的資料’由讀取放大器/寫入放大器2 6讀取、寫入。讀取放大器/寫入放大器2 6係在它和資料輸出入線間進行資料的輸出、輸入。列解碼器24中還包括選擇器。感測放大器列25係包含

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五、發明說明（12) 在每一條折疊資料線的互補資料線上，擁有作為感測放大恭的CMOS父叉耦合-型差動放大斋’還擁有資料線預充電電路、等效電路及列開關電路。圖3為圖2中的δ己憶單元陣列21中所包含的纪情單元％ c 晶體、即記憶體存取電晶體3 1和一個電容器32組成。記憶體存取電晶體3 1的源極或者汲極中之一係和資料線BL相接，另一個電極和電谷斋3 2的一端相接，記憶體存取電晶體31的閘極連接在字線上，電容器32的另一端被施加了接地電壓VSS。圖4為一剖面圖，顯示圖！中的半導體積體電路裝置的結構。如圖4所示，在P型半導體基板41上，形成阱“ 作第1钟，形成了 N阱43作第2阱。N阱42上還形成有記愫單元陣列21，未示。 P型半導體基板41被偏壓為接地電壓vss ; N阱43被偏壓為從圖1中的半導體積體電路裝置的外部供來的給電壓VPP以了的電壓，即第i内部電源電壓（主内部電’源電壓）VDD，N阱42被偏壓為外部供給電壓Vpp以下電源電壓VDD以上的第2内部電源電壓（副内部電源電壓 VINT。是以，形成阱區42和卩型半導體基板41 :.、形成於N阱區43和P型半導體基板41間之pn 處於逆偏壓狀態。 0你 N畔42中，形成有一個PM〇s電晶體即記憶體晶體31和一個電容器32。電容器32，係由N_42的導電在其上的平面形氧化碎膜及沈積在氧化矽臈上的0平面 556229

形上部電極構成，上部電極被偏壓為接地電壓vss。一個記憶體存取電晶體3 1和一個電容器3 2構成記憶單元陣列2 j 内的一個記憶單元。形成於P型半導體基板41上之NM〇s電晶體33和形成於 N阱43上之PMOS電晶體34，構成了操作互補的CM〇s電路。如此之NMOS電晶體33及PMOS電晶體34構成了CMOS邏輯電路方塊2中的CMOS邏輯電路。圖4中，僅代表性地顯示j個記憶體存取電晶體3丨、工個電容器32、1個NMOS電晶體33、1個PMOS電晶體31。實際上電晶體和電容器都有多個，且由其構成所規定之電路。於本實施例之半導體積體電路裝置中，CM〇s邏輯電路的NM0S電晶體33、PMOS電晶體34的閘極氧化膜及電容哭32 的平面形氧化矽膜，係使用膜厚大致相等的熱氧化矽^。如此，即可於同一個製造製程下形成之。而且，電容器U 係為其電容隨所施加的電壓而變化的增強型電容器。" 順便提一下，電容态3 2的絕緣膜亦可由介電^數化矽之為咼的絕緣體材料製成，例如氮化硅、T % 〇、 BST。因這種犏开》下母單位面積上之電容增加，故尸改變一下標準的CMOS製造工藝，便能使記憶單元的、 :使製造成本下降。再者’電容器32也可為耗盡』電第3電源電路5 3。此處，係說明如此之3個電源電路。

第18頁圖5為方塊圖，係顯示圖！中的半導體積體電路電源電路布置情況。如圖5所示，半導體積體電路、、仏於其半導體基板上備有第！電源電路5丨、第2電源x 556229 lS_i〇122〇44 五、發明說明（14) 修正惟’可任意組合第1電源電路51 源電路53並使用之:。第2電源電路52及第3電接&電壓VSS ’係通體積體電路裝置1 ;外部裝置1之外部通過外部電電路51及第2電源電路52 過接地電壓輸入端INVSS輸向半導供給電壓VPP係從半導體積體電路源電壓輸入端INVPP供向第1電源第1電源電路51，係將外部供給電壓VPP降下來，以生成第1内部電源電壓VDD，#將它輸出給第2電源電路52及第3電源電路53。第1電源電路51，尚係經過第1内部電源電壓監視端OUTVDD，將第}内部電源電壓VDD輸出給半導體積體電路f置1的外部。、第2電源電路52，5係將外部供給電壓vpp降下來，以生成谷^別較弟'内部電源電壓VDD高出一定值的第2内部電源電壓VI NT及第3内部電源電壓（副内部電源電壓）VINTW。第2電源電路5 2，係將第2内部電源電壓v I 作為偏壓電壓供向DRAM方塊10的N阱42 ;還係將第3内部電源電壓viNTW 作為字線的高位準時（非選擇狀態）的電壓供向字線驅動器2 3。第3電源電路5 3 ’進一步降低第1内部電源電壓，以生成資料線預充電電壓（副内部電源電壓）V B p，並將它供向資料線預充電電路。第3電源電路53，還係經由資料線預充電電壓監視端OUTVBP將資料線預充電電壓VBP輸出給半導體積體電路裝置1的外部。將第1内部電源電壓VDD供向構成DRAM之記憶單元陣列 21之周邊電路’周邊電路為例如與DRAM之寫入、讀取控制

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有關=行解碼器、列開關電路、列解碼器；如放大所寫入、讀取資料的感:測放大器及主放大器般之放大電路；及内部時序生成電路。、第1内部電源電壓VDD為DRAM的操作基準。第1内部電源電，VDD為使外部供給電壓vpp在穩壓器中降下來而生成的，壓’且為不受外部供給電壓vpp之變動影響之極穩定電壓。亦可將第i電源電路5丨之輸出接至被設在半導體積體電路裝置1之外部大電容之電容器上，以謀求第j内部電源電壓VDD之穩定化。以穩定的第1内部電源電壓VDD為基準而生成之第2内部電源電壓VINT、第3内部電源電壓VINTW &資料線預充電電壓VBP，亦皆為不受外部供給電壓vpp之變動影響之極定電壓，故DRAM能穩定地工作^ ·"' 第1電源電路51、第2電源電路Η及第3電源電路μ , 糸刀另J備有生成輸出電壓之目標值即基準電壓的電路，，路内備有用於調整電壓的熔絲。切斷熔絲以改變；壓，從而可以對第丄内部電源電壓VDD、 VINT、第3内部電源電壓VINTW及資1 原電屋 — & v UN丄w夂貝枓線預充電電壓VBP進仃^ 。疋以，便可在半導體積體電路裝置丨的製造結束後的檢查階段，調整DRAM所用之社 / 設定製造工藝依賴性小且正確之電源電壓。 -果’可 _存=斷Ϊ2電源電路52中的炼絲’並根據記憶脰丨取電曰曰體31之疋限電壓之大小調整第3内部 VIN ，便可調整字線電壓而使電容器32的電荷伴持料達到最佳。」包叮保待特性 556229 案號 90122044 年月日修正______ 五、發明說明（16) 順便提一下，此處，第2内部電源電壓VI NT及第3内部電源電壓VI NTW皆係於第2電源電路52中生成者，惟，亦可使此些電壓分別於不同之電源電路中生成。再者，第2内部電源電壓VI NT和第3内部電源電壓VI NTW也可以為同一個電壓。以下，對第3内部電源電壓vi NTW和第2内部電源電壓V IN T相等之情形加以說明。圖6為顯示第1電源電路5 1之結構的電路圖。第1電源電路51，其係包括：PMOS電晶體61，62，63，72、NMOS電晶體 64，65、電阻66a，66b，67a，67b、熔絲68，.69 及差動放大器7 1。外部供給電壓VPP被供向PMOS電晶體61，62的源極， PMOS電晶體61的汲極與PMOS電晶體63的閘極、NMOS電晶體 64的没極相連。接地電壓vss被供向NM0S電晶體64，65的源極。PMOS電晶體63的汲極與NM〇s電晶體65的汲極、NMOS 電晶體6 4，6 5的閘極相連。電阻6 6 a係與6 6 b串聯。該串聯電路之一端被輸入外部供給電壓VPP ’另一端係與pM〇s電晶體6丨，62的閘極、 PMOS電晶體63的源極相連。熔絲68係與電阻66a並聯。電阻67a係與6 7b串聯。該串聯電路的一端係被輸入接地電壓vss，其另一端係與PM0S電晶體62的汲極相連。熔絲6 9係與電阻6 7 a並聯。

PMOS電晶體62之汲極電壓為基準電壓VREF 路之作用係在於生成基準電壓基準電壓VREF被輸給差動放大器71之負輸入端。差動放大器71的輸出端接於PM〇s電晶體72的閘極上。外部供給

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第21頁 556229 --MM 90122044 年月日铬 π：五、發明說明（17) " 電MVPP被供向PMOS電晶體72的源極，差動放大器71的正輸入端與汲極相連:·。係從pji〇s電晶體72的汲極輸出第1内部電源電屢VDD作第1電源電路51的輸出。換言之，pM〇s電晶體72係插於供給外部供給電壓的外部供給電壓端和輸出知之間。第1内部電源電壓V j)D被控制為基準電塵πef，即其目標值。 PMOS電晶體6 1，62，63之尺寸、特性係相同；NMOS電晶體6 4，6 5之尺寸、特性係相同。

PMOS電晶體61，63係與NMOS電晶體64，65構成、電流鏡電路。PMOS電晶體6 1及6 2之閘、源極間電壓相等。因此，流過這些電晶體61〜65的電流I也相等。這時，若設由電阻66a及66b組成之串聯電路的電阻值為R1，則下式（j) 所示的關係成立， IR1 = Vgs = Vthp + (21 / 冷 K (1 /2 ) · · · (1 ) 這裡，Vgs 、Vthp及/3分別為pM0S電晶體61，62的閘、源極間電壓、定限電壓及放大係數。放大係數召=# c 〇xW / L，//、Cox、W、L分別係為PMOS電晶體61，62的表面移動度、每單位面積的閘極電容、通道寬、通道長。因可使式（1 )右邊的第2項比第1項小，故若使由電阻67a及67b組成之串聯電路之電阻值為R2，則如下式（2 )所示，基準電壓VREF為·· VREF = IR2 - (R2 /R1 ) Ythp …（2 ) 於是，基準電壓VREF便不依賴外部供給電壓VPP 了，藉由適當地設定電阻值Rl，R2便能使基準電壓VREF達到作為第 1内部電源電壓VDD的規定值。 ~ 556229

案號 90122044 五、發明說明（18) 因差動放大态71迅速地進行回饋控制，以使正輸入的電壓即第1内部電源電壓VDD等於基準電壓VREF，故第1 内部電源電壓VDD為不依賴外部供給電壓vpp之穩定電壓。可切斷熔絲6 8或6 9調整第1内部電源電壓VDD。例如，若切斷熔絲68，貝1!由電阻66a，㈣串聯而成之電路的電阻值R1就變大’是以’按式⑴，參考考電壓VREF就變低，第1内部電源電壓VDD也就變低；若切斷熔絲69，電阻67a，67b串聯而成之電路的電阻值R2就變大，這按式（2 )，基準電壓VREF就變高，第i内部電源電壓伽也就變高。這樣，在製造工藝結束後，進行檢查之時，第！電源電路51中的I絲就能調整它的第i内部f源^斷變化之穩定電壓。差而順便提了下，可藉由設計使電源電路具有各種各結構，此乃同仃業人所共知者，例如代 PMOS電晶體72。电日日體等代替用第1内部電源電壓VDD代替圖6所示 5!中的接地電壓m作輸入，用第2内部電源電壓v ^電路第1内部電源電壓VDD作輸出’即構成第2電源電路52。代第#2 電源電路52，除了被設定得其基準電壓VREF較源電壓高出-定值以外，其他處皆相：電 51，故不再說明了。乐1 %原電路於第2電源電路52係輸出不同於第2内部電源之第3内部電源電壓VINTW之情形了，再加上—同樣的電 556229 午

案號 90122044 五、發明說明（19) 路，並給該電路設一較第1内部電源電壓v仙古一… 電壓作為基準電壓r。 ^ ~ ^ ® ^ 用第1内部電源電壓VDD代替圖6所示之第1 中=外部供給電廢VPP作輪入，用資料線預充電電塵vBp代替第1内部電源電壓VDD作輸出，即構成第3電源電第3電源電路53 ’係除了被設定了一大約為記憶體存取電晶體31之定限電壓的絕對值和第！内部電源電壓值作基準電壓VREF以夕卜，其他處皆相同於第源電路 51，因此不再作說明了。較佳者，係於第1内部電源電壓VDD變動時，資，充電電壓VBP亦隨著其變動量成比例地變動。是以、，將第1内部電源電壓VDD加至由多個電阻串聯而成之電路之;一端，將接地電壓VSS施加到另一端，以由電阻串聯構一電路中之某一點的電壓作基準電壓VREF，亦係可以示。冷禾圖7係為說明])RAM方塊1 〇之各個部份工作時之電壓的，。第3内部電源電壓^^¥係被從第2電源電路52輸向字 ::動器23。字線驅動器23在讀取操作未進行的非選擇狀古山向選擇圮憶單元的字線WL施加較第1内部電源電壓笛9 ^ f電壓V 的第3内部電源電壓VINTW (此處，設其盥哭内。卩電源電壓VINT相等），而可防止記憶單元中之電、 $ ^ v上的電荷通過記憶體存取電晶體漏至資料線上。設一处ΐ ’在該值下，記憶體存取電晶體的子定限電流盥、、口電^大小之合計為最小。保持之資訊為邏輯’，〇，，即未儲存電荷之情形下， _RL-t __ ' -—

第24頁 556229 曰 _j_ 號 90122044 五、發明說明（20) 記憶單元中的電容器係保持值丨VTPI相等的電壓MVL，·於 j與^限電壓VTP的絶斟存著電荷之情形下，又係保芸、士之貝訊為邏輯，，1 ”即儲 VDD相等之電遂jivii。、、致與第1内部電源電屋貝料線預充電回路對資料線對部電源電壓VDD和定限電壓ντρ之p斜電到第1内即資料線預充電電厂二中；，二，，貧料線對被預充電，且大約充電^記κ °換上存儲有電荷時和未存儲電荷時的電容二：的：: 字線驅動器23以後’字線驅動器23;:: 電，體存取電晶體接通，故存儲在記憶單 =I的電谷益上的資訊被讀到為折疊結構之每一對資料線記憶單元中之電容器存儲了電荷之情形下， =用來讀取記憶單元之資料之一條資料線/BL的電壓便較貧料線預充電壓VBP稍高一些；記憶單元中的電容器未存 1電，之情形下，則較資料線預充電壓VBP稍低一些。此時’資料線對中的另一條資料線BL的電壓保持著資料線預充電壓VBP。 ' ' 資料線對接在感測放大器列25的交叉耦合型差動放大器上。是高電壓側之資料線電壓，便依據如此尋址時

第25頁 556229 修正月曰 ^S_90122044 五、發明說明（21) ^在資胃料.線間所產生之微小電壓差朝著第1内部電源電壓 D上幵’低電虔倒之資料線電壓則依據它而朝著接地電

麵下降。因此時之資料線電繼為正回饋操作，J 電壓變2得非常快，最終係資料線對中的一條線上的電壓達到為高位準時之電壓的第1内部電源電壓VDD，另一條線上的電壓則達到為低位準時之電壓的接地電壓vss，而穩定下來。 w 之後’、列解碼器2 4解碼列位址信號而生成列選擇信號’、選出感測放大器和資料線。記憶體所存儲的邏輯資訊於感測放大器被放大，然後通過讀取/寫入放大器2 6自 DRAM輸出。矣r、上所述’藉由以pM〇S電晶體作記憶體存取電晶體，則不私用二重結構，便能在同一個半導體基板上形成CM〇s 邏輯電路和DRAM。還有’若利用同一膜厚之熱氧化矽膜作CM〇s邏輯電路中之電晶體之閘極氧化膜和DRAM電容器之電容絕緣膜，便能於同一製造工藝下形成之。是以，可利用標準CM〇s製造工藝於同一個半導體基板上形成CM〇s邏輯電路中的電晶體和dram。結果是，不僅可使成本下降，還能防止起因於形成DRAM%·之製造工藝之CMOS邏輯電路中的電晶體性能之惡還有，藉由以降低外部電源電壓而獲得之穩定電壓為基準没定DRAM電源電壓’便能向DRAM提供外部電壓變動而其卻穩定不變之電壓。而且’檢查DRAM時，切斷熔絲微調電源電壓以後，便能向DRAM提供不因製造偏差而變化之穩第26頁 556229 __案號 90122044_车月 _修正___ 五、發明說明（22) 定電壓° 順便提一下，：.亦可於η型半導體基板上形成P阱，再於 Ρ阱内形成Ν阱，最後於該Ν阱上形成記憶單元陣列’未示。換言之，只要係為於Ρ型半導體區域内形成Ν阱者，本發明便適用。 [發明之效果] 綜上所述’依據本發明，供向D RAM之電壓不受外部供給電壓之變動及製造工藝偏差的影響，很穩定，故可實現 DRAM之穩定操作’確保操作容限，提高DRM的設計自由度，擴大製造工藝容限，簡化檢查。再者’因了簡化製造製程，故可使製造成本下降，並能防止CMOS邏輯電路中的電晶體的性能惡化。因此’不犧牲邏輯電路之性能，便能實現成本較 SRAM、擁有二·維結構之電容器的DRAM的還低且能被應用到需要中等容f的記憶體的應用軟件上又混載了 D RAM的半導體積體電路裝置。

556229 圖式簡單說明 90122044 年月日圖1係顯示本發明之實施例所關係之半導體積體電路的電路配置的一例。圖2為顯示圖1中的DRAM方塊的結構的方塊圖。圖圖3為顯示記憶單元陣列中所含的記憶單元的電路圖4為顯示圖1申的半導體積體電路置的結構的概略到面圖。關後H為顯示圖1中的半導體積體電路裝置的電源電路的闕係的方塊圖。圖6為顯示第1電源電路的結構的電路圖。用來說明DRAM方塊二作時各部的電壓的圖。的結構的的疊層電容器型議混載半導體裝置 [符號之簡單說明] 1 半導體積體電路裝置 2 邏輯電路方塊 1 〇 dram方塊圖 11，2 1記憶單元陣列 12 行解碼器部份 13 列解碼器部份 1 4 記憶體控制電路部份 15 讀取放大器部份 22 行解碼器 2 3 字線驅動器 _ 第28頁 556229

ΡΜ 90122Π£4 圖式簡單說明 2 4 列解碼器

25 26 31 32 33 34 41 42 43 51 52 53 6 6a 68 71 72 VPP 感測放大器列讀取放大器/耷λ 4丄口口 /馬入放大器吕己憶體存取電晶，（電容器日體（存取電晶體） 64 ， 65 NMOS ψ b m , 、 61 *62 5 63 P型半導體基板 N阱（第1阱） N阱（第2阱）第1電源電路第2電源電路第3電源電路 ’ 66b，67a，67b 電阻 69 熔絲差動放大器 PM0S電晶體（M0S電晶體）外部供給電壓 P型半導體基板、通道型MOS電晶體） VDD 第1 内部電源電壓 ( 主内 VINT 第2 内部電源電壓 ( 副内 VINTW 第3 内部電源電壓 ( 副内 VBP 資料線預充電電壓 ( 副 VSS 接地電壓 VTP 記憶體存取電晶體的定 WL 字線壓

第29頁 556229 案號90122044_年月日_修正圖式簡單說明 BL，/BL 資料線

1BB 第30頁

Claims

556229 . 案號 90122044_年月日六、申請專利範圍 1、一種半導體積體電路裝置，其中：包括：：形成於P型半導體區域内的N型第1阱；複數條字線；複數條資料線；複數個記憶單元排列於上述第1阱上而形成之矩陣狀 DRAM (Dynamic Random-Access Memory)記憶單元陣列，每一個記憶單元，皆係由其閘極接在上述複數條字線中之與其相對應之一條上、源極接在上述複數條資料線中與其相對應之一條上的P通道型M〇s (Meta][ 〇xide Semiconductor )存取電晶體和接在上述存取電晶體的汲極上的電容器組成；和上述複數條資料線耦合的感測放大器列；驅^述複數條字線的字線驅動H ·，以及部供：電i : : : : 1卜部供給電壓為輸入’將降低上述外上述字線驅動器電壓供向上述感測放大器、置，其中：圍弟1項所述之半導體積體電路裝還包括形成於上述ρ剞主道Μ 3、如申往μ 體區域上的邏輯電路。置，其中：月乾圍第1項所述之半導體積體電路裝上述電源電路，係使較上述外部供给述外部供給電壓下降，以生成電昼為低的主内部電源電壓及較上述外：

I麵第31頁 556229

__案號 90122044 六、申請專利範圍供給電壓為低、較上述主内部電源電壓為高之副内部電源電壓作上述内部電嫄電壓，且將上述主内部電源電壓供/向上述感測放大器，將上述副内部電源電壓供向上述第i阱作偏壓。 4、如申請專利範圍第3項所述之半導體積體置，其中： ' ~ 還包括：由形成在上述P型半導體區域内的^^型第2 阱、形成在上述P型半導體區域上的N通道型M〇s電晶體及形成在上述第2阱上的p通道型M〇S電晶體構成的邏g 路；上述電源電路，係向上述第2阱施加上述主電壓作偏壓。 1 I电你 5、如申請專利範圍第4項所述之半導體積體電路置，其中：又電壓上述每一個記憶單元中之上述電容器，係包括形上述第1阱上的平面形絕緣膜和形成在上述平面形絕緣上的平面形上部電# ’上述平面形上部電極被偏塵為接地置，其中： 6、如申請專利範圍第5項所述之半導體積體電上述平面形絕緣膜，係為其膜厚基本上和上述 = MOS電晶體及上述ρ通道型M〇s電晶體的閘極氧以 ;一樣厚之氧化矽膜。眠 7、如申請專利範圍第3項所述之半導體積體電路裝

556229 曰 _案號 90122044_年月六、申請專利範圍置，其中：、上述電源電路:，係包括：被插在供給上述外部供給壓，外部供給電壓端和第1輸出端之間的第1MOS電晶體和― 以第1基準電壓及上述第1輸出端的電壓為輸入 ^ 放大器；步i差動電曰ίί'ί由上述第1差動放大器的輸出控制上述第！_ =阳體^使上述内部電源電壓定壓化，亦即使其為鱼準電壓相對應之基本一定之電壓，最後從上述第出端輸出上述主内部電源電壓。兩置，8其'中如申請專利範圍第7項所述之半導體積體電路裝述電源電路，係還包括生成上述第1基準電壓6^1 基準電壓生成電路；电楂的弟1 斷上準電壓生成電路中有第1溶絲’並係藉由切研上攻第1熔絲調整上述第1基準電壓。置，9 a： *如申睛專利範圍第7項所述之半導體積體電路裝 >、T I 和第2上於述p電源電路，係還包括被插在上述外部供給電壓端述第：：之間的第2M0st晶體’與以第2基準電壓及上輸/出、的電壓為輸入的第2差動放大器；電晶i : J ”述第2差動放大器的輸出控制上述第2MOS 述第2其Λ 部電源電壓定塵化’亦即使其為與上輪出端^出Λ㈣應之基本—定之電壓，最後從上述第2 細輸出上述副内部電源電壓。

第33頁 556229 案號 90122044 六、申請專利範圍 10、如申請專利範圍第9項所述之半導體積體電路置，其中： : 裝上述電源電路，係依據上述主内部電源電壓生成第2基準電壓。上迷 11、如申請專利範圍第9項所述之半導體積體電路壯置，其中：衣上述電源電路，係還包括生成上述第2基準電壓基準電壓生成電路；弟2 上述第2基準電壓生成電路中有第2熔絲，並係藉斷上述第2熔絲調整上述第2基準電壓。 g均切 1 2、如申請專利範圍第丨項所述之半導體積體電置，其中：裝上述電源電路，係使上述外部供給電壓下降，以生車父上述外部供給電壓為低之主内部電源電壓及較上述外f 供給電壓為低、較上述主内部電源電壓為高之副内部電部電壓作上述内部電源電壓，且將上述主内部電源電壓供^ 上述感測放大器，將上述副内部電源電壓供向上述二向動器； < 予線驅上維感測放大器係將上述主内部電源電屢作為言、時的電壓供向上述資料線；门準上述字線驅動器將.上述副内部電源電壓作為非態之電壓供向上述字線。〜释狀 1 3、如申請專利範圍第1 2項所述之半導體積體電路置，其中：我 556229

^述電源電路，係包括被插在供給上述外部供給電壓 ^ 供/給電壓端和第1輸出端之間的第1M0S電晶體，和 :Wl^·準電壓及上述第1輸出端的電壓為輸入的第1差動放大器；曰且係由上述第1差動放大器的輸出控制上述第1 M os電 =體^而使上述主内部電源電壓定壓化，亦即使其為和上第1基準電壓相對應之基本一定之電壓，最後從上述第1 出端輪出上述主内部電源電壓。 1 4、如申請專利範圍第1 3項所述之半導體積體電路裝置，其中：义 ;上述電源電路，係還包括生成上述第1基準電壓的第1 基f電壓生成電路，且上述第1基準電壓生成電路中有第i 溶絲’亚係藉由切斷上述第1熔絲調整上述第1基準電壓。 15 如申凊專利範圍第13項所述之半導體積體電路裝置，其中：々上述電源電路，係還包括被插在上述外部供給電壓端，第2輸出端之間的第2M〇s電晶體和以第2基準電壓及上述第2輸出端的電壓為輸入的第2差動放大器；曰且係由上述第2差動放大器的輸出控制上述第2 M〇s電 ^體而使上述副内部電源電壓定壓化，亦即使其為與上述第2基準電壓相對應之基本一定之電壓，最後從上述第2輸出端輸出上述副内部電源電壓。 1 6、如申請專利範圍第丨5項所述之半導體積體電路裝置，其中：

第35頁 556229

修正積體電路裝第2基]：準述電1^原。電路，係依據上述主内部電源電壓生成上述如申晴專利範圍第1 5項所述之半導體置，其中：夷準雷，電路’係還包括生成上述第2基準電塵的第2 丞準電壓生成電路； π 斷上準電壓生成電路中有第2熔絲，並係藉由切 4弟2溶絲調整上述第2基準電壓。置，其中如申明專利範圍第1項所述之半導體積體電路裝 ^ l ΐ述電源電路，係使上述外部供給電壓下降，以生成述存取電晶體遲主内部電壓、及大致為上的承沾任日日、疋限電壓的絕對值和上述主内部電源電壓壓·=的電壓’即副内部電源電壓作上述内部電源電壓； • i内σ卩電源電壓係施加於上述資料線上充電電 $地電壓2施加於上述字線作選擇狀態的電壓。菩廿^如申睛專利範圍第1 8項所述之半導體積體電路裝’ 夏，其中：上述貝料線之低位準時的電壓為接地電壓。

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