JP2022046695A - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP2022046695A
JP2022046695A JP2021214063A JP2021214063A JP2022046695A JP 2022046695 A JP2022046695 A JP 2022046695A JP 2021214063 A JP2021214063 A JP 2021214063A JP 2021214063 A JP2021214063 A JP 2021214063A JP 2022046695 A JP2022046695 A JP 2022046695A
Authority
JP
Japan
Prior art keywords
circuit
layer
node
signal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2021214063A
Other languages
English (en)
Inventor
修平 前田
Shuhei Maeda
修平 長塚
Shuhei Nagatsuka
達也 大貫
tatsuya Onuki
清 加藤
Kiyoshi Kato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022046695A publication Critical patent/JP2022046695A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Abstract

Figure 2022046695000001
【課題】バックアップ機能を備えるメモリセルの面積を低減する。
【解決手段】記憶装置１０１は、セルアレイ１１０、セルアレイを駆動するための行回路１２３及び列回路１２４を有する。セルアレイは、第１電源線、第２電源線、ワード線ＷＬ、ビット線対ＢＬ、ＢＬＢ、メモリセル１０、バックアップ回路を有する。セルアレイはパワーゲーティング可能なパワードメイン１６１に設けられている。セルアレイのパワーゲーティングシーケンスにおいて、メモリセルのデータはバックアップ回路にバックアップされる。バックアップ回路は、メモリセルの形成領域に積層される。バックアップ回路とメモリセルとの間に複数の配線層が設けられている。第１電源線、第２電源線、ワード線及びビット線対は、互いに異なる配線層に設けられている。
【選択図】図１

Description

本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ）は、半導
体装置とその動作方法などに関する。なお、本発明の一形態は、例示した技術分野に限定
されるものではない。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等を
いう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路
、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一
例である。また、記憶装置、表示装置、発光装置、照明装置、電子部品及び電子機器等は
、それ自体が半導体装置である場合があり、また、半導体装置を有している場合がある。
（１）電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ
）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分ける
と、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消
費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで
、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流
によって消費される電力である。リーク電流には、サブシュレッショルド・リーク電流、
ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ‐ｉｎ
ｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電
流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電
力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、
動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電
源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティン
グを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップ
することが必要となる。
チャネル形成領域が金属酸化物で形成されているトランジスタ（以下、「酸化物半導体ト
ランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある）が知られている。ＯＳトラ
ンジスタのオフ電流が極めて小さいという特性を利用して、パワーオフ状態でもデータを
保持することが可能なバックアップ回路が提案されている。例えば、特許文献１、２、お
よび非特許文献１、２には、ＯＳトランジスタを用いたバックアップ回路を備えたＳＲＡ
Ｍ（スタティック・ランダム・アクセス・メモリ）が開示されている。
（２）ＳＲＡＭのメモリセルの微細化のため、メモリセルのレイアウトついて様々な提案
がされている（例えば、特許文献３）。
特開２０１５‐１９５０７５号公報 特開２０１６‐１３９４５０号公報 特開２００１‐２８４０１号公報
Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"ＳＲＡＭ ｗｉｔｈ Ｃ‐Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｐｏｗｅｒ Ｌｅａｋａｇｅ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｃａｃｈｅｓ、"Ｉｎｔ． Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ，２０１４，ｐｐ．１０３―１０６． Ｈ．Ｔａｍｕｒａ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ａｎｄ Ｃｏｒｔｅｘ‐Ｍ０ Ｃｏｒｅ Ｕｓｉｎｇ ａ ６０‐ｎｍ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，"ＩＥＥＥ Ｍｉｃｒｏ，２０１４，Ｖｏｌ．３４，Ｎｏ．６，ｐｐ．４２―５３．
本発明の一形態の課題は、パワーゲーティングが可能な記憶装置を提供すること、メモリ
セルの面積オーバーヘッドを抑えることである。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は
、これらの課題の全て解決する必要はない。また、列記した以外の課題が本明細書等の記
載から、自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得
る。
本発明の一形態は、記憶装置は、セルアレイ、セルアレイを駆動するための行回路およ
び列回路を有する記憶装置である。セルアレイは、第１電源線、第２電源線、ワード線、
ビット線対、メモリセル、バックアップ回路を有する。セルアレイはパワーゲーティング
可能なパワードメインに設けられている。セルアレイのパワーゲーティングシーケンスに
おいて、メモリセルのデータはバックアップ回路にバックアップされる。バックアップ回
路はメモリセルの形成領域に積層される。バックアップ回路とメモリセルとの間に複数の
配線層が設けられている。第１電源線、第２電源線、ワード線およびビット線対は、互い
に異なる配線層に設けられている。
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために
使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、こ
の場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するもので
もない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態
を説明することができる。
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電
気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直
接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定
の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示
された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対
象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御端子として機能する。ソースまたはドレイ
ンとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の
高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等におい
ては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本
明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお
、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意
味しない場合もある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の
酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）
、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）な
どに分類される。例えば、トランジスタのチャネル形成領域に用いられる金属酸化物を、
酸化物半導体と呼ぶ場合がある。
本明細書等において、特段の断りがない限り、トランジスタのチャネル形成領域に用いら
れる金属酸化物には、窒素を有する金属酸化物を用いてもよい。なお、窒素を有する金属
酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
本発明の一形態の課題は、パワーゲーティングが可能な記憶装置を提供すること、メモリ
セルの面積オーバーヘッドを抑えることを可能にする。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、
必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上
記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ず
と明らかになるものである。
記憶装置の構成例を示すブロック図。 Ａ：セルの構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。 列回路の構成例を示す回路図。 記憶装置の状態遷移図。 Ａ：セルの構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。 Ａ：セルの構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。 Ａ―Ｄ：セルのレイアウト例を示す図。 Ａ―Ｄ：セルのレイアウト例を示す図。 Ａ―Ｄ：セルのレイアウト例を示す図。 Ａ―Ｄ：セルのレイアウト例を示す図。 セルの積層構造例を示す断面図。 セルの積層構造例を示す断面図。 ＣＰＵの構成例を示すブロック図。 フリップフロップの構成例を示す回路図。 フリップフロップの動作例を示すタイミングチャート。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。 Ａ―Ｆ：電子機器の構成例を示す図。 Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。 Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の
形態に複数の構成例（作製方法例、動作方法例等も含む）が示される場合は、互いの構成
例を適宜組み合わせること、および他の実施の形態に記載されている１または複数の構成
例と適宜組み合わせることが可能である。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは
同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略す
る場合がある。
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
〔実施の形態１〕
本実施の形態では、記憶装置の一例として、パワーゲーティングが可能なＳＲＡＭについ
て説明する。
＜＜記憶装置１０１＞＞
図１は記憶装置の構成例を示す機能ブロック図である。図１に示す記憶装置１０１は、電
源管理装置（ＰＭＵ）１０５、セルアレイ１１０、周辺回路１２０、パワースイッチ１５
０―１５４を有する。
記憶装置１０１は、セルアレイ１１０のデータの読み出し、およびセルアレイ１１０への
データの書き込みを行う。データＲＤＡは読み出しデータであり、データＷＤＡは書き込
みデータである。記憶装置１０１には、クロック信号ＣＬＫ１、ＣＬＫ、アドレス信号Ａ
ＤＤＲ、信号ＲＳＴ、ＩＮＴ１、ＣＥ、ＧＷ、ＢＷが入力される。信号ＲＳＴはリセット
信号であり、ＰＭＵ１０５、周辺回路１２０に入力される。信号ＩＮＴ１は割り込み信号
である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネー
ブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。
記憶装置１０１には、電圧ＶＤＤ、ＶＤＨ、ＶＤＭ、ＶＤＭＬ、ＶＳＳ、ＶＳＭ、ＶＢＧ
、が入力される。電圧ＶＤＤ、ＶＤＭ、ＶＤＭＬ、ＶＤＨは高レベル側電源電圧である。
電圧ＶＳＳ、ＶＳＭは、低レベル側電源電圧であり、例えばＧＮＤ（接地電位）、または
０Ｖである。
セルアレイ１１０は、セル１０、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、配線ＯＧＬを有
する。なお、ビット線ＢＬ、ＢＬＢはローカルビット線と呼ぶこともできる。同じ列に設
けられているビット線ＢＬとビット線ＢＬＢとでなる配線対をビット線対（ＢＬ、ＢＬＢ
）と呼ぶ場合がある。
周辺回路１２０は、コントローラ１２２、行回路１２３、列回路１２４、バックアップ及
びリカバリドライバ１２５を有する。
コントローラ１２２は、信号ＣＥ、ＧＷ、ＢＷを論理演算して、動作モードを決定する機
能、決定した動作モードを実行させるための、行回路１２３、列回路１２４の制御信号を
生成する機能を有する。コントローラ１２２には、アドレス信号ＡＤＤＲ、信号ＣＥ、Ｇ
Ｗ、ＢＷ、データＲＤＡ、ＷＤＡを一時的に格納するレジスタを設けてもよい。
行回路１２３は、行デコーダ１３１、ワード線ドライバ１３２を有する。行デコーダ１３
１は、アドレス信号ＡＤＤＲをデコードし、ワード線ドライバ１３２の制御信号を生成す
る。ワード線ドライバ１３２は、アドレス信号ＡＤＤＲが指定する行のワード線ＷＬを選
択状態にする。
列回路１２４は、列デコーダ１３３、プリチャージ回路１３４、ローカルビット線ＭＵＸ
（マルチプレクサ）１３５、センスアンプ１３６、書き込みドライバ１３７、出力ドライ
バ１３８を有する。列回路１２４は、アドレス信号ＡＤＤＲが指定する列のビット線ＢＬ
、ＢＬＢに対してデータの書き込み、データの読み出しを行う。列回路１２４の回路構成
は後述する。
記憶装置１０１において、各回路、各信号および各電圧は、必要に応じて、適宜取捨する
ことができる。あるいは、他の回路または他の信号を追加してもよい。また、記憶装置１
０１の入力信号および出力信号の構造（例えば、ビット幅）は、記憶装置１０１の動作モ
ード、およびセルアレイ１１０の構成等に基づいて設定される。
＜パワードメイン＞
記憶装置１０１は複数のパワードメインを有する。図１の例では、パワードメイン１６０
、１６１、１６２が設けられている。パワードメイン１６０はパワーゲーティングが行わ
れない。パワードメイン１６１、１６２はパワーゲーティングが行われる。電圧ＶＳＳは
パワースイッチを介さずに、各パワードメイン１６０、１６１、１６２に入力される。
パワードメイン１６０には、ＰＭＵ１０５が設けられている。パワードメイン１６０には
、パワースイッチを介さずに、電圧ＶＤＤが入力される。
パワードメイン１６１には、周辺回路１２０、仮想電圧線Ｖ＿ＶＤＤ、Ｖ＿ＶＤＨが設け
られている。パワースイッチ１５０は、仮想電圧線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼
ぶ）への電圧ＶＤＤの供給を制御する。パワースイッチ１５１は、仮想電圧線Ｖ＿ＶＤＨ
（以下、Ｖ＿ＶＤＨ線と呼ぶ）への電圧ＶＤＨの供給を制御する。電圧ＶＤＨはバックア
ップ及びリカバリドライバ１２５で用いられる電圧である。
パワードメイン１６２には、セルアレイ１１０、仮想電圧線Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭが設
けられている。パワースイッチ１５２は、仮想電圧線Ｖ＿ＶＤＭ（以下、Ｖ＿ＶＤＭ線と
呼ぶ）への電圧ＶＤＭの入力を制御し、パワースイッチ１５３は、Ｖ＿ＶＤＭ線への電圧
ＶＤＭＬの入力を制御する。電圧ＶＤＭＬは電圧ＶＤＭよりも低い。パワースイッチ１５
４は、仮想電圧線Ｖ＿ＶＳＭ（以下、Ｖ＿ＶＳＭ線と呼ぶ）への電圧ＶＳＭの入力を制御
する。パワードメイン１６２にはパワースイッチを介さずに電圧ＶＢＧが入力される。
＜ＰＭＵ＞
ＰＭＵ１０５は、低消費電力モードにおいて記憶装置１０１の制御を行う。ＰＭＵ１０５
には、クロック信号ＣＬＫ１、信号ＩＮＴ１が入力される。信号ＩＮＴ１は割り込み信号
である。ＰＭＵ１０５に複数種類の割り込み信号を入力してもよい。信号ＣＬＫ１、ＩＮ
Ｔ１に応じて、ＰＭＵ１０５は信号ＰＳＥ１、ＰＳＥ２、ＰＳＥ３、ＢＬＦＥ、ＢＬＲＥ
、ＮＤＲＥ、ＰＧＭを生成する。
信号ＰＳＥ１、ＰＳＥ２、ＰＳＥ３は、パワースイッチイネーブル信号である。信号ＰＳ
Ｅ１は、パワースイッチ１５０、１５１のオンオフを制御し、信号ＰＳＥ２はパワースイ
ッチ１５２、１５４のオンオフを制御し、信号ＰＳＥ３はパワースイッチ１５３のオンオ
フを制御する。ここでは、信号ＰＳＥ１が“Ｈ”のときパワースイッチ１５０はオンであ
り、信号ＰＳＥ１が“Ｌ”のときパワースイッチ１５０はオフである。他のパワースイッ
チについても同様である。
信号ＮＤＲＥ、ＢＬＦＥ、ＢＬＲＥ、ＰＧＭは、低消費電力モードで使用される制御信号
である。信号ＮＤＲＥはノードリセットイネーブル信号であり、セル１０のノードＱ、Ｑ
ｂのリセット動作を制御する。信号ＮＤＲＥは行回路１２３に入力される。行回路１２３
は、信号ＮＤＲＥに応じて、セルアレイ１１０の全ワード線ＷＬを選択状態にする。信号
ＢＬＦＥ、ＢＬＲＥは列回路１２４に入力される。信号ＢＬＦＥはビット線フローティン
グイネーブル信号であり、ビット線対（ＢＬ、ＢＬＢ）をフローティング状態にする動作
を制御する。信号ＢＬＲＥはビット線リセットイネーブル信号であり、ビット線対（ＢＬ
、ＢＬＢ）のリセット動作を制御する。
信号ＰＧＭはバックアップ及びリカバリドライバ１２５に入力される。バックアップ及び
リカバリドライバ１２５は、信号ＰＧＭに応じて、セルアレイ１１０の全ての配線ＯＧＬ
を選択状態にする。例えば、バックアップ及びリカバリドライバ１２５は、信号ＰＧＭを
レベルシフトすることで配線ＯＧＬの選択信号を生成する。選択信号の高レベル電圧がＶ
ＤＨである。電圧ＶＤＨは電圧ＶＤＤよりも高い。選択信号の高レベル電圧をＶＤＤにで
きる場合は、パワースイッチ１５１を設ける必要がない。
＜セル１０＞
図２Ａにセル１０の回路構成例を示す。セル１０は、メモリセル２０、バックアップ回路
３０を有する。メモリセル２０は、標準的な６Ｔ（トランジスタ）ＳＲＡＭセルと同じ回
路構成であり、双安定回路２５、トランジスタＭＴ１、ＭＴ２で構成される。双安定回路
２５はＶ＿ＶＤＭ線、Ｖ＿ＶＳＭ線に電気的に接続されている。
図２Ａの例では、双安定回路２５は、２個のＣＭＯＳインバータ回路でなるラッチ回路で
ある。ノードＱ、Ｑｂはそれぞれ、２個のＣＭＯＳインバータの入力端子と出力端子との
接続部であり、相補データの保持ノードである。ノードＱ／Ｑｂが“Ｈ”／“Ｌ”になる
、またはノードＱ／Ｑｂが“Ｌ”／“Ｈ”になることで、双安定回路２５は安定状態とな
る。トランジスタＭＴ１、ＭＴ２は転送トランジスタである。トランジスタＭＴ１によっ
て、ビット線ＢＬとノードＱ間の導通状態が制御され、トランジスタＭＴ２によってビッ
ト線ＢＬＢとノードＱｂ間の導通状態が制御される。
バックアップ回路３０は、メモリセル２０のデータをバックアップするための回路である
。各セル１０にバックアップ回路３０を設けることで、パワードメイン１６２のパワーゲ
ーティングが可能になる。
バックアップ回路３０は、電圧ＶＳＳを供給する電圧線（以下、ＶＳＳ線と呼ぶ）、電圧
ＶＢＧを供給する電圧線（以下、ＶＢＧ線と呼ぶ）に電気的に接続されている。バックア
ップ回路３０は、２個の１Ｔ１Ｃ（容量）型ＤＲＡＭセルで構成される。バックアップ回
路３０は、ノードＳＮ１、ＳＮ２、トランジスタＭＯ１、ＭＯ２、容量素子Ｃ１、Ｃ２を
有する。ノードＳＮ１、ＳＮ２は、ノードＱ、Ｑｂのデータを保持するための保持ノード
である。容量素子Ｃ１、Ｃ２はノードＳＮ１、ＳＮ２の電圧を保持するための保持容量で
ある。トランジスタＭＯ１は、ノードＱとノードＳＮ１間の導通状態を制御し、トランジ
スタＭＯ２は、ノードＱｂとノードＳＮ２間の導通状態を制御する。
バックアップ回路３０で長時間データを保持させるため、トランジスタＭＯ１、ＭＯ２に
はオフ電流が極めて小さいトランジスタが選ばれる。トランジスタＭＯ１、ＭＯ２にはＯ
Ｓトランジスタが好適である。トランジスタＭＯ１、ＭＯ２をＯＳトランジスタとするこ
とで、容量素子Ｃ１、Ｃ２から電荷がリークすることを抑えることができ、バックアップ
回路３０はデータを長時間保持することが可能である。つまり、バックアップ回路３０は
不揮発性メモリ回路として機能できる。
金属酸化物のバンドギャップは２．５ｅＶ以上であるため、ＯＳトランジスタは熱励起に
よるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル幅で規格
化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くす
ることができる。チャネル形成領域に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ
酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化
物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。ま
た、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅
、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、
ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タ
ングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていても
よい。
トランジスタＭＯ１、ＭＯ２をＯＳトランジスタとすることで、Ｓｉトランジスタでなる
メモリセル２０にバックアップ回路３０を積層して設けることができるので、バックアッ
プ回路３０を設けたことによるセル１０の面積オーバーヘッドを抑えることができる。
トランジスタＭＯ１、ＭＯ２はバックゲートを有しており、バックゲートはＶＢＧ線に電
気的に接続されている。例えば、電圧ＶＢＧは、トランジスタＭＯ１、ＭＯ２のしきい値
電圧をプラス側にシフトするような電圧である。またはバックアップ及びリカバリドライ
バ１２５に、バックアップ回路３０の動作に応じて、ＶＢＧ線に入力する電圧を変化でき
る機能を持たせてもよい。トランジスタＭＯ１、ＭＯ２はバックゲートを有さないＯＳト
ランジスタとすることができる。
＜列回路＞
図３を参照して、列回路１２４の回路構成例を説明する。
（プリチャージ回路１３４）
プリチャージ回路１３４は、プリチャージ回路５１、５２を有する。プリチャージ回路５
１、５２は信号ＰＲＣＨ１、ＰＲＣＨ２によって制御される。プリチャージ回路５１はビ
ット線対（ＢＬ、ＢＬＢ）を電圧Ｖｐｒ１にプリチャージし、プリチャージ回路５２はビ
ット線対（ＢＬ、ＢＬＢ）を電圧Ｖｐｒ２にする。プリチャージ回路５１、５２は、ビッ
ト線対（ＢＬ、ＢＬＢ）の電圧を平滑化するイコライザの機能をもつ。
プリチャージ回路５１は、通常動作モード、スタンバイモードにおいて、ビット線対（Ｂ
Ｌ，ＢＬＢ）をプリチャージするための回路である。他方、プリチャージ回路５２は、リ
カバリ状態、およびバックアップ状態においてビット線対（ＢＬ、ＢＬＢ）をプリチャー
ジするための回路である。電圧Ｖｐｒ２は、リカバリ用プリチャージ電圧であり、バック
アップ用プリチャージ電圧である。
（センスアンプ１３６）
センスアンプ１３６には、信号ＰＲＣＨ３、ＳＮＳが入力される。センスアンプ１３６は
、ローカルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）、プリチャージ回路５３、センスアンプ
５５、ＲＳ（リセット‐セット）ラッチ回路５６、インバータ回路５７、５８、トランジ
スタＭＰ３、ＭＰ４を有する。
ＬＲＢＬ、ＬＲＢＬＢは、それぞれ、ローカル読み出しビット線である。複数のビット線
対（ＢＬ、ＢＬＢ）に対して、１のローカルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）が設け
られる。ここでは、４のビット線対（ＢＬ、ＢＬＢ）に対して、１のローカルビット線対
（ＬＲＢＬ、ＬＲＢＬＢ）が設けられている。
プリチャージ回路５３は、信号ＰＲＣＨ３に従い、ローカルビット線対（ＬＲＢＬ、ＬＲ
ＢＬＢ）を電圧Ｖｐｒ１にプリチャージする。プリチャージ回路５３は、ローカルビット
線対（ＬＲＢＬ、ＬＲＢＬＢ）の電圧を平滑化するイコライザの機能をもつ。
センスアンプ５５は、ローカルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）の電圧差を増幅する
ことで、セル１０から読み出されたデータを検知する。センスアンプ５５はトランジスタ
ＭＮ３、ラッチ回路５５ａを有し、ＶＳＳ線、Ｖ＿ＶＤＤ線に電気的に接続されている。
ラッチ回路５５ａは２個のインバータ回路で構成されている。ノードＱＳ、ＱＳｂはラッ
チ回路５５ａの保持ノードであり、ＲＳラッチ回路５６の入力に電気的に接続されている
。センスアンプ５５で検知したデータはＲＳラッチ回路５６で保持される。ＲＳラッチ回
路５６は２個のＮＡＮＤ回路で構成される。ＲＳラッチ回路５６が保持するデータＬＡＴ
ＯＢ、ＬＡＴＯはインバータ回路５７、５８に入力される。インバータ回路５７の出力（
データＤＯ）、インバータ回路５８の出力（データＤＯＢ）は、出力ドライバ１３８に入
力される。
トランジスタＭＰ３、ＭＰ４によって、ローカルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）と
センスアンプ５５間の導通状態、およびローカルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）と
ＲＳラッチ回路５６間の導通状態が制御される。トランジスタＭＰ３、ＭＰ４のオンオフ
は信号ＳＮＳによって制御される。信号ＳＮＳは、トランジスタＭＮ３のオンオフも制御
する。信号ＳＮＳは、センスアンプ５５をアクティブにするためのセンスアンプイネーブ
ル信号である。センスアンプ５５がアクティブであるときは、センスアンプ５５とローカ
ルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）間は非導通状態である。
（書き込みドライバ１３７）
書き込みドライバ１３７は、ローカルビット線対（ＬＷＢＬ、ＬＷＢＬＢ）にデータを書
き込むための回路である。書き込みドライバ１３７はインバータ回路５９を有する。
ＬＷＢＬ、ＬＷＢＬＢはそれぞれローカル書き込みビット線である。複数のビット線対（
ＢＬ、ＢＬＢ）に対して、１のローカルビット線対（ＬＷＢＬ、ＬＷＢＬＢ）が設けられ
る。ここでは、４のビット線対（ＢＬ、ＢＬＢ）に対して、１のローカルビット線対（Ｌ
ＷＢＬ、ＬＷＢＬＢ）が設けられている。
データＤＩＮは書き込みデータである。データＤＩＮはローカルビット線ＬＷＢＬ、イン
バータ回路５７に入力される。インバータ回路５９の出力（データＤＩＮＢ）はローカル
ビット線ＬＷＢＬＢに入力される。
（ローカルビット線ＭＵＸ１３５）
ローカルビット線ＭＵＸ１３５はＭＵＸ１３５ｒ、ＭＵＸ１３５ｗを有し、信号ＲＤＥ［
３：０］、ＷＴＥ［１５：０］が入力される。信号ＲＤＥ［３：０］は読み出しイネーブ
ル信号であり、信号ＷＴＥ［１５：０］は書き込みイネーブル信号である。
ＭＵＸ１３５ｒは、データを読み出す列のビット線対（ＢＬ、ＢＬＢ）を選択する。ＭＵ
Ｘ１３５ｒで選択された複数のビット線対（ＢＬ、ＢＬＢ）は、それぞれ、異なるローカ
ルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）に導通される。
ＭＵＸ１３５ｒはトランジスタＭＰ１、ＭＰ２で構成される。トランジスタＭＰ１、ＭＰ
２には、信号ＲＤＥ［３：０］の何れか１ビットが入力される。トランジスタＭＰ１、Ｍ
Ｐ２は、ビット線対（ＢＬ、ＢＬＢ）とローカルビット線対（ＬＲＢＬ、ＬＲＢＬＢ）間
の導通状態を制御するスイッチとして機能する。
ＭＵＸ１３５ｗは、データを書き込む列のビット線対（ＢＬ、ＢＬＢ）を選択する。ＭＵ
Ｘ１３５ｗで選択された複数のビット線対（ＢＬ、ＢＬＢ）は、それぞれ、異なるローカ
ルビット線対（ＬＷＢＬ、ＬＷＢＬＢ）に導通される。
ＭＵＸ１３５ｗはトランジスタＭＮ１、ＭＮ２で構成される。トランジスタＭＮ１、ＭＮ
２には、信号ＷＤＥ［１５：０］の何れか１ビットが入力される。トランジスタＭＰ１、
ＭＰ２は、ビット線対（ＢＬ、ＢＬＢ）とローカルビット線対（ＬＷＢＬ、ＬＷＢＬＢ）
間の導通状態を制御するスイッチとして機能する。
列回路１２４の回路構成は、図３に限定されない。入力信号、入力電圧等に応じて適宜変
更される。図３の例ではプリチャージ回路５２は３個のｎチャネル型トランジスタで構成
されているが、３個のｐチャネル型トランジスタで構成される場合がある。
＜＜動作モード＞＞
次に、記憶装置１０１の動作モードについて説明する。表１に記憶装置１０１の真理値表
を示す。ここでは、信号ＢＷのビット幅は４ビットであり、データＷＤＡ、ＲＤＡのビッ
ト幅は３２ビットである。
Figure 2022046695000002
バイト０書き込みモードでは、信号ＢＷ［０］に割り当てられた１バイト（８ビット）の
データを書き込む動作が行われる。例えば、バイト０書き込みモードでは、データＷＤＡ
［７：０］が書き込まれる。バイト書き込み動作において、ＢＷ［１］、ＢＷ［２］、Ｂ
Ｗ［３］が“Ｈ”であるときの書き込みデータは、それぞれ、ＷＤＡ［１５：８］、ＷＤ
Ａ［２３：１６］、ＷＤＡ［３１：２４］である。
＜低消費電力モード＞
図４に記憶装置１０１の状態遷移図を示す。記憶装置１０１の状態には、電源オン状態Ｓ
Ｓ１、リセット状態ＳＳ２、スタンバイ状態ＳＳ３、書き込み状態ＳＳ４、読み出し状態
ＳＳ５、ビット線フローティング状態ＳＳ１１、スリープ状態ＳＳ１２、セルアレイ（Ｃ
Ａ）ドメインパワーゲーティング（ＰＧ）状態ＳＳ１３、全ドメインＰＧ状態ＳＳ１４、
バックアップ状態ＳＳ２１―ＳＳ２３、リカバリ状態ＳＳ２５、ＳＳ２６がある。表１の
真理値表が示すように、外部信号および内部信号に応じて、記憶装置１０１の状態が遷移
し、各状態において、対応する動作モードが実行される。
記憶装置１０１には４種類の低消費電力モードがある。（１）ビット線フローティングモ
ード、（２）スリープモード、（３）セルアレイドメインＰＧモード、（４）全ドメイン
ＰＧモード。ＰＭＵ１０５は、低消費電力状態での記憶装置１０１の動作モードを管理す
る。ＰＭＵ１０５は、これら低消費電力モードから１の動作モードを選択し、所定の動作
シーケンスを記憶装置１０１で実行させる。
（ビット線フローティングモード）スタンバイモードでは、ビット線対（ＢＬ、ＢＬＢ）
をプリチャージ電圧（Ｖｐｒ１）に昇圧する。ビット線フローティングモードでは、ビッ
ト線対（ＢＬ、ＢＬＢ）をフローティング状態にする。メモリセル２０のデータは消失し
ない。
（スリープモード）スタンバイモードでは、パワードメイン１６２に電圧ＶＤＭを供給す
る。スリープモードでは、パワードメイン１６２に電圧ＶＤＭよりも低い電圧ＶＤＭＬを
供給する。電圧ＶＤＭＬは、メモリセル２０のデータが消失しない大きさの電圧である。
ビット線対（ＢＬ、ＢＬＢ）をフローティング状態にする。
（セルアレイドメインＰＧモード）パワースイッチ１５２、１５３をオフにして、パワー
ドメイン１６２への電圧ＶＤＭ、ＶＳＭの供給を停止する。ビット線対（ＢＬ、ＢＬＢ）
をフローティング状態にする。メモリセル２０のデータは消失する。
（全ドメインＰＧモード）全ドメインＰＧモードとは、パワーゲーティング可能な全ての
ドメインをパワーゲーティングするモードである。パワースイッチ１５０、１５１をオフ
にして、パワードメイン１６１への電圧ＶＤＤ、ＶＤＨの供給を停止する。パワースイッ
チ１５２、１５４をオフにして、パワードメイン１６２への電圧ＶＤＭ、ＶＳＭの供給を
停止する。メモリセル２０のデータは消失する。
４の低消費電力モードは消費電力削減効果が得られる損益分岐時間（ＢＥＴ）が異なり、
ＢＥＴ＿ｂｌｆｌ＜ＢＥＴ＿ｓｌｐ＜ＢＥＴ＿ｐｇｃａ＜ＢＥＴ＿ｐｇａｌｌである。Ｂ
ＥＴ＿ｂｌｆｌ、ＢＥＴ＿ｓｌｐ、ＢＥＴ＿ｐｇｃａ、ＢＥＴ＿ｐｇａｌｌは、それぞれ
、ビット線フローティングモード、スリープモード、セルアレイドメインＰＧモード、全
ドメインＰＧモードのＢＥＴである。ＢＥＴの異なる複数の低消費電力モードを有するこ
とで、記憶装置１０１の消費電力を効率良く低減することができる。
＜パワーゲーティングシーケンス＞
各セル１０にバックアップ回路３０が設けられているため、パワードメイン１６２のパワ
ーゲーティングが可能である。図２Ｂに、パワードメイン１６２のパワーゲーティングシ
ーケンスの一例を示す。図２Ｂにおいて、ｔ１、ｔ２等は時刻を表している。
（通常動作）
ｔ１以前では、記憶装置１０１の状態は、通常動作状態（書き込み状態または読み出し状
態）である。記憶装置１０１はシングルポートＳＲＡＭと同様の通常動作を行う。信号Ｎ
ＤＲＥが“Ｌ”である間、行回路１２３はコントローラ１２２の制御信号に従い動作する
。信号ＢＬＦＥ、ＢＬＲＥが“Ｌ”である間、列回路１２４は、コントローラ１２２の制
御信号に従い動作する。パワースイッチ１５０―１５２はオンであり、パワースイッチ１
５３はオフである。
（バックアップ）
ｔ１で“Ｈ”の信号ＰＧＭがバックアップ及びリカバリドライバ１２５に入力されること
で、バックアップ動作が開始する。ここでは、時刻ｔ１でノードＱ／Ｑｂは“Ｈ”／“Ｌ
”であり、ノードＳＮ１／ＳＮ２は“Ｌ”／“Ｈ”である。全て配線ＯＧＬが“Ｈ”にな
るので、バックアップ回路３１のトランジスタＭＯ１、ＭＯ２はオンとなる。ノードＳＮ
１の電圧はＶＳＭからＶＤＭに上昇し、ノードＳＮ２の電圧はＶＤＭからＶＳＭに低下す
る。ｔ２で信号ＰＧＭが“Ｌ”となることで、バックアップ動作が終了する。ノードＳＮ
１／ＳＮ２には、ｔ１でのノードＱ／Ｑｂのデータが書き込まれる。
（パワーゲーティング）
ｔ２で、ＰＭＵ１０５が信号ＰＳＥ２を“Ｌ”にして、パワースイッチ１５２、１５４を
オフすることで、パワードメイン１６２のパワーゲーティングが開始する。Ｖ＿ＶＤＭ線
の電圧がＶＤＭからＶＳＭに低下する。Ｖ＿ＶＤＭ線とＶ＿ＶＳＭ線の電圧差が低下する
ことで、メモリセル２０は非アクティブになる。メモリセル２０のデータは消失するが、
バックアップ回路３０はデータを保持し続ける。
ここでは、パワードメイン１６２が電源オフである間、ビット線対（ＢＬ、ＢＬＢ）をフ
ローティング状態にする。そのため、ＰＭＵ１０５は信号ＰＳＥ２を“Ｌ”にするタイミ
ングで、信号ＢＬＦＥを“Ｈ”にする。
ｔ１以降、信号ＢＬＦＥの論理に関わらず、ローカルビット線ＭＵＸ１３５のトランジス
タＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２はオフである。列回路１２４に“Ｈ”の信号ＢＬＦＥ
が入力されることで、プリチャージ回路５１、５２はオフになるので、セルアレイ１１０
の全ビット線対（ＢＬ、ＢＬＢ）がフローティング状態になる。
（リカバリ）
リカバリ動作とは、バックアップ回路３０が保持しているデータによって、メモリセル２
０のデータをリカバリする動作である。リカバリ動作では、双安定回路２５は、ノードＱ
／Ｑｂのデータを検知するためのセンスアンプとして機能する。
まず、ノードＱ、Ｑｂのリセット動作が行われる。ｔ３で、ＰＭＵ１０５は、信号ＢＬＲ
Ｅ、ＮＤＲＥを“Ｈ”にする。
列回路１２４は、“Ｈ”の信号ＢＬＦＥ、ＢＬＲＥに従い、全ビット線対（ＢＬ、ＢＬＢ
）のプリチャージ動作を行う。具体的には、プリチャージ回路５１をオフにし、プリチャ
ージ回路５２をオンにする。ローカルビット線ＭＵＸ１３５のトランジスタＭＮ１、ＭＮ
２、ＭＰ１、ＭＰ２はオフであるので、全ビット線対（ＢＬ、ＢＬＢ）は電圧Ｖｐｒ２に
プリチャージされる。
行回路１２３は、“Ｈ”の信号ＮＤＲＥに従い、全ワード線ＷＬを選択状態にする。Ｖ＿
ＶＤＭ線、Ｖ＿ＶＳＭ線は電圧Ｖｐｒ２にプリチャージされ、ノードＱ、Ｑｂの電圧はＶ
ｐｒ２に固定される。
ｔ４で、ＰＭＵ１０５は信号ＰＧＭを“Ｈ”にする。トランジスタＭＯ１、ＭＯ２がオン
になる。容量素子Ｃ１の電荷がノードＱ、ノードＳＮ１に分配され、容量素子Ｃ２の電荷
がノードＱｂ、ノードＳＮ２に分配され、ノードＱとノードＱｂに電圧差が生じる。
ｔ５で、パワースイッチ１５２、１５４をオンにして、パワードメイン１６２への電圧Ｖ
ＤＭ、ＶＳＭの入力を再開する。双安定回路２５はアクティブになると、ノードＱとノー
ドＱｂの電圧差を増幅する。最終的にノードＱ、ＳＮ１の電圧はＶＤＭとなり、ノードＱ
ｂ、ＳＮ２の電圧はＶＳＭとなる。つまり、ノードＱ／Ｑｂの状態は、ｔ１での状態（“
Ｈ”／“Ｌ”）に復帰する。ＰＭＵ１０５はｔ６で信号ＰＧＭを“Ｌ”にし、ｔ７で信号
ＢＬＦＥ、ＢＬＲＥを“Ｌ”にする。ｔ７でリカバリ動作が終了する。
以下に、記憶装置の他の構成例について説明する。
図５Ａにセルの他の回路構成例を示す。図５Ａに示すセル１１は、メモリセル２０及びバ
ックアップ回路３１を有する。
バックアップ回路３１は１個の１Ｔ１Ｃ型ＤＲＡＭセルで構成される。バックアップ回路
３１はノードＳＮ３、トランジスタＭＯ３、容量素子Ｃ３を有する。トランジスタＭＯ３
は、トランジスタＭＯ１、ＭＯ２同様に、バックゲートを有するＯＳトランジスタである
。トランジスタＭＯ３のバックゲートはＶＢＧ線に電気的に接続されている。トランジス
タＭＯ３はバックゲートを有さないＯＳトランジスタでもよい。
セルアレイ１１０をセル１１で構成することができる。図５Ｂに、この構成例において、
パワードメイン１６２のパワーゲーティングシーケンスの一例を示す。図５Ｂに示すパワ
ーゲーティングシーケンスは、上掲のパワーゲーティングシーケンスと同様であるので、
図５Ｂの説明は、図２Ｂの説明を援用する。
バックアップ回路３１は、ノードＱのみをバックアップする構成であるが、ノードＳＮ３
の保持データによって、ノードＱ、Ｑｂのデータを復元することができる。それは、予め
ノードＱ、Ｑｂの電圧をＶｐｒ２にするプリチャージを行っているからであり、１個の容
量素子Ｃ３の電荷によって、ノードＱとノードＱｂに電位差を生じさせることができる。
セル１０でセルアレイ１１０を構成する場合、記憶装置１０１にパワースイッチ１５４を
設けない構成とすることができる。その場合、パワードメイン１６２には、パワースイッ
チを介さずに電圧ＶＳＭが入力される。セル１０の双安定回路には電圧ＶＳＭを供給する
電源線（ＶＳＭ線）が電気的に接続される（図６Ａ参照）。
図６Ｂに、この構成例でのパワードメイン１６２のパワーゲーティングシーケンスの一例
を示す。図６Ｂの説明は、図２Ｂの説明を援用する。図６Ｂのパワーゲーティングシーケ
ンスが図２Ｂのパワーゲーティングシーケンスと異なる点は、リカバリ動作において、ノ
ードＱ、Ｑｂのプリチャージが行われないことである。
セル１０、１１は標準的な６Ｔ型ＳＲＡＭセルにバックアップ回路を電気的に接続した回
路構成である。セル１０を適用することで、そのため、バックアップ回路をＳＲＡＭセル
に組み込むことによるメモリセル２０の面積オーバーヘッドの増加の問題が課題となる。
セル１１についても、同様の課題が生じる。以下に、面積オーバーヘッドをゼロにするこ
とが可能な、セル１０、１１のレイアウト例を説明する。
＜＜レイアウト例１＞＞
図７Ａ―図７Ｄを参照して、セル１０のレイアウト例を説明する。セル１０は、メモリセ
ル２０にバックアップ回路３０が積層されている３Ｄ構造をもつ。図７Ａはメモリセル２
０のレイアウト図であり、図７Ｄはバックアップ回路３０のレイアウト図である。図７Ｂ
はビット線ＢＬ、ＢＬＢ、Ｖ＿ＶＤＭ線のレイアウト図であり、図７Ｃはワード線ＷＬ、
ＶＳＳ線のレイアウト図である。図７Ａから図７Ｄの順に積層される。
図７Ａにおいて、拡散層ＤＩＦ＿Ｎはｎ型の拡散層であり、拡散層ＤＩＦ＿Ｐはｐ型の拡
散層を表す。配線層ＭＥＴ＿Ｇ１は、メモリセル２０のＳｉトランジスタのゲート電極が
設けられる層である。配線層ＭＥＴ１は、配線層ＭＥＴ＿Ｇ１よりも上層にあり、Ｓｉト
ランジスタのソース電極、およびドレイン電極が設けられている。ビアホールＣＯＮ１に
は、拡散層ＤＩＦ＿Ｎ、ＤＩＦ＿Ｐと配線層ＭＥＴ１、ＭＥＴ＿Ｇ１間を導通させるプラ
グが形成される。
配線層ＭＥＴ１に、配線層ＭＥＴ２から配線層ＭＥＴ５の順に配線層が積層される。ビア
ホールＭＶＩ１は配線層ＭＥＴ１と配線層ＭＥＴ２間に設けられ、ビアホールＭＶＩ２は
配線層ＭＥＴ２と配線層ＭＥＴ３間に設けられ、ビアホールＭＶＩ３は配線層ＭＥＴ３と
配線層ＭＥＴ４間に設けられ、ビアホールＭＶＩ４は配線層ＭＥＴ４と配線層ＭＥＴ５間
に設けられている。ビアホールＭＶＩ１―ＭＶＩ４にはそれぞれプラグが設けられる。
図７Ｂに示すように、Ｖ＿ＶＤＭ線は配線層ＭＥＴ２に設けられ、ビット線対（ＢＬ、Ｂ
ＬＢ）は配線層ＭＥＴ３に設けられる。図７Ｃに示すように、ワード線ＷＬは配線層ＭＥ
Ｔ４に設けられ、Ｖ＿ＶＳＭ線（又はＶＳＭ線）、配線ＢＧＬは配線層ＭＥＴ５に設けら
れている。
図７Ｄを参照して、バックアップ回路３０のレイアウト例を説明する。配線層ＭＥＴ５に
層ＯＬが積層される。配線層ＭＥＴ＿Ｇ２、ＭＥＴ６、ＭＥＴ＿Ｃが層ＯＬに積層される
。ビアホールＭＶＩ５には、配線層ＭＥＴ５と配線層ＭＥＴ６間を導通するためのプラグ
が設けられ、ビアホールＭＶＩ＿ＯＬには、層ＯＬと配線層ＭＥＴ６間を導通するための
プラグが設けられている。
層ＯＬには、トランジスタＭＯ１、ＭＯ２（ＯＳトランジスタ）の活性層が設けられる。
配線層ＭＥＴ＿Ｇ２には、配線ＯＧＬが設けられる。配線層ＭＥＴ６には、トランジスタ
ＭＯ１、ＭＯ２のソース電極、およびドレイン電極が設けられる。容量素子Ｃ１、Ｃ２の
２個の電極の一方は配線層ＭＥＴ６に設けられ、他方は配線層ＭＥＴ＿Ｃに設けられる。
レイアウト例１では、Ｖ＿ＶＤＭ線、Ｖ＿ＶＳＭ線、配線ＢＧＬ、ＯＧＬは、ビット線Ｂ
Ｌ、ＢＬＢ同様に、列方向に延在している。ワード線ＷＬは、メモリセル２０ごとに２個
の屈曲部を有する。
（積層構造）
図１１にセル１０の積層構造例を示す。図１１には、代表的に、トランジスタＭＴ１、Ｍ
Ｏ１、容量素子Ｃ１を示している。なお、図１１はセル１０の積層構造例を説明するため
の断面図であり、図７Ａ―図７Ｄのレイアウト図を特定の切断線で切った断面図ではない
。
セル１０は単結晶シリコンウエハ５５００に作製される。トランジスタＭＯ１の構造は後
述するＯＳトランジスタ５００４（図１９Ｂ参照）と同様である。上掲したとおり、Ｖ＿
ＶＤＭ線は配線層ＭＥＴ２に設けられ、Ｖ＿ＶＳＭ線は配線層ＭＥＴ５に設けられている
。ビット線ＢＬは配線層ＭＥＴ３に設けられ、ワード線ＷＬは配線層ＭＥＴ４に設けられ
ている。
セル１０において、バックアップ回路３１の素子数はメモリセル２０よりも少ないため、
バックアップ回路３１の面積をメモリセル２０の面積よりも小さくすることは容易である
。しかしながら、バックアップ回路３１をノードＱ、Ｑｂに電気的に接続するために、メ
モリセル２０のレイアウトを変更することで、面積が増加してしまう問題が顕在化する。
特許文献３を例に、このことを説明する。
ＳＲＡＭのビット単価の低減のため、面積の縮小、面積効率向上が求められている。その
ため、ＳＲＡＭのセルアレイには、ワード線、ビット線対、電源線が非常に密に配置され
ている。例えば、特許文献３の図１―図２に示されるＳＲＡＭセルのレイアウトＭＣでは
、第２層の金属配線層に、ワード線（ＷＤ）が設けられ、第３層の金属配線層にビット線
対（ＢＬ１、ＢＬ２）、電源線（Ｖｓｓ１、Ｖｃｃ１、Ｖｓｓ２）が設けられている。特
許文献３のＳＲＡＭセルに、バックアップ回路３０を接続するためには、レイアウトＭＣ
の変更が必要であり、レイアウト変更によってＳＲＡＭセルの面積が増加してしまう。
これに対し、本レイアウト例では、ワード線ＷＬ、ビット線対（ＢＬ、ＢＬＢ）、Ｖ＿Ｖ
ＤＭ線、Ｖ＿ＶＳＭ線を異なる配線層に設けることで、バックアップ回路３０をメモリセ
ル２０に組み込んでも、メモリセル２０の面積オーバーヘッドをゼロにすること可能にし
ている。
図７Ａ―図７Ｄは、テクノロジーノード６５ｎｍの設計ルールにもとづいて設計したレイ
アウト例である。メモリセル２０の面積は１３４．２０Ｆ２（０．５６７μｍ２＝０．５
４μｍ×１．０５μｍ）である。Ｆは最小加工寸法である。配線の幅、配線間の距離など
を最適化した寸法で設計した場合、メモリセル２０の面積は１２４．２６Ｆ２（０．５２
５μｍ２＝０．５０μｍ×１．０５μｍ）である。本レイアウト例のメモリセル２０の面
積は、最適化されたレイアウトに対して８％増加している。
図７Ａのメモリセル２０の行方向の長さが最適レイアウトよりも０．０４μｍ長いのは、
製造プロセスのマージンを見込んだためである。したがって、製造プロセスが改善される
ことで、オーバーヘッドを０にすることができる。
以下に示すレイアウト例２―４において、メモリセル２０のレイアウトおよび面積は、レ
イアウト例１と同じである。
＜＜レイアウト例２＞＞
セル１１をセル１０と同様に設計できる。図８Ａ―図８Ｄにセル１１のレイアウト例を示
す。図８Ａ―図８Ｄの説明は、図７Ａ―図７Ｄの説明を援用する。
＜＜レイアウト例３＞＞
レイアウト例１では、ワード線ＷＬ、ビット線対（ＢＬ、ＢＬＢ）、Ｖ＿ＶＤＭ線、Ｖ＿
ＶＳＭ線は、メモリセル２０とバックアップ回路３０間に設けられている。これら配線の
１または複数の配線を、バックアップ回路３０よりも上層の配線層に設けることが可能で
ある。そのようなレイアウト例を図９Ａ―図９Ｄに示す。レイアウト例３に対応するセル
１０の積層構造例を図１２に示す。
レイアウト例３では、配線層ＭＥＴ１―ＭＥＴ３は配線層ＭＥＴ＿Ｇ１と層ＯＬとの間に
設けられる。配線層ＭＥＴ４は配線層ＭＥＴ＿Ｇ２と配線層ＭＥＴ＿Ｃ間に設けられる。
配線層ＭＥＴ５は配線層ＭＥＴ＿Ｃに積層される。
図９Ａはメモリセル２０のレイアウト図であり、図７Ａと同じである。図９Ｂはビット線
ＢＬ、ＢＬＢ、Ｖ＿ＶＤＭ線のレイアウト図であり、図７Ｂと同じである。
図９Ｃはバックアップ回路３０のレイアウト図である。配線層ＭＥＴ３と層ＯＬ間に配線
層ＭＥＴ＿Ｂが設けられる。ビアホールＭＶＩ３には、配線層ＭＥＴ３と配線層ＭＥＴ＿
Ｂを導通するためのプラグが設けられる。配線層ＭＥＴ＿Ｂには配線ＢＧＬが設けられ、
配線層ＭＥＴ＿Ｇ２には配線ＯＧＬが設けられる。配線層ＭＥＴ４には、トランジスタＭ
Ｏ１、ＭＯ２のソース電極、およびドレイン電極が設けられる。容量素子Ｃ１、Ｃ２の２
個の電極の一方は配線層ＭＥＴ４に設けられ、他方は配線層ＭＥＴ＿Ｃに設けられる。ビ
アホールＭＶＩ＿Ｂには、配線層ＭＥＴ＿Ｂと配線層ＭＥＴ４間を導通するためのプラグ
が設けられ、ビアホールＭＶＩ＿ＯＬには、層ＯＬと配線層ＭＥＴ４間を導通するための
プラグが設けられる。
トランジスタＭＯ１、ＭＯ２がバックゲートを有さないとき、配線層ＭＥＴ＿Ｂ、ビアホ
ールＭＶＩ＿Ｂは設ける必要がない。この場合、ビアホールＭＶＩ３には、配線層ＭＥＴ
３と配線層ＭＥＴ４間を導通するためのプラグが設けられる。
図９Ｄは、ワード線ＷＬ、Ｖ＿ＶＳＭ線のレイアウト図である。ワード線ＷＬ、Ｖ＿ＶＳ
Ｍ線は配線層ＭＥＴ５に設けられる。
レイアウト例３とレイアウト例１との共通点として、ビット線対（ＢＬ、ＢＬＢ）、Ｖ＿
ＶＤＭ線がメモリセル２０とバックアップ回路３０間に設けられていること、ビット線対
（ＢＬ、ＢＬＢ）が設けられる配線層には、ワード線ＷＬ、Ｖ＿ＶＤＭ線、Ｖ＿ＶＳＭ線
が設けられていないことが挙げられる。
以下に、レイアウト例３がレイアウト例１と相違する点を挙げる。ワード線ＷＬ、Ｖ＿Ｖ
ＳＭ線はバックアップ回路３０に積層され、かつ同じ配線層に設けられている。ワード線
ＷＬは屈曲部を有さない。Ｖ＿ＶＳＭ線は、ワード線ＷＬと同様に行方向に延在する。
＜＜レイアウト例４＞＞
レイアウト例３のセル１０と同様に、セル１１を設計できる。図１０Ａ―図１０Ｄにセル
１１のレイアウト例を示す。図１０Ａ―図１０Ｄの説明は、図９Ａ―図９Ｄの説明を援用
する。
本実施の形態の記憶装置は、様々な電子部品や電子機器の記憶装置として用いることがで
きる。本記憶装置は、２種類のパワーゲーティングモード以外に、パワーゲーティングモ
ードよりもＢＥＴの短い複数の低消費電力モードをもつので、本記憶装置を組み込んだ電
子部品、および電子機器の消費電力を効率良く低減することができる。
記憶装置のビット単価の低減のため、メモリセルの面積の縮小、メモリセルの面積効率の
向上が求められている。本実施の形態を適用することで、メモリセルの面積の増加を伴わ
ずに、バックアップが可能な記憶装置を提供することが可能である。したがって、本実施
の形態により、低消費電力で、低コストの大容量の記憶装置を提供することができる。
〔実施の形態２〕
実施の形態１の記憶装置は、典型的にはＳＲＡＭに置き換わる記憶装置である。例えば、
マイクロコントローラユニット（ＭＣＵ）、ＦＰＧＡ、ＣＰＵ、ＧＰＵ等の各種のプロセ
ッサに、ＳＲＡＭに代えて本実施の形態の記憶装置を組み込むことができる。さらに、無
線ＩＣ、表示コントローラＩＣ、ソースドライバＩＣ、映像用デコーダＩＣなど各種のＩ
Ｃに、本実施の形態の記憶装置を組み込むことができる。本実施の形態では、一例として
、１のダイに、プロセッサコアとキャッシュメモリとが混載されたプロセッサについて説
明する。
＜＜プロセッサ＞＞
図１３はプロセッサの構成例を示すブロック図である。図１３に示すプロセッサ３００は
、ＰＭＵ３０５、バス３０６、キャッシュメモリ３２０、ＣＰＵコア３３０、バックアッ
プ及びリカバリドライバ３１１、パワースイッチ３９０―３９４、３９８、３９９を有す
る。
ＣＰＵコア３３０とキャッシュメモリ３３２間のデータおよび信号の伝送は、バス３０６
を介して、行われる。ＣＰＵコア３３０は、フリップフロップ３３１、組み合わせ回路３
３２を有する。例えば、フリップフロップ３３１は、レジスタに含まれる。フリップフロ
ップ３３１にバックアップ回路を設けて、ＣＰＵコア３３０のパワーゲーティングを可能
としている。
ここでは、キャッシュメモリ３２０に図１の記憶装置１０１が適用されている。もちろん
記憶装置１００をキャッシュメモリ３２０に適用することが可能である。
キャッシュメモリ３２０はセルアレイ３２１、周辺回路３２２を有する。周辺回路３２２
はコントローラ３２４、バックアップ及びリカバリドライバ３２５、行回路３２６、列回
路３２７を有する。パワースイッチ３９０―３９４は記憶装置１０１のパワースイッチ１
５０―１５４に対応する。ＰＭＵ３０５は記憶装置１０１のＰＭＵ１０５と同様の機能を
備えており、信号ＰＳＥ１―ＰＳＥ３、ＰＧＭ、ＢＬＦＥ、ＢＬＲＥ、ＮＤＲＥを生成す
る。
ＰＭＵ３０５は、外部から入力されるクロック信号ＣＬＫ２を用いてクロック信号ＧＣＬ
Ｋを生成する。クロック信号ＧＣＬＫはキャッシュメモリ３２０、ＣＰＵコア３３０に入
力される。ＰＭＵ３０５は、信号ＰＳＥ８、ＳＣＥ、ＢＫ、ＲＥを生成する。信号ＰＳＥ
８、ＢＫ、ＲＣはＣＰＵコア３３０に対するパワーゲーティング制御信号である。
信号ＰＳＥ８はパワースイッチ３９８、３９９のオンオフを制御するパワースイッチイネ
ーブル信号である。パワースイッチ３９８はＣＰＵコア３３０への電圧ＶＤＤの供給を制
御し、パワースイッチ３９９はバックアップ及びリカバリドライバ３１１への電圧ＶＤＨ
の供給を制御する。
信号ＳＣＥはスキャンイネーブル信号であり、フリップフロップ３３１に入力される。
バックアップ及びリカバリドライバ３１１は、信号ＢＫ、ＲＣに基づき、フリップフロッ
プ３３１のバックアップ回路を制御する。信号ＢＫはバックアップ信号であり、信号ＲＣ
はリカバリ信号である。バックアップ及びリカバリドライバ３１１は信号ＢＫ、ＲＣをレ
ベルシフトした信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫＨ、ＲＣＨはフリップフロップ
３３１のバックアップ回路に入力される。電圧ＶＤＨは信号ＢＫＨ、ＲＣＨの高レベル側
電圧である。
ＰＭＵ３０５は外部から入力される割り込み信号ＩＮＴ２、ＣＰＵコア３３０が発行する
ＳＬＥＥＰ信号に応じて、クロック信号ＧＣＬＫ、および各種制御信号の生成を行う。例
えば、ＣＰＵコア３３０をパワーゲーティングモードに移行させるトリガとなる信号とし
て、ＳＬＥＥＰ信号を用いることができる。
＜＜フリップフロップ３３１＞＞
図１４にフリップフロップ３３１の回路構成例を示す。フリップフロップ３３１はスキャ
ンフリップフロップ３３５、バックアップ回路３４０を有する。
スキャンフリップフロップ３３５には、ＣＰＵコア３３０内のＶ＿ＶＤＤ線、ＶＳＳ線に
よって、電圧ＶＤＤ、ＶＳＳが入力される。スキャンフリップフロップ３３５は、ノード
Ｄ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路３３５Ａを有する。
ノードＤ１はデータ入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳ
Ｄはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノード
である。ノードＣＫはクロック信号ＧＣＬＫの入力ノードである。クロック信号ＧＣＬＫ
はクロックバッファ回路３３５Ａに入力される。スキャンフリップフロップ３３５のアナ
ログスイッチは、それぞれ、クロックバッファ回路３３５ＡのノードＣＫ１、ＣＫＢ１に
電気的に接続される。ノードＲＴはリセット信号の入力ノードである。
スキャンフリップフロップ３３５の回路構成は、図１４に限定されない。標準的な回路ラ
イブラリに用意されているスキャンフリップフロップを適用することができる。
＜バックアップ回路３４０＞
バックアップ回路３４０は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭＯ１１―ＭＯ
１３、容量素子Ｃ１１を有する。
ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、他のスキャンフリップ
フロップ３３５のノードＱ１に電気的に接続される。ノードＳＮ１１は、バックアップ回
路３４０の保持ノードである。容量素子Ｃ１１は、ＶＳＳ線およびノードＳＮ１１に電気
的に接続されている。
トランジスタＭＯ１１は、ノードＱ１とノードＳＮ１１間の導通状態を制御する。トラン
ジスタＭＯ１２は、ノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタ
ＭＯ１３は、ノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭＯ
１１、ＭＯ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭＯ１２のオンオフは
信号ＲＣＨで制御される。
トランジスタＭＯ１１―ＭＯ１３はトランジスタＭＯ１と同様に、バックゲートを有する
ＯＳトランジスタで構成される。トランジスタＭＯ１１―ＭＯ１３のバックゲートは、Ｃ
ＰＵコア３３０内のＶＢＧ線に電気的に接続されている。少なくともトランジスタＭＯ１
１、ＭＯ１２をＯＳトランジスタとすることが好ましい。オフ電流が極めて小さいという
ＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができるこ
と、データの保持に電力を殆んど消費しないことから、バックアップ回路３４０はデータ
を長時間保持できるという不揮発性の特性をもつ。したがって、ＣＰＵコア３３０がパワ
ーゲーティング状態である間、バックアップ回路３４０で保持することができる。
＜＜ＣＰＵコア３３０の低消費電力モード＞＞
ＣＰＵコア３３０の低消費電力モードとして、クロックゲーティングモード、パワーゲー
ティングモードを設定することができる。ＰＭＵ３０５は、信号ＩＮＴ２、ＳＬＥＥＰ信
号に基づき、ＣＰＵコア３３０の低消費電力モードを選択する。ＰＭＵ３０５が信号ＧＣ
ＬＫの生成を停止することで、ＣＰＵコア３３０の状態をクロックゲーティング状態にす
ることができる。
ＣＰＵコア３３０を通常動作状態からパワーゲーティング状態にする際には、フリップフ
ロップ３３１のデータをバックアップ回路３４０にバックアップする動作が行われる。Ｃ
ＰＵコア３３０をパワーゲーティング状態から通常動作状態に復帰する際には、バックア
ップ回路３４０のデータをフリップフロップ３３１に書き戻すリカバリ動作が行われる。
以下、図１５を参照してＣＰＵコア３３０のパワーゲーティングシーケンスの一例を説明
する。
（通常動作）
ｔ１以前は、フリップフロップ３３１は通常動作を行う。ＰＭＵ３０５は、“Ｌ”の信号
ＳＣＥ、ＢＫ、ＲＣを出力する。ここでは、ｔ１において、バックアップ回路３４０のノ
ードＳＮ１１は“Ｌ”である。ノードＳＥが“Ｌ”であるため、スキャンフリップフロッ
プ３３５はノードＤ１のデータを記憶する。
（バックアップ）
ｔ１で、ＰＭＵ３０５はクロック信号ＧＣＬＫを停止し、信号ＢＫを“Ｈ”にする。トラ
ンジスタＭＯ１１がオンになり、スキャンフリップフロップ３３５のノードＱ１のデータ
がバックアップ回路３４０のノードＳＮ１１に書き込まれる。スキャンフリップフロップ
３３５のノードＱ１が“Ｌ”であれば、ノードＳＮ１１は“Ｌ”のままであり、ノードＱ
１が“Ｈ”であれば、ノードＳＮ１１は“Ｈ”になる。
ＰＭＵ３０５は、ｔ２で信号ＢＫを“Ｌ”にし、ｔ３で信号ＰＳＥ８を“Ｌ”にする。ｔ
３で、ＣＰＵコア３３０の状態はパワーゲーティング状態に移行する。信号ＢＫを立ち下
げるタイミングで信号ＰＳＥ８を立ち下げてもよい。
（パワーゲーティング）
信号ＰＳＥ８が“Ｌ”になることで、パワースイッチ３９８、３９９がオフになる。Ｖ＿
ＶＤＤ線の電圧が低下するため、ノードＱ１のデータは失われる。ノードＳＮ１１は、時
刻ｔ１でのノードＱ１のデータを保持し続ける。
（リカバリ）
ｔ４で、ＰＭＵ３０５が信号ＰＳＥ８を“Ｈ”にすることで、パワーゲーティング状態か
らリカバリ状態に移行する。Ｖ＿ＶＤＤ線の充電が開始される。Ｖ＿ＶＤＤ線の電圧がＶ
ＤＤになった状態（時刻ｔ５）で、ＰＭＵ３０５は信号ＲＣ、ＳＣＥを“Ｈ”にする。
信号ＲＣＥが“Ｈ”になるのでトランジスタＭＯ１２がオンになり、容量素子Ｃ１１の電
荷がノードＳＮ１１とノードＳＤとに分配される。ノードＳＮ１１が“Ｈ”であれば、ノ
ードＳＤの電圧は上昇する。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ
３３５の入力側ラッチ回路にノードＳＤのデータが書き込まれる。ｔ６でノードＣＫにク
ロック信号ＧＣＬＫが入力されると、入力側ラッチ回路のデータがノードＱ１に書き込ま
れる。つまり、ノードＳＮ１１のデータがノードＱ１に書き込まれたことになる。
ｔ７で、ＰＭＵ３０５が信号ＳＣＥ、ＲＣを“Ｌ”にすることで、リカバリ状態が終了す
る。
本実施の形態のプロセッサは、プロセッサコアおよび記憶装置の双方にバックアップ回路
が設けられているので、プロセッサ全体の消費電力を効率良く低減することができる。
〔実施の形態３〕
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等につい
て説明する。
＜＜電子部品の作製方法例＞＞
図１６Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パ
ッケージ、またはＩＣ用パッケージとも呼ばれる。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板
に脱着可能な部品が複数合わさることで完成する。前工程において、半導体ウエハ（例え
ば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。後工程について
は、図１６Ａに示す各工程を経ることで完成させることができる。
後工程は、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削す
る「裏面研削工程」を行なう（ステップＳＰ７１）。研削により半導体ウエハを薄くする
ことで、電子部品の小型化を図る。ステップＳＰ７１の次に、半導体ウエハを複数のチッ
プに分離する「ダイシング工程」を行う（ステップＳＰ７２）。ダイシング工程では、ダ
イシングラインに沿って半導体ウエハ切断することで、チップを半導体ウエハから切り出
す。
分離したチップを個々にピックアップして、リードフレーム上に接合する「ダイボンディ
ング工程」を行う（ステップＳＰ７３）。ダイボンディング工程におけるチップとリード
フレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法
を選択すればよい。リードフレームに代えてインターポーザ基板上にチップを接合しても
よい。
次いで、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的
に接続する「ワイヤーボンディング工程」を行う（ステップＳＰ７４）。金属の細線には
、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボン
ディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングさ
れたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステ
ップＳＰ７５）。
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＰ
７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＰ７７
）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ス
テップＳＰ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳ
Ｐ７９）を経て、電子部品が完成する。
図１６Ｂは完成した電子部品の斜視模式図である。電子部品は、端子取り出し方向、端子
の形状に応じて、複数の規格、名称が存在する。図１６Ｂには、電子部品の一例として、
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。
図１６Ｂに示す電子部品７０００は、リード７００１及びチップ７１１０を有する。チッ
プ７１１０には、実施の形態１に係る記憶装置、または本記憶装置を内蔵するプロセッサ
が設けられている。
電子部品７０００はチップ７１１０を複数有していてもよい。電子部品７０００は、例え
ばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされ
て、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装さ
れた基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる
。
電子部品７０００は低消費電力の半導体装置記憶装置を内蔵しているため、電子機器に電
子部品７０００を組み込むことで、電子機器の消費電力を低減することができる。次いで
、上掲の電子部品を具備する電子機器について説明する。
図１７Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、
操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１
６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０
は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマー
トフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、
インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れること
で、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１
２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行わ
れる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作
することもできる。操作ボタン２０１３の操作により、電源のオンオフ動作、表示部２０
１２の画面切り替え動作などの各種の操作を行うこともできる。
図１７Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表
示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部
２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
図１７Ｃ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、
操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２
０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられて
いる。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２
０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０
７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切
り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停
止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
図１７Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１
１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１
１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
図１７Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および
冷凍室用扉２１５３等を有する。
図１７Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７
３、およびライト２１７４等を有する。
〔実施の形態４〕
図１８Ａ―図１９Ｂを参照して、ＯＳトランジスタの構成例を説明する。図１８Ａ―図１
９Ｂの左側には、ＯＳトランジスタのチャネル長方向の断面構造を示し、右側の図は、Ｏ
Ｓトランジスタのチャネル幅方向の断面構造を示す。
＜＜ＯＳトランジスタの構成例１＞＞
図１８Ａに示すＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５
０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で
覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５
０３２、金属酸化物層５０１１―５０１３、導電層５０５０―５０５４を有する。
図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、
スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法
（ＰＬＡ法）、化学気相堆積法（ＣＶＤ法）、原子層堆積法（ＡＬＤ法）などの各種の成
膜方法を用いることができる。ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属
ＣＶＤ法などがある。
金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図１８Ａに示すよ
うに、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層
５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき
、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極または
ドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導
電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に
覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成され
る。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述す
るＯＳトランジスタ５００２も同様である。
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート
側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は
層間絶縁層である。絶縁層５０２９はバリア層である。
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２
でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電
層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導
電層５０５０と重なる領域を有する。
バックアップ回路３０のトランジスタＭ１、Ｍ２にＯＳトランジスタ５００１を適用する
場合、容量素子Ｃ１、Ｃ２の２個の電極の一方を導電層５０５０と同じ層の導電層で形成
し、他方を導電層５０５２で形成することができる。バックアップ回路３１についても同
様である。
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピング
した多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデ
ン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジ
ウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン
、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができ
る。
例えば、導電層５０５０は窒化タンタル、またはタングステン単層である。あるいは、導
電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アル
ミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化
タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニ
ウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム
、窒化チタン）。先に記載した導電体が絶縁層５０２７側に設けられる。
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層で
ある場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム
、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とす
る合金を用いればよい。導電層５０５１が２層構造、および３層構造の場合、次のような
組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タ
ングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン、銅）、（チ
タン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデン
または窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）など
の合わせがある。先に記載した導電体が絶縁層５０２７側に設けられる。
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタ
ル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタン
グステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電
層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機
能とをもつ。
絶縁層５０２１―５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニ
ウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン
、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３２はこ
れらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１―５０３２を構
成する層は、複数の絶縁材料を含んでいてもよい。
本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒
化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以
下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。こ
のような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０
１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電
気特性を向上できる。
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５
０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム
、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒
化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成
することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けて
もよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をも
つ金属酸化物層を設けてもよい。
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層
５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素に
よる導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化
アルミニウムなどの金属酸化物を用いることができる。
絶縁層５０２１―５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５
０２５、５０２９、５０３０―５０３２は、それぞれ、バリア層として機能する。絶縁層
５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンで
あり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンで
ある。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化ア
ルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）
は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層
５０２９、５０３０―５０３２は酸化アルミニウムである。
図１８Ａは、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層
５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造
とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい
。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
＜＜ＯＳトランジスタの構成例２＞＞
図１８Ｂに示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例である
。ＯＳトランジスタ５００２では、金属酸化物層５０１１、５０１２とでなる積層の上面
および側面が、金属酸化物層５０１３と絶縁層５０２７とでなる積層によって覆われてい
る。そのため、ＯＳトランジスタ５００２においては、絶縁層５０３１、５０３２は必ず
しも設けなくてもよい。
＜＜ＯＳトランジスタの構成例３＞＞
図１９Ａに示すＯＳトランジスタ５００３は、ＯＳトランジスタ５００１の変形例であり
、主に、ゲート電極の構造が異なる。
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電
層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極
が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（
５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０
５１、５０５２）と重なる領域を有していない。そのためゲートーソース間の寄生容量、
ゲートードレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２
８の開口によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの
作製が容易である。
＜＜ＯＳトランジスタの構成例４＞＞
図１９Ｂに示すＯＳトランジスタ５００４は、ＯＳトランジスタ５００１とはゲート電極
、酸化物層の構造が異なる。
ＯＳトランジスタ５００４のゲート電極（５０５０）は絶縁層５０３３、５０３４に覆わ
れている。ＯＳトランジスタ５００４は、金属酸化物層５０１１、５０１２とでなる酸化
物層５００９を有する。導電層５０５１、５０５２を設ける代わりに、金属酸化物層５０
１１に低抵抗領域５０１１ａ、５０１１ｂが、金属酸化物層５０１２に低抵抗領域５０１
２ａ、５０１２ｂが設けられている。酸化物層５００９に不純物元素（例えば、水素、窒
素）を選択的に添加することで、低抵抗領域５０１１ａ、５０１１ｂ、５０１２ａ、５０
１２ｂを形成することができる。
金属酸化物層に不純物元素を添加すると、添加した領域に酸素欠損が形成され、不純物元
素が酸素欠損に入り込むことで、キャリア密度が高くなるため、添加領域が低抵抗化され
る。
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ‐ＯＳ（ｃｌｏｕｄ‐ａｌｉｇｎｅｄ
ｃｏｍｐｏｓｉｔｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であるこ
とが好ましい。
ＣＡＣ‐ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有
し、材料の全体では半導体としての機能を有する。ＣＡＣ‐ＯＳまたはＣＡＣ‐ｍｅｔａ
ｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとな
る電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さ
ない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させること
で、スイッチングさせる機能（オンオフさせる機能）をＣＡＣ‐ＯＳに付与することがで
きる。ＣＡＣ‐ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限
に高めることができる。
ＣＡＣ‐ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性
の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。材料中において、導電性領
域と絶縁性領域とはナノ粒子レベルで分離している場合がある。また、導電性領域と絶縁
性領域とは、それぞれ材料中に偏在する場合がある。導電性領域は、周辺がぼけてクラウ
ド状に連結して観察される場合がある。
また、ＣＡＣ‐ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上
１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場
合がある。
また、ＣＡＣ‐ＯＳは異なるバンドギャップを有する成分により構成される。例えば、Ｃ
ＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因
するナローギャップを有する成分とにより構成される。当該構成の場合、キャリアを流す
際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャ
ップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを
有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上
記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに
高い電流駆動力、および高い電界効果移動度を与えることができる。
また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ
以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、
ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ
ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶金属酸化物半導体、ｎｃ‐ＯＳ（
ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）、擬似非晶質金属酸化物半導体（ａ‐ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋ
ｅ ｏｘｉｄｅ ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。
ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有
する金属酸化物で構成されることが好ましい。
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結
し、歪みを有した結晶構造となっている。歪みとは、複数のナノ結晶が連結する領域にお
いて、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変
化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合が
ある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。
ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー
ともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成
が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向において酸素
原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化する
ことなどによって、歪みを許容することができるためと考えられる。
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜
鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層
状構造ともいう）を有する傾向がある。インジウムと元素Ｍは互いに置換可能であり、（
Ｍ，Ｚｎ）層の元素Ｍがインジウムに置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すことも
できる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこと
もできる。
微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域
）において、ｎｃ‐ＯＳは原子配列に周期性を有する。ｎｃ‐ＯＳは、異なるナノ結晶間
で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって
、分析方法によっては、ｎｃ‐ＯＳはａ‐ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が
付かない場合がある。
ａ‐ｌｉｋｅ ＯＳはｎｃ‐ＯＳと非晶質金属酸化物半導体との間の構造を有する金属酸
化物半導体である。ａ‐ｌｉｋｅ ＯＳは鬆または低密度領域を有する。ａ‐ｌｉｋｅ
ＯＳはｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。
本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金
属酸化物半導体の結晶構造を表している。
１０、１１：セル、 ２０、２５：双安定回路、 ３０、３１：バックアップ回路、
５１、５２、５３：プリチャージ回路、 ５５：センスアンプ、 ５５ａ：ラッチ回路、
５６：ＲＳラッチ回路、 ５７、５８、５９：インバータ回路、
１０１：記憶装置、 １０５：ＰＭＵ（電源管理装置）、 １１０、１２０：周辺回路、
１２２：コントローラ、 １２３：行回路、 １２４：列回路、 １２５：バックアッ
プ及びリカバリドライバ、 １３１：行デコーダ、 １３２：ワード線ドライバ、 １３
３：列デコーダ、 １３４：プリチャージ回路、 １３５：ローカルビット線ＭＵＸ（マ
ルチプレクサ）、 １３５ｒ、１３５ｗ：ＭＵＸ、 １３６：センスアンプ、 １３７：
書き込みドライバ、 １３８：出力ドライバ、
１５０、１５１、１５２、１５３、１５４：パワースイッチ、 １６０、１６１、１６２
：パワードメイン、
３００：プロセッサ、 ３０５：ＰＭＵ、 ３０６：バス、 ３１１：バックアップ及び
リカバリドライバ、 ３２０：キャッシュメモリ、 ３２１：セルアレイ、 ３２２：周
辺回路、 ３２４：コントローラ、 ３２５：バックアップ及びリカバリドライバ、 ３
２６：行回路、 ３２７：列回路、 ３３０：ＣＰＵコア、 ３３１：フリップフロップ
、 ３３２：キャッシュメモリ、 ３３５：スキャンフリップフロップ、 ３３５Ａ：ク
ロックバッファ回路、 ３４０：バックアップ回路、 ３９０、３９１、３９２、３９３
、３９４、３９８、３９９：パワースイッチ、
２０１０：情報端末、 ２０１１：筐体、 ２０１２：表示部、 ２０１３：操作ボタン
、 ２０１４：外部接続ポート、 ２０１５：スピーカ、 ２０１６：マイクロホン、
２０５１：筐体、 ２０５２：表示部、 ２０５３：キーボード、 ２０５４：ポインテ
ィングデバイス、 ２０７０：ビデオカメラ、 ２０７１：筐体、 ２０７２：表示部、
２０７３：筐体、 ２０７４：操作キー、 ２０７５：レンズ、 ２０７６：接続部、
２１１０：携帯型遊技機、 ２１１１：筐体、 ２１１２：表示部、 ２１１３：スピ
ーカ、 ２１１４：ＬＥＤランプ、 ２１１５：操作キーボタン、 ２１１６：接続端子
、 ２１１７：カメラ、 ２１１８：マイクロホン、 ２１１９：記録媒体読込部、 ２
１５０：電気冷凍冷蔵庫、 ２１５１：筐体、 ２１５２：冷蔵室用扉、 ２１５３：冷
凍室用扉、 ２１７０：自動車、 ２１７１：車体、 ２１７２：車輪、 ２１７３：ダ
ッシュボード、 ２１７４：ライト、
５００１、５００２、５００３、５００４：ＯＳトランジスタ、５００９、５０１０：酸
化物層、 ５０１１、５０１２、５０１３：金属酸化物層、 ５０２１、５０２２、５０
２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０、５０
３１、５０３２、５０３３、５０３４：絶縁層、 ５０５０、５０５１、５０５２、５０
５３、５０５４：導電層、 ５５００：単結晶シリコンウエハ、
７０００：電子部品、 ７００１：リード、 ７００２：プリント基板、 ７００４：実
装基板、 ７１１０：チップ、
ＢＬ、ＢＬＢ：ビット線、
ＬＲＢＬ、ＬＲＢＬＢ、ＬＷＢＬ、ＬＷＢＬＢ：ローカルビット線、
ＷＬ：ワード線、
ＢＧＬ、ＯＧＬ：配線、
Ｖ＿ＶＤＤ、Ｖ＿ＶＤＨ、Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭ：仮想電圧線、
Ｑ、Ｑｂ、ＱＳ、ＱＳｂ、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ１１、Ｄ１、Ｑ１、ＳＤ、ＳＤ
＿ＩＮ、ＳＥ、ＣＫ、ＣＫ１、ＣＫＢ１、ＲＴ：ノード、
ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＯ１、ＭＯ２、ＭＯ３、
ＭＯ１１、ＭＯ１２、ＭＯ１３、ＭＴ１、ＭＴ２：トランジスタ、
Ｃ１、Ｃ２、Ｃ３、Ｃ１１：容量素子、
ＤＩＦ＿Ｎ、ＤＩＦ＿Ｐ：拡散層、
ＯＬ：層、
ＭＥＴ１、ＭＥＴ２、ＭＥＴ３、ＭＥＴ４、ＭＥＴ５、ＭＥＴ６、ＭＥＴ＿Ｇ１、ＭＥＴ
＿Ｇ２、ＭＥＴ＿Ｂ、ＭＥＴ＿Ｃ：配線層、
ＣＯＮ１、ＭＶＩ１、ＭＶＩ２、ＭＶＩ３、ＭＶＩ４、ＭＶＩ５、ＭＶＩ＿ＯＬ、ＭＶＩ
＿Ｂ：ビアホール

Claims (1)

  1. セルアレイを有し、
    前記セルアレイはメモリセル、第１バックアップ回路、ワード線、第１ビット線と第２ビット線とでなるビット線対、第１電源線、および第２電源線を有し、
    前記メモリセルは、
    第１ノードおよび第２ノードを有する双安定回路と、
    前記第１ノードと前記第１ビット線間の導通状態を制御する第１転送トランジスタと、
    前記第２ノードと前記第２ビット線間の導通状態を制御する第２転送トランジスタと、を有し、
    前記ワード線に、前記第１転送トランジスタおよび前記第２転送トランジスタのゲートが電気的に接続され、
    前記双安定回路に前記第１電源線および前記第２電源線が電気的に接続され、
    前記第１バックアップ回路は前記第１ノードおよび前記第２ノードに電気的に接続され、
    前記メモリセルが形成されている領域に前記第１バックアップ回路は積層され、
    第１乃至第５配線層が設けられ、
    前記双安定回路のトランジスタのゲート電極、前記第１転送トランジスタのゲート電極、および前記第２転送トランジスタのゲート電極は、前記第１配線層に設けられ、
    前記メモリセルと前記第１バックアップ回路との間に前記第２配線層および前記第３配線層が積層され、
    前記第１バックアップ回路に前記第４配線層および前記第５配線層が積層され、
    前記ワード線および前記第１電源線は前記第５配線層に設けられ、
    前記ビット線対は前記第３配線層に設けられ、
    前記第２電源線は前記第２配線層に設けられている記憶装置。
JP2021214063A 2017-01-13 2021-12-28 記憶装置 Withdrawn JP2022046695A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017003830 2017-01-13
JP2017003830 2017-01-13
JP2018001623A JP7002946B2 (ja) 2017-01-13 2018-01-10 記憶装置、半導体装置、電子部品および電子機器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018001623A Division JP7002946B2 (ja) 2017-01-13 2018-01-10 記憶装置、半導体装置、電子部品および電子機器

Publications (1)

Publication Number Publication Date
JP2022046695A true JP2022046695A (ja) 2022-03-23

Family

ID=62839574

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018001623A Active JP7002946B2 (ja) 2017-01-13 2018-01-10 記憶装置、半導体装置、電子部品および電子機器
JP2021214063A Withdrawn JP2022046695A (ja) 2017-01-13 2021-12-28 記憶装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018001623A Active JP7002946B2 (ja) 2017-01-13 2018-01-10 記憶装置、半導体装置、電子部品および電子機器

Country Status (7)

Country Link
US (2) US10860080B2 (ja)
JP (2) JP7002946B2 (ja)
KR (1) KR102421300B1 (ja)
CN (1) CN110178213B (ja)
DE (1) DE112018000380T5 (ja)
TW (2) TWI731210B (ja)
WO (1) WO2018130931A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112018000380T5 (de) * 2017-01-13 2019-09-26 Semiconductor Energy Laboratory Co., Ltd. Speichervorrichtung, Halbleitervorrichtung, elektronisches Bauelement und elektronisches Gerät
US10818324B2 (en) 2018-12-18 2020-10-27 Micron Technology, Inc. Memory array decoding and interconnects
WO2020232571A1 (en) 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Cache program operation of three-dimensional memory device with static random-access memory
KR102631812B1 (ko) 2019-05-17 2024-01-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스
KR20210013387A (ko) * 2019-07-24 2021-02-04 삼성전자주식회사 메모리 시스템
US11264081B1 (en) * 2020-08-30 2022-03-01 Taiwan Semiconductor Manfacturing Company, Ltd. Memory circuit, electronic device having the memory circuit, and method of operating memory circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163344A (ja) * 1996-12-05 1998-06-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2005191454A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体記憶装置
JP2015167218A (ja) * 2013-05-16 2015-09-24 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4565700B2 (ja) 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2003078037A (ja) 2001-09-04 2003-03-14 Nec Corp 半導体メモリ装置
JP2004207282A (ja) 2002-12-20 2004-07-22 Fujitsu Ltd 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法
WO2004112241A1 (en) * 2003-06-10 2004-12-23 Kabushiki Kaisha Toshiba High-frequency power amplifier module
JP5434127B2 (ja) * 2009-02-20 2014-03-05 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8717798B2 (en) * 2011-09-23 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout for semiconductor memories
US20130207102A1 (en) 2012-02-15 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102398965B1 (ko) 2014-03-20 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US20150294991A1 (en) 2014-04-10 2015-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
CN112671388A (zh) * 2014-10-10 2021-04-16 株式会社半导体能源研究所 逻辑电路、处理单元、电子构件以及电子设备
TWI678768B (zh) 2014-11-20 2019-12-01 日商新力股份有限公司 半導體裝置
US9443564B2 (en) 2015-01-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6717604B2 (ja) * 2015-02-09 2020-07-01 株式会社半導体エネルギー研究所 半導体装置、中央処理装置及び電子機器
JP2016178252A (ja) * 2015-03-20 2016-10-06 株式会社東芝 磁壁移動素子を備えた不揮発性ｓｒａｍ
WO2016181256A1 (ja) * 2015-05-12 2016-11-17 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器
JP6466786B2 (ja) 2015-06-12 2019-02-06 オリンパス株式会社 撮像装置、撮像方法およびプログラム
US9935143B2 (en) * 2015-09-30 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
DE112018000380T5 (de) * 2017-01-13 2019-09-26 Semiconductor Energy Laboratory Co., Ltd. Speichervorrichtung, Halbleitervorrichtung, elektronisches Bauelement und elektronisches Gerät

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163344A (ja) * 1996-12-05 1998-06-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2005191454A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体記憶装置
JP2015167218A (ja) * 2013-05-16 2015-09-24 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US20210081023A1 (en) 2021-03-18
JP2018116758A (ja) 2018-07-26
JP7002946B2 (ja) 2022-01-20
KR20190104547A (ko) 2019-09-10
TWI731210B (zh) 2021-06-21
KR102421300B1 (ko) 2022-07-15
US11366507B2 (en) 2022-06-21
DE112018000380T5 (de) 2019-09-26
TW201841160A (zh) 2018-11-16
WO2018130931A1 (en) 2018-07-19
CN110178213A (zh) 2019-08-27
TWI771063B (zh) 2022-07-11
US20190377401A1 (en) 2019-12-12
CN110178213B (zh) 2023-09-05
TW202137211A (zh) 2021-10-01
US10860080B2 (en) 2020-12-08

Similar Documents

Publication Publication Date Title
US10943646B2 (en) Memory device, driving method thereof, semiconductor device, electronic component, and electronic device
JP6999578B2 (ja) 半導体装置、電子部品、及び電子機器
JP7002946B2 (ja) 記憶装置、半導体装置、電子部品および電子機器
US11062762B2 (en) Storage device applying a cancel circuit
US20150370313A1 (en) Semiconductor device
TW202137707A (zh) 比較電路、半導體裝置、電子元件及電子裝置
JP7083607B2 (ja) 記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221206

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20230125