DE112018000380T5 - Speichervorrichtung, Halbleitervorrichtung, elektronisches Bauelement und elektronisches Gerät - Google Patents

Speichervorrichtung, Halbleitervorrichtung, elektronisches Bauelement und elektronisches Gerät Download PDF

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Shuhei Maeda
Shuhei Nagatsuka
Tatsuja Onuki
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Abstract

Die Fläche einer Speicherzelle mit einer Sicherungsfunktion wird verringert. Eine Speichervorrichtung beinhaltet ein Zellenarray sowie eine Zeilenschaltung und eine Spaltenschaltung, die das Zellenarray betreiben. Das Zellenarray beinhaltet eine erste Stromversorgungsleitung, eine zweite Stromversorgungsleitung, eine Wortleitung, ein Paar von Bitleitungen, eine Speicherzelle und eine Sicherungsschaltung. Das Zellenarray ist in einer Stromdomäne bereitgestellt, in der Power-Gating durchgeführt werden kann. Beim Power-Gating-Ablauf des Zellenarrays werden Daten in der Speicherzelle in die Sicherungsschaltung gesichert. Die Sicherungsschaltung ist über einem Bereich angeordnet, in dem die Speicherzelle ausgebildet ist. Eine Vielzahl von Leitungsschichten sind zwischen der Sicherungsschaltung und der Speicherzelle bereitgestellt. Die erste Stromversorgungsleitung, die zweite Stromversorgungsleitung, die Wortleitung und das Paar von Bitleitungen sind in unterschiedlichen Leitungsschichten bereitgestellt.

Description

  • Technisches Gebiet
  • Die Beschreibung, die Zeichnungen und die Patentansprüche der vorliegenden Erfindung (nachstehend als „diese Beschreibung und dergleichen“ bezeichnet) betreffen eine Halbleitervorrichtung, ein Verfahren zum Betreiben der Halbleitervorrichtung und dergleichen. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf das vorstehende technische Gebiet beschränkt ist.
  • In dieser Beschreibung und dergleichen ist mit einer Halbleitervorrichtung eine Vorrichtung gemeint, bei der Halbleitereigenschaften genutzt werden, und sie bezeichnet eine Schaltung, die ein Halbleiterelement (z. B. einen Transistor, eine Diode oder eine Photodiode) beinhaltet, eine Vorrichtung, die die Schaltung beinhaltet, und dergleichen. Die Halbleitervorrichtung bedeutet auch jede Vorrichtung, die unter Benutzung von Halbleitereigenschaften arbeiten kann. Beispielsweise sind ein integrierter Schaltkreis, ein Chip, der einen integrierten Schaltkreis beinhaltet, und ein elektronisches Bauelement, das einen Chip in einem Paket beinhaltet, Beispiele für Halbleitervorrichtungen. Des Weiteren könnten eine Speichervorrichtung, eine Anzeigevorrichtung, eine Licht emittierende Vorrichtung, eine Beleuchtungsvorrichtung, ein elektronisches Bauelement, ein elektronisches Gerät und dergleichen selbst Halbleitervorrichtungen sein oder könnten jeweils eine Halbleitervorrichtung beinhalten.
  • Stand der Technik
  • (1) Die Verringerung des Stromverbrauchs der elektronischen Geräte wird besonders gefordert. Daher ist beim Schaltungsentwurf die Verringerung des Stromverbrauchs der integrierten Schaltkreise (integrated circuits, ICs), wie z. B. von CPUs, eine bedeutende Forderung. Der Stromverbrauch von ICs wird grob in einen Verbrauch des Betriebsstroms (dynamischen Stroms) und einen Verbrauch des Nicht-Betriebsstroms (Standby-Stroms) (statischen Stroms) unterteilt. Der dynamische Strom erhöht sich, wenn sich zur hohen Leistungsfähigkeit die Betriebsfrequenz erhöht. Der statische Strom ist ein Strom, der größtenteils durch den Leckstrom von Transistoren verbraucht wird. Beispiele für Leckstrom umfassen einen unterschwelligen Leckstrom, einen Gate-Tunnel-Leckstrom, einen von Gate hervorgerufenen Drain-Leckstrom (gateinduced drain leakage (GIDL) current, GIDL-Strom) und einen Übergang-Tunnel-Leckstrom (junction tunnel leakage current). Bei der Verkleinerung von Transistoren erhöht sich dieser Leckstrom. Daher ist die Erhöhung des Stromverbrauchs ein großes Hindernis zur hohen Leistungsfähigkeit und zur hohen Integration von ICs.
  • Um den Stromverbrauch einer Halbleitervorrichtung zu verringern, werden Schaltungen, die nicht arbeiten müssen, durch Power-Gating oder Clock-Gating gestoppt. Das Power-Gating weist die Wirkung der Beseitigung des Standby-Stroms auf, da die Stromversorgung gestoppt wird. Damit Power-Gating in einer CPU durchgeführt wird, müssen Daten, die in einem Register oder einem Cache gespeichert werden, in einen nichtflüchtigen Speicher gesichert werden.
  • Ein Transistor, der ein Metalloxid in einem Kanalbildungsbereich enthält (nachstehend wird ein derartiger Transistor in einigen Fällen als Oxidhalbleitertransistor oder als OS-Transistor bezeichnet), ist bekannt. Eine Sicherungsschaltung wird vorgeschlagen, bei der auch beim Ausschalten durch Nutzung des sehr niedrigen Sperrstroms des OS-Transistors Daten gehalten werden können. Beispielsweise offenbaren Patentdokumente 1 und 2 sowie Nichtpatentdokumente 1 und 2 jeweils einen Static Random Access Memory (SRAM), der eine Sicherungsschaltung mit einem OS-Transistor beinhaltet.
  • (2) Zur Miniaturisierung einer SRAM-Speicherzelle werden verschiedene Vorschläge zur Anordnung einer Speicherzelle gemacht (z. B. Patentdokument 3).
  • [Referenz]
  • [Patentdokumente]
    • [Patentdokument 1] Japanische Patentoffenlegungsschrift Nr. 2015-195075
    • [Patentdokument 2] Japanische Patentoffenlegungsschrift Nr. 2016-139450
    • [Patentdokument 3] Japanische Patentoffenlegungsschrift Nr. 2001-28401
  • [Nichtpatentdokumente]
    • [Nichtpatentdokument 1] T. Ishizu et al., „SRAM with C-Axis Aligned Crystalline Oxide Semiconductor: Power Leakage Reduction Technique for Microprocessor Caches (SRAM mit kristallinem Oxidhalbleiter mit Ausrichtung bezüglich der c-Achse: Technik zur Verringerung der Strom-Leckage für Mikroprozessor-Caches)“, Int. Memory Workshop, 2014, S. 103-106.
    • [Nichtpatentdokument 2] H. Tamura et al., „Embedded SRAM and Cortex-M0 Core Using a 60-nm Crystalline Oxide Semiconductor (Eingebetteter SRAM und Cortex-M0-Kern unter Verwendung eines 60 nm kristallinen Oxidhalbleiters)," IEEE Micro, 2014, Bd. 34, Nr. 6, S. 42-53.
  • Offenbarung der Erfindung
  • Eine Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, eine Speichervorrichtung, bei der Power-Gating durchgeführt werden kann, bereitzustellen, und den zusätzlichen Flächenverbrauch einer Speicherzelle zu verringern.
  • Die Beschreibung einer Vielzahl von Aufgaben schließt das Vorhandensein der einzelnen Aufgabe nicht aus. Eine Ausführungsform der vorliegenden Erfindung muss nicht unbedingt alle oben genannten Aufgaben erfüllen. Weitere Aufgaben werden aus der Erläuterung dieser Beschreibung und dergleichen ersichtlich, und derartige Aufgaben könnten Aufgaben einer Ausführungsform der vorliegenden Erfindung sein.
  • Eine Ausführungsform der vorliegenden Erfindung ist eine Speichervorrichtung, die ein Zellenarray sowie eine Zeilenschaltung und eine Spaltenschaltung, die das Zellenarray betreiben, beinhaltet. Das Zellenarray beinhaltet eine erste Stromversorgungsleitung, eine zweite Stromversorgungsleitung, eine Wortleitung, ein Paar von Bitleitungen, eine Speicherzelle und eine Sicherungsschaltung. Das Zellenarray ist in einer Stromdomäne bereitgestellt, in der Power-Gating durchgeführt werden kann. Beim Power-Gating-Ablauf des Zellenarrays werden Daten in der Speicherzelle in die Sicherungsschaltung gesichert. Die Sicherungsschaltung ist über einem Bereich angeordnet, in dem die Speicherzelle ausgebildet ist. Eine Vielzahl von Leitungsschichten sind zwischen der Sicherungsschaltung und der Speicherzelle bereitgestellt. Die erste Stromversorgungsleitung, die zweite Stromversorgungsleitung, die Wortleitung und das Paar von Bitleitungen sind in unterschiedlichen Leitungsschichten bereitgestellt.
  • In dieser Beschreibung und dergleichen werden in einigen Fällen die Ordnungszahlen, wie z. B. „erstes“, „zweites“ und „drittes“, verwendet, um die Reihenfolge zu zeigen. Alternativ werden in einigen Fällen die Ordnungszahlen, wie z. B. „erstes“, „zweites“ und „drittes“, verwendet, um eine Verwechslung zwischen Bauelementen zu vermeiden, und sie schränken die Anzahl oder die Reihenfolge der Bauelemente nicht ein. Beispielsweise kann man den Ausdruck „erstes“ durch den Ausdruck „zweites“ oder „drittes“ in der Beschreibung einer Ausführungsform der vorliegenden Erfindung ersetzen.
  • In dieser Beschreibung und dergleichen bedeutet ein Ausdruck „X und Y sind verbunden“, dass X und Y elektrisch verbunden sind, dass X und Y funktionell verbunden sind und dass X und Y direkt verbunden sind. Dementsprechend ist ohne Beschränkung auf eine vorbestimmte Verbindungsbeziehung, beispielsweise auf eine in den Zeichnungen oder den Texten dargestellte Verbindungsbeziehung, eine weitere Verbindungsbeziehung in den Zeichnungen oder den Texten enthalten. X und Y stellen jeweils einen Gegenstand (z. B. eine Vorrichtung, ein Element, eine Schaltung, eine Leitung, eine Elektrode, einen Anschluss, einen leitenden Film oder eine Schicht) dar.
  • Ein Transistor beinhaltet drei Anschlüsse: ein Gate, eine Source und einen Drain. Das Gate dient als Steueranschluss zum Steuern des Durchlass-/Sperrzustandes des Transistors. In Abhängigkeit von dem Typ des Transistors oder den Pegeln der Potentiale, die den Anschlüssen zugeführt werden, dient einer von zwei Eingangs-/Ausgangsanschlüssen als Source, und der andere dient als Drain. Deshalb können die Begriffe „Source“ und „Drain“ in dieser Beschreibung und dergleichen gegeneinander ausgetauscht werden. In dieser Beschreibung und dergleichen werden in einigen Fällen zwei Anschlüsse, mit Ausnahme eines Gates, als erster Anschluss und zweiter Anschluss bezeichnet.
  • In vielen Fällen bezeichnet eine Spannung einen Potentialunterschied zwischen einem bestimmten Potential und einem Bezugspotential (z. B. einem Erdpotential (GND) oder einem Source-Potential). Eine Spannung kann daher auch Potential genannt werden. Es sei angemerkt, dass ein Potential einen relativen Wert aufweist. Deshalb bedeutet GND nicht notwendigerweise 0 V.
  • Ein Knoten kann in Abhängigkeit von einer Schaltungskonfiguration, einer Bauteilstruktur und dergleichen als Anschluss, Leitung, Elektrode, leitende Schicht, Leiter, Verunreinigungsbereich oder dergleichen bezeichnet werden. Außerdem kann ein Anschluss, eine Leitung oder dergleichen auch als Knoten bezeichnet werden.
  • In dieser Beschreibung und dergleichen können die Begriffe „Film“ und „Schicht“ je nach Sachlage oder Umständen gegeneinander ausgetauscht werden. Beispielsweise kann der Begriff „leitende Schicht“ in einigen Fällen in den Begriff „leitender Film“ umgewandelt werden. Beispielsweise kann der Begriff „Isolierfilm“ in einigen Fällen in den Begriff „Isolierschicht“ umgewandelt werden.
  • In dieser Beschreibung und dergleichen meint ein Metalloxid im weiteren Sinne ein Oxid eines Metalls. Metalloxide werden in einen Oxidisolator, einen Oxidleiter (darunter auch einen durchsichtigen Oxidleiter), einen Oxidhalbleiter (oxide semiconductor; auch einfach als OS bezeichnet) und dergleichen unterteilt. Beispielsweise wird ein Metalloxid, das in einem Kanalbildungsbereich eines Transistors verwendet wird, in einigen Fällen als Oxidhalbleiter bezeichnet.
  • In dieser Beschreibung und dergleichen kann ein Metalloxid, das Stickstoff enthält, in einem Kanalbildungsbereich eines Transistors verwendet werden, sofern nicht anders festgelegt. Zudem kann ein Metalloxid, das Stickstoff enthält, als Metalloxynitrid bezeichnet werden.
  • Eine Ausführungsform der vorliegenden Erfindung ermöglicht die Herstellung einer Speichervorrichtung, bei der Power-Gating durchgeführt werden kann, und die Verringerung des zusätzlichen Flächenverbrauchs einer Speicherzelle.
  • Die Beschreibung einer Vielzahl von Wirkungen schließt das Vorhandensein weiterer Wirkungen nicht aus. Eine Ausführungsform der vorliegenden Erfindung muss nicht unbedingt alle oben genannten Wirkungen aufweisen. Bei einer Ausführungsform der vorliegenden Erfindung werden weitere Aufgaben, Wirkungen und neuartige Merkmale aus der Erläuterung der Beschreibung und den Zeichnungen ersichtlich.
  • Figurenliste
    • 1 ist ein Blockdiagramm, das ein Konfigurationsbeispiel einer Speichervorrichtung darstellt.
    • 2A ist ein Schaltplan, der ein Konfigurationsbeispiel einer Zelle darstellt, und 2B ist ein Ablaufdiagramm, das ein Beispiel für die Arbeitsweise einer Speichervorrichtung darstellt.
    • 3 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Spaltenschaltung darstellt.
    • 4 ist ein Zustandsübergangsdiagramm einer Speichervorrichtung.
    • 5A ist ein Schaltplan, der ein Konfigurationsbeispiel einer Zelle darstellt, und 5B ist ein Ablaufdiagramm, das ein Beispiel für die Arbeitsweise einer Speichervorrichtung darstellt.
    • 6A ist ein Schaltplan, der ein Konfigurationsbeispiel einer Zelle darstellt, und 6B ist ein Ablaufdiagramm, das ein Beispiel für die Arbeitsweise einer Speichervorrichtung darstellt.
    • 7A bis 7D stellen ein Anordnungsbeispiel einer Zelle dar.
    • 8A bis 8D stellen ein Anordnungsbeispiel einer Zelle dar.
    • 9A bis 9D stellen ein Anordnungsbeispiel einer Zelle dar.
    • 10A bis 10D stellen ein Anordnungsbeispiel einer Zelle dar.
    • 11 ist eine Querschnittsansicht, die ein Beispiel für eine mehrschichtige Struktur einer Zelle darstellt.
    • 12 ist eine Querschnittsansicht, die ein Beispiel für eine mehrschichtige Struktur einer Zelle darstellt.
    • 13 ist ein Blockdiagramm, das ein Konfigurationsbeispiel einer CPU darstellt.
    • 14 ist ein Schaltplan, der ein Konfigurationsbeispiel eines Flipflops darstellt.
    • 15 ist ein Ablaufdiagramm, das ein Beispiel für die Arbeitsweise eines Flipflops darstellt.
    • 16A ist ein Ablaufdiagramm, das ein Beispiel für ein Verfahren zum Herstellen eines elektronischen Bauelements zeigt, und 16B ist eine schematische perspektivische Ansicht, die ein Konfigurationsbeispiel eines elektronischen Bauelements darstellt.
    • 17A bis 17F stellen jeweils ein Strukturbeispiel eines elektronischen Geräts dar.
    • 18A und 18B sind Querschnittsansichten, die jeweils ein Strukturbeispiel eines OS-Transistors darstellen.
    • 19A und 19B sind Querschnittsansichten, die jeweils ein Strukturbeispiel eines OS-Transistors darstellen.
  • Beste Methode zum Durchführen der Erfindung
  • Nachstehend werden Ausführungsformen der vorliegenden Erfindung beschrieben. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf die folgende Beschreibung beschränkt ist. Es wird leicht von einem Fachmann verstanden werden, dass Modi und Details der vorliegenden Erfindung auf verschiedene Weise verändert werden können, ohne vom Gedanken und Schutzbereich der vorliegenden Erfindung abzuweichen. Deshalb sollte eine Ausführungsform der vorliegenden Erfindung nicht als auf die folgende Beschreibung der Ausführungsformen beschränkt ausgelegt werden.
  • Beliebige der nachstehend beschriebenen Ausführungsformen können je nach Bedarf kombiniert werden. In dem Fall, in dem mehrere Strukturbeispiele (darunter auch ein Beispiel für ein Herstellungsverfahren, ein Beispiel für ein Betriebsverfahren und dergleichen) bei einer Ausführungsform gezeigt werden, können ferner einige der Strukturbeispiele je nach Bedarf kombiniert werden, und beliebige der Strukturbeispiele können mit einem oder mehreren Strukturbeispielen, die bei den anderen Ausführungsformen beschrieben werden, kombiniert werden.
  • In einigen Fällen werden in den Zeichnungen die gleichen Bauelemente, Bauelemente, die ähnliche Funktionen aufweisen, Bauelemente, die unter Verwendung des gleichen Materials ausgebildet werden, Bauelemente, die gleichzeitig ausgebildet werden, und dergleichen durch die gleichen Bezugszeichen bezeichnet, und wird ihre Beschreibung nicht wiederholt.
  • In den Zeichnungen ist die Größe, die Dicke einer Schicht, der Bereich und dergleichen in einigen Fällen der Klarheit halber übertrieben dargestellt. Deshalb sind Ausführungsformen der vorliegenden Erfindung nicht auf solche Größenverhältnisse beschränkt. Die Zeichnungen sind schematische Ansichten, die ideale Beispiele zeigen, und Ausführungsformen der vorliegenden Erfindung sind nicht auf Formen oder Werte, welche in den Zeichnungen gezeigt sind, beschränkt. Beispielsweise können die folgenden Schwankungen mit eingeschlossen werden: Schwankungen eines Signals, einer Spannung oder eines Stroms aufgrund eines Rauschens oder einer Zeitdifferenz.
  • In dieser Beschreibung werden in einigen Fällen Begriffe zum Beschreiben der Anordnung, wie z. B. „über“, „oberhalb“, „unter“ und „unterhalb“, der Einfachheit halber beim Beschreiben der Positionsbeziehung zwischen Bauelementen anhand von Zeichnungen verwendet. Die Positionsbeziehung zwischen Bauelementen wird ferner je nach Bedarf entsprechend der Richtung geändert, in der jedes Bauelement beschrieben wird. Deshalb gibt es keine Beschränkung hinsichtlich der Begriffe, die in dieser Beschreibung verwendet werden, und eine Beschreibung kann je nach Situation angemessen erfolgen.
  • [Ausführungsform 1]
  • Bei dieser Ausführungsform wird ein SRAM, bei dem Power-Gating durchgeführt werden kann, als Beispiel für eine Speichervorrichtung beschrieben.
  • << Speichervorrichtung 101 >>
  • 1 ist ein funktionelles Blockdiagramm, das ein Konfigurationsbeispiel einer Speichervorrichtung darstellt. Eine Speichervorrichtung 101 in 1 beinhaltet eine Stromverwaltungseinheit (power management unit, PMU) 105, ein Zellenarray 110, eine Peripherieschaltung 120 und Stromschalter 150 bis 154.
  • Die Speichervorrichtung 101 führt das Lesen und das Schreiben von Daten aus dem/in das Speicherarray 110 durch. In 1 stellen Daten RDA Lesedaten dar, und Daten WDA stellen Schreibdaten dar. Taktsignale CLK1 und CLK, ein Adressensignal ADDR und Signale RST, INT1, CE, GW und BW werden in die Speichervorrichtung 101 eingegeben. Das Signal RST ist ein Rücksetzsignal und wird in die PMU 105 und die Peripherieschaltung 120 eingegeben. Das Signal INT1 ist ein Unterbrechungssignal. Das Signal CE ist ein Chip-Freigabesignal. Das Signal GW ist ein Global-Schreiben-Freigabesignal. Das Signal BW ist ein Byte-Schreiben-Freigabesignal.
  • Spannungen VDD, VDH, VDM, VDML, VSS, VSM und VBG werden an die Speichervorrichtung 101 angelegt. Die Spannungen VDD, VDM, VDML und VDH sind hohe Stromversorgungsspannungen. Die Spannungen VSS und VSM sind niedrige Stromversorgungsspannungen und sind beispielsweise GND (Erdpotential) oder 0 V.
  • Das Zellenarray 110 beinhaltet Zellen 10, Wortleitungen WL, Bitleitungen BL und BLB sowie Leitungen OGL. Es sei angemerkt, dass die Bitleitungen BL und BLB auch als lokale Bitleitungen bezeichnet werden können. Ein Paar von Leitungen, das aus den Bitleitungen BL und BLB gebildet wird, die in der gleichen Spalte angeordnet sind, wird in einigen Fällen als Paar von Bitleitungen BL und BLB bezeichnet.
  • Die Peripherieschaltung 120 beinhaltet eine Steuerung 122, eine Zeilenschaltung 123, eine Spaltenschaltung 124 und einen Sicherungs-/Wiederherstellungstreiber 125.
  • Die Steuerung 122 weist eine Funktion, eine logische Verarbeitung der Signale CE, GW und BW auszuführen, um einen Betriebsmodus zu bestimmen, und eine Funktion auf, Steuersignale für die Zeilenschaltung 123 und die Spaltenschaltung 124 zu erzeugen, um den bestimmten Betriebsmodus auszuführen. Die Steuerung 122 kann mit einem Register versehen sein, in dem das Adressensignal ADDR, die Signale CE, GW und BW sowie die Daten RDA und WDA vorübergehend gespeichert werden.
  • Die Zeilenschaltung 123 beinhaltet einen Zeilendecoder 131 und einen Wortleitungstreiber 132. Der Zeilendecoder 131 decodiert das Adressensignal ADDR und erzeugt Steuersignale für den Wortleitungstreiber 132. Der Wortleitungstreiber 132 wählt die Wortleitung WL in einer Zeile aus, die durch das Adressensignal ADDR bestimmt wird.
  • Die Spaltenschaltung 124 beinhaltet einen Spaltendecoder 133, eine Vorladeschaltung 134, einen lokalen Bitleitungsmultiplexer (MUX) 135, einen Leseverstärker 136, einen Schreibtreiber 137 und einen Ausgabetreiber 138. Die Spaltenschaltung 124 weist eine Funktion auf, Daten in die/aus den Bitleitungen BL und BLB in einer Spalte zu schreiben und lesen, die durch das Adressensignal ADDR bestimmt wird. Die Schaltungskonfiguration der Spaltenschaltung 124 wird später beschrieben.
  • Bei der Speichervorrichtung 101 werden die Schaltungen, Signale und Spannungen in geeigneter Weise nach Bedarf ausgewählt. Eine weitere Schaltung oder ein weiteres Signal kann ferner verwendet werden. Strukturen (z. B. Bitbreiten) eines Eingangssignals und eines Ausgangssignals der Speichervorrichtung 101 werden auf Basis des Betriebsmodus der Speichervorrichtung 101, der Konfiguration des Zellenarrays 110 und dergleichen bestimmt.
  • <Stromdomäne>
  • Die Speichervorrichtung 101 beinhaltet eine Vielzahl von Stromdomänen. In dem Beispiel der 1 sind Stromdomänen 160, 161 und 162 bereitgestellt. In der Stromdomäne 160 wird Power-Gating nicht durchgeführt. In den Stromdomänen 161 und 162 wird Power-Gating durchgeführt. Die Spannung VSS wird an jede der Stromdomänen 160, 161 und 162 über keinen Stromschalter angelegt.
  • In der Stromdomäne 160 ist die PMU 105 bereitgestellt. Die Spannung VDD wird an die Stromdomäne 160 über keinen Stromschalter angelegt.
  • In der Stromdomäne 161 sind die Peripherieschaltung 120 und virtuelle Spannungsleitungen V_VDD und V_VDH bereitgestellt. Der Stromschalter 150 steuert das Anlegen der Spannung VDD an die virtuelle Spannungsleitung V_VDD (nachstehend als V_VDD-Leitung bezeichnet). Der Stromschalter 151 steuert das Anlegen der Spannung VDH an die virtuelle Spannungsleitung V_VDH (nachstehend als V_VDH-Leitung bezeichnet). Die Spannung VDH wird in dem Sicherungs-/Wiederherstellungstreiber 125 verwendet.
  • In der Stromdomäne 162 sind das Zellenarray 110 und virtuelle Spannungsleitungen V_VDM und V_VSM bereitgestellt. Der Stromschalter 152 steuert das Anlegen der Spannung VDM an die virtuelle Spannungsleitung V_VDM (nachstehend als V_VDM-Leitung bezeichnet). Der Stromschalter 153 steuert das Anlegen der Spannung VDML an die V_VDM-Leitung. Die Spannung VDML ist niedriger als die Spannung VDM. Der Stromschalter 154 steuert das Anlegen der Spannung VSM an die die virtuelle Spannungsleitung V_VSM (nachstehend als V_VSM-Leitung bezeichnet). Die Spannung VBG wird an die Stromdomäne 162 über keinen Stromschalter angelegt.
  • <PMU>
  • Die PMU 105 steuert die Speichervorrichtung 101 in einem Modus mit geringem Stromverbrauch. Das Taktsignal CLK1 und das Signal INT1 werden in die PMU 105 eingegeben. Das Signal INT1 ist ein Unterbrechungssignal. Mehrere Arten von Unterbrechungssignalen können in die PMU 105 eingegeben werden. Die PMU 105 erzeugt Signale PSE1, PSE2, PSE3, BLFE, BLRE, NDRE und PGM als Antwort auf die Signale CLK1 und INT1.
  • Die Signale PSE1, PSE2 und PSE3 sind Stromschalter-Freigabesignale. Das Signal PSE1 steuert den Durchlass-/Sperrzustand des Stromschalters 150 und den Durchlass-/Sperrzustand des Stromschalters 151. Das Signal PSE2 steuert den Durchlass-/Sperrzustand des Stromschalters 152 und den Durchlass-/Sperrzustand des Stromschalters 154. Das Signal PSE3 steuert den Durchlass-/Sperrzustand des Stromschalters 153. Hier ist der Stromschalter 150 eingeschaltet, wenn das Signal PSE1 auf „H“ liegt (einen hohen Pegel aufweist), und ist der Stromschalter 150 ausgeschaltet, wenn das Signal PSE1 auf „L“ liegt (einen niedrigen Pegel aufweist). Das Gleiche gilt auch für die anderen Stromschalter.
  • Die Signale NDRE, BLFE, BLRE und PGM sind Steuersignale, die in einem Modus mit geringem Stromverbrauch verwendet werden. Das Signal NDRE ist ein Knotenrücksetzen-Freigabesignal und steuert den Rücksetzvorgang von Knoten Q und Qb in der Zelle 10. Das Signal NDRE wird in die Zeilenschaltung 123 eingegeben. Die Zeilenschaltung 123 wählt als Antwort auf das Signal NDRE alle Wortleitungen WL des Zellenarrays 110 aus. Die Signale BLFE und BLRE werden in die Spaltenschaltung 124 eingegeben. Das Signal BLFE ist ein Freigabesignal für eine potentialfreie Bitleitung und steuert den Vorgang, in dem das Paar von Bitleitungen BL und BLB in einen potentialfreien Zustand versetzt wird. Das Signal BLRE ist ein Bitleitungsrücksetzen-Freigabesignal und steuert den Rücksetzvorgang des Paars von Bitleitungen BL und BLB.
  • Das Signal PGM wird in den Sicherungs-/Wiederherstellungstreiber 125 eingegeben. Der Sicherungs-/Wiederherstellungstreiber 125 wählt als Antwort auf das Signal PGM alle Leitungen OGL des Zellenarrays 110 aus. Beispielsweise verschiebt der Sicherungs-/Wiederherstellungstreiber 125 den Pegel des Signals PGM, um ein Auswahlsignal der Leitungen OGL zu erzeugen. Die hohe Spannung des Auswahlsignals ist VDH. Die Spannung VDH ist höher als die Spannung VDD. In dem Fall, in dem die hohe Spannung des Auswahlsignals VDD ist, ist der Stromschalter 151 nicht nötig.
  • <Zelle 10>
  • 2A stellt ein Beispiel für die Schaltungskonfiguration der Zelle 10 dar. Die Zelle 10 beinhaltet eine Speicherzelle 20 und eine Sicherungsschaltung 30. Die Speicherzelle 20 weist die gleiche Schaltungskonfiguration wie eine normale Sechs-Transistor- (6T-) SRAM-Zelle auf und besteht aus einer bistabilen Schaltung 25 sowie Transistoren MT1 und MT2. Die bistabile Schaltung 25 ist elektrisch mit der V_VDM-Leitung und der V_VSM-Leitung verbunden.
  • In dem Beispiel der 2A ist die bistabile Schaltung 25 eine Latch-Schaltung, die aus zwei CMOS-Inverterschaltungen besteht. Die Knoten Q und Qb sind Verbindungsstellen von Eingangsanschlüssen und Ausgangsanschlüssen der CMOS-Inverterschaltungen und sind Halteknoten zum Halten von Komplementärdaten. Wenn die Knoten Q und Qb auf „H“ bzw. „L“ oder „L“ bzw. „H“ eingestellt werden, wird die bistabile Schaltung 25 stabilisiert. Die Transistoren MT1 und MT2 sind Transfertransistoren. Der Transistor MT1 steuert die Verbindung zwischen der Bitleitung BL und dem Knoten Q, und der Transistor MT2 steuert die Verbindung zwischen der Bitleitung BLB und dem Knoten Qb.
  • Die Sicherungsschaltung 30 ist dazu bereitgestellt, Daten in die Speicherzelle 20 zu sichern. Die Zellen 10 sind jeweils mit der Sicherungsschaltung 30 versehen, um Power-Gating in der Stromdomäne 162 zu ermöglichen.
  • Die Sicherungsschaltung 30 ist elektrisch mit einer Spannungsleitung zum Anlegen der Spannung VSS (nachstehend als VSS-Leitung bezeichnet) und einer Spannungsleitung zum Anlegen der Spannung VBG (nachstehend als VBG-Leitung bezeichnet) verbunden. Die Sicherungsschaltung 30 besteht aus zwei DRAM-Zellen, die jeweils aus einem Transistor und einem Kondensator bestehen (one-transistor onecapacitor DRAM cells, 1T1C-DRAM-Zellen). Die Sicherungsschaltung 30 beinhaltet Knoten SN1 und SN2, Transistoren MO1 und MO2 sowie Kondensatoren C1 und C2. Die Knoten SN1 und SN2 sind Halteknoten zum Halten von Daten in den Knoten Q bzw. Qb. Die Kondensatoren C1 und C2 sind Speicherkondensatoren zum Halten der Spannungen der Knoten SN1 bzw. SN2. Der Transistor MO1 steuert die Verbindung zwischen dem Knoten Q und dem Knoten SN1, und der Transistor MO2 steuert die Verbindung zwischen dem Knoten Qb und dem Knoten SN2.
  • Um Daten in der Sicherungsschaltung 30 lange Zeit zu halten, wird ein Transistor, bei dem der Sperrstrom sehr niedrig ist, als jeder der Transistoren MO1 und MO2 ausgewählt. Ein OS-Transistor wird vorzugsweise als jeder der Transistoren MO1 und MO2 verwendet. Wenn ein OS-Transistor als jeder der Transistoren MO1 und MO2 verwendet wird, kann die Leckage von Ladungen aus den Kondensatoren C1 und C2 unterdrückt werden, so dass die Sicherungsschaltung 30 Daten lange Zeit halten kann. Mit anderen Worten: Die Sicherungsschaltung 30 kann als nichtflüchtige Speicherschaltung dienen.
  • Ein Metalloxid weist eine Bandlücke von größer als oder gleich 2,5 eV auf; daher weist ein OS-Transistor einen niedrigen Leckstrom infolge thermischer Anregung und, wie oben beschrieben, einen sehr niedrigen Sperrstrom auf. Der Sperrstrom des OS-Transistors, der durch die Kanalbreite normiert wird, kann auf einen Umfang von ungefähr mehreren Yoktoamperen pro Mikrometer bis zu mehreren Zeptoamperen pro Mikrometer verringert werden. Beispiele für ein Metalloxid, das in einem Kanalbildungsbereich verwendet werden kann, umfassen ein Zn-Oxid, ein Zn-Sn-Oxid, ein Ga-Sn-Oxid, ein In-Ga-Oxid, ein In-Zn-Oxid und ein In-M-Zn-Oxid (M ist Ti, Ga, Y, Zr, La, Ce, Nd, Sn oder Hf). Außerdem kann ein Oxid, das Indium und Zink enthält, eine oder mehrere Arten von Elementen enthalten, die aus Aluminium, Gallium, Yttrium, Kupfer, Vanadium, Beryllium, Bor, Silizium, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium und dergleichen ausgewählt werden.
  • Wenn die Transistoren MO1 und MO2 jeweils ein OS-Transistor sind, kann die Sicherungsschaltung 30 über der Speicherzelle 20, die Si-Transistoren beinhaltet, angeordnet werden; daher kann der zusätzliche Flächenverbrauch der Speicherzelle 10 aufgrund des Zusatzes der Sicherungsschaltung 30 verringert werden.
  • Die Transistoren MO1 und MO2 beinhalten jeweils ein Rückgate, das elektrisch mit der VBG-Leitung verbunden ist. Beispielsweise ist die Spannung VBG eine Spannung, die die Schwellenspannungen der Transistoren MO1 und MO2 in positiver Richtung verschiebt. Der Sicherungs-/Wiederherstellungstreiber 125 kann eine Funktion aufweisen, in Abhängigkeit von dem Betrieb der Sicherungsschaltung 30 eine Spannung, die an die VBG-Leitung angelegt wird, zu verändern. Die Transistoren MO1 und MO2 können jeweils ein OS-Transistor mit keinem Rückgate sein.
  • <Spaltenschaltung>
  • Ein Beispiel für die Schaltungskonfiguration der Spaltenschaltung 124 wird anhand von 3 beschrieben.
  • (Vorladeschaltung 134)
  • Die Vorladeschaltung 134 beinhaltet Vorladeschaltungen 51 und 52. Die Vorladeschaltungen 51 und 52 werden durch Signale PRCH1 und PRCH2 gesteuert. Die Vorladeschaltung 51 lädt das Paar von Bitleitungen BL und BLB auf eine Spannung Vpr1 vor, und die Vorladeschaltung 52 lädt das Paar von Bitleitungen BL und BLB auf eine Spannung Vpr2 vor. Die Vorladeschaltungen 51 und 52 weisen jeweils eine Funktion von Ausgleicher auf, der die Spannungen des Paars von Bitleitungen BL und BLB ruckelfrei macht.
  • Die Vorladeschaltung 51 ist dazu bereitgestellt, das Paar von Bitleitungen BL und BLB in einem normalen Betriebsmodus und einem Standby-Modus vorzuladen. Die Vorladeschaltung 52 ist dazu bereitgestellt, das Paar von Bitleitungen BL und BLB in einem Wiederherstellungsmodus und einem Sicherungsmodus vorzuladen. Die Spannung Vpr2 ist eine Vorladespannung für die Wiederherstellung und eine Vorladespannung für die Sicherung.
  • (Leseverstärker 136)
  • Signale PRCH3 und SNS werden in den Leseverstärker 136 eingegeben. Der Leseverstärker 136 beinhaltet ein Paar von lokalen Bitleitungen LRBL und LRBLB, eine Vorladeschaltung 53, einen Leseverstärker 55, eine Rücksetz-/Einstell- (RS-) Latch-Schaltung 56, Inverterschaltungen 57 und 58 sowie Transistoren MP3 und MP4.
  • Die lokalen Bitleitungen LRBL und LRBLB sind jeweils eine lokale Lese-Bitleitung. Ein Paar von lokalen Bitleitungen LRBL und LRBLB ist für mehrere Paare von Bitleitungen BL und BLB bereitgestellt. Hier ist ein Paar von lokalen Bitleitungen LRBL und LRBLB für vier Paare von Bitleitungen BL und BLB bereitgestellt.
  • Die Vorladeschaltung 53 lädt, als Antwort auf das Signal PRCH3, das Paar von lokalen Bitleitungen LRBL und LRBLB auf die Spannung Vpr1 vor. Die Vorladeschaltung 53 weist eine Funktion von Ausgleicher auf, der die Spannungen des Paars von Bitleitungen LRBL und LRBLB ruckelfrei macht.
  • Der Leseverstärker 55 erfasst Daten, die aus der Zelle 10 gelesen werden, indem ein Unterschied zwischen den Spannungen des Paars von lokalen Bitleitungen LRBL und LRBLB verstärkt wird. Der Leseverstärker 55 beinhaltet einen Transistor MN3 und eine Latch-Schaltung 55a und ist elektrisch mit der VSS-Leitung und der V_VDD-Leitung verbunden. Die Latch-Schaltung 55a besteht aus zwei Inverterschaltungen. Knoten QS und QSb sind Halteknoten der Latch-Schaltung 55a und elektrisch mit einem Eingang der RS-Latch-Schaltung 56 verbunden. Daten, die von dem Leseverstärker 55 erfasst werden, werden in der RS-Latch-Schaltung 56 gehalten. Die RS-Latch-Schaltung 56 besteht aus zwei NAND-Schaltungen. Die Daten LATOB und LATO, die in der RS-Latch-Schaltung 56 gehalten werden, werden in die Inverterschaltungen 57 und 58 eingegeben. Eine Ausgabe der Inverterschaltung 57 (Daten DO) und eine Ausgabe der Inverterschaltung 58 (Daten DOB) werden in den Ausgabetreiber 138 eingegeben.
  • Die Transistoren MP3 und MP4 steuern die Verbindung zwischen dem Paar von lokalen Bitleitungen LRBL und LRBLB und dem Leseverstärker 55 sowie die Verbindung zwischen dem Paar von lokalen Bitleitungen LRBL und LRBLB und der RS-Latch-Schaltung 56. Der Durchlass-/Sperrzustand des Transistors MP3 und der Durchlass-/Sperrzustand des Transistors MP4 werden durch das Signal SNS gesteuert. Der Durchlass-/Sperrzustand des Transistors MN3 wird auch durch das Signal SNS gesteuert. Das Signal SNS ist ein Leseverstärker-Freigabesignal zum Aktivieren des Leseverstärkers 55. Wenn der Leseverstärker 55 aktiv ist, gibt es keine Verbindung zwischen dem Leseverstärker 55 und dem Paar von lokalen Bitleitungen LRBL und LRBLB.
  • (Schreibtreiber 137)
  • Der Schreibtreiber 137 ist dazu bereitgestellt, in ein Paar von lokalen Bitleitungen LWBL und LWBLB Daten zu schreiben. Der Schreibtreiber 137 beinhaltet eine Inverterschaltung 59.
  • Die lokalen Bitleitungen LWBL und LWBLB sind jeweils eine lokale Lese-Bitleitung. Ein Paar von lokalen Bitleitungen LWBL und LWBLB ist für mehrere Paare von Bitleitungen BL und BLB bereitgestellt. Hier ist ein Paar von lokalen Bitleitungen LWBL und LWBLB für vier Paare von Bitleitungen BL und BLB bereitgestellt.
  • Daten DIN sind Schreibdaten und werden in die lokale Bitleitung LWBL und die Inverterschaltung 59 eingegeben. Eine Ausgabe der Inverterschaltung 59 (Daten DINB) wird in die lokale Bitleitung LWBLB eingegeben.
  • (lokaler Bitleitung-MUX 135)
  • Der lokale Bitleitung-MUX 135 beinhaltet einen MUX 135r und einen MUX 135w, und Signale RDE[3:0] und WTE[15:0] werden in den lokalen Bitleitung-MUX 135 eingegeben. Das Signal RDE[3:0] ist ein Lesefreigabesignal, und das Signal WTE[15:0] ist ein Schreibfreigabesignal.
  • Der MUX 135r wählt das Paar von Bitleitungen BL und BLB in einer Spalte aus, aus der Daten gelesen werden. Mehrere Paare von Bitleitungen BL und BLB, die von dem MUX 135r ausgewählt werden, sind elektrisch mit jeweiligen Paaren von lokalen Bitleitungen LRBL und LRBLB verbunden.
  • Der MUX 135r besteht aus Transistoren MP1 und MP2. Ein beliebiges Bit des Signals RDE[3:0] wird in die Transistoren MP1 und MP2 eingegeben. Die Transistoren MP1 und MP2 dienen als Schalter zum Steuern der Verbindung zwischen dem Paar von Bitleitungen BL und BLB und dem Paar von lokalen Bitleitungen LRBL und LRBLB.
  • Der MUX 135w wählt das Paar von Bitleitungen BL und BLB in einer Spalte aus, in die Daten geschrieben werden. Mehrere Paare von Bitleitungen BL und BLB, die von dem MUX 135w ausgewählt werden, sind elektrisch mit jeweiligen Paaren von lokalen Bitleitungen LWBL und LWBLB verbunden. Der MUX 135w besteht aus Transistoren MN1 und MN2. Ein beliebiges Bit des Signals WDE[15:0] wird in die Transistoren MN1 und MN2 eingegeben. Die Transistoren MN1 und MN2 dienen als Schalter zum Steuern der Verbindung zwischen dem Paar von Bitleitungen BL und BLB und dem Paar von lokalen Bitleitungen LWBL und LWBLB.
  • Die Schaltungskonfiguration der Spaltenschaltung 124 ist nicht auf diejenige in 3 beschränkt und wird in Abhängigkeit von einem Eingangssignal, einer Eingangsspannung oder dergleichen in geeigneter Weise geändert. In dem Beispiel der 3 besteht die Vorladeschaltung 52 aus drei n-Kanal-Transistoren, aber sie kann auch aus drei p-Kanal-Transistoren bestehen.
  • «Betriebsmodus»
  • Als Nächstes wird der Betriebsmodus der Speichervorrichtung 101 beschrieben. Tabelle 1 zeigt eine Wahrheitstabelle der Speichervorrichtung 101. Hier gleicht die Bitbreite des Signals BW 4 Bits, und sowohl die Bitbreite der Daten WDA und diejenige der Daten RDA gleichen 32 Bits.
    Figure DE112018000380T5_0001
  • In einem Byte 0-Schreibmodus wird ein Vorgang zum Schreiben der Daten von 1 Byte (8 Bits), die einem Signal BW[0] zugeteilt worden sind, ausgeführt. Beispielsweise werden Daten WDA[7:0] in dem Byte 0-Schreibmodus geschrieben. In einem Byte-Schreibvorgang werden, wenn Signale BW[1], BW[2] und BW[3] auf „H“ liegen, Daten WDA[15:8], WDA[23:16] und WDA[31:24] geschrieben.
  • <Modus mit geringem Stromverbrauch>
  • 4 ist ein Zustandsübergangsdiagramm der Speichervorrichtung 101. Die Zustände der Speichervorrichtung 101 umfassen einen Durchlasszustand SS1, einen Rücksetzzustand SS2, einen Standby-Zustand SS3, einen Schreibzustand SS4, einen Lesezustand SS5, einen Zustand mit potentialfreier Bitleitung SS11, einen Schlafzustand SS12, einen Zustand mit Power-Gating (PG) in Zellenarray- (cell array, CA-) Domäne SS13, einen Zustand mit PG in allen Domänen SS14, Sicherungszustände SS21 bis SS23 und Wiederherstellungszustände SS25 und SS26. Wie in der Wahrheitstabelle der Tabelle 1 gezeigt, verändert sich der Zustand der Speichervorrichtung 101 als Antwort auf ein externes Signal und ein internes Signal, und ein Betriebsmodus für den entsprechenden Zustand wird ausgeführt.
  • Die Speichervorrichtung 101 weist die folgenden vier Modi mit geringem Stromverbrauch auf: (1) einen Modus mit potentialfreier Bitleitung, (2) einen Schlafmodus, (3) einen Modus mit PG in Zellenarray-Domäne und (4) einen Modus mit PG in allen Domänen. Die PMU 105 verwaltet den Betriebsmodus der Speichervorrichtung 101 in einem Zustand mit geringem Stromverbrauch. Die PMU 105 wählt einen Betriebsmodus aus den Modi mit geringem Stromverbrauch aus und lässt die Speichervorrichtung 101 einen vorbestimmten Betriebsablauf ausführen.
  • (Modus mit potentialfreier Bitleitung)
  • In dem Standby-Zustand werden die Spannungen des Paars von Bitleitungen BL und BLB auf die Vorladespannung (Vpr1) erhöht. In dem Modus mit potentialfreier Bitleitung wird das Paar von Bitleitungen BL und BLB in einen potentialfreien Zustand versetzt. Daten in der Speicherzelle 20 gehen nicht verloren.
  • (Schlafmodus)
  • In dem Standby-Zustand wird die Spannung VDM an die Stromdomäne 162 angelegt. In dem Schlafmodus wird die Spannung VDML, die niedriger als die Spannung VDM ist, an die Stromdomäne 162 angelegt. Die Spannung VDML ist eine Spannung, bei der Daten in der Speicherzelle 20 nicht verloren gehen. Das Paar von Bitleitungen BL und BLB wird in einen potentialfreien Zustand versetzt.
  • (Modus mit PG in Zellenarray-Domäne)
  • Die Stromschalter 152 und 153 werden ausgeschaltet, so dass das Anlegen der Spannungen VDM und VSM an die Stromdomäne 162 gestoppt wird. Das Paar von Bitleitungen BL und BLB wird in einen potentialfreien Zustand versetzt. Daten in der Speicherzelle 20 gehen verloren.
  • (Modus mit PG in allen Domänen)
  • Der Modus mit PG in allen Domänen meint einen Modus, in dem Power-Gating in allen Domänen durchgeführt wird, in denen Power-Gating durchgeführt werden kann. Die Stromschalter 150 und 151 werden ausgeschaltet, so dass das Anlegen der Spannungen VDD und VDH an die Stromdomäne 161 gestoppt wird. Die Stromschalter 152 und 154 werden ausgeschaltet, so dass das Anlegen der Spannungen VDM und VSM an die Stromdomäne 162 gestoppt wird. Daten in der Speicherzelle 20 gehen verloren.
  • Die vier Modi mit geringem Stromverbrauch weisen unterschiedliche Break-even-Zeiten (break even time, BET) auf, bei denen die Wirkung der Verringerung des Stromverbrauchs erhalten wird, und erfüllen die folgende Beziehung: BET_blfl < BET slp < BET_pgca < BET_pgall. Die BET­_­blfl, die BET slp, die BET_pgca und die BET_pgall sind BETs des Modus mit potentialfreier Bitleitung, des Schlafmodus, des Modus mit PG in Zellenarray-Domäne bzw. des Modus mit PG in allen Domänen. Mit der Vielzahl von Modi mit geringem Stromverbrauch, die unterschiedliche BETs aufweisen, kann der Stromverbrauch der Speichervorrichtung 101 effizient verringert werden.
  • <Power-Gating-Ablauf>
  • Die Zellen 10 sind jeweils mit der Sicherungsschaltung 30 versehen, so dass Power-Gating in der Stromdomäne 162 durchgeführt werden kann. 2B stellt ein Beispiel für den Power-Gating-Ablauf in der Stromdomäne 162 dar. In 2B stellen t1, t2 und dergleichen jeweils Zeit dar.
  • (normaler Betrieb)
  • Vor t1 befindet sich die Speichervorrichtung 101 in einem normalen Betriebszustand (einem Schreibzustand oder einem Lesezustand). Die Speichervorrichtung 101 führt einen normalen Betrieb durch, der demjenigen eines Single-Port-SRAM ähnlich ist. Während das Signal NDRE auf „L“ liegt, arbeitet die Zeilenschaltung 123 als Antwort auf ein Steuersignal der Steuerung 122. Während die Signale BLFE und BLRE auf „L“ liegen, arbeitet die Spaltenschaltung 124 als Antwort auf ein Steuersignal der Steuerung 122. Die Stromschalter 150 bis 152 sind eingeschaltet, und der Stromschalter 153 ist ausgeschaltet.
  • (Sicherung)
  • Wenn das Signal PGM auf „H“ zu t1 in den Sicherungs-/Wiederherstellungstreiber 125 eingegeben wird, beginnt der Sicherungsvorgang. Hier liegen zu t1 die Knoten Q und Qb auf „H“ bzw. „L“, und die Knoten SN1 und SN2 liegen auf „L“ bzw. „H“. Alle der Leitungen OGL werden auf „H“ eingestellt; daher werden die Transistoren MO1 und MO2 in der Sicherungsschaltung 30 eingeschaltet. Die Spannung des Knotens SN1 erhöht sich von VSM auf VDM, und die Spannung des Knotens SN2 verringert sich von VDM auf VSM. Wenn das Signal PGM zu t2 auf „L“ eingestellt wird, wird der Sicherungsvorgang abgeschlossen. Daten in dem Knoten Q und Daten in dem Knoten Qb zu t1 werden in den Knoten SN1 bzw. den Knoten SN2 geschrieben.
  • (Power-Gating)
  • Die PMU 105 stellt zu t2 das Signal PSE2 auf „L“ ein, so dass die Stromschalter 152 und 154 ausgeschaltet werden, wodurch Power-Gating in der Stromdomäne 162 beginnt. Die Spannung der V_VDM-Leitung verringert sich von VDM auf VSM. Der Unterschied zwischen der Spannungen der V_VDM-Leitung und der V_VSM-Leitung verringert sich, wodurch die Speicherzelle 20 inaktiv wird. Obwohl Daten in der Speicherzelle 20 verloren gehen, hält die Sicherungsschaltung 30 Daten weiterhin.
  • Hier befindet sich das Paar von Bitleitungen BL und BLB in einem potentialfreien Zustand, während der Strom der Stromdomäne 162 nicht zugeführt wird. Daher stellt die PMU 105 das Signal BLFE zu dem Zeitpunkt, zu dem das Signal PSE2 auf „L“ eingestellt wird, auf „H“ ein.
  • Nach t1 sind die Transistoren MN1, MN2, MP1 und MP2 in dem lokalen Bitleitung-MUX 135 unabhängig von der Logik des Signals BLFE ausgeschaltet. Wenn das Signal BLFE auf „H“ in die Spaltenschaltung 124 eingegeben wird, werden die Vorladeschaltungen 51 und 52 ausgeschaltet; folglich werden alle der Paare von Bitleitungen BL und BLB des Zellenarrays 110 in einen potentialfreien Zustand versetzt.
  • (Wiederherstellung)
  • Ein Wiederherstellungsvorgang meint einen Vorgang zur Wiederherstellung von Daten in der Speicherzelle 20 unter Verwendung von Daten, die in der Sicherungsschaltung 30 gehalten werden. Im Wiederherstellungsvorgang dient die bistabile Schaltung 25 als Leseverstärker zum Erfassen von Daten in den Knoten Q und Qb.
  • Zuerst wird der Rücksetzvorgang der Knoten Q und Qb durchgeführt. Zu t3 stellt die PMU 105 die Signale BLRE und NDRE auf „H“ ein.
  • Die Spaltenschaltung 124 lädt alle der Paare von Bitleitungen BL und BLB als Antwort auf die Signale BLFE und BLRE auf „H“ vor. Insbesondere wird die Vorladeschaltung 51 ausgeschaltet, und die Vorladeschaltung 52 wird eingeschaltet. Da die Transistoren MN1, MN2, MP1 und MP2 in dem lokalen Bitleitung-MUX 135 ausgeschaltet sind, werden alle der Paare von Bitleitungen BL und BLB auf die Spannung Vpr2 vorgeladen.
  • Die Zeilenschaltung 123 wählt als Antwort auf das Signal NDRE auf „H“ alle Wortleitungen WL aus. Die V_VDM-Leitung und die V_VSM-Leitung werden auf die Spannung Vpr2 vorgeladen, und die Spannungen der Knoten Q und Qb werden auf Vpr2 festgelegt.
  • Zu t4 stellt die PMU 105 das Signal PGM auf „H“ ein, so dass die Transistoren MO1 und MO2 eingeschaltet werden. Die Ladung in dem Kondensator C1 wird auf den Knoten Q und den Knoten SN1 verteilt, und die Ladung in dem Kondensator C2 wird auf den Knoten Qb und den Knoten SN2 verteilt, so dass ein Unterschied zwischen Spannungen des Knotens Q und des Knotens Qb erzeugt wird.
  • Zu t5 werden die Stromschalter 152 und 154 eingeschaltet, so dass das Anlegen der Spannungen VDM und VSM an die Stromdomäne 162 wiederaufgenommen wird. Wenn die bistabile Schaltung 25 aktiv wird, wird ein Unterschied zwischen Spannungen des Knotens Q und des Knotens Qb verstärkt. Schließlich werden die Spannungen der Knoten Q und SN1 zu VDM, und die Spannungen der Knoten Qb und SN2 werden zu VSM. Mit anderen Worten: Die Zustände der Knoten Q und Qb kehren in die Zustände zu t1, d. h. auf „H“ bzw. „L“, zurück. Die PMU 105 stellt das Signal PGM zu t6 auf „L“ ein und stellt die Signale BLFE und BLRE zu t7 auf „L“ ein. Zu t7 wird der Wiederherstellungsvorgang abgeschlossen.
  • Ein weiteres Beispiel für die Konfiguration einer Speichervorrichtung wird nachstehend beschrieben.
  • 5A stellt ein weiteres Beispiel für die Schaltungskonfiguration einer Zelle dar. Eine Zelle 11 in 5A beinhaltet die Speicherzelle 20 und eine Sicherungsschaltung 31.
  • Die Sicherungsschaltung 31 besteht aus einer 1T1C-DRAM-Zelle. Die Sicherungsschaltung 31 beinhaltet einen Knoten SN3, einen Transistor MO3 und einen Kondensator C3. Der Transistor MO3 ist, wie die Transistoren MO1 und MO2, ein OS-Transistor mit einem Rückgate. Das Rückgate des Transistors MO3 ist elektrisch mit der VBG-Leitung verbunden. Der Transistor MO3 kann ein OS-Transistor mit keinem Rückgate sein.
  • Das Zellenarray 110 kann aus den Zellen 11 bestehen. 5B stellt ein Beispiel für den Power-Gating-Ablauf in der Stromdomäne 162 der Konfiguration dar. Der Power-Gating-Ablauf in 5B ist gleich demjenigen, der oben beschrieben worden ist; daher kann bezüglich der Beschreibung von 5B auf die Beschreibung von 2B Bezug genommen werden.
  • Die Sicherungsschaltung 31 sichert nur Daten in dem Knoten Q, aber sie kann auch Daten in den Knoten Q und Qb mittels der Daten, die in dem Knoten SN3 gehalten werden, wiederherstellen. Das liegt daran, dass die Knoten Q und Qb im Voraus auf Vpr2 vorgeladen werden; daher kann ein Unterschied zwischen Potentialen des Knotens Q und des Knotens Qb unter Verwendung einer Ladung in einem Kondensator C3 erzeugt werden.
  • In dem Fall, in dem das Zellenarray 110 aus den Zellen 10 besteht, muss der Stromschalter 154 nicht unbedingt in der Speichervorrichtung 101 bereitgestellt werden. In diesem Fall wird die Spannung VSM an die Stromdomäne 162 über keinen Stromschalter angelegt. Eine Stromversorgungsleitung (VSM-Leitung) zum Anlegen der Spannung VSM ist elektrisch mit der bistabilen Schaltung in der Zelle 10 verbunden (siehe 6A).
  • 6B stellt ein Beispiel für den Power-Gating-Ablauf in der Stromdomäne 162 der Konfiguration dar. Bezüglich der Beschreibung von 6B kann auf die Beschreibung von 2B Bezug genommen werden. Der Power-Gating-Ablauf in 6B unterscheidet sich von demjenigen in 2B darin, dass die Knoten Q und Qb in dem Wiederherstellungsvorgang nicht vorgeladen werden.
  • Die Zellen 10 und 11 weisen jeweils eine Schaltungskonfiguration auf, in der eine Sicherungsschaltung elektrisch mit einer normalen 6T-SRAM-Zelle verbunden ist. Die Verwendung der Zelle 10 verursacht ein Problem mit einer Erhöhung des zusätzlichen Flächenverbrauchs der Speicherzelle 20 aufgrund einer Sicherungsschaltung, die in einer SRAM-Zelle montiert ist. Die Verwendung der Zelle 11 verursacht ein ähnliches Problem. Anordnungsbeispiele der Zellen 10 und 11, die den zusätzlichen Flächenverbrauch zu Null machen können, werden nachstehend beschrieben.
  • << Anordnungsbeispiel 1 >>
  • Ein Beispiel für die Anordnung der Zelle 10 wird anhand von 7A bis 7D beschrieben. Die Zelle 10 weist eine dreidimensionale Struktur auf, bei der die Sicherungsschaltung 30 über der Speicherzelle 20 angeordnet ist. 7A stellt eine Anordnung der Speicherzelle 20 dar, und 7D stellt eine Anordnung der Sicherungsschaltung 30 dar. 7B stellt eine Anordnung der Bitleitungen BL und BLB sowie der V_VDM-Leitung dar, und 7C stellt eine Anordnung der Wortleitung WL und der VSS-Leitung dar. Die Schichten in 7A, 7B, 7C und 7D sind in dieser Reihenfolge übereinander angeordnet.
  • In 7A ist eine Verteilungsschicht DIF N eine n-Typ-Verteilungsschicht, und eine Verteilungsschicht DIF P ist eine p-Typ-Verteilungsschicht. Eine Leitungsschicht MET G1 ist eine Schicht, in der eine Gate-Elektrode eines Si-Transistors in der Speicherzelle 20 bereitgestellt ist. Eine Leitungsschicht MET1 ist oberhalb der Leitungsschicht MET_G1 bereitgestellt, und eine Source-Elektrode und eine Drain-Elektrode des Si-Transistors sind in der Leitungsschicht MET1 bereitgestellt. In Durchgangslöchern CON1 sind Anschlusspfropfe zur elektrischen Verbindung der Verteilungsschichten DIF_N und DIF_P und derVerteilungsschichten MET1 und MET G1 ausgebildet.
  • Leitungsschichten MET2, MET3, MET4 und MET5 sind in dieser Reihenfolge über der Leitungsschicht MET1 angeordnet. Durchgangslöcher MVI1 sind zwischen der Leitungsschicht MET1 und der Leitungsschicht MET2 bereitgestellt. Durchgangslöcher MVI2 sind zwischen der Leitungsschicht MET2 und der Leitungsschicht MET3 bereitgestellt. Durchgangslöcher MVI3 sind zwischen der Leitungsschicht MET3 und der Leitungsschicht MET4 bereitgestellt. Durchgangslöcher MVI4 sind zwischen der Leitungsschicht MET4 und der Leitungsschicht MET5 bereitgestellt. Die Durchgangslöcher MVI1 bis MVI4 sind jeweils mit einem Anschlusspfropf versehen.
  • Wie in 7B dargestellt, ist die V_VDM-Leitung in der Leitungsschicht MET2 bereitgestellt, und das Paar von Bitleitungen BL und BLB ist in der Leitungsschicht MET3 bereitgestellt. Wie in 7C dargestellt, ist die Wortleitung WL in der Leitungsschicht MET4 bereitgestellt, und die V_VSM-Leitung (oder die VSM-Leitung) und eine Leitung BGL sind in der Leitungsschicht MET5 bereitgestellt.
  • Ein Beispiel für die Anordnung der Sicherungsschaltung 30 wird anhand von 7D beschrieben. Eine Schicht OL ist über der Leitungsschicht MET5 angeordnet. Leitungsschichten MET_G2, MET6 und MET_C sind über der Schicht OL angeordnet. Ein Durchgangsloch MVI5 ist mit einem Anschlusspfropf zur elektrischen Verbindung der Leitungsschicht MET5 und der Leitungsschicht MET6 versehen. Durchgangslöcher MVI_OL sind jeweils mit einem Anschlusspfropf zur elektrischen Verbindung der Schicht OL und der Leitungsschicht MET6 versehen.
  • Aktivschichten der Transistoren MO1 und MO2 (OS-Transistoren) sind in der Schicht OL bereitgestellt. Die Leitung OGL ist in der Leitungsschicht MET_G2 bereitgestellt. Source-Elektroden und Drain-Elektroden der Transistoren MO1 und MO2 sind in der Leitungsschicht MET6 bereitgestellt. Eine Elektrode von zwei Elektroden jedes der Kondensatoren C1 und C2 ist in der Leitungsschicht MET6 bereitgestellt, und die andere Elektrode ist in der Leitungsschicht MET_C bereitgestellt.
  • In dem Anordnungsbeispiel 1 erstrecken sich die V_VDM-Leitung, die V_VSM-Leitung und die Leitungen BGL und OGL, wie die Bitleitungen BL und BLB, in der Spaltenrichtung. Die Wortleitung WL weist zwei Biegungen für jede Speicherzelle 20 auf.
  • (mehrschichtige Struktur)
  • 11 stellt ein Beispiel für eine mehrschichtige Struktur der Zelle 10 dar. In 11 sind die Transistoren MT1 und MO1 sowie der Kondensator C1 als typische Bauelemente dargestellt. Es sei angemerkt, dass 11 nicht eine Querschnittsansicht entlang einer bestimmten Linie in den Anordnungen in 7A bist 7D ist, sondern eine Querschnittsansicht ist, die das Beispiel für die mehrschichtige Struktur der Zelle 10 darstellt.
  • Die Zelle 10 ist auf einem einkristallinen Siliziumwafer 5500 ausgebildet. Der Transistor MO1 weist eine Struktur auf, die derjenigen eines OS-Transistors 5004 ähnlich ist (siehe 19B), die nachstehend beschrieben wird. Wie oben beschrieben worden ist, ist die V_VDM-Leitung in der Leitungsschicht MET2 bereitgestellt, und die V_VSM-Leitung ist in der Leitungsschicht MET5 bereitgestellt. Die Bitleitung BL ist in der Leitungsschicht MET3 bereitgestellt, und die Wortleitung WL ist in der Leitungsschicht MET4 bereitgestellt.
  • In der Zelle 10 ist die Anzahl von Elementen in den Sicherungsschaltungen 31 kleiner als diejenige in der Speicherzelle 20; daher ist es leicht, dass die Sicherungsschaltung 31 eine kleinere Fläche als die Speicherzelle 20 aufweist. Wenn die Anordnung der Speicherzelle 20 geändert wird, um die Sicherungsschaltung 31 elektrisch mit den Knoten Q und Qb zu verbinden, gibt es jedoch ein Problem mit der Zunahme der Fläche. Dieses Problem wird in Bezug auf Patentdokument 3 beispielhaft beschrieben.
  • Um die Kosten pro Bit eines SRAM zu verringern, fordert man eine Verringerung der Fläche und eine Zunahme der Flächeneffizienz. Demzufolge sind in einem Zellenarray eines SRAM Wortleitungen, Paare von Bitleitungen und Stromversorgungsleitungen sehr dicht angeordnet. Beispielsweise ist in der Anordnung MC der SRAM-Zelle in 1 und 2 von Patentdokument 3 eine Wortleitung WD in einer Metallleitungsschicht in der zweiten Schicht bereitgestellt, und ein Paar von Bitleitungen BL1 und BL2 sowie Stromversorgungsleitungen Vss1, Vcc1 und Vss2 sind in einer Metallleitungsschicht in der dritten Schicht bereitgestellt. Um die Sicherungsschaltung 30 mit der SRAM-Zelle in Patentdokument 3 zu verbinden, muss die Anordnung MC geändert werden, was zu einer Zunahme der Fläche der SRAM-Zelle führt.
  • Im Gegensatz dazu sind in dem Anordnungsbeispiel dieser Ausführungsform die Wortleitung WL, das Paar von Bitleitungen BL und BLB, die V_VDM-Leitung und die V_VSM-Leitung in unterschiedlichen Leitungsschichten bereitgestellt, wodurch der zusätzliche Flächenverbrauch der Speicherzelle 20 zu Null gemacht werden kann, auch wenn die Speicherzelle 20 mit der Sicherungsschaltung 30 versehen ist.
  • 7A bis 7D stellen ein Beispiel für die Anordnung dar, die entsprechend der Entwurfsregel des 65-nm-Technologieknotens entworfen wird. Die Speicherzelle 20 weist eine Fläche von 134,20 F2 (0,567 µm2 = 0,54 µm × 1,05 µm) auf. Es sei angemerkt, dass F die minimale Strukturgröße darstellt. In dem Fall, in dem der Entwurf mit der Breite einer Leitung und dem Abstand zwischen Leitungen, die optimiert worden sind, durchgeführt wird, weist die Speicherzelle 20 eine Fläche von 124,26 F2 (0,525 µm2 = 0,50 µm × 1,05 µm) auf. Die Fläche der Speicherzelle 20 in dem Anordnungsbeispiel dieser Ausführungsform ist um 8 % größer als diejenige der optimalen Anordnung.
  • Die Länge der Speicherzelle 20 in 7A in der Zeilenrichtung ist um 0,04 µm größer als diejenige in der optimalen Anordnung, so dass ein Fehler des Herstellungsprozesses zugelassen werden kann. Daher kann die Verbesserung im Herstellungsprozess den zusätzlichen Flächenverbrauch zu Null machen.
  • In den nachstehend beschriebenen Anordnungsbeispielen 2 bis 4, sind die Anordnung und die Fläche der Speicherzelle 20 gleich denjenigen in dem Anordnungsbeispiel 1.
  • «Anordnungsbeispiel 2»
  • Die Zelle 11 kann auf eine ähnliche Weise wie bei der Zelle 10 entworfen werden. 8A bis 8D stellen ein Anordnungsbeispiel der Zelle 11 dar. Bezüglich der Beschreibung von 8A bis 8D wird auf die Beschreibung von 7A bis 7D Bezug genommen.
  • «Anordnungsbeispiel 3»
  • In dem Anordnungsbeispiel 1 sind die Wortleitung WL, das Paar von Bitleitungen BL und BLB, die V_VDM-Leitung und die V_VSM-Leitung zwischen der Speicherzelle 20 und der Sicherungsschaltung 30 bereitgestellt. Eine oder mehrere Leitungen können in einer Leitungsschicht oberhalb der Sicherungsschaltung 30 bereitgestellt werden. 9A bis 9D stellen ein derartiges Anordnungsbeispiel dar. 12 stellt ein Beispiel für eine mehrschichtige Struktur der Zelle 10 dar, die dem Anordnungsbeispiel 3 entspricht.
  • In dem Anordnungsbeispiel 3 sind die Leitungsschichten MET1 bis MET3 zwischen der Leitungsschicht MET G1 und der Schicht OL bereitgestellt. Die Leitungsschicht MET4 ist zwischen der Leitungsschicht MET G2 und der Leitungsschicht MET_C bereitgestellt. Die Leitungsschicht MET5 ist über der Leitungsschicht MET_C angeordnet.
  • 9A stellt eine Anordnung der Speicherzelle 20 dar und ist gleich der 7A. 9B stellt eine Anordnung der Bitleitungen BL und BLB sowie der V_VDM-Leitung dar und ist gleich der 7B.
  • 9C stellt eine Anordnung der Sicherungsschaltung 30 dar. Eine Leitungsschicht MET_B ist zwischen der Leitungsschicht MET3 und der Schicht OL bereitgestellt. Die Durchgangslöcher MVI3 sind jeweils mit einem Anschlusspfropf zur elektrischen Verbindung der Leitungsschicht MET3 und der Leitungsschicht MET_B versehen. Die Leitung BGL ist in der Leitungsschicht MET_B bereitgestellt, und die Leitung OGL ist in der Leitungsschicht MET_G2 bereitgestellt. Source-Elektroden und Drain-Elektroden der Transistoren MO1 und MO2 sind in der Leitungsschicht MET4 bereitgestellt. Eine Elektrode von zwei Elektroden jedes der Kondensatoren C1 und C2 ist in der Leitungsschicht MET4 bereitgestellt, und die andere Elektrode ist in der Leitungsschicht MET_C bereitgestellt. Durchgangslöcher MVI_B sind jeweils mit einem Anschlusspfropf zur elektrischen Verbindung der Leitungsschicht MET_B und der Leitungsschicht MET4 versehen. Die Durchgangslöcher MVI_OL sind jeweils mit einem Anschlusspfropf zur elektrischen Verbindung der Schicht OL und der Leitungsschicht MET4 versehen.
  • In dem Fall, in dem die Transistoren MO1 und MO2 kein Rückgate beinhalten, muss weder die Leitungsschicht MET_B noch das Durchgangsloch MVI_B bereitgestellt werden. In diesem Fall sind die Durchgangslöcher MVI3 jeweils mit einem Anschlusspfropf zur elektrischen Verbindung der Leitungsschicht MET3 und der Leitungsschicht MET4 versehen.
  • 9D stellt eine Anordnung der Wortleitung WL und der V_VSM-Leitung dar. Die Wortleitung WL und die V_VSM-Leitung sind in der Leitungsschicht MET5 bereitgestellt.
  • Das Anordnungsbeispiel 3 hat mit dem Anordnungsbeispiel 1 die folgenden Merkmale gemein: Das Paar von Bitleitungen BL und BLB sowie die V_VDM-Leitung sind zwischen der Speicherzelle 20 und der Sicherungsschaltung 30 bereitgestellt; und keine Wortleitung W, keine V_VDM-Leitung und keine V_VSM-Leitung sind in der Leitungsschicht bereitgestellt, in der das Paar von Bitleitungen BL und BLB bereitgestellt ist.
  • Das Anordnungsbeispiel 3 unterscheidet sich von dem Anordnungsbeispiel 1 darin, dass die Wortleitung WL und die V_VSM-Leitung über der Sicherungsschicht 30 angeordnet und in der gleichen Leitungsschicht bereitgestellt sind, die Wortleitung WL keine Biegung aufweist und sich die V_VSM-Leitung, wie die Wortleitung WL, in der Zeilenrichtung erstreckt.
  • «Anordnungsbeispiel 4»
  • Die Zelle 11 kann auf eine ähnliche Weise wie bei der Zelle 10 in dem Anordnungsbeispiel 3 entworfen werden. 10A bis 10D stellen ein Anordnungsbeispiel der Zelle 11 dar. Bezüglich der Beschreibung von 10A bis 10D wird auf die Beschreibung von 9A bis 9D Bezug genommen.
  • Die Speichervorrichtung dieser Ausführungsform kann als Speichervorrichtung in einem beliebigen der verschiedenen elektronischen Bauelemente und der verschiedenen elektronischen Geräte verwendet werden. Die Speichervorrichtung dieser Ausführungsform weist nicht nur zwei Arten von Power-Gating-Modi, sondern auch eine Vielzahl von Modi mit geringem Stromverbrauch auf, in dem BET kürzer als diejenigen in den Power-Gating-Modi ist; daher kann der Stromverbrauch eines beliebigen der elektronischen Bauelemente und der elektronischen Geräte, die die Speichervorrichtung dieser Ausführungsform beinhalten, effizient verringert werden.
  • Um die Kosten pro Bit einer Speichervorrichtung zu verringern, fordert man eine Verringerung der Fläche einer Speicherzelle und eine Zunahme der Flächeneffizienz der Speicherzelle. Die Verwendung dieser Ausführungsform ermöglicht die Herstellung einer Speichervorrichtung, bei der Daten ohne Zunahme der Fläche einer Speicherzelle gesichert werden können. Folglich kann gemäß dieser Ausführungsform eine kostengünstige Speichervorrichtung mit geringem Stromverbrauch und hoher Kapazität bereitgestellt werden.
  • [Ausführungsform 2]
  • Typischerweise kann ein SRAM durch die Speichervorrichtung der Ausführungsform 1 ersetzt werden. Beispielsweise kann die Speichervorrichtung der Ausführungsform 1 in einem beliebigen der verschiedenen Prozessoren, wie z. B. einer Mikrocontroller-Einheit (microcontroller unit, MCU), einem FPGA, einer CPU und einer GPU, als Ersatz für einen SRAM bereitgestellt werden. Zudem kann die Speichervorrichtung der Ausführungsform 1 in einem beliebigen der verschiedenen ICs, wie z. B einem drahtlosen IC, einem Anzeigesteuer-IC, einem Source-Treiber-IC und einem Videodecoder-IC, bereitgestellt werden. Bei dieser Ausführungsform wird ein Prozessor beispielhaft beschrieben, bei dem sowohl ein Prozessorkern als auch ein Cache-Speicher auf einem Chip montiert sind.
  • «Prozessor»
  • 13 ist ein Blockdiagramm, das ein Konfigurationsbeispiel eines Prozessors darstellt. Ein Prozessor 300 in 13 beinhaltet eine PMU 305, einen Bus 306, einen Cache-Speicher 320, einen CPU-Kern 330, einen Sicherungs-/Wiederherstellungstreiber 311 und Stromschalter 390 bis 394, 398 und 399.
  • Daten und Signale werden zwischen dem CPU-Kern 330 und dem Cache-Speicher 320 über den Bus 306 übertragen. Der CPU-Kern 330 beinhaltet Flipflops 331 und Kombinationsschaltungen 332. Die Flipflops 331 sind beispielsweise in Registern enthalten. Sicherungsschaltungen, die in den Flipflops 331 bereitgestellt sind, ermöglichen Power-Gating des CPU-Kerns 330.
  • Hier wird die Speichervorrichtung 101 in 1 als der Cache-Speicher 320 verwendet. Natürlich kann die Speichervorrichtung 100 als der Cache-Speicher 320 verwendet werden.
  • Der Cache-Speicher 320 beinhaltet ein Zellenarray 321 und eine Peripherieschaltung 322. Die Peripherieschaltung 322 beinhaltet eine Steuerung 324, einen Sicherungs-/Wiederherstellungstreiber 325, eine Zeilenschaltung 326 und eine Spaltenschaltung 327. Die Stromschalter 390 bis 394 entsprechen den Stromschaltern 150 bis 154 in der Speichervorrichtung 101. Die PMU 305 weist die gleiche Funktion wie die PMU 105 in der Speichervorrichtung 101 auf und erzeugt die Signale PSE1 bis PSE3, PGM, BLFE, BLRE und NDRE.
  • Die PMU 305 erzeugt ein Taktsignal GCLK unter Verwendung eines Taktsignals CLK2, das von außen eingegeben wird. Das Taktsignal GCLK wird in den Cache-Speicher 320 und den CPU-Kern 330 eingegeben. Die PMU 305 erzeugt Signale PSE8, SCE, BK und RC. Die Signale PSE8, BK und RC sind Power-Gating-Steuersignale für den CPU-Kern 330.
  • Das Signal PSE8 ist ein Stromschalter-Freigabesignal zur Steuerung des Durchlass-/Sperrzustandes des Stromschalters 398 und des Durchlass-/Sperrzustandes des Stromschalters 399. Der Stromschalter 398 steuert das Anlegen der Spannung VDD an den CPU-Kern 330, und der Stromschalter 399 steuert das Anlegen der Spannung VDH an den Sicherungs-/Wiederherstellungstreiber 311.
  • Das Signal SCE ist ein Abtastfreigabesignal und wird in das Flipflop 331 eingegeben.
  • Der Sicherungs-/Wiederherstellungstreiber 311 steuert die Sicherungsschaltungen in den Flipflops 331 als Antwort auf die Signale BK und RC. Das Signal BK ist ein Sicherungssignal, und das Signal RC ist ein Wiederherstellungssignal. Der Sicherungs-/Wiederherstellungstreiber 311 verschiebt die Pegeln der Signale BK und RC, um Signale BKH und RCH zu erzeugen. Die Signale BKH und RCH werden in die Sicherungsschaltungen in den Flipflops 331 eingegeben. Die Spannung VDH ist die hohe Spannung der Signale BKH und RCH.
  • Die PMU 305 erzeugt das Taktsignal GCLK und verschiedene Steuersignale als Antwort auf ein Unterbrechungssignal INT2, das von außen eingegeben wird, und ein SLEEP-Signal, das von dem CPU-Kern 330 erteilt wird. Beispielsweise kann das SLEEP-Signal als Auslöser verwendet werden, der den CPU-Kern 330 in den Power-Gating-Modus versetzt.
  • << Flipflop 331 >>
  • 14 stellt ein Beispiel für die Schaltungskonfiguration des Flipflops 331 dar. Das Flipflop 331 beinhaltet ein Abtast-Flipflop 335 und eine Sicherungsschaltung 340.
  • Die Spannungen VDD und VSS werden in das Abtast-Flipflop 335 über die V_VDD-Leitung und die VSS-Leitung in dem CPU-Kern 330 eingegeben. Das Abtast-Flipflop 335 beinhaltet Knoten D1, Q1, SD, SE, RT und CK und eine Takt-Pufferschaltung 335A.
  • Der Knoten D1 ist ein Dateneingangsknoten, der Knoten Q1 ist ein Datenausgangsknoten, und der Knoten SD ist ein Eingangsknoten für Scan-Test-Daten. Der Knoten SE ist ein Eingangsknoten für ein Signal SCE. Der Knoten CK ist ein Eingangsknoten für ein Taktsignal GCLK. Das Taktsignal GCLK wird in die Takt-Pufferschaltung 335A eingegeben. Jeweilige analoge Schalter in dem Abtast-Flipflop 335 sind elektrisch mit Knoten CK1 und CKB1 der Takt-Pufferschaltung 335A verbunden. Der Knoten RT ist ein Eingangsknoten für ein Rücksetzsignal.
  • Die Schaltungskonfiguration des Abtast-Flipflops 335 ist nicht auf diejenige in 14 beschränkt. Ein beliebiges Abtast-Flipflop, das in einer normalen Schaltungsbibliothek vorbereitet ist, kann verwendet werden.
  • <Sicherungsschaltung 340>
  • Die Sicherungsschaltung 340 beinhaltet Knoten SD_IN und SN11, Transistoren MO11 bis MO13 und einen Kondensator C11.
  • Der Knoten SD_IN ist ein Eingangsknoten für Scan-Test-Daten und ist elektrisch mit dem Knoten Q1 eines weiteren Abtast-Flipflops 335 verbunden. Der Knoten SN11 ist ein Halteknoten der Sicherungsschaltung 340. Der Kondensator C11 ist elektrisch mit der VSS-Leitung und dem Knoten SN11 verbunden.
  • Der Transistor MO11 steuert die Verbindung zwischen dem Knoten Q1 und dem Knoten SN11. Der Transistor MO12 steuert die Verbindung zwischen dem Knoten SN11 und dem Knoten SD. Der Transistor MO13 steuert die Verbindung zwischen dem Knoten SD_IN und dem Knoten SD. Der Durchlass-/Sperrzustand des Transistors MO11 und der Durchlass-/Sperrzustand des Transistors MO13 werden durch das Signal BKH gesteuert, und der Durchlass-/Sperrzustand des Transistors MO12 wird durch das Signal RCH gesteuert.
  • Die Transistoren MO11 bis MO13 sind, wie der Transistor MO1, OS-Transistoren jeweils mit einem Rückgate. Die Rückgates der Transistoren MO11 bis MO13 sind elektrisch mit der VBG-Leitung in dem CPU-Kern 330 verbunden. Mindestens die Transistoren MO11 und MO12 sind vorzugsweise OS-Transistoren. Dank der Besonderheit des OS-Transistors, d. h. eines sehr niedrigen Sperrstroms, kann eine Verringerung der Spannung des Knotens SN11 verhindert werden, und fast kein Strom wird verbraucht, um Daten zu halten; somit kann die Sicherungsschaltung 340 Daten lange Zeit halten, d. h., ist nichtflüchtig. Daher können, während sich der CPU-Kern 330 in einem Power-Gating-Zustand befindet, Daten in der Sicherungsschaltung 340 gehalten werden.
  • «Modus mit geringem Stromverbrauch des CPU-Kerns 330»
  • Der CPU-Kern 330 kann in einen Clock-Gating-Modus oder einen Power-Gating-Modus als Modus mit geringem Stromverbrauch versetzt werden. Die PMU 305 wählt als Antwort auf das Signal INT2 und das SLEEP-Signal den Modus mit geringem Stromverbrauch des CPU-Kerns 330 aus. Die PMU 305 stoppt die Erzeugung des Signals GCLK, wodurch der CPU-Kern 330 in einen Clock-Gating-Zustand versetzt werden kann.
  • Wenn der CPU-Kern 330 von einem normalen Betriebszustand in einen Power-Gating-Zustand versetzt wird, werden Daten in dem Flipflop 331 in die Sicherungsschaltung 340 gesichert. Wenn der CPU-Kern 330 von einem Power-Gating-Zustand in einen normalen Betriebsmodus zurückkehrt, wird ein Wiederherstellungsvorgang zur Wiederherstellung der Daten, die in der Sicherungsschaltung 340 gespeichert werden, in das Flipflop 331 ausgeführt. Ein Beispiel für den Power-Gating-Ablauf des CPU-Kerns 330 wird nachstehend anhand von 15 beschrieben.
  • (normaler Betrieb)
  • Vor t1 führt das Flipflop 331 einen normalen Betrieb durch. Die PMU 305 gibt die Signale SCE, BK und RC auf „L“ aus. Hier liegt der Knoten SN11 der Sicherungsschaltung 340 zu t1 auf „L“. Der Knoten SE liegt auf „L“, so dass das Abtast-Flipflop 335 Daten in dem Knoten D1 speichert.
  • (Sicherung)
  • Zu t1 stoppt die PMU 305 das Taktsignal GCLK und stellt das Signal BK auf „H“ ein. Der Transistor MO11 wird eingeschaltet, und Daten in dem Knoten Q1 des Abtast-Flipflops 335 werden in den Knoten SN11 der Sicherungsschaltung 340 geschrieben. Wenn der Knoten Q1 des Abtast-Flipflop 335 auf „L“ liegt, bleibt der Knoten SN11 auf „L“, während der Knoten SN11 auf „H“ eingestellt wird, wenn der Knoten Q1 auf „H“ liegt.
  • Die PMU 305 stellt das Signal BK zu t2 auf „L“ ein und stellt das Signal PSE8 zu t3 auf „L“ ein. Der Zustand des CPU-Kerns 330 versetzt sich zu t3 in einen Power-Gating-Zustand. Zu dem Zeitpunkt, zu dem das Signal BK fällt, kann das Signal PSE8 fallen.
  • (Power-Gating)
  • Wenn das Signal PSE8 auf „L“ eingestellt wird, werden die Stromschalter 398 und 399 ausgeschaltet. Die Spannung der V_VDD-Leitung verringert sich, so dass Daten in dem Knoten Q1 verloren gehen. Der Knoten SN11 hält Daten, die zu t1 in dem Knoten Q1 gespeichert werden, weiterhin.
  • (Wiederherstellung)
  • Wenn die PMU 305 zu t4 das Signal PSE8 auf „H“ einstellt, versetzt sich der Zustand des CPU-Kerns 330 von dem Power-Gating-Zustand in einen Wiederherstellungszustand. Das Laden der V_VDD-Leitung beginnt. Wenn die Spannung der V_VDD-Leitung zu VDD (zu t5) wird, stellt die PMU 305 die Signale RC und SCE auf „H“ ein.
  • Das Signal RCH wird auf „H“ eingestellt, so dass der Transistor MO12 eingeschaltet wird, und eine Ladung in dem Kondensator C11 wird auf den Knoten SN11 und den Knoten SD verteilt. Wenn der Knoten SN11 auf „H“ liegt, erhöht sich die Spannung des Knotens SD. Der Knoten SE liegt auf „H“; daher werden Daten in dem Knoten SD in eine Latch-Schaltung auf der Eingangsseite des Abtast-Flipflops 335 geschrieben. Wenn das Taktsignal GCLK zu t6 in den Knoten CK eingegeben wird, werden Daten in der Latch-Schaltung auf der Eingangsseite in den Knoten Q1 geschrieben. Mit anderen Worten: Daten in dem Knoten SN11 werden in den Knoten Q1 geschrieben.
  • Wenn die PMU 305 zu t7 die Signale SCE und RC auf „L“ einstellt, wird der Wiederherstellungszustand abgeschlossen.
  • In dem Prozessor dieser Ausführungsform sind der Prozessorkern und die Speichervorrichtung jeweils mit der Sicherungsschaltung versehen; der Stromverbrauch des ganzen Prozessors kann effizient verringert werden.
  • [Ausführungsform 3]
  • Bei dieser Ausführungsform werden ein IC-Chip, ein elektronisches Bauelement, elektronische Geräte und dergleichen als Beispiele für Halbleitervorrichtungen beschrieben.
  • «Beispiel für ein Verfahren zum Herstellen eines elektronischen Bauelements»
  • 16A ist ein Ablaufdiagramm, das ein Beispiel für ein Verfahren zum Herstellen eines elektronischen Bauelementes zeigt. Das elektronische Bauelement wird auch als Halbleiterpaket oder IC-Paket bezeichnet.
  • Eine Halbleitervorrichtung, die einen Transistor beinhaltet, wird fertiggestellt, indem abtrennbare Bauelemente durch einen Aufbauprozess (Post-Prozess) auf einer gedruckten Leiterplatte integriert werden. In einem Pre-Prozess werden zuerst eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung und dergleichen auf einem Halbleiterwafer (z. B. einem Siliziumwafer) bereitgestellt. Der Post-Prozess kann durch Schritte in 16A vollendet werden.
  • In dem Post-Prozess wird zuerst ein Rückseitenschleifschritt durchgeführt, in dem eine Rückfläche des Halbleiterwafers (eine Oberfläche, auf der eine Halbleitervorrichtung und dergleichen nicht ausgebildet sind) geschliffen wird (Schritt SP71). Dieser Schritt zielt eine Verringerung der Größe des elektronischen Bauelements, indem die Dicke des Halbleiterwafers durch Schleifen verringert wird. Nach dem Schritt SP71 wird ein Dicing-Schritt zum Teilen des Halbleiterwafers in eine Vielzahl von Chips durchgeführt (Schritt SP72). In dem Dicing-Schritt wird der Halbleiterwafer entlang Dicing-Linien geschnitten, so dass Chips von dem Halbleiterwafer abgeschnitten werden.
  • Ein Chipbondschritt wird durchgeführt, in dem die getrennten Chips separat aufgenommen und an einem Leiterrahmen befestigt werden (Schritt SP73). In dem Chipbondschritt kann der Chip durch ein geeignetes Verfahren in Abhängigkeit von einem Produkt, wie z. B. durch Harzbonden oder Tape-Bonden, an dem Leiterrahmen befestigt werden. Der Chip kann anstatt an dem Leiterrahmen an einem Interposer-Substrat befestigt werden.
  • Als Nächstes wird ein Drahtbondschritt zur elektrischen Verbindung eines Leiters des Leiterrahmens und einer Elektrode auf dem Chip über einen feinen Metalldraht (Leitung) durchgeführt (Schritt SP74). Ein Silberdraht, ein Golddraht oder dergleichen kann als feiner Metalldraht verwendet werden. Für das Drahtbonden kann beispielsweise Ballbonden oder Keilbonden verwendet werden. Ein drahtgebundener Chip 7110 wird einem Formschritt zum Versiegeln des Chips mit einem Epoxidharz oder dergleichen unterzogen (Schritt SP75).
  • Der Leiter des Leiterrahmens wird in einem Leiterplattierungsschritt plattiert (Schritt SP76). Dann wird der Leiter in einem Ausbildungsschritt geschnitten und in eine vorbestimmte Form verarbeitet (Schritt SP77). Ein Druck- (Markierungs-) Schritt wird an einer Oberfläche des Pakets durchgeführt (Schritt SP78). Nach einem Prüfschritt (Schritt SP79) zum Überprüfen, beispielsweise ob eine äußere Form zulässig ist und ob eine Fehlfunktion vorliegt, wird das elektronische Bauelement fertiggestellt.
  • 16B ist eine schematische perspektivische Ansicht des fertiggestellten elektronischen Bauelements. Das elektronische Bauelement hat eine Vielzahl von Normen und Namen in Abhängigkeit von einer Anschlussextraktionsrichtung und einer Anschlussform. 16B stellt ein Quad-Flat-Package (QFP) als Beispiel für das elektronische Bauelement dar.
  • Ein elektronisches Bauelement 7000 in 16B beinhaltet einen Leiter 7001 und den Chip 7110. Der Chip 7110 beinhaltet eine beliebige der Speichervorrichtungen dieser Ausführungsform oder einen Prozessor, der die Speichervorrichtung beinhaltet.
  • Das elektronische Bauelement 7000 kann eine Vielzahl von Chips 7110 beinhalten. Das elektronische Bauelement 7000 ist beispielsweise auf einer gedruckten Leiterplatte 7002 montiert. Eine Vielzahl von elektronischen Bauelementen 7000 sind kombiniert und elektrisch miteinander über der gedruckten Leiterplatte 7002 verbunden; somit ist eine Leiterplatte fertiggestellt, auf der die elektronischen Bauelemente montiert sind (eine Leiterplatte 7004). Die Leiterplatte 7004 ist in einem elektronischen Gerät oder dergleichen bereitgestellt.
  • Das elektronische Bauelement 7000 beinhaltet eine Speichervorrichtung mit geringem Stromverbrauch; daher kann das Montieren des elektronischen Bauelements 7000 in ein elektronisches Gerät den Stromverbrauch des elektronischen Geräts verringern. Als Nächstes werden elektronische Geräte, die jeweils das elektronische Bauelement beinhalten, beschrieben.
  • Ein Informationsendgerät 2010 in 17A beinhaltet einen Anzeigeabschnitt 2012, der in einem Gehäuse 2011 eingebaut ist, einen Bedienknopf 2013, einen externen Verbindungsanschluss 2014, einen Lautsprecher 2015 und ein Mikrofon 2016. Hier wird ein Anzeigebereich des Anzeigeabschnitts 2012 gekrümmt. Das Informationsendgerät 2010 ist ein tragbares Informationsendgerät, das mit einer Batterie betrieben wird, und kann als Tablet-Informationsendgerät oder Smartphone verwendet werden. Das Informationsendgerät 2010 weist Funktionen, wie z. B. Mobiltelefongespräche auszuführen, E-Mails zu schicken und empfangen, diejenige als Termin-Organisator, Internet-Kommunikation sowie Musik wiederzugeben, auf. Informationen können durch Berührung des Anzeigeabschnitts 2012 mit einem Finger oder dergleichen eingegeben werden. Verschiedene Bedienungen, wie z. B. ein Mobiltelefongespräch auszuführen, Texte einzugeben sowie den Bildschirm des Anzeigeabschnitts 2012 umzuschalten, können durch Berührung des Anzeigeabschnitts 2012 mit einem Finger oder dergleichen durchgeführt werden. Das Informationsendgerät 2010 kann durch Eingeben des Tons von dem Mikrofon 2016 bedient werden. Verschiedene Bedienungen, wie z. B. Ein-/Ausschalten sowie den Bildschirm des Anzeigeabschnitts 2012 umzuschalten, können durch Drücken des Bedienknopfs 2013 durchgeführt werden.
  • Ein Laptop 2050 in 17B beinhaltet ein Gehäuse 2051, einen Anzeigeabschnitt 2052, eine Tastatur 2053 und ein Zeigegerät 2054. Der Laptop 2050 kann durch Berührung des Anzeigeabschnitts 2052 bedient werden.
  • Eine Videokamera 2070 in 17C beinhaltet ein Gehäuse 2071, einen Anzeigeabschnitt 2072, ein Gehäuse 2073, eine Bedientaste 2074, eine Linse 2075 und ein Gelenk 2076. Der Anzeigeabschnitt 2072 ist in dem Gehäuse 2071 bereitgestellt. Die Bedientaste 2074 und die Linse 2075 sind in dem Gehäuse 2073 bereitgestellt. Das Gehäuse 2071 und das Gehäuse 2073 sind über das Gelenk 2076 miteinander verbunden, und der Winkel zwischen dem Gehäuse 2071 und dem Gehäuse 2073 kann mit dem Gelenk 2076 geändert werden. Bilder auf dem Anzeigeabschnitt 2072 können entsprechend dem Winkel an dem Gelenk 2076 zwischen dem Gehäuse 2071 und dem Gehäuse 2073 umgeschaltet werden. Verschiedene Bedienungen, wie z. B. Videoaufzeichnung anzufangen oder anzuhalten, die Vergrößerung und das Zoom anzupassen sowie den Aufnahmebereich zu ändern, können durch Berührung des Anzeigeabschnitts 2072 durchgeführt werden.
  • Eine tragbare Spielkonsole 2110 in 17D beinhaltet ein Gehäuse 2111, einen Anzeigeabschnitt 2112, Lautsprecher 2113, eine LED-Lampe 2114, Bedientaste-Knöpfe 2115, einen Verbindungsanschluss 2116, eine Kamera 2117, ein Mikrofon 2118 und einen Speichermedienleseabschnitt 2119.
  • Ein elektrischer Gefrier-Kühlschrank 2150 in 17E beinhaltet ein Gehäuse 2151, eine Kühlschranktür 2152, eine Gefrierschranktür 2153 und dergleichen.
  • Ein Kraftfahrzeug 2170 in 17F beinhaltet eine Karosserie 2171, Räder 2172, ein Armaturenbrett 2173, Scheinwerfer 2174 und dergleichen.
  • [Ausführungsform 4]
  • Strukturbeispiele von OS-Transistoren werden anhand von 18A und 18B sowie 19A und 19B beschrienen. Querschnittsstrukturen der OS-Transistoren in der Kanallängsrichtung sind auf der linken Seite der 18A und 18B sowie 19A und 19B dargestellt, und Querschnittsstrukturen der OS-Transistoren in der Kanalquerrichtung sind auf der rechten Seite der 18A und 18B sowie 19A und 19B dargestellt.
  • «Strukturbeispiel 1 eines OS-Transistors»
  • Der OS-Transistor 5001 in 18A ist über einer isolierenden Oberfläche ausgebildet, hier über einer Isolierschicht 5021. Der OS-Transistor 5001 ist mit Isolierschichten 5028 und 5029 bedeckt. Der OS-Transistor 5001 beinhaltet Isolierschichten 5022 bis 5027 und 5030 bis 5032, Metalloxidschichten 5011 bis 5013 und leitende Schichten 5050 bis 5054.
  • Es sei angemerkt, dass eine Isolierschicht, eine Metalloxidschicht, eine leitende Schicht und dergleichen in einer Zeichnung eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen können. Diese Elemente können durch eines der verschiedenen Abscheidungsverfahren, wie z. B. ein Sputterverfahren, ein Molekularstrahlepitaxie- (molecular beam epitaxy, MBE-) Verfahren, ein Pulslaserabscheidungs- (pulsed laser ablation, PLA-) Verfahren, ein chemisches Gasphasenabscheidungs- (chemical vapor deposition, CVD-) Verfahren und ein Atomlagenabscheidungs- (atomic layer deposition, ALD-) Verfahren, ausgebildet werden. Beispiele für CVD-Verfahren umfassen ein plasmaunterstütztes CVD-Verfahren, ein thermisches CVD-Verfahren und ein metallorganisches CVD-Verfahren.
  • Die Metalloxidschichten 5011 bis 5013 werden insgesamt als eine Oxidschicht 5010 bezeichnet. Wie in 18A dargestellt, weist die Oxidschicht 5010 einen Abschnitt auf, in dem die Metalloxidschicht 5011, die Metalloxidschicht 5012 und die Metalloxidschicht 5013 in dieser Reihenfolge übereinander angeordnet sind. Wenn der OS-Transistor 5001 eingeschaltet ist, wird ein Kanal hauptsächlich in der Metalloxidschicht 5012 der Oxidschicht 5010 gebildet.
  • Eine Gate-Elektrode des OS-Transistors 5001 ist unter Verwendung der leitenden Schicht 5050 ausgebildet. Ein Paar von Elektroden, das als Source-Elektrode und Drain-Elektrode dient, des OS-Transistors 5001 ist unter Verwendung der leitenden Schichten 5051 und 5052 ausgebildet. Die leitenden Schichten 5050 bis 5052 sind mit den Isolierschichten 5030 bis 5032, die als Sperrschichten dienen, bedeckt. Eine Rückgate-Elektrode des OS-Transistors 5001 ist unter Verwendung einer Schichtanordnung aus den leitenden Schichten 5053 und 5054 ausgebildet. Der OS-Transistor 5001 muss nicht notwendigerweise eine Rückgate-Elektrode beinhalten. Das Gleiche gilt auch für einen OS-Transistor 5002, der später beschrieben wird.
  • Eine Gate-Isolierschicht auf der Gate- (Vordergate-) Seite ist unter Verwendung der Isolierschicht 5027 ausgebildet. Eine Gate-Isolierschicht auf der Rückgate-Seite ist unter Verwendung einer Schichtanordnung aus den Isolierschichten 5024 bis 5026 ausgebildet. Die Isolierschicht 5028 ist eine isolierende Zwischenschicht. Die Isolierschicht 5029 ist eine Sperrschicht.
  • Die Metalloxidschicht 5013 bedeckt eine Schichtanordnung aus den Metalloxidschichten 5011 und 5012 sowie die leitenden Schichten 5051 und 5052. Die Isolierschicht 5027 bedeckt die Metalloxidschicht 5013. Die leitenden Schichten 5051 und 5052 weisen jeweils einen Bereich auf, der sich mit der leitenden Schicht 5050 überlappt, wobei die Metalloxidschicht 5013 und die Isolierschicht 5027 dazwischen angeordnet sind.
  • Wenn die OS-Transistoren 5001 als die Transistoren MO1 und MO2 in der Sicherungsschaltung 30 verwendet werden, kann eine Elektrode von zwei Elektroden jedes der Kondensatoren C1 und C2 unter Verwendung einer leitenden Schicht in der gleichen Schicht wie die leitende Schicht 5050 ausgebildet werden, und die andere Elektrode kann unter Verwendung der leitenden Schicht 5052 ausgebildet werden. Das Gleiche gilt auch für die Sicherungsschaltung 31.
  • Beispiele für leitende Materialien, die für die leitenden Schichten 5050 bis 5054 verwendet werden, umfassen einen Halbleiter, typischerweise polykristallines Silizium, das mit einem Verunreinigungselement, wie z. B. Phosphor, dotiert ist; Silizid, wie z. B. Nickelsilizid; ein Metall, wie z. B. Molybdän, Titan, Tantal, Wolfram, Aluminium, Kupfer, Chrom, Neodym oder Scandium; und ein Metallnitrid, das das vorstehende Metall als seine Komponente enthält (Tantalnitrid, Titannitrid, Molybdännitrid oder Wolframnitrid). Ein leitendes Material, wie z. B. Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, Indiumzinkoxid oder Indiumzinnoxid, dem Siliziumoxid zugesetzt worden ist, kann verwendet werden.
  • Beispielsweise ist die leitende Schicht 5050 eine Einzelschicht aus Tantalnitrid oder Wolfram. Alternativ kann in dem Fall, in dem die leitende Schicht 5050 eine zweischichtige Struktur oder eine dreischichtige Struktur aufweist, eine beliebige der folgenden Kombinationen verwendet werden: Aluminium und Titan; Titannitrid und Titan; Titannitrid und Wolfram; Tantalnitrid und Wolfram; Wolframnitrid und Wolfram; Titan, Aluminium und Titan; Titannitrid, Aluminium und Titan; und Titannitrid, Aluminium und Titannitrid. Der zuerst beschriebene Leiter wird für eine Schicht auf der Seite der Isolierschicht 5027 verwendet.
  • Die leitenden Schichten 5051 und 5052 weisen die gleiche Schichtstruktur auf. Beispielsweise kann in dem Fall, in dem die leitende Schicht 5051 eine Einzelschicht ist, ein beliebiges der Metalle, wie z. B. Aluminium, Titan, Chrom, Nickel, Kupfer, Yttrium, Zirconium, Molybdän, Silber, Tantal und Wolfram, oder eine Legierung verwendet werden, die ein beliebiges dieser Metalle als ihre Hauptkomponente enthält. Alternativ kann in dem Fall, in dem die leitende Schicht 5051 eine zweischichtige Struktur oder eine dreischichtige Struktur aufweist, eine beliebige der folgenden Kombinationen verwendet werden: Titan und Aluminium; Wolfram und Aluminium; Wolfram und Kupfer; eine Kupfer-Magnesium-Aluminium-Legierung und Kupfer; Titan und Kupfer; Titan oder Titannitrid, Aluminium oder Kupfer und Titan oder Titannitrid; und Molybdän oder Molybdännitrid, Aluminium oder Kupfer und Molybdän oder Molybdännitrid. Der zuerst beschriebene Leiter wird für eine Schicht auf der Seite der Isolierschicht 5027 verwendet.
  • Beispielsweise wird es bevorzugt, dass die leitende Schicht 5053 eine leitende Schicht ist, die eine Wasserstoffsperreigenschaft aufweist (z. B. eine Tantalnitridschicht), und dass die leitende Schicht 5054 eine leitende Schicht ist, die höhere Leitfähigkeit als die leitende Schicht 5053 aufweist (z. B. eine Wolframschicht). Bei einer derartigen Struktur dient eine Schichtanordnung aus der leitenden Schicht 5053 und der leitenden Schicht 5054 als Leitung und weist eine Funktion zur Unterdrückung der Verteilung von Wasserstoff in die Oxidschicht 5010 auf.
  • Beispiele für isolierende Materialien, die für die Isolierschichten 5021 bis 5032 verwendet werden, umfassen Aluminiumnitrid, Aluminiumoxid, Aluminiumnitridoxid, Aluminiumoxynitrid, Magnesiumoxid, Siliziumnitrid, Siliziumoxid, Siliziumnitridoxid, Siliziumoxynitrid, Galliumoxid, Germaniumoxid, Yttriumoxid, Zirconiumoxid, Lanthanoxid, Neodymoxid, Hafniumoxid, Tantaloxid und Aluminiumsilikat. Die Isolierschichten 5021 bis 5032 sind unter Verwendung einer einschichtigen Struktur oder einer mehrschichtigen Struktur, die ein beliebiges dieser isolierenden Materialien enthält, ausgebildet. Die Schichten, die als die Isolierschichten 5021 bis 5032 verwendet werden, können eine Vielzahl von isolierenden Materialien enthalten.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen ein Oxynitrid eine Verbindung bezeichnet, die mehr Sauerstoff als Stickstoff enthält, und ein Nitridoxid eine Verbindung bezeichnet, die mehr Stickstoff als Sauerstoff enthält.
  • Bei dem OS-Transistor 5001 wird die Oxidschicht 5010 vorzugsweise von einer Isolierschicht mit Sperreigenschaften gegen Sauerstoff und Wasserstoff umschlossen (im Folgenden wird eine derartige Isolierschicht als Sperrschicht bezeichnet). Bei einer derartigen Struktur können die Abgabe von Sauerstoff von der Oxidschicht 5010 und das Eindringen von Wasserstoff in die Oxidschicht 5010 unterdrückt werden; somit können die Zuverlässigkeit und die elektrischen Eigenschaften des OS-Transistors 5001 verbessert werden.
  • Beispielsweise dient die Isolierschicht 5029 als Sperrschicht, und mindestens eine der Isolierschichten 5021, 5022 und 5024 dient als Sperrschicht. Die Sperrschicht kann unter Verwendung eines Materials, wie z. B. Aluminiumoxid, Aluminiumoxynitrid, Galliumoxid, Galliumoxynitrid, Yttriumoxid, Yttriumoxynitrid, Hafniumoxid, Hafniumoxynitrid oder Siliziumnitrid, ausgebildet werden. Eine weitere Sperrschicht kann zwischen der Oxidschicht 5010 und der leitenden Schicht 5050 bereitgestellt werden. Alternativ kann eine Metalloxidschicht, die Sperreigenschaften gegen Sauerstoff und Wasserstoff aufweist, als die Metalloxidschicht 5013 bereitgestellt werden.
  • Die Isolierschicht 5030 ist vorzugsweise eine Sperrschicht, die die Oxidation der leitenden Schicht 5050 vermeidet. Wenn die Isolierschicht 5030 eine Sauerstoffsperreigenschaft aufweist, kann die Oxidation der leitenden Schicht 5050 infolge Sauerstoffs, der von der Isolierschicht 5028 oder dergleichen abgegeben wird, unterdrückt werden. Beispielsweise kann die Isolierschicht 5030 unter Verwendung eines Metalloxides, wie z. B. Aluminiumoxides, ausgebildet werden.
  • Ein Strukturbeispiel der Isolierschichten 5021 bis 5032 wird beschrieben. In diesem Beispiel dient jede der Isolierschichten 5021, 5022, 5025, 5029 und 5030 bis 5032 als Sperrschicht. Die Isolierschichten 5026 bis 5028 sind Oxidschichten, die überschüssigen Sauerstoff enthalten. Die Isolierschicht 5021 ist unter Verwendung von Siliziumnitrid ausgebildet. Die Isolierschicht 5022 ist unter Verwendung von Aluminiumoxid ausgebildet. Die Isolierschicht 5023 ist unter Verwendung von Siliziumoxynitrid ausgebildet. Die Gate-Isolierschichten (5024 bis 5026) auf der Rückgate-Seite sind unter Verwendung einer Schichtanordnung aus Siliziumoxid, Aluminiumoxid und Siliziumoxid ausgebildet. Die Gate-Isolierschicht (5027) auf der Vordergate-Seite ist unter Verwendung von Siliziumoxynitrid ausgebildet. Die isolierende Zwischenschicht (5028) ist unter Verwendung von Siliziumoxid ausgebildet. Die Isolierschichten 5029 und 5030 bis 5032 sind unter Verwendung von Aluminiumoxid ausgebildet.
  • 18A stellt ein Beispiel dar, in dem die Oxidschicht 5010 eine dreischichtige Struktur aufweist; jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Die Oxidschicht 5010 kann beispielsweise eine zweischichtige Struktur ohne die Metalloxidschicht 5011 oder 5013 aufweisen, oder kann aus einer der Metalloxidschichten 5011 und 5012 bestehen. Alternativ kann die Oxidschicht 5010 aus vier oder mehr Metalloxidschichten bestehen.
  • «Strukturbeispiel 2 eines OS-Transistors»
  • Der OS-Transistor 5002 in 18B ist ein Modifikationsbeispiel des OS-Transistors 5001. Bei dem OS-Transistor 5002 sind eine obere Oberfläche und eine Seitenfläche einer Schichtanordnung aus den Metalloxidschichten 5011 und 5012 mit einer Schichtanordnung aus der Metalloxidschicht 5013 und der Isolierschicht 5027 bedeckt. Daher sind die Isolierschichten 5031 und 5032 nicht notwendigerweise bei dem OS-Transistor 5002 bereitgestellt.
  • «Strukturbeispiel 3 eines OS-Transistors»
  • Der OS-Transistor 5003 in 19A ist ein Modifikationsbeispiel des OS-Transistors 5001 und unterscheidet sich von dem OS-Transistor 5001 hauptsächlich in der Struktur der Gate-Elektrode.
  • Die Metalloxidschicht 5013, die Isolierschicht 5027 und die leitende Schicht 5050 sind in einem Öffnungsabschnitt, der in der Isolierschicht 5028 ausgebildet ist, bereitgestellt. Mit anderen Worten: Eine Gate-Elektrode wird auf selbstausrichtende Weise unter Verwendung des Öffnungsabschnitts der Isolierschicht 5028 ausgebildet. Daher weist in dem OS-Transistor 5003 eine Gate-Elektrode (5050) keinen Bereich auf, der sich mit einer Source-Elektrode oder einer Drain-Elektrode (5051 oder 5052) überlappt, wobei eine Gate-Isolierschicht (5027) dazwischen angeordnet ist. Folglich können die parasitäre Kapazität zwischen Gate und Source sowie die parasitäre Kapazität zwischen Gate und Drain verringert werden, und Frequenzeigenschaften können verbessert werden. Außerdem kann die Breite der Gate-Elektrode von dem Öffnungsabschnitt der Isolierschicht 5028 gesteuert werden; daher wird ein OS-Transistor mit einer kurzen Kanallänge leicht hergestellt.
  • «Strukturbeispiel 4 eines OS-Transistors»
  • Der OS-Transistor 5004 in 19B unterscheidet sich von dem OS-Transistor 5001 hauptsächlich in der Struktur der Gate-Elektrode und der Struktur der Oxidschicht.
  • Die Gate-Elektrode (5050) des OS-Transistors 5004 ist mit Isolierschichten 5033 und 5034 bedeckt. Der OS-Transistor 5004 beinhaltet eine Oxidschicht 5009, die aus den Metalloxidschichten 5011 und 5012 ausgebildet ist. Anstelle der leitenden Schichten 5051 und 5052 sind niederohmige Bereiche 5011a und 5011b in der Metalloxidschicht 5011 bereitgestellt, und niederohmige Bereiche 5012a und 5012b sind in der Metalloxidschicht 5012 bereitgestellt. Indem der Oxidschicht 5009 ein Verunreinigungselement (z. B. Wasserstoff oder Stickstoff) selektiv zugesetzt wird, können die niederohmigen Bereiche 5011a, 5011b, 5012a und 5012b ausgebildet werden.
  • Wenn der Metalloxidschicht Verunreinigungselemente zugesetzt werden, werden Sauerstofffehlstellen in den Bereichen ausgebildet, denen die Verunreinigungselemente zugesetzt worden sind, und die Verunreinigungselemente dringen in die Sauerstofffehlstellen ein. Dies erhöht die Ladungsträgerdichte und verringert daher den Wiederstand der Bereiche.
  • Ein Kanalbildungsbereich des OS-Transistors umfasst vorzugsweise einen wolkenartig ausgerichteten Verbundmetalloxidhalbleiter (cloud-aligned composite oxide semiconductor, CAC-OS).
  • Der CAC-OS weist eine leitende Funktion in einem Teil eines Materials auf und weist eine isolierende Funktion in einem anderen Teil des Materials auf; als Ganzes dient der CAC-OS als Halbleiter. Es sei angemerkt, dass in dem Fall, in dem der CAC-OS in einer Aktivschicht eines Transistors verwendet wird, die leitende Funktion ermöglicht, dass Elektronen (oder Löcher) fließen, die als Ladungsträger dienen, und die isolierende Funktion nicht ermöglicht, dass Elektronen fließen, die als Ladungsträger dienen. Durch die komplementäre Wirkung der leitenden Funktion und der isolierenden Funktion kann der CAC-OS eine Schaltfunktion (Ein-/Ausschaltfunktion) aufweisen. In dem CAC-OS kann eine Trennung der Funktionen jede Funktion maximieren.
  • Der CAC-OS umfasst leitende Bereiche und isolierende Bereiche. Die leitenden Bereiche weisen die leitende Funktion auf, und die isolierenden Bereiche weisen die isolierende Funktion auf. In einigen Fällen sind die leitenden Bereiche und die isolierenden Bereiche in der Größenordnung von Nanoteilchen in dem Material getrennt. In einigen Fällen sind die leitenden Bereiche und die isolierenden Bereiche in dem Material ungleichmäßig verteilt. Die leitenden Bereiche werden in einigen Fällen wolkenartig gekoppelt beobachtet, wobei ihre Grenzen unscharf sind.
  • Des Weiteren weisen in einigen Fällen in dem CAC-OS die leitenden Bereiche und die isolierenden Bereiche jeweils eine Größe von größer als oder gleich 0,5 nm und kleiner als oder gleich 10 nm, bevorzugt größer als oder gleich 0,5 nm und kleiner als oder gleich 3 nm auf, und sie sind in dem Material dispergiert.
  • Der CAC-OS enthält Komponenten mit unterschiedlichen Bandlücken. Der CAC-OS enthält beispielsweise eine Komponente mit einer großen Lücke aufgrund eines isolierenden Bereichs und eine Komponente mit einer kleinen Lücke aufgrund eines isolierenden Bereichs. Im Falle einer derartigen Zusammensetzung fließen Ladungsträger hauptsächlich in der Komponente mit einer kleinen Lücke. Die Komponente mit einer kleinen Lücke komplementiert die Komponente mit einer großen Lücke, und Ladungsträger fließen auch in der Komponente mit einer großen Lücke in Zusammenhang mit der Komponente mit einer kleinen Lücke. Folglich kann in dem Fall, in dem der CAC-OS für einen Kanalbildungsbereich eines Transistors verwendet wird, eine hohe Stromtreiberfähigkeit und eine hohe Feldeffektbeweglichkeit des OS-Transistors erhalten werden.
  • Metalloxidhalbleiter werden gemäß der Kristallinität in einkristalline Metalloxidhalbleiter und in nicht-einkristalline Metalloxidhalbleiter unterteilt. Beispiele für nicht-einkristalline Metalloxidhalbleiter umfassen einen kristallinen Metalloxidhalbleiter mit Ausrichtung bezüglich der c-Achse (c-axis-aligned crystalline metal oxide semiconductor, CAAC-OS), einen polykristallinen Metalloxidhalbleiter, einen nanokristallinen Metalloxidhalbleiter (nanocrystalline metal oxide semiconductor, nc-OS) und einen amorphähnlichen Metalloxidhalbleiter (a-ähnlichen OS).
  • Der Kanalbildungsbereich des OS-Transistors enthält vorzugsweise ein Metalloxid mit einem Kristallteil, wie z. B. einen CAAC-OS oder einen nc-OS.
  • Der CAAC-OS weist eine Ausrichtung bezüglich der c-Achse auf, seine Nanokristalle sind in Richtung der a-b-Ebene verbunden, und seine Kristallstruktur weist eine Verzerrung auf. Es sei angemerkt, dass sich eine Verzerrung auf einen Abschnitt bezieht, in dem sich die Richtung einer Gitteranordnung zwischen einem Bereich mit einer gleichmäßigen Gitteranordnung und einem anderen Bereich mit einer gleichmäßigen Gitteranordnung in einem Bereich verändert, in dem die Nanokristalle verbunden sind.
  • Die Form des Nanokristalls ist grundsätzlich ein Sechseck. Jedoch ist die Form nicht immer ein regelmäßiges Sechseck, und ist in einigen Fällen ein unregelmäßiges Sechseck. Eine fünfeckige Gitteranordnung, eine siebeneckige Gitteranordnung und dergleichen sind in einigen Fällen in der Verzerrung enthalten. Es sei angemerkt, dass selbst in der Nähe der Verzerrung in dem CAAC-OS keine deutliche Kristallkorngrenze beobachtet werden kann. Das heißt, dass dank der Verzerrung der Gitteranordnung die Bildung einer Korngrenze verhindert wird. Das liegt wahrscheinlich daran, dass der CAAC-OS eine Verzerrung aufgrund einer niedrigen Dichte der Anordnung von Sauerstoffatomen in Richtung der a-b-Ebene, einer Veränderung eines interatomaren Bindungsabstandes durch Ersatz eines Metallelements und dergleichen erlauben kann.
  • Der CAAC-OS neigt dazu, eine mehrschichtige Kristallstruktur (auch als mehrschichtige Struktur bezeichnet) aufzuweisen, bei der eine Schicht, die Indium und Sauerstoff enthält (nachstehend als In-Schicht bezeichnet) und eine Schicht, die ein Element M, Zink und Sauerstoff enthält (nachstehend als (M,Zn)-Schicht bezeichnet) übereinander angeordnet sind. Es sei angemerkt, dass Indium und das Element M durcheinander ersetzt werden können und dass dann, wenn das Element M der (M,Zn)-Schicht durch Indium ersetzt wird, die Schicht auch als (In,M,Zn)-Schicht bezeichnet werden kann. Wenn Indium der In-Schicht durch das Element M ersetzt wird, kann die Schicht auch als (In,M)-Schicht bezeichnet werden.
  • In dem nc-OS weist ein mikroskopischer Bereich (zum Beispiel ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 10 nm, insbesondere ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 3 nm) eine regelmäßige Atomanordnung auf. Es gibt keine Regelmäßigkeit der Kristallausrichtung zwischen unterschiedlichen Nanokristallen in dem nc-OS. Daher wird keine Ausrichtung des gesamten Films beobachtet. Deshalb kann man in einigen Fällen den nc-OS von einem a-ähnlichen OS oder einem amorphen Oxidhalbleiter in Abhängigkeit von einem Analyseverfahren nicht unterscheiden.
  • Der a-ähnliche OS weist eine Struktur auf, die zwischen derjenigen des nc-OS und derjenigen des amorphen Oxidhalbleiters liegt. Der a-ähnliche OS weist einen Hohlraum oder einen Bereich mit niedriger Dichte auf. Der a-ähnliche OS weist eine niedrigere Kristallinität auf als der nc-OS und der CAAC-OS.
  • In dieser Beschreibung und dergleichen bezeichnet ein CAC die Funktion oder ein Material eines Metalloxidhalbleiters, und ein CAAC bezeichnet die Kristallstruktur eines Metalloxidhalbleiters.
  • Bezugszeichenliste
  • 10 und 11: Zelle, 20 und 25: bistabile Schaltung, 30 und 31: Sicherungsschaltung, 51, 52 und 53: Vorladeschaltung, 55: Leseverstärker, 55a: Latch-Schaltung, 56: RS-Latch-Schaltung, 57, 58 und 59: Inverterschaltung, 101: Speichervorrichtung, 105: Stromverwaltungseinheit (PMU), 110 und 120: Peripherieschaltung, 122: Steuerung, 123: Zeilenschaltung, 124: Spaltenschaltung, 125: Sicherungs-/Wiederherstellungstreiber, 131: Zeilendecoder, 132: Wortleitungstreiber, 133: Spaltendecoder, 134: Vorladeschaltung, 135: lokaler Bitleitungsmultiplexer (MUX), 135r und 135w: MUX, 136: Leseverstärker, 137: Schreibtreiber, 138: Ausgabetreiber, 150, 151, 152, 153 und 154: Stromschalter, 160, 161 und 162: Stromdomäne, 300: Prozessor, 305: PMU, 306: Bus, 311: Sicherungs-/Wiederherstellungstreiber, 320: Cache-Speicher, 321: Zellenarray, 322: Peripherieschaltung, 324: Steuerung, 325: Sicherungs-/Wiederherstellungstreiber, 326: Zeilenschaltung, 327: Spaltenschaltung, 330: CPU-Kern, 331: Flipflop, 332: Cache-Speicher, 335: Abtast-Flipflop, 335A: Taktpufferschaltung, 340: Sicherungsschaltung, 390, 391, 392, 393, 394, 398 und 399: Stromschalter, 2010: Informationsendgerät, 2011: Gehäuse, 2012: Anzeigeabschnitt, 2013: Bedienknopf, 2014: externer Verbindungsanschluss, 2015: Lautsprecher, 2016: Mikrofon, 2051: Gehäuse, 2052: Anzeigeabschnitt, 2053: Tastatur, 2054: Zeigegerät, 2070: Videokamera, 2071: Gehäuse, 2072: Anzeigeabschnitt, 2073: Gehäuse, 2074: Bedientaste, 2075: Linse, 2076: Gelenk, 2110: tragbare Spielkonsole, 2111: Gehäuse, 2112: Anzeigeabschnitt, 2113: Lautsprecher, 2114: LED-Lampe, 2115: Bedientaste-Knopf, 2116: Verbindungsanschluss, 2117: Kamera, 2118: Mikrofon, 2119: Speichermedienleseabschnitt, 2150: elektrischer Gefrier-Kühlschrank, 2151: Gehäuse, 2152: Kühlschranktür, 2153: Gefrierschranktür, 2170: Kraftfahrzeug, 2171: Karosserie, 2172: Rad, 2173: Armaturenbrett, 2174: Scheinwerfer, 5001, 5002, 5003 und 5004: OS-Transistor, 5009 und 5010: Oxidschicht, 5011, 5012 und 5013: Metalloxidschicht, 5021, 5022, 5023, 5024, 5025, 5026, 5027, 5028, 5029, 5030, 5031, 5032, 5033 und 5034: Isolierschicht, 5050, 5051, 5052, 5053 und 5054: leitende Schicht, 5500: einkristalliner Siliziumwafer, 7000: elektronisches Bauelement, 7001: Leiter, 7002: gedruckte Leiterplatte, 7004: Leiterplatte, 7110: Chip, BL und BLB: Bitleitung, LRBL, LRBLB, LWBL und LWBLB: lokale Bitleitung, WL: Wortleitung, BGL und OGL: Leitung, V_VDD, V_VDH, V_VDM und V_VSM: virtuelle Spannungsleitung, Q, Qb, QS, QSb, SN1, SN2, SN3, SN11, D1, Q1, SD, SD_IN, SE, CK, CK1, CKB1 und RT: Knoten, MN1, MN2, MN3, MP1, MP2, MP3, MP4, MO1, MO2, MO3, MO11, MO12, MO13, MT1 und MT2: Transistor, C1, C2, C3 und C11: Kondensator, DIF N und DIF P: Verteilungsschicht, OL: Schicht, MET1, MET2, MET3, MET4, MET5, MET6, MET_G1, MET_G2, MET_B und MET_C: Leitungsschicht, CON1, MVI1, MVI2, MVI3, MVI4, MVI5, MVI OL und MVI_B: Durchgangsloch
  • Diese Anmeldung basiert auf der japanischen Patentanmeldung mit der Seriennr. 2017-003830 , eingereicht beim japanischen Patentamt am 13. Januar 2017, deren gesamter Inhalt hiermit zum Gegenstand der vorliegenden Offenlegung gemacht ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2017003830 [0207]
  • Zitierte Nicht-Patentliteratur
    • H. Tamura et al., „Embedded SRAM and Cortex-M0 Core Using a 60-nm Crystalline Oxide Semiconductor (Eingebetteter SRAM und Cortex-M0-Kern unter Verwendung eines 60 nm kristallinen Oxidhalbleiters),“ IEEE Micro, 2014, Bd. 34, Nr. 6, S. 42-53 [0006]

Claims (15)

  1. Speichervorrichtung, die umfasst: eine Zeilenschaltung; eine Spaltenschaltung; und ein Zellenarray, wobei das Zellenarray in einer Stromdomäne bereitgestellt ist, in der Power-Gating durchgeführt wird, wobei das Zellenarray umfasst: eine Speicherzelle; eine erste Sicherungsschaltung; eine Wortleitung; ein Paar von Bitleitungen, das eine erste Bitleitung und eine zweite Bitleitung umfasst; eine erste Stromversorgungsleitung; und eine zweite Stromversorgungsleitung, wobei die Spaltenschaltung die Wortleitung betreibt, wobei die Zeilenschaltung das Paar von Bitleitungen betreibt, wobei die Speicherzelle umfasst: eine bistabile Schaltung, die einen ersten Knoten und einen zweiten Knoten umfasst; einen ersten Transfertransistor, der die Verbindung zwischen dem ersten Knoten und der ersten Bitleitung steuert; und einen zweiten Transfertransistor, der die Verbindung zwischen dem zweiten Knoten und der zweiten Bitleitung steuert, wobei eine Gate-Elektrode des ersten Transfertransistors und eine Gate-Elektrode des zweiten Transfertransistors elektrisch mit der Wortleitung verbunden sind, wobei die erste Stromversorgungsleitung und die zweite Stromversorgungsleitung elektrisch mit der bistabilen Schaltung verbunden sind, wobei die erste Sicherungsschaltung elektrisch mit dem ersten Knoten und dem zweiten Knoten verbunden ist, wobei die erste Sicherungsschaltung über einem Bereich angeordnet ist, in dem die Speicherzelle ausgebildet ist, wobei erste bis fünfte Leitungsschichten in der Speichervorrichtung enthalten sind, wobei eine Gate-Elektrode eines Transistors in der bistabilen Schaltung, die Gate-Elektrode des ersten Transfertransistors und die Gate-Elektrode des zweiten Transfertransistors in der ersten Leitungsschicht bereitgestellt sind, wobei die zweiten bis fünften Leitungsschichten zwischen der Speicherzelle und der ersten Sicherungsschaltung übereinander angeordnet sind, und wobei die Wortleitung, das Paar von Bitleitungen, die erste Stromversorgungsleitung und die zweite Stromversorgungsleitung in jeweiligen Leitungsschichten bereitgestellt sind, wobei die Leitungsschichten die zweiten bis fünften Leitungsschichten sind.
  2. Speichervorrichtung nach Anspruch 1, wobei die erste Stromversorgungsleitung in der fünften Leitungsschicht bereitgestellt ist, wobei die Wortleitung in der vierten Leitungsschicht bereitgestellt ist, wobei das Paar von Bitleitungen in der dritten Leitungsschicht bereitgestellt ist, und wobei die zweite Stromversorgungsleitung in der zweiten Leitungsschicht bereitgestellt ist.
  3. Speichervorrichtung, die umfasst: eine Zeilenschaltung; eine Spaltenschaltung; und ein Zellenarray, wobei das Zellenarray in einer Stromdomäne bereitgestellt ist, in der Power-Gating durchgeführt wird, wobei das Zellenarray umfasst: eine Speicherzelle; eine erste Sicherungsschaltung; eine Wortleitung; ein Paar von Bitleitungen, das eine erste Bitleitung und eine zweite Bitleitung umfasst; eine erste Stromversorgungsleitung; und eine zweite Stromversorgungsleitung, wobei die Spaltenschaltung die Wortleitung betreibt, wobei die Zeilenschaltung das Paar von Bitleitungen betreibt, wobei die Speicherzelle umfasst: eine bistabile Schaltung, die einen ersten Knoten und einen zweiten Knoten umfasst; einen ersten Transfertransistor, der die Verbindung zwischen dem ersten Knoten und der ersten Bitleitung steuert; und einen zweiten Transfertransistor, der die Verbindung zwischen dem zweiten Knoten und der zweiten Bitleitung steuert, wobei eine Gate-Elektrode des ersten Transfertransistors und eine Gate-Elektrode des zweiten Transfertransistors elektrisch mit der Wortleitung verbunden sind, wobei die erste Stromversorgungsleitung und die zweite Stromversorgungsleitung elektrisch mit der bistabilen Schaltung verbunden sind, wobei die erste Sicherungsschaltung elektrisch mit dem ersten Knoten und dem zweiten Knoten verbunden ist, wobei die erste Sicherungsschaltung über einem Bereich angeordnet ist, in dem die Speicherzelle ausgebildet ist, wobei erste bis fünfte Leitungsschichten in der Speichervorrichtung enthalten sind, wobei eine Gate-Elektrode eines Transistors in der bistabilen Schaltung, die Gate-Elektrode des ersten Transfertransistors und die Gate-Elektrode des zweiten Transfertransistors in der ersten Leitungsschicht bereitgestellt sind, wobei die zweite Leitungsschicht und die dritte Leitungsschicht zwischen der Speicherzelle und der ersten Sicherungsschaltung übereinander angeordnet sind, wobei die vierte Leitungsschicht und die fünfte Leitungsschicht über der ersten Sicherungsschaltung angeordnet sind, wobei die Wortleitung und die erste Stromversorgungsleitung in der fünften Leitungsschicht bereitgestellt sind, wobei das Paar von Bitleitungen in der dritten Leitungsschicht bereitgestellt ist, und wobei die zweite Stromversorgungsleitung in der zweiten Leitungsschicht bereitgestellt ist.
  4. Speichervorrichtung nach Anspruch 1, wobei die erste Sicherungsschaltung umfasst: einen ersten Halteknoten; einen zweiten Halteknoten; einen ersten Kondensator, der elektrisch mit dem ersten Halteknoten verbunden ist; einen zweiten Kondensator, der elektrisch mit dem zweiten Halteknoten verbunden ist; einen ersten Transistor; und einen zweiten Transistor, wobei der erste Transistor die Verbindung zwischen dem ersten Halteknoten und dem ersten Knoten steuert, wobei der zweite Transistor die Verbindung zwischen dem zweiten Halteknoten und dem zweiten Knoten steuert, wobei eine Stromverwaltungseinheit den Durchlass-/Sperrzustand des ersten Transistors und den Durchlass-/Sperrzustand des zweiten Transistors steuert, und wobei ein Kanalbildungsbereich des ersten Transistors und ein Kanalbildungsbereich des zweiten Transistors jeweils ein Metalloxid umfassen.
  5. Speichervorrichtung nach Anspruch 1, wobei eine zweite Sicherungsschaltung anstelle der ersten Sicherungsschaltung enthalten ist, und wobei die zweite Sicherungsschaltung elektrisch nur mit dem ersten Knoten unter dem ersten Knoten und dem zweiten Knoten verbunden ist.
  6. Speichervorrichtung nach Anspruch 5, wobei die zweite Sicherungsschaltung einen dritten Halteknoten, einen dritten Kondensator, der elektrisch mit dem dritten Halteknoten verbunden ist, und einen dritten Transistor umfasst, wobei der dritte Transistor die Verbindung zwischen dem ersten Knoten und dem dritten Halteknoten steuert, und wobei ein Kanalbildungsbereich des dritten Transistors ein Metalloxid umfasst.
  7. Halbleitervorrichtung, die die Speichervorrichtung nach Anspruch 1 umfasst, wobei die Halbleitervorrichtung umfasst: einen Prozessorkern; und einen Bus zum Übertragen von Daten zwischen der Speichervorrichtung und dem Prozessorkern.
  8. Elektronisches Bauelement, das einen Chip umfasst, wobei die Speichervorrichtung nach Anspruch 1 auf dem Chip montiert ist, wobei das elektronische Bauelement einen Leiter umfasst, und wobei der Leiter elektrisch mit dem Chip verbunden ist.
  9. Elektronisches Gerät, das das elektronische Bauelement nach Anspruch 8 umfasst, wobei das elektronische Gerät einen Anzeigeabschnitt, einen Berührungssensor, ein Mikrofon, einen Lautsprecher, eine Bedientaste und/oder ein Gehäuse umfasst.
  10. Speichervorrichtung nach Anspruch 3, wobei die erste Sicherungsschaltung umfasst: einen ersten Halteknoten; einen zweiten Halteknoten; einen ersten Kondensator, der elektrisch mit dem ersten Halteknoten verbunden ist; einen zweiten Kondensator, der elektrisch mit dem zweiten Halteknoten verbunden ist; einen ersten Transistor; und einen zweiten Transistor, wobei der erste Transistor die Verbindung zwischen dem ersten Halteknoten und dem ersten Knoten steuert, wobei der zweite Transistor die Verbindung zwischen dem zweiten Halteknoten und dem zweiten Knoten steuert, wobei eine Stromverwaltungseinheit den Durchlass-/Sperrzustand des ersten Transistors und den Durchlass-/Sperrzustand des zweiten Transistors steuert, und wobei ein Kanalbildungsbereich des ersten Transistors und ein Kanalbildungsbereich des zweiten Transistors jeweils ein Metalloxid umfassen.
  11. Speichervorrichtung nach Anspruch 3, wobei eine zweite Sicherungsschaltung anstelle der ersten Sicherungsschaltung enthalten ist, und wobei die zweite Sicherungsschaltung elektrisch nur mit dem ersten Knoten unter dem ersten Knoten und dem zweiten Knoten verbunden ist.
  12. Speichervorrichtung nach Anspruch 11, wobei die zweite Sicherungsschaltung einen dritten Halteknoten, einen dritten Kondensator, der elektrisch mit dem dritten Halteknoten verbunden ist, und einen dritten Transistor umfasst, wobei der dritte Transistor die Verbindung zwischen dem ersten Knoten und dem dritten Halteknoten steuert, und wobei ein Kanalbildungsbereich des dritten Transistors ein Metalloxid umfasst.
  13. Halbleitervorrichtung, die die Speichervorrichtung nach Anspruch 3 umfasst, wobei die Halbleitervorrichtung umfasst: einen Prozessorkern; und einen Bus zum Übertragen von Daten zwischen der Speichervorrichtung und dem Prozessorkern.
  14. Elektronisches Bauelement, das einen Chip umfasst, wobei die Speichervorrichtung nach Anspruch 3 auf dem Chip montiert ist, wobei das elektronische Bauelement einen Leiter umfasst, und wobei der Leiter elektrisch mit dem Chip verbunden ist.
  15. Elektronisches Gerät, das das elektronische Bauelement nach Anspruch 14 umfasst, wobei das elektronische Gerät einen Anzeigeabschnitt, einen Berührungssensor, ein Mikrofon, einen Lautsprecher, eine Bedientaste und/oder ein Gehäuse umfasst.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10860080B2 (en) * 2017-01-13 2020-12-08 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic component, and electronic device
US10818324B2 (en) * 2018-12-18 2020-10-27 Micron Technology, Inc. Memory array decoding and interconnects
KR20240064052A (ko) 2019-05-17 2024-05-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리를 사용하는 3차원 메모리 디바이스의 캐시 프로그램 작동
KR20240011867A (ko) 2019-05-17 2024-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스
KR20210013387A (ko) * 2019-07-24 2021-02-04 삼성전자주식회사 메모리 시스템
US11264081B1 (en) * 2020-08-30 2022-03-01 Taiwan Semiconductor Manfacturing Company, Ltd. Memory circuit, electronic device having the memory circuit, and method of operating memory circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017003830A (ja) 2015-06-12 2017-01-05 オリンパス株式会社 撮像装置、撮像方法およびプログラム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163344A (ja) * 1996-12-05 1998-06-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4565700B2 (ja) 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2003078037A (ja) 2001-09-04 2003-03-14 Nec Corp 半導体メモリ装置
JP2004207282A (ja) 2002-12-20 2004-07-22 Fujitsu Ltd 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法
WO2004112241A1 (en) * 2003-06-10 2004-12-23 Kabushiki Kaisha Toshiba High-frequency power amplifier module
JP4753534B2 (ja) * 2003-12-26 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5434127B2 (ja) * 2009-02-20 2014-03-05 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8717798B2 (en) * 2011-09-23 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout for semiconductor memories
US20130207102A1 (en) 2012-02-15 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
KR102398965B1 (ko) * 2014-03-20 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US20150294991A1 (en) 2014-04-10 2015-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
DE112015004644T5 (de) 2014-10-10 2017-07-06 Semiconductor Energy Laboratory Co., Ltd. Logikschaltung, Verarbeitungseinheit, elektronisches Bauelement und elektronische Vorrichtung
TWI678768B (zh) 2014-11-20 2019-12-01 日商新力股份有限公司 半導體裝置
US9443564B2 (en) * 2015-01-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6717604B2 (ja) * 2015-02-09 2020-07-01 株式会社半導体エネルギー研究所 半導体装置、中央処理装置及び電子機器
JP2016178252A (ja) * 2015-03-20 2016-10-06 株式会社東芝 磁壁移動素子を備えた不揮発性ｓｒａｍ
JPWO2016181256A1 (ja) * 2015-05-12 2018-03-08 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器
KR20180063084A (ko) * 2015-09-30 2018-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10860080B2 (en) * 2017-01-13 2020-12-08 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic component, and electronic device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017003830A (ja) 2015-06-12 2017-01-05 オリンパス株式会社 撮像装置、撮像方法およびプログラム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
H. Tamura et al., „Embedded SRAM and Cortex-M0 Core Using a 60-nm Crystalline Oxide Semiconductor (Eingebetteter SRAM und Cortex-M0-Kern unter Verwendung eines 60 nm kristallinen Oxidhalbleiters)," IEEE Micro, 2014, Bd. 34, Nr. 6, S. 42-53

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Publication number Publication date
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US11366507B2 (en) 2022-06-21
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