CN1508806A - 带有单元比率小的存储单元的半导体存储装置 - Google Patents

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Abstract

存储单元(100)中，作为驱动晶体管的N沟道MOS晶体管(102、104)和作为读出晶体管的N沟道MOS晶体管(106、108)的单元比为1，第1以及第2存储节点(118、120)上分别连接了电容(114、116)。字线驱动器(150)自升压电源产生电路(38)接受将电源电压升压后的电压(Vpp)，用升压后的电压(Vpp)激活字线(148)。位线预充电电路(130)根据自BLPC信号产生电路(152)输出的信号，在没有激活字线(148)时，将位线(140、142)预充电到电源电压(Vcc)。

Description

带有单元比率小的存储单元的半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及带有静态存储单元的半导体存储装置。
背景技术
作为半导体存储装置的一个代表的SRAM(Static Random AccessMemory)是一种不需要进行用来保持存储数据的更新工作的RAM。SRAM的存储单元这样构成：通过读取晶体管，将使由负载元件以及驱动晶体管组成的2个反相器交叉连接的触发器连接到位线对上。
在SRAM的存储单元中，触发器中的2个存储节点的电位状态对应于存储数据，例如2个存储节点的电位分别相当于H(逻辑高)电平、L(逻辑低)电平时，对应于存储数据“1”，其相反状态则对应于存储数据“0”。交叉连接的存储节点上数据为双稳定状态，只要提供电源电压就能维持状态。
在SRAM的存储单元中，执行数据写入时，对对应写入数据对位线对施加相反的电压，通过激活字线，使读取晶体管为ON状态，设定触发器的状态。另一方面，通过激活字线，使读取晶体管为ON状态，将2个存储节点的电位分别传递给位线对，然后检测出此时的位线对的电位变化来进行数据的读出。
在SRAM中，带有对位线对预充电的位线预充电电路。位线预充电电路由N沟道MOS晶体管构成，接收预充电指令期间，将位线对预充电到电源电压Vcc-Vth的电位。这里，Vth为构成位线预充电电路的N沟道MOS晶体管的阈值电压。
以往，为了防止读出动作时破坏存储数据，SRAM存储单元将驱动晶体管和读取晶体管的电流驱动能力比(也称之为单元比或β比)设定为2.5-3以上。设定单元比的理由是因为，在数据读出时如果激活字线，就将来自位线的电荷提供给处于接地电位的某个存储节点，如果驱动晶体管由于持有充足的驱动力而不能使该提供的电荷放电，则由于提供的电荷而使存储节点的电位上升，由于另一个驱动晶体管为ON状态，因此，会破坏存储数据。
为此，通常，SRAM中需要使驱动晶体管的栅极宽度大于读取晶体管的栅极宽度，由此，SRAM的存储单元就为大型化。
因此，在特开昭63-128662号公报上公开了可以使单元比为1或1附近(以下，称其为“小比率”(レシォレス)，并由此谋求缩小存储单元面积的SRAM。该SRAM带有与位线对相连的触发器型读出放大器。该读出放大器在启动数据读出动作、读出位线对上的存储数据后，通过进行小比率处理而仅仅在破坏了存储数据之前的时间里使该读出放大器有效，放大读出数据，再次对存储器进行写入。由此，即使进行小比率的处理，作为结果，也能实现没有破坏存储数据的SRAM。
在SRAM中，存在所谓存储单元大型化的问题，另一方面，从所谓提高读出速度的观点来看，最好增加驱动晶体管的电流驱动能力。但是，一旦驱动晶体管的电流驱动能力增大，驱动晶体管导通时的电阻就变得太小，存在所谓不能写入的问题。反之，如果减小驱动晶体管的电流驱动能力以便于容易写入，则如上所述，读出动作时会破坏存储数据。
因此，在特开昭62-257698号公报上公开了谋求解决上述问题的SRAM。该SRAM在驱动晶体管的漏极和一定电位之间连接电容。由此，利用该电容的放电状态来提高存储数据的读出速度的同时，可以通过该电容的累积电荷来防止读出动作时存储数据的破坏。
近年来，IT技术飞速发展的同时，在各种电子设备中，对于小型化以及高性能化的要求越来越高。对于装载在电子设备上的半导体存储装置，要求共同满足高集成化以及高性能化(高速且低功耗)。
在上述特开昭63-128662号公报上公开的SRAM虽可以说是实现小比率、适合于高度集成化的SRAM，但是该SRAM中的读出动作为一次性破坏存储器内的存储数据的破坏读出，因此，在读出动作时，需要从存储器的外部再次将数据写入存储器中。对于连接到被激活字线上的所有存储器都必须执行该再次写入动作。因此，该SRAM当然难以实现高速化以及低功耗。
并且，这些年，以电子设备的便携式以及节省能量为背景下，对半导体存储装置的低功耗的需求一直都特别高。功耗由于和电源电压的2次方成正比，对于降低功耗而言，降低电源电压的电压最为有效。因此，当然将新建议的半导体存储装置假定为在低电压条件下使用，并且即使在低电压条件下，也需要有高性能。
包含上述特开昭63-128662号公报以及特开昭62-257698号公报上公开的SRAM的现有的SRAM不能充分适应这样的低电压。即，例如，外部电源电压为1.8V，如果假定构成存储单元的读取晶体管以及驱动晶体管的阈值电压为1.0V，则现有SRAM将存储单元存储节点电位最大只能上升到0.8V，不能使驱动晶体管为ON状态。
这里，虽然考虑了降低晶体管的阈值电压，但是如果阈值电压下降，则会增加OFF时的漏电流，从而增加待机中的功耗。因此，现有SRAM不能充分适应低功耗。
另外，在上述特开昭62-257698号公报上公开的SRAM虽然可以实现读出速度的提高以及防止读出破坏，但是其写入动作所需的时间变长。随着上述低电压化的推进，电容的充放电时间变得越来越长，难于实现半导体存储装置的高速化。
发明内容
因此，为了解决有关问题而提出本发明，其目的在于提供一种半导体存储装置，它实现小比率，在缩小存储单元的面积实现高集成化的同时，可以在低电压下稳定并且高速地工作。
根据本发明，半导体装置带有存储数据的存储单元、与存储单元相连的字线、与存储单元相连并且各条位线带有第1电容值的位线对、将位线对预充电到电源电位的位线预充电电路、产生比电源电位高的第1电位电压的升压电路、接受来自升压电路的第1电位电压并用第1电位电压激活字线的字线激活电路；存储单元包含各个由负载元件以及驱动元件组成、并且交叉连接的第1以及第2反相器；与第1反相器的输出节点以及第2反相器的输入节点相连、具有大于第1电容值的1/8的第2电容值的第1存储节点；与第2反相器的输出节点以及第1反相器的输入节点相连、具有第2电容值的第2存储节点；将第1以及第2存储节点分别连接到位线对的一方以及另一方上的第1以及第2选通元件。驱动元件的电流驱动能力小于第1以及第2选通元件电流驱动能力的2倍。
根据本发明，半导体存储装置带有呈行列状配置并且包含存储数据的多个存储单元的存储单元阵列，排列在存储单元阵列每行上的多条字线，排列在存储单元阵列每列上并且各位线带有第1电容值的多条位线对，将相应的位线对预充电到电源电位的多个位线预充电电路，产生比电源电位高的预定电位电压的升压电路，接受来自升压电路的预定电位电压并用预定电位电压激活相应的字线的多个字线激活电路，多个存储单元中的每个包含：各个由负载元件以及驱动元件组成、并且交叉连接的第1以及第2反相器，与第1反相器的输出节点以及第2反相器的输入节点相连、具有大于第1电容值的1/8的第2电容值的第1存储节点，与第2反相器的输出节点以及第1反相器的输入节点相连、具有第2电容值的第2存储节点，将第1以及第2存储节点分别连接到位线对的一方以及另一方位线上的第1以及第2选通元件；驱动元件的电流驱动能力小于第1以及第2选通元件电流驱动能力的2倍，激活多条字线中的任一条时，不激活对应于与这个被激活字线正交的位线对的位线预充电电路。
根据本发明的半导体存储装置，确保包含在存储单元中的存储节点的电容值，使存储单元小比率，并且在读出数据时，由于能够充分确保自位线对提供给存储节点的电荷量，因此，在缩小存储单元面积实现集成化的同时，可以以低电压实现稳定并且高速的工作。
附图说明
图1是概念性示出本发明实施例1的半导体存储装置结构的整体框图。
图2是示出呈行列状配置在实施例1的半导体存储装置中的存储单元阵列上的存储单元以及其周边电路结构的电路图。
图3是示出数据读出时的存储节点、位线对以及字线的电位变化图。
图4是示出在图2所示的存储单元读出工作中存储节点的最大电位对于电容的电容值的依赖性的图。
图5是示出图1所示存储单元阵列中的存储单元阵列配置图。
图6是说明图5所示位线预充电电路激活状态的时序图。
图7是示出呈行列状配置在实施例2的半导体存储装置中的存储单元阵列上的存储单元及其周边电路结构的电路图。
图8是概念性示出本发明实施例3的半导体存储装置结构的整体框图。
图9是示出呈行列状配置在实施例3的半导体存储装置中的存储单元阵列上的存储单元及其周边电路结构的电路图。
图10是示出呈行列状配置在实施例4的半导体存储装置中的存储单元阵列上的存储单元及其周边电路结构的电路图。
具体实施方式
以下，参照附图详细说明本发明的实施例。图中相同或相应部分采用相同符号，不反复对其说明。
(实施例1)
图1是概念性示出本发明实施例1的半导体存储装置10结构的整体框图。
参见图1，半导体存储装置10具有行地址端子12、列地址端子14、控制信号端子16、数据输入输出端子18、以及电源端子20。半导体存储装置10具有行地址缓冲器22、列地址缓冲器24、控制信号缓冲器26、以及输入输出缓冲器28。半导体存储装置10具有行地址解码器30、列地址解码器32、读出放大器/写入驱动器34、多路复用器35、存储单元阵列36、以及升压电源产生电路38。
行地址端子12以及列地址端子14分别接收行地址信号X0-Xm以及列地址信号Y0-Yn(m、n为自然数)。控制信号端子16接收写入控制信号/W、输出许可信号/0以及片选信号/CS。
行地址缓冲器22取入行地址信号X0-Xm，产生内部行地址信号并输出到行地址解码器30。列地址缓冲器24取入列地址信号Y0-Yn，产生内部列地址信号并输出到列地址解码器3 2。控制信号缓冲器26取入写入控制信号/W、输出许可信号/OE以及片选信号/CS，将写入许可信号WE以及输出许可信号OE输出到读出放大器/写入驱动器34。
数据输入输出端子18为在半导体存储装置10中与外部之间获取读出写入数据的端子，数据写入时，接收自外部输入的数据DQ0-DQi(i是自然数)，数据读出时，向外部输出数据DQ0-DQi。
输入输出缓冲器28在数据写入时，锁存得到的数据DQ0-DQi，将内部数据IDQ0-IDQi输出到读出放大器/写入驱动器34。另一方面，输入输出缓冲器28在数据读出时，将从读出放大器/写入驱动器34接收到的内部数据IDQ0-IDQi输出到数据输入输出端子18。
电源端子20自外部接收电源电压Vcc以及接地电压Vss。升压电源产生电路38自电源端子20接收电源电压Vcc以及接地电压Vss，产生电压Vpp(Vpp＞电源电压Vcc+Vthn)，将所产生的电压Vpp输出到包含在行地址解码器30中的字线驱动器。这里，电压Vthn是构成包含在存储单元阵列36中的存储单元的N沟道MOS晶体管的阈值电压。并且该升压电源产生电路38构成“升压电路”。
行地址解码器30选择对应于行地址信号X0-Xm的存储单元阵列36上的字线，通过图中没有示出的字线驱动器，用电压Vpp激活所选字线。列地址解码器32向多路复用器35输出用来选择对应于列地址信号Y0-Yn的存储单元阵列36上的位线对的列选择信号。
读出放大器/写入驱动器34在数据写入时，接收来自控制信号缓冲器26的写入许可信号WE，根据接收到的来自输入输出缓冲器28的内部数据IDQ0-IDQi的逻辑电平，在对应于各个内部数据的I/O线对任一个的I/O线上施加电源电压Vcc，在另一个I/O线上施加接地电压GND。读出放大器/写入驱动器34在数据读出时，接收来自于控制信号缓冲器26的输出许可信号OE，根据读出数据，检测/放大I/O线对中产生的微小电压变化，判断读出数据的逻辑电平，并且将读出数据输出到输入输出缓冲器28。
多路复用器35根据从列地址解码器32接收到的列选择信号，将I/O线对与所选择的位线对相连。
存储单元阵列36为将存储单元排列为行列状的存储元件群，通过各行相应的字线与行地址解码器30相连，通过各列相应的字线与多路复用器35相连。
在该半导体存储装置10中，数据写入时，通过行地址解码器30，用电压Vpp激活对应于行地址信号X0-Xm的字线，通过列地址解码器32选择对应于列地址信号Y0-Yn的位线对，并通过多路复用器35与I/O线对相连。然后，读出放大器/写入驱动器34将输入输出缓冲器28接收到的内部数据IDQ0-IDQi写入I/O线对，由此，可以将内部数据IDQ0-IDQi写入由行地址信号X0-Xm和列地址信号Y0-Yn选择的存储单元中。
另一方面，数据读出时，通过图中没有示出的位线预充电电路将各位线对预充电到电源电位Vcc之后，通过列地址解码器32选择对应于列地址信号Y0-Yn的位线对，由多路复用器35将所选的位线对与I/O线对相连。然后，一旦通过行地址解码器30用电压Vpp激活对应于行地址信号X0-Xm的字线，则将数据从所选择的存储单元中读到位线对以及I/O线对上。
然后，读出放大器/写入驱动器34根据读出数据，检测/放大I/O线对中产生的微小电压变化，将读出数据输出到输入输出缓冲器28。由此，从通过行地址信号X0-Xm以及列地址信号Y0-Yn选择出的存储单元中读出内部数据IDQ0-IDQi。
图2是示出呈行列状配置在实施例1的半导体存储装置10中的存储单元阵列36上的存储单元及其周边电路结构的电路图。
参见图2，在存储单元阵列36中正交配置了位线对140、142以及字线148，将存储单元100连接到位线对140、142以及字线148上。在位线对140、142上连接位线预充电电路130。
字线驱动器150自升压电源产生电路38中接受将电源电压Vcc升压后的电压Vpp，一旦通过图中没有示出的行地址解码器30选择字线148时，则用电压Vpp激活字线148。另一方面，没有选择字线148时，字线驱动器150利用接地电压GND使字线148无效。该字线驱动器150组成“字线激活电路”。
BLPC信号产生电路152在不激活字线148期间或在激活字线148之前，以H电平输出位线预充电信号BLPC。反相器156接收位线预充电信号BLPC，向位线预充电电路130输出其反相信号/BLPC。
位线预充电电路130包含P沟道MOS晶体管132-136、电源节点122。将P沟道MOS晶体管132连接在电源节点122与位线140之间，在栅极接收信号/BLPC。将P沟道MOS晶体管134连接在电源节点122与位线142之间，在栅极接收信号/BLPC。将P沟道MOS晶体管136连接在位线140、142之间，在栅极接收信号/BLPC。
位线预充电电路130在信号/BLPC为L电平期间，即，位线预充电信号BLPC为H电平期间，将位线140、142预充电到电源电位Vcc。
存储单元100包含N沟道MOS晶体管102-108，P沟道薄膜晶体管(以下，称薄膜晶体管为TFT(Thin Film Transistor))110、112，存储节点118、120，电容114、116，电源节点122，以及接地节点124。
P沟道TFT110、112为由多晶硅形成的、带有开关功能的电阻元件，是具有T(太拉，“T”表示1012)Ω级的OFF电阻和G(千兆，“G”表示109)Ω级的ON电阻的高电阻元件。
P沟道TFT110连接在电源节点122与存储节点118之间，其栅极连接到存储节点120。P沟道TFT112连接在电源节点122与存储节点120之间，其栅极连接到存储节点118。N沟道MOS晶体管102连接在存储节点118与接地节点124之间，其栅极连接到存储节点120。N沟道MOS晶体管104连接在存储节点120与接地节点124之间，其栅极连接到存储节点118。
由多晶硅组成的P沟道TFT110、112由于能够形成在衬底中形成的整体N沟道MOS晶体管102、104的上层，因此有助于存储单元尺寸的缩小。
P沟道TFT110以及N沟道MOS晶体管102和P沟道TFT112以及N沟道MOS晶体管104分别构成反相器，通过这两个反相器交叉连接构成触发器。由此，存储节点118、120上以双稳定状态锁存互补的数据，在存储单元100上存储数据。
N沟道MOS晶体管106连接在存储节点118与位线140之间，其栅极连接到字线148。N沟道MOS晶体管108连接在与位线140互补的位线142和存储节点120之间，其栅极连接到字线148。
N沟道MOS晶体管106、108在激活字线148时构成使存储单元100与位线对140、142相连的选通元件(以下，称其为“读取晶体管”)。另一方面，N沟道MOS晶体管102、104构成分别牵引存储节点118、120上电荷的驱动元件(以下，称其为“驱动晶体管”)。
所谓作为驱动晶体管的N沟道MOS晶体管102、104与作为读取晶体管的N沟道MOS晶体管106、108，是单元比为1，并且各个N沟道MOS晶体管具有制造上允许的最小尺寸栅极宽度和栅极长度。
电容114连接在存储节点118与固定电位的单元板CP之间。电容116连接在存储节点120与单元板CP之间。电容114、116形成在衬底上部，因而不会由于设置电容114、116而造成存储单元100面积的增加。
电容144、146表示位线140、142的寄生电容。
以下，说明该存储单元100的工作。
(1)读出工作
说明存储单元100上写入数据“1”的情况，即，存储节点118、120电位分别为相当于“H电平”、“L电平”的电位情况下的读出工作。
在读出工作之前，BLPC信号产生电路152以H电平输出位线预充电信号BLPC，激活位线预充电电路130，位线预充电电路130将位线140、142预充电到电源电位Vcc。然后，通过字线驱动器150，在用电压Vpp激活字线148之前，BLPC信号产生电路152使位线预充电信号BLPC为L电平，从而不激活位线预充电电路130。
之后，用电压Vpp激活字线148，一旦N沟道MOS晶体管106、108为ON状态，则位线140、142的电位分别随着存储节点118、120的电位而变化，通过由图中没有示出的读出放大器检测该变化，读出存储单元100的存储数据。
图3是示出数据读出时的存储节点118、120、位线对140、142以及字线148的电位变化图。
参见图3，纵轴以及横轴分别表示电位和经过时间。曲线C1、C2分别表示存储节点118、120的电位变化，曲线C3、C4分别表示位线140、142的电位变化，曲线C5表示字线148的电位变化。
在开始读出工作前的时刻T0中，存储节点118、120的电位分别为电源电位Vcc以及接地电位GND，通过位线预充电电路130将位线140、142预充电到电源电位Vcc。字线148的电位为接地电位GND。
在T1时刻，在激活字线148后，字线148的电位就开始上升。在T2时刻，在字线148的电位超过N沟道MOS晶体管106、108的阈值电压Vthn后，N沟道MOS晶体管106、108就为ON状态。这样，通过N沟道MOS晶体管108就可以将电荷自字线142提供给存储节点120以及与其相连的电容116，存储节点120的电位开始上升，位线142的电位开始下降。
在T3时刻，字线148的电位达到Ypp，在其后的T4时刻，存储节点120的电位变为最高。自位线142提供给存储节点120的电荷由于通过N沟道MOS晶体管104被放电，在T4时刻以后，位线142的电位下降，随之，存储节点120的电位也下降。
因此，该存储单元100单元比为1，作为驱动晶体管的N沟道晶体管104的电流驱动能力不充分，但是，由于不通过N沟道MOS晶体管104放电，而是与存储节点120相连的电容116吸收引起存储节点120电位上升的电荷，因此可以将存储节点120的电位上升抑制在比阈值电压Vthn小的范围内。
即，假使不设置电容116，如果假定存储节点120自身电容小，则存储节点120的电位就超过N沟道MOS晶体管102的阈值电压Vthn。这样，N沟道MOS晶体管102就变为ON，存储节点118的电位降低，N沟道MOS晶体管104随之OFF，存储数据反向。即，就破坏了存储数据。
适当地确定电容116的电容以便于存储节点120的电位不超过N沟道MOS晶体管102的阈值电压Vthn。
图4是示出在图2所示存储单元100的读出工作中，存储节点120的最大电位对于电容116的电容值的依赖性的图。
参见图4，横轴以及纵轴分别表示电容116的电容值以及存储节点120的最大电位。画有菱形标记的曲线表示位线142的寄生电容为180fF的情况，画有方形标记的曲线表示位线142的寄生电容为360fF的情况。该实施例1中，电源电压Vcc为1.6V，N沟道MOS晶体管102的阈值电压Vthn为1.0V的程度。
由于存储节点120的最大电位为1.0V，位线142的寄生电容在180fF之时约为23fF，位线142的寄生电容在360fF之时约为43fF。因而，例如，位线142的寄生电容为180fF时，如果设置电容值比23fF大的电容116，则存储节点120的电位不会超过N沟道MOS晶体管102阈值电压1.0V，即使存储单元100的单元比为1，存储数据也不会反向，不破坏存储数据就能将其读出。
能允许的存储节点120的最大电位为1.0V时，位线142的寄生电容与电容116的电容之比(以下，仅称其为“电容比”)，在位线142的寄生电容在180fF之时约为7.8，在位线142的寄生电容在360fF之时约为8.3。通常，DRAM中的位线与存储单元的电容之比为3左右，上述值比DRAM的值大。
在上述例子中，虽然将存储节点120的最大电位设定为1.0V，但是在电源电压的低电压化过程中，希望将N沟道MOS晶体管102的阈值电压低电压化(在N沟道MOS晶体管104中也相同)，因而，希望存储节点120的最大电位也下降。存储节点120的最大电位比1.0V小的情况下，如同根据图4所知的那样，需要减小电容比，为了抑制存储节点120的电位上升，考虑上述数据，希望至少使电容比为8以下。由于该存储单元100与DRAM不同而具有保持数据的锁存电路，因此不需要电容比低于DRAM的值。因而，考虑使电容比设定为大于3而小于8。
如上所述，在该存储单元100中，相对于DRAM，可以加大电容比，相对于DRAM，扩大了电容比的允许范围。因而，与DRAM相比，在一对位线对上连接多个存储单元，可以使位线对变长，从而提高设计上的自由度。
如果电容116的电容值要大，由于数据写入时存储节点120以及电容116的充电时间变长，因此写入工作延迟。因此，电容116的电容值以图4中所说明的电容值为基准，考虑由于电源电压变动而导致提供给存储节点120的电荷变化，需要适当确定具有保证工作余量的值。
在该实施例1中，如上所述，通过由P沟道MOS晶体管构成的位线预充电电路130将位线对140、142预充电到电源电位Vcc。将位线对140、142预充电到电源电位Vcc(不是电源电压Vcc-Vthn)的理由如下。
如上所述，N沟道MOS晶体管102-108的阈值电压Vthn为1.0的程度。在低电压下使用该半导体存储装置10的情况，即，例如电源电压Vcc为1.6V的情况，如果如现有SRAM那样，假定位线对140、142的预充电电位为电源电压Vcc-Vthn，即为0.6V，作为H电平的存储节点118的电位伴随着读出工作，从1.6V降低为0.6V。因此，由于N沟道MOS晶体管104为OFF，则存储单元100执行误工作。
因此，用P沟道MOS晶体管来构造位线预充电电路130以便于不会由于电源节点122的电源电位Vcc而引起阈值电压Vthn的降低。由此，将位线对140、142预充电到由电源节点122提供的电源电位Vcc。
上述例子中，说明了将数据“1”存储在存储单元100中的情况，但是对于存储数据“0”的情况，也可以有同样的考虑。
(2)写入工作
说明将数据“1”写入存储单元100中的情况，即，说明使存储节点118、120的电位分别相当于“H电平”、“L电平”电位的情况。
再次参见图2，通过字线驱动器150，用电压Vpp激活字线148，N沟道MOS晶体管106、108为ON状态，一旦通过图中没有示出的读出放大器/写入驱动器34，分别将电源电压Vcc以及接地电压GND施加到位线140、142上时，通过N沟道MOS晶体管106自字线140将电荷提供给存储节点118以及电容114。另一方面，通过N沟道MOS晶体管108将电荷自存储节点120以及电容116放电给位线142，从而设定由P沟道TFT110、112以及N沟道MOS晶体管102、104组成的触发器的状态。
这里，用比电源电压Vcc的电压高出N沟道MOS晶体管106、108的阈值电压Vthn的电压还要高的电压Vpp激活字线148的理由如下。
在低电压下使用该半导体存储装置10的情况，即，电源电压Vcc为1.6V的情况，假定将被激活的字线148的电位设为电源电压Vcc，则由于N沟道MOS晶体管102-108的阈值电压Vthn为1.0V的程度，因此，存储节点118的电位只能上升到0.6V。因此作为驱动晶体管的N沟道MOS晶体管104不处于ON状态，不能设定触发器的状态。
这里，虽然考虑到使N沟道MOS晶体管102-108的阈值电压Vthn下降，但是，一旦阈值电压Vthn下降，N沟道MOS晶体管102-108为OFF时的漏电流就会增加，从而增加待机时的功耗。
虽然考虑了通过P沟道TFT110的ON电流使存储节点118充电，但是由于在衬底上形成P沟道TFT110(P沟道TFT112也相同)，因此，不能增大ON电流相对于OFF电流之比，由于OFF电流的大小是根据待机中的低功耗的需要来确定的，因此不能增大ON电流。
即，该存储单元100中，P沟道TFT110、112的ON电流以及OFF电流分别为1×10-11A(安培)以及1×10-13A的程度，电容114、116的电容由于为25fF(飞法拉第，“f”表示10-15。)程度，通过P沟道TFT110的ON电流使存储节点118的电位超过作为N沟道MOS晶体管104的阈值电压Vthn的1.0V时，需要下述时间t。
t＝电荷Q/电流I＝(25×10-15F)×(1.0V-0.6V)/(1×10-11A)
＝1.0×10-3秒                      ……(1)
因而，在通过P沟道TFT110的ON电流使存储节点118为1.0V以上时，需要m(微)秒级时间，在短时间的写入周期内难以将存储节点118的电位提高到N沟道MOS晶体管104阈值电压Vthn以上。
根据上述内容，通过被升压后的电压Vpp(Vpp＞Vcc+Vthn)来激活字线148，通过仅由位线140提供的电荷，就必须使存储节点118为电源电位Vcc。
由于通过如此将字线148的电压升压，而提高了N沟道MOS晶体管106、108的电流驱动能力，因此，可以抑制添加电容114、116所导致的存储节点118、120充放电时间的增加，而与P沟道TFT110、112的电流驱动能力无关，存储单元100可以高速并且稳定地工作。
在上述例子中，说明了有关将数据“1”写入存储单元100的情况，对于写入数据“0”的情况，也能进行相同的考虑。
图5是示出图1所示存储单元阵列36中的存储单元100的阵列配置图。
参见图5，在存储单元阵列36上，呈行列状配置了图2所示的存储单元100，各个存储单元100每行每列分别与排列的字线148以及位线对140、142相连。对应各条字线148设置了激活该字线的字线驱动器150，对应于各位线对140、142设置了将该条位线预充电到电源电位的位线预充电电路130。对应于个位线预充电电路130设置BLPC信号产生电路152。
该存储单元阵列36中，在激活其字线148期间，不激活对应于与被激活字线148相连的非选择存储单元100相连的位线对140、142的位线预充电电路130。即，伴随着从某个选择的存储单元100中读出数据的工作而激活字线148时，即使在与被激活的字线148相连的非选择存储单元中，作为读出晶体管的N沟道MOS晶体管106、108也为ON状态，但是此时，不激活所有的位线预充电电路130。
因此，对应于非选择存储单元的位线对140、142为与通常数据读出时相同的状态，在非选择存储单元中，即使激活字线148，读出晶体管为ON，如读出工作说明所述，也不会破坏存储数据，从而实现阵列配置了该存储单元100的存储单元阵列36。
图6是说明图5所示位线预充电电路152激活状态的时序图。
参见图6，在没有激活字线148的T1时刻之前，在T2-T3以及T4时刻以后，BLPC信号产生电路152以H电平输出位线预充电信号BLPC。因此，位线预充电电路130在上述期间被激活的同时，将相应的位线对140、142预充电到电源电位。
在激活字线148的T1-T2时刻以及T3-T4时刻期间，BLPC信号产生电路152以L电平输出位线预充电信号BLPC。因此，在上述期间不激活位线预充电电路130，从而不会破坏与被激活的字线148相连的非选择存储单元100的存储数据。
在上述例子中，虽然没有提及块分割存储单元阵列36的情况，但是，将存储单元阵列36分割为多个块的情况，在至少包含被激活字线148的块中，在上述期间也可以不激活位线预充电电路130。
如上所述，根据该实施例1的半导体存储装置10，由于设置了与存储节点118、120相连的电容114、116，通过位线预充电电路130将位线140、142预充电到电源电位Vcc，用电压Vpp激活字线148，可以使存储单元100成为小比率，缩小单元面积，从而缩小装置面积。
存储单元100即使在低电压下也能稳定工作，从而能够实现半导体存储装置10的低功耗。此外，存储单元100能够不破坏地读出数据，不需要为此进行的再次写入工作，因而能够实现半导体存储装置10的高速工作。
(实施例2)
实施例2中，位线预充电电路由N沟道MOS晶体管构成。
再次参照图1，实施例2中的半导体存储装置10A在实施例1的半导体存储装置10的结构中，具有代替升压电源产生电路38的升压电源产生电路38A。升压电源产生电路38A将产生的电压Vpp输出到包含在行地址解码器30中的字线驱动器的同时，在还向图中没有示出的BLPC信号产生电路输出这方面与升压电源产生电路38不同。
半导体存储装置10A中的其他结构由于与半导体存储装置10的结构相同，因此不再反复说明。
图7是示出呈行列状配置在实施例2的半导体存储装置10A中的存储单元阵列36上的存储单元及其周边电路结构的电路图。
参见图7，BLPC信号产生电路152A从升压电源产生电路38A中接受将电源电压Vcc升压之后的电压Vpp，在没有激活字线148期间或在激活字线148之前，将由电压Vpp组成的H电平的位线预充电信号BLPC输出到位线预充电电路230。
位线预充电电路230包含N沟道MOS晶体管232-236和电源节点122。将N沟道MOS晶体管232连接在电源节点122与位线140之间，在栅极接收位线预充电信号BLPC。将N沟道MOS晶体管234连接在电源节点122与位线142之间，在栅极接收位线预充电信号BLPC。将N沟道MOS晶体管236连接在位线140、142之间，在栅极接收位线预充电信号BLPC。
位线预充电电路230在位线预充电信号BLPC为H电平期间，即，从BLPC信号产生电路152A中接收作为位线预充电信号BLPC的电压Vpp时，将位线140、142预充电到电源电位Vcc。
图7所示的其它电路结构与图2所示的电路结构相同，因此不再反复对其说明。实施例2中的存储单元100及其周边电路的工作与实施例1中存储单元100及其周边电路工作相同，因此不再重复对其的说明。
根据实施例2中的半导体存储装置10A，由于以与组成存储单元100的体晶体管相同导电型的N沟道MOS晶体管来构成位线预充电电路230，因此在存储单元周围不需要形成新的N型陷阱(well)区域，从而能缩小装置面积。
(实施例3)
图8是概念性示出本发明实施例3的半导体存储装置10B结构的整体框图。
参见图8，半导体存储装置10B在图1所示的实施例1的半导体存储装置10的结构中还具有降压电源产生电路40，具有分别代替升压电源产生电路38以及存储单元阵列36的升压电源产生电路38B和存储单元阵列36A。
降压电源产生电路40接受来自电源端子20的电源电压Vcc以及接地电压Vss，产生由一定电位组成的电压VDC，将所产生的电压VDC输出到升压电源产生电路38B、图中没有示出的位线预充电电路以及包含在存储单元阵列36A中的存储单元。另外，该降压电源产生电路40还构成“内部电源产生电路”。
升压电源产生电路38B自降压电源产生电路40接受电压VDC，产生电压Vpp(Vpp＞VDC+Vthn)，将所产生的电压Vpp输出到包含在行地址解码器30中的字线驱动器。
存储单元阵列36A为与实施例1、2中存储单元阵列36相同的结构，但是，在提供给包含在其中的各个存储单元的电压为从降压电源产生电路40输出的电压VDC这一点上，与存储单元阵列36不同。
由于半导体存储装置10B中的其他结构与实施例1中的半导体存储装置10的结构相同，因此不再反复说明。
图9是示出呈行列状配置在实施例3的半导体存储装置10B中的存储单元阵列36A上的存储单元及其周边电路结构的电路图。
参见图9，存储单元100A以及位线预充电电路130A，是分别在实施例1中的存储单元100以及位线预充电电路130的结构中，包含施加从图中没有示出的降压电源产生电路40中输出的电压VDC的电源节点222，来代替电源电压Vcc的电源节点122。
由于存储单元100A以及位线预充电电路130A中的其他结构分别与存储单元100以及位线预充电电路130的结构相同，因此，不重复说明。此外，实施例3中存储单元100A及其周边电路工作也与实施例1中存储单元100A及其周边电路工作相同，因此不重复说明。
实施例3中，由于将由降压电源产生电路40而被控制在一定电位的电压VDC提供给存储单元100A以及位线预充电电路130A，因此，能够将包含在存储单元100A中的电容114、116的电容值做在所需最低限度。
即，如果将位线140、142的寄生电容设为Cb，位线的电位设为Vb，则由下述(2)式来表示写入工作时从位线流入作为接地电位上的某个存储节点的电荷。
Q＝Cb×Vb……(2)
从(2)式中可知，如果电压Vb变化，则流入的电荷量Q也变化，尤其是，如果电压Vb向高的方向变化，电荷量Q就增加。电荷量Q的增加引起存储节点电位上升，导致驱动晶体管的误动作。因此，由于作为相对于电压变化而顽强的存储单元，因此，有必要在电容114、116的电容值中保持余量。
但是，实施例3中，电压Vb由于是由降压电源产生电路40被控制在一定电位的电压VDC，因此，流入存储单元100A的电荷量Q也是一定的。为此，包含在存储单元100A中的电容114、116可以将其电容值抑制在所需最低限度。因此，在存储单元100A中，数据写入时，可以将电容114或电容116的充电时间抑制为所需最小限度。
如上所述，根据实施例3的半导体存储装置10B，由于在数据读出写入时稳定了从字线提供给存储单元的电荷量，因此能够将包含在存储单元中的电容的电容值做到所需最低限度，其结果缩短了写入工作时间。
(实施例4)
实施例4使用被降压电源产生电路40控制在一定电位的电压VDC，并且由N沟道MOS晶体管构成位线预充电电路。
再次参见图8，实施例4的半导体存储装置10C在实施例3的半导体存储装置10B中具有升压电源产生电路38C，以代替升压电源产生电路38B。升压电源产生电路38C将所产生的电压Vpp输出到包含在行地址解码器30中的字线驱动器的同时，还向图中没有示出的BLPC信号产生电路输出这一点上与升压电源产生电路38B不同。由于半导体存储装置10C中的其他结构与半导体存储装置10B中的结构相同，因此，不再重复说明。
图10是示出呈行列状配置在实施例4的半导体存储装置10C中的存储单元阵列36A上的存储单元及其周边电路结构的电路图。
参见图10，在位线对140、142上连接了位线预充电电路230A。位线预充电电路230A，包含是在实施例2的位线预充电电路230结构中，包含有施加被控制在一定电位上的电压Vpp的电源节点222，来代替电源电位Vcc的电源节点122。位线预充电电路230A的其他结构与位线预充电电路230的结构相同，不再重复说明。
图10所示的其他电路结构与图7所示的电路结构相同，不再重复说明。实施例4中的存储单元100A及其周边电路的工作也与实施例1中的存储单元100及其周边电路的工作相同，因此不再重复说明。
根据实施例4的半导体存储装置10C，数据读出写入时稳定自位线提供给存储单元的电荷量方面，尤其由于用与构成存储单元100A的体晶体管相同导电型N沟道MOS晶体管来构成位线预充电电路230A，因此在缩短写入工作时间的同时，可以缩小装置面积。
至此所示的实施例中，使存储单元的单元比为1，如果单元比比2小，则相对于单元比为2.5-3以上的现有的SRAM而言，具有缩小单元面积的效果。
至此所示的实施例中，通过设置电容114、116，即使单元比为1也能实现稳定的读出工作，如果存储节点118、120具有相当于电容114、116的电容值，则没有必要在存储节点118、120中设置其他电容，这种情况能够实现与设置电容114、116情况下相同的功能。
至此所示的实施例中，将P沟道TFT 110、112设置为负载元件，还可以设置由多晶硅组成的高电阻元件以代替P沟道TFT110、112。
当前公开的实施例所有部分是以例子示出，可以考虑为不是作为限制。本发明的范围不是由上述实施例的说明而是由权利要求的范围来表示，其意图在于包含在与权利要求的范围相同的含义以及范围内的所有变化。

Claims (12)

1.一种半导体存储装置，带有：
存储数据的存储单元；
与所述存储单元相连的字线；
与所述存储单元相连并且各条位线带有第1电容值的位线对；
将所述位线对预充电到电源电位的位线预充电电路；
产生比所述电源电位高的第1电位电压的升压电路；
接受来自所述升压电路的所述第1电位电压、用所述第1电位电压激活所述字线的字线激活电路；
其特征在于，
所述存储单元包含：
各个由负载元件以及驱动元件组成、并且交叉连接的第1以及第2反相器；
与所述第1反相器的输出节点以及所述第2反相器的输入节点相连、具有大于所述第1电容值的1/8的第2电容值的第1存储节点；
与所述第2反相器的输出节点以及所述第1反相器的输入节点相连、具有所述第2电容值的第2存储节点；
将所述第1以及所述第2存储节点分别连接到所述位线对的其一以及另一位线上的第1以及第2选通元件；
所述驱动元件的电流驱动能力小于所述第1以及所述第2选通元件电流驱动能力的2倍。
2.如权利要求1记载的半导体存储装置，其特征在于，所述存储单元还包含：
一端与所述第1存储节点相连，另一端与固定电位节点相连的第1电容元件；
一端与所述第2存储节点相连，另一端与所述固定电位节点相连的第2电容元件；
所述第1以及第2存储节点通过分别与所述第1以及第2电容元件相连而具有所述第2电容值。
3.如权利要求1记载的半导体存储装置，其特征在于，所述驱动元件由第1导电型的第1晶体管组成；
所述第1以及第2选通元件由第1导电型的第2晶体管组成；
所述负载元件由以高电阻的多晶硅形成的电阻元件组成。
4.如权利要求3记载的半导体存储装置，其特征在于，所述电阻元件由第2导电型的薄膜晶体管组成。
5.如权利要求3记载的半导体存储装置，其特征在于，所述第2电容值在读出工作时，通过自所述其一的位线提供给所述第1存储节点的电荷而上升的所述第1存储节点的电位为不超过所述第1晶体管的阈值电压值。
6.如权利要求3记载的半导体存储装置，其特征在于，所述电源电位比由所述第1晶体管的阈值电压值与所述第2晶体管的阈值电压值之和组成的第2电位低。
7.如权利要求3记载的半导体存储装置，其特征在于，所述第1电位比仅高于所述电源电位的所述第2晶体管的阈值电压的第2电位还要高。
8.如权利要求3记载的半导体存储装置，其特征在于，所述位线预充电电路由在栅极接受所述第1电位电压工作的第1导电型晶体管构成。
9.如权利要求3记载的半导体存储装置，其特征在于，所述位线预充电电路由在栅极接受所述电源电位电压工作的第2导电型晶体管构成。
10.如权利要求1记载的半导体存储装置，其特征在于，还具有内部电源产生电路，它基于外部电源电压产生由一定的所述电源电位组成的内部电压；
所述存储单元以及所述位线预充电电路接受由所述内部电源产生电路提供的所述内部电压工作。
11.如权利要求1记载的半导体存储装置，其特征在于，所述驱动元件的电流驱动能力为所述第1以及第2选通元件电流驱动能力的0.8以上1.2以下。
12.一种半导体存储装置，具有：
呈行列状配置并且包含存储数据的多个存储单元的存储单元阵列；
排列在所述存储单元阵列每行上的多条字线；
排列在所述存储单元阵列每列上并且各位线带有第1电容值的多条位线对；
将相应的位线对预充电到电源电位的多个位线预充电电路；
产生比所述电源电位高的预定电位电压的升压电路；
接受来自于所述升压电路的所述预定电位电压并用所述预定电位电压激活相应的字线的多个字线激活电路；
所述多个存储单元的每个包含：
各个由负载元件以及驱动元件组成、并且交叉连接的第1以及第2反相器；
与所述第1反相器的输出节点以及所述第2反相器的输入节点相连、具有大于所述第1电容值的1/8的第2电容值的第1存储节点；
与所述第2反相器的输出节点以及所述第1反相器的输入节点相连、具有所述第2电容值的第2存储节点；
分别与所述第1及第2存储节点对应的位线对的其一及另一位线连接的第1以及第2选通元件；
所述驱动元件的电流驱动能力小于所述第1以及所述第2选通元件的电流驱动能力的2倍，
在所述多条字线中的某条被激活时，对应于与其不被激活的字线正交的位线对的位线预充电电路不被激活。
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