CN109841240A - 一种sram型存储器高速灵敏放大器电路 - Google Patents

Abstract

本发明涉及一种SRAM型存储器高速灵敏放大器电路，在读取“1”存储单元时，通过电容C1的电荷保持特性，通过正反馈加快锁存放大器的整体响应速度，使放大器对输入电压差的要求大大降低，加快了SRAM型存储器读取“1”的速度；在读取“0”存储单元时，通过读取使能信号S的跳变对与非门I1的控制，依靠晶体管MP5快速上拉作用，读出存储数据，对输入电压差的要求大大降低，加快灵敏放大器的读出速度，加快了SRAM型存储器读取“0”的速度。本发明降低了灵敏放大器对输入压差的要求，提高了灵敏放大器的反应速度和处理能力。

Description

一种SRAM型存储器高速灵敏放大器电路

技术领域

本发明涉及一种SRAM型存储器高速灵敏放大器电路，属于存储器电路设计领域。

背景技术

读写速度是衡量SRAM型存储器性能的关键指标。由于SRAM型存储读操作耗时一般大于写操作的耗时，所以读速度成为关键。读操作时间指的是从地址信号输入到数据输出所需的时间，主要由地址信号输入IO、行列译码器、存储单元、灵敏放大器和输出IO单元的延时共同决定。要减小读取时间，通常有两种方案可选择：一是缩短从地址信号输入到字线开启的耗时，但由于行列译码器等电路的结构基本固化，所以想通过改进这些电路来减小延时，效果不明显；二是通过缩短从开启字线到数据输出这个过程的耗时，而这部分耗时的缩短可通过改进灵敏放大器的设计来实现。

因为形成灵敏放大器正常工作需要的最小输入电压消耗的时间和灵敏放大器放大过程消耗的时间就会占据总读延时较大的比例，所以灵敏放大器的性能对SRAM型存储器的读取时间具有很大影响。

现有SRAM型存储器电路的灵敏放大器一般采用正反馈差分电压灵敏放大器和常见的锁存器型灵敏放大器电路，均依靠放大器电路部分的反馈作用进行加速响应，但是二者均需要最小能被分辩的输入电压差值较大，形成该输入压差需要一定耗时，从而影响存储器的整体读取速度。

发明内容

本发明的目的在于克服现有技术的不足，针对SRAM型存储器应用，提供一种SRAM型存储器高速灵敏放大器电路，对输入电压差的要求降低，从而能够加快存储电路的读取速度。

本发明目的通过如下技术方案予以实现：

提供一种SRAM型存储器高速灵敏放大器电路，包括：位线读取开关模块、锁存器型放大器模块和输出模块；

当读取状态开启时，位线读取开关模块读取存储单元的位线电压并送入锁存器型放大器模块，锁存器型放大器模块放大位线电压的压差，并通过输出模块输出存储单元的存储数据。

优选的，位线读取开关模块包括第一PMOS晶体管、第二PMOS晶体管；第一PMOS晶体管的源端连接存储单元的一个位线，第二PMOS晶体管的源端连接存储单元的另一个位线，二者的栅端连接读取状态控制信号；第一PMOS晶体管的漏端作为位线读取开关模块的第一输出端；第二PMOS晶体管的漏端作为漏端连接到位线读取开关模块的第二输出端。

优选的，位线读取开关模块的第一输出端经电容接地。

优选的，锁存器型放大器模块包括第三PMOS晶体管、第四PMOS晶体管，第一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管；第三PMOS晶体管和第四PMOS晶体管源端连接电源，并作交叉耦合连接；第一NMOS晶体管和第二NMOS晶体管的源端经第三NMOS晶体管接地，并作交叉耦合连接，第三NMOS晶体管的栅端连接读取状态控制信号；第一NMOS晶体管和第三PMOS晶体管的漏端连接到位线读取开关模块的第一输出端，第二NMOS晶体管和第四PMOS晶体管的漏端连接到位线读取开关模块的第二输出端。

优选的，电容的大小正比于第一输出端的寄生电容和第一NMOS晶体管的长宽比。

优选的，电容取10fF。

优选的，输出模块包括第五PMOS晶体管、第四NMOS晶体管、与非门、第一非门、锁存器；与非门的一个输入端连接到位线读取开关模块的第二输出端，另一个输入端连接读取状态控制信号，输出端连接第五PMOS晶体管的栅端；第五PMOS晶体管源端连接电源电压，第五PMOS晶体管的漏端连接第四NMOS晶体管的漏端，并经锁存器输出存储单元的存储数据；第一非门的输入端连接位线读取开关模块的第二输出端，输出端连接第四NMOS晶体管的栅端，第四NMOS晶体管的源端接地。

优选的，所述锁存器包括首尾相连的第二非门和第三非门。

优选的，当读取状态控制信号由低电平跳变为高电平的瞬间，如果存储单元的存储数据为“0”时，则第五PMOS晶体管导通，锁存器快速输出为低电平。

优选的，如果存储单元的存储数据为“1”，当读取状态控制信号从低电平变为高电平时，第二PMOS晶体管放电能力强于第一NMOS晶体管的放电能力，且由于电容C1的电荷保持能力，经锁存器型放大器模块正反馈作用，位线读取开关模块的第一输出端保持高电平，位线读取开关模块的第二输出端电位迅速被拉低至低电平，开启第四NMOS晶体管，关闭第五PMOS晶体管，从而使得锁存器输出高电平。

本发明与现有技术相比具有如下优点：

(1)本发明所述电路结构在读取“1”存储单元时，通过电容C1的电荷保持特性，通过正反馈加快锁存放大器的整体响应速度，使放大器对输入电压差的要求大大降低，加快了SRAM型存储器读取“1”的速度。

(2)本发明所述电路结构在读取“0”存储单元时，通过读取使能信号S的跳变对与非门I1的控制，依靠晶体管MP5快速上拉作用，读出存储数据，对输入电压差的要求大大降低，加快灵敏放大器的读出速度，加快了SRAM型存储器读取“0”的速度。

(3)本发明降低了灵敏放大器对输入压差的要求，提高了灵敏放大器的反应速度和处理能力。

附图说明

图1是本发明具体实施方式所述的SRAM型存储器高速灵敏放大器电路结构图。

具体实施方式

下面结合附图和具体实施了对本发明作进一步详细的描述：

如图1所示为本发明的SRAM型存储器高速灵敏放大器电路结构图。包括：位线读取开关模块、锁存器型放大器模块和输出模块。位线读取开关模块包括PMOS晶体管MP1、MP2，电容C1；锁存器型放大器模块包括PMOS晶体管MP3、MP4，NMOS晶体管MN1、MN2、MN3；读取模块包括与非门I1、反相器I2-I4、PMOS晶体管MP5、NMOS晶体管MP4。

位线读取开关模块中PMOS晶体管MP1、MP2源端分别连接SRAM单元位线(CELL)输出BL和BLB端，PMOS晶体管MP1、MP2栅端共连，由读取使能输入信号S控制，漏端输出分别为Q和QN节点，电容C1连接Q节点和地。BL端和BLB端最终输出信号互为反相。

锁存器型放大器模块中PMOS晶体管MP3、MP4源端连接电源，并作交叉耦合连接，即MP3的漏端和MP4的栅端连接到节点Q，MP3的栅端和MP4的漏端连接到节点QN。Q节点同时连接NMOS晶体管MN1的漏端和MN2的栅端，QN节点同时连接NMOS晶体管MN1的栅端和MN2的漏端，构成正反馈环路。NMOS晶体管MN1、MN2的源端和MN3的漏端共连，此外读取使能输入信号S控制着NMOS晶体管MN3的栅端。

输出模块中QN节点和读取使能输入信号S作为与非门I1的输入，其输出控制PMOS晶体管MP5的栅极；QN节点同时作为反相器I2输入，其输出控制着NMOS晶体管MN4的栅端。MOS晶体管MP5和NMOS晶体管MN4漏端共连节点Y作为输出连接至反相器I3、I4首尾相连构成的锁存电路输入。

具体的，当电路处于非读取状态时，读取使能输入信号S为低电平，PMOS晶体管MP1和MP2导通，BL和BLB位线经过预充，使得QN节点处于高电平，经反相器I2，NMOS晶体管MN4处于截止态；同时使与非门I1输出保持固定高电平，PMOS晶体管MP5处于截止态，反相器I3、I4首尾相连构成的锁存电路处于保持状态。

当SRAM单元存储“1”时，读取使能S信号为低电平，BL和BLB位线经预充处于高电平，电容C1充满电荷，OUT输出为保持态；进行读取时，位线预充关闭，BL位线和Q节点维持高电平，BLB位线和节点QN缓慢掉电变为弱高电平，电位比Q节点略低；当位线使能S信号从低电平变为高电平时，NMOS晶体管MN2对QN节点的放电能力强于NMOS晶体管MN1对Q节点的放电能力，节点Q来不及泄放电荷保持高电平，经NMOS晶体管MN1和MN2正反馈作用，节点QN电位迅速被拉低至低电平，从而打开NMOS晶体管MN4，将Y节点下拉至低电平，从而OUT输出高电平。使得节点QN和节点Q之间的压差迅速加大，输出端迅速读取数据“1”。

当SRAM单元存储“0”，位线使能S信号为低电平时，BL和BLB位线经预充处于高电平，电容C1充满电荷，OUT输出为保持态；进行读取时，位线预充关闭，BLB位线和QN节点维持高电平，BL位线和节点Q缓慢掉电变为弱高电平，电位比QN节点略低；当位线使能S信号从低电平变为高电平瞬间，节点QN来不及泄放电荷保持高电平，从而与非门输出低电平打开PMOS晶体管MP5，将Y节点上拉至高电平，从而OUT输出低电平；由于Q节点的弱高电平，电位比QN节点略低，使得NMOS晶体管MN2对QN节点的放电能力弱于NMOS晶体管MN1对Q节点的放电能力，由于正反馈作用，最终Q节点保持低电平，QN节点保持在高电平，PMOS晶体管MP5依旧保持开启状态，将Y节点上拉至高电平，从而输出OUT保持输出低电平。

综上所述，在分别读取“0”和“1”存储单元时，该灵敏放大器可以不需要达到较大输入电压差就能响应放大，从而加速存储器读取速度。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (10)

1.一种SRAM型存储器高速灵敏放大器电路，其特征在于，包括：位线读取开关模块、锁存器型放大器模块和输出模块；

当读取状态开启时，位线读取开关模块读取存储单元的位线电压并送入锁存器型放大器模块，锁存器型放大器模块放大位线电压的压差，并通过输出模块输出存储单元的存储数据。

2.如权利要求1所述的SRAM型存储器高速灵敏放大器电路，其特征在于，位线读取开关模块包括第一PMOS晶体管(MP1)、第二PMOS晶体管(MP2)；第一PMOS晶体管(MP1)的源端连接存储单元的一个位线(BL)，第二PMOS晶体管(MP2)的源端连接存储单元的另一个位线(BLB)，二者的栅端连接读取状态控制信号；第一PMOS晶体管(MP1)的漏端作为位线读取开关模块的第一输出端(Q)；第二PMOS晶体管(MP2)的漏端作为漏端连接到位线读取开关模块的第二输出端(QN)。

3.如权利要求2所述的SRAM型存储器高速灵敏放大器电路，其特征在于，位线读取开关模块的第一输出端(Q)经电容(C1)接地。

4.如权利要求3所述的SRAM型存储器高速灵敏放大器电路，其特征在于，锁存器型放大器模块包括第三PMOS晶体管(MP3)、第四PMOS晶体管(MP4)，第一NMOS晶体管(MN1)、第二NMOS晶体管(MN2)以及第三NMOS晶体管(MN3)；第三PMOS晶体管(MP3)和第四PMOS晶体管(MP4)源端连接电源，并作交叉耦合连接；第一NMOS晶体管(MN1)和第二NMOS晶体管(MN2)的源端经第三NMOS晶体管(MN3)接地，并作交叉耦合连接，第三NMOS晶体管(MN3)的栅端连接读取状态控制信号；第一NMOS晶体管(MN1)和第三PMOS晶体管(MP3)的漏端连接到位线读取开关模块的第一输出端(Q)，第二NMOS晶体管(MN2)和第四PMOS晶体管(MP4)的漏端连接到位线读取开关模块的第二输出端(QN)。

5.如权利要求4所述的SRAM型存储器高速灵敏放大器电路，其特征在于，电容(C1)的大小正比于第一输出端(Q)的寄生电容和第一NMOS晶体管(MN1)的长宽比。

6.如权利要求4所述的SRAM型存储器高速灵敏放大器电路，其特征在于，电容(C1)取10fF。

7.如权利要求4所述的SRAM型存储器高速灵敏放大器电路，其特征在于，输出模块包括第五PMOS晶体管(MP5)、第四NMOS晶体管(MP4)、与非门(I1)、第一非门(I2)、锁存器；与非门(I1)的一个输入端连接到位线读取开关模块的第二输出端(QN)，另一个输入端连接读取状态控制信号，输出端连接第五PMOS晶体管(MP5)的栅端；第五PMOS晶体管(MP5)源端连接电源电压，第五PMOS晶体管(MP5)的漏端连接第四NMOS晶体管(MP4)的漏端，并经锁存器输出存储单元的存储数据；第一非门(I2)的输入端连接位线读取开关模块的第二输出端(QN)，输出端连接第四NMOS晶体管(MP4)的栅端，第四NMOS晶体管(MP4)的源端接地。

8.如权利要求7所述的SRAM型存储器高速灵敏放大器电路，其特征在于，所述锁存器包括首尾相连的第二非门(I3)和第三非门(I4)。

9.如权利要求7所述的SRAM型存储器高速灵敏放大器电路，其特征在于，当读取状态控制信号(S)由低电平跳变为高电平的瞬间，如果存储单元的存储数据为“0”时，则第五PMOS晶体管(MP5)导通，锁存器快速输出为低电平。

10.如权利要求7所述的SRAM型存储器高速灵敏放大器电路，其特征在于，如果存储单元的存储数据为“1”，当读取状态控制信号(S)从低电平变为高电平时，第二PMOS晶体管(MP2)放电能力强于第一NMOS晶体管(MN1)的放电能力，且由于电容C1的电荷保持能力，经锁存器型放大器模块正反馈作用，位线读取开关模块的第一输出端(Q)保持高电平，位线读取开关模块的第二输出端(QN)电位迅速被拉低至低电平，开启第四NMOS晶体管(MN4)，关闭第五PMOS晶体管(MP5)，从而使得锁存器输出高电平。