CN112737590A

CN112737590A - 一种应用于高速大面阵adc的电流型读出电路

Info

Publication number: CN112737590A
Application number: CN201911033062.1A
Authority: CN
Inventors: 徐江涛; 李婷婷
Original assignee: Tianjin University Marine Technology Research Institute
Current assignee: Tianjin University Marine Technology Research Institute
Priority date: 2019-10-28
Filing date: 2019-10-28
Publication date: 2021-04-30

Abstract

一种应用于高速大面阵ADC的电流型读出电路，主要由两部分组成，ADC阵列内部的电压转电流型结构和ADC阵列外部的电流转电压型结构，输入信号经过Local电路进行转换后进入Global电路，其中Local电路包括一个反相器、两个NMOS管及一个buffer、两个NMOS管；Global模块主要包括交叉耦合正反馈放大结构和限流电路，该读出电路将ADC输出信号逻辑电压差迅速转换成差分电流信号在长距离传输线中传输，并在最终输出端通过锁存型正反馈放大器结构将电流差重新识别放大为差分逻辑电平值1和0；该读出方式能够减小长的输出数据线的大寄生电容造成的ADC输出延迟，提高ADC的读出速度。

Description

一种应用于高速大面阵ADC的电流型读出电路

技术领域

本发明属于片上存储器领域与图像传感器读出电路领域的结合应用，尤其涉及一种应用于高速大面阵ADC的电流型读出电路。

背景技术

传统的模数转换电路（Analog to Digital Converter, ADC）中，ADC转换得到的码值输出均是直接以差分电压信号的形式经过数据线传输至最终输出位置，并经过如串并转换、寄存处理等操作存储或转换输出。但在高速ADC如单斜ADC中，输出信号变化的频率高达几百兆甚至上千兆，特别是在上千列的大面阵ADC电路中，每列输出的数据通常需要很长的数据线传输，数据的快速转换加上长距离数据线的大寄生电容会使读出信号衰减甚至错乱，读出电路性能的优劣、阵列大小将直接影响ADC的读出速度和精度。这些传统的基于电压信号传输的读出方式速度慢，随着ADC速度的不断提升和面阵的增大受到了越来越多的局限和前所未有的瓶颈。

在静态存储器（Static Random Access Memory, SRAM）中，进行读操作时，为了显著减小由于位线负载电容充放电带来的延迟和不必要的消耗，位线上读出电压的变化量是很小的，也就是说两条位线在读出存储单元所存信号之后只存在一个很小的电位差，在这种情况下，为了使最终读出的信号达到所需的逻辑电平值1和0，就需要使用灵敏放大器（Sense Amplifier, SA）来保证正确的输出。灵敏放大器通常为双端输入双端输出，两个输入信号来自两条位线，它们之间的电压差很小，而输出信号是符合逻辑的高低电平信号1和0，这就要求灵敏放大器一方面能对差值很小的两个电压做出精准反应，准确度高，另一方面能迅速的将差值很小的两个电压转化为逻辑电平信号，即延迟小。灵敏放大器分为电压型灵敏放大器和电流型灵敏放大器，其中电压型是依靠捕捉两条位线上微小的电压差分值并经过放大产生最终的输出信号，电流型则是探测位线上电流的差值来进行放大。与电压型SA相比，电流型的优点在于，当字线打开，位线开始放电后，位线上的电流差值可以迅速的形成，而电压型的电压差值则需要一定时间才可以形成，也就是说，电流型SA的速度完全不受位线电容的影响，其速度远远大于电压型SA。

考虑SRAM中的电流型SA的优势，本发明借鉴电流型SA的工作原理，对其结构进行简化和改造，设计了一种可以应用于高速大面阵ADC中的电流型读出电路，该读出电路具有SRAM中电流型SA的诸如速度快灵敏度高等优势，可以对ADC中长传输线上高速变化的信号进行精确的传输，大大缓解了读出电路的速度和精度对ADC性能的限制。

发明内容

针对现有高速大面阵ADC读出电路技术存在的问题，本发明提出了一种应用于高速大面阵ADC的电流型读出电路，该读出电路将ADC输出信号逻辑电压差迅速转换成差分电流信号在长距离传输线中传输，并在最终输出端通过锁存型正反馈放大器结构将电流差重新识别放大为差分逻辑电平值1和0。该读出方式能够减小长的输出数据线的大寄生电容造成的ADC输出延迟，提高ADC的读出速度。

一种应用于高速大面阵ADC的电流型读出电路，主要由两部分组成，ADC阵列内部的电压转电流型结构（称为Local部分）和ADC阵列外部的电流转电压型结构（称Global部分）。输入信号经过Local电路进行转换后进入Global电路。其中Local电路分两路，按信号经过先后顺序两路分别包括一个反相器、两个NMOS管及一个buffer、两个NMOS管。Global模块主要包括交叉耦合正反馈放大结构和限流电路，输入Global模块的信号进入交叉耦合正反馈结构进行转换和放大，随即输出。限流结构为交叉耦合正反馈结构的辅助电路，主要用于控制电路中电流的大小。交叉耦合正反馈结构可以将小的差分信号进行快速正反馈放大，限流电路中通过调节Vref的大小可以控制Vref两管漏端输出电流的大小。在大面阵ADC中，每列ADC后面均连接与相应输出Nbit码值对应的Local模块，将每列ADC的输出转换成差分电流进入全局数据总线进行传输；每bit码值对应的数据总线在ADC面阵外部分别接入一个总的Global模块，由Global模块负责将其转换成逻辑电压值作为输出。

一种应用于高速大面阵ADC的电流型读出电路，具体工作过程如下：在Local部分，首先将ADC输出电压分为两路，一路通过反相器进行取反操作，另一路经过与反相器驱动能力相同的buffer进行缓冲，从而将其转化为一对逻辑电平值为1和0的差分电压。选通信号Sel控制两条支路中选通管的通断；差分输出电压作为开关管的栅压控制其通断，使得其中一路导通而另一路关断。一旦Sel信号高电平到来，选通管导通，在Local模块开关管导通的一路与Global部分之间建立起信号通路，在通路中形成电流从而与未被选通一路形成电流差。Sel信号控制若干列ADC依次选通，在每路ADC选通期间，首先RST信号高电平有效，在此期间复位管导通以复位交叉耦合正反馈结构中的残留电压，同时在D+和D-线之间形成通路。由于Local部分在ADC输出差分电压的控制下一路形成信号通路而另一路无电流，因此Global部分中的电流全部经传输线流向导通的一侧，形成放电通路；有放电通路的一侧电压下降快，而无电流的一侧电压基本稳定。在RST信号关断后，形成的两侧电压差经过交叉耦合正反馈结构迅速放大，在逻辑门控制下输出，从而实现了对电流差的识别、转化和放大输出。

一种应用于高速大面阵ADC的电流型读出电路，有M列列级ADC，每列ADC有Nbit输出码，每列均为N个并行工作的SA，比SRAM中的SA结构更为简单。尤其是在超高速大面积ADC读出电路中，长数据传输线的寄生电容使得传统的电压码值传输方式会产生很大的延迟，该延迟甚至会导致ADC的读出电路跟不上ADC的转换速度，给ADC造成很大困扰，而该电流型读出电路则能很好的解决该问题。每个SA实际只能传输1bit码值，但需两个互补的信号传输线，这种差分型的结构具有更好的稳定性和抗干扰能力。

附图说明

图1是SRAM中电流敏感放大器电路结构图；

图2是应用于ADC中的电流型读出电路结构图；

图3是电流型读出电路结构中时钟信号；

图4是电流型读出电路在大面阵ADC中的具体应用方式示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清晰，下面将结合实例给出本发明实施方式的具体描述。

图1为SRAM中常见的电流型灵敏放大器结构，上方为电压转电流的电路结构，下方为识别电流差转换成差分逻辑电压的结构，两部分均采用锁存型交叉耦合结构，电路结构复杂。

图2为本发明提出的应用于ADC中的电流型读出电路结构，上半部分为Local电路，下半部分为Global电路。图3为对应的时钟信号示意图。其中M列ADC对应的Sel信号依次选通，当Sel<i>信号高电平到来时，第i列的Nbit输出码值对应的N组并行读出电路同时选通，转换输出该列ADC对应的Nbit码值。以第1列ADC导通时为例进行说明。在Local部分，M1、M3为选通管，M2、M4为开关管。Sel信号高电平到来，选通该列ADC，假设ADC输出B<1>为逻辑高电平1，则得到B<1>+为1，B<1>-为0（所述1和0均表示逻辑高低电平）。该差分信号分别接在M2、M4的栅极，M2、M4的漏端则与选通管M1、M3相接。此时M1和M3导通，M2导通而M4关断，因此M2所在左侧支路形成通路而M4所在右侧支路断路。在该列ADC选通期间，首先RST信号高电平有效，限流结构中由RST信号控制的三个NMOS管将D+和D-线导通，由于D+线和D-线分别与Local中左侧信号通路与右侧断路支路相连接，使得交叉耦合正反馈结构中的输出节点A经D+线和Local左侧通路形成向地的放电通路，而B点则无放电通路，因此导致A点电压下降而B点基本稳定，形成电压差，而该结构会通过正反馈将这个电压差迅速放大，在逻辑门控制信号SC变为高电平时将放大后所得的差分电压输出，在Out+点得到与B<1>对应的第1列输出电压。

图4为该读出电路结构在高速大面阵ADC中具体的应用方式示意图。每列ADC输出的每一bit码值后面均连接一个Local模块，负责将ADC输出的每一bit码值由逻辑电压转换为差分电流；该差分电流经过长距离传输线的传输，在大面阵ADC阵列外，由一个总的Global电路识别电流差并将其转化成电压差进行正反馈放大，最终转换成差分逻辑电平值1和0，这就是ADC的读出电路的输出。

假设共M列ADC，每列ADC输出Nbit码值，每1bit码值对应一个Local电路，负责将该码值转化成电流信号送至长DL数据项中进行传输，因此每列ADC需要N个Local单元，该ADC阵列共需要M*N个Local。在该ADC阵列读出的终端，再通过Global单元将DL中传输的电流信号重新转换成电压值，恢复ADC原本输出的码值。由于这M列ADC由选通信号CS控制依次选通，Global单元在同一时刻只需处理某一选通ADC列的Nbit数据，因此只需N个Global单元即可。

Claims

1.一种应用于高速大面阵ADC的电流型读出电路，其特征在于：主要由两部分组成，ADC阵列内部的电压转电流型结构即Local部分ADC阵列外部的电流转电压型结构即Global部分；输入信号经过Local电路进行转换后进入Global电路；其中Local电路分两路，按信号经过先后顺序两路分别包括一个反相器、两个NMOS管及一个buffer、两个NMOS管；Global模块主要包括交叉耦合正反馈放大结构和限流电路，输入Global模块的信号进入交叉耦合正反馈结构进行转换和放大，随即输出；限流结构为交叉耦合正反馈结构的辅助电路，主要用于控制电路中电流的大小；交叉耦合正反馈结构可以将小的差分信号进行快速正反馈放大，限流电路中通过调节Vref的大小可以控制Vref两管漏端输出电流的大小；在大面阵ADC中，每列ADC后面均连接与相应输出Nbit码值对应的Local模块，将每列ADC的输出转换成差分电流进入全局数据总线进行传输；每bit码值对应的数据总线在ADC面阵外部分别接入一个总的Global模块，由Global模块负责将其转换成逻辑电压值作为输出。

2.根据权利要求1所述一种应用于高速大面阵ADC的电流型读出电路，其特征在于：在Local部分，首先将ADC输出电压分为两路，一路通过反相器进行取反操作，另一路经过与反相器驱动能力相同的buffer进行缓冲，从而将其转化为一对逻辑电平值为1和0的差分电压；选通信号Sel控制两条支路中选通管的通断；差分输出电压作为开关管的栅压控制其通断，使得其中一路导通而另一路关断；一旦Sel信号高电平到来，选通管导通，在Local模块开关管导通的一路与Global部分之间建立起信号通路，在通路中形成电流从而与未被选通一路形成电流差；Sel信号控制若干列ADC依次选通，在每路ADC选通期间，首先RST信号高电平有效，在此期间复位管导通以复位交叉耦合正反馈结构中的残留电压，同时在两条数据线D+和D-之间形成通路；由于Local部分在ADC输出差分电压的控制下一路形成信号通路而另一路无电流，因此Global部分中的电流全部经传输线流向导通的一侧，形成放电通路；有放电通路的一侧电压下降快，而无电流的一侧电压基本稳定；在RST信号关断后，形成的两侧电压差经过交叉耦合正反馈结构迅速放大，在逻辑门控制下输出，从而实现了对电流差的识别、转化和放大输出。