JP2009252259A - 半導体メモリデバイス - Google Patents

Abstract

【課題】ＭＣＵの発生抑制に有効な構成の半導体メモリデバイスを提供する。
【解決手段】ソースがＧＮＤ電圧の供給線に接続され、ドレインが負荷素子（ＰＭＯＳ）を介して電源電圧Ｖｄｄの供給線に接続されるＮ型の駆動トランジスタＮ１,Ｎ２を含むＳＲＡＭセル１００と、Ｎ型の駆動トランジスタＮ１,Ｎ２が形成されるＰウェル２０ＰをＧＮＤ電圧より低い所定のバックバイアス電圧（−ＶＢＢ）に制御する基板バイアス制御回路８と、を有する。
【選択図】図２

Description

本発明は、負荷素子と駆動トランジスタをメモリセル内に有する、ＳＲＡＭなどの半導体メモリデバイスに関する。

ＳＲＡＭ(Static Random Access Memory)は、汎用メモリ、ロジック混載のメモリとして広く用いられている。ＳＲＡＭにおいて、電源電圧の低下やセルの縮小によってソフトエラー耐性が低下しており、ソフトエラーの回避策が重要性を増している。

ソフトエラー回避策としてストレージノードに蓄える電荷量を大きくするため、当該ノード容量値を上げるデバイス構造の工夫が多く行われてきたが、電源電圧の低下とともにストレージノードの電圧も低くなり、その分、記憶電荷量が減るためソフトエラー耐性も低くならざるを得ない。
よって電圧の制御によりソフトエラーを回避することが行われており、代表的なものではワード線の昇圧があるが、昇圧回路の付加が負担となるためコストアップの要因となる。一方、ワード線昇圧の駆動力を高めるために、ワード線駆動回路へ与える電源電圧や基板バイアス電圧を制御する技術が知られている（例えば、特許文献１参照）。

一方、ＳＲＡＭにソフトエラーが発生しても、その影響を回避するための重要な技術の１つに、ＥＣＣを用いたエラー訂正技術がある。
しかし、ＥＣＣを用いたエラー訂正技術では、エラー訂正能力を超える複数のエラーが同時に発生した場合、このような複数エラーは訂正できない。
特開平７−２３０６９３号公報

一度に複数のエラーが発生するソフトエラーのモードとして、ＭＣＵ（Multi Cell Upset：マルチセルアップセット）がある。これは、一度の放射線入射によって複数のセルが反転（upset)するものである。最先端の半導体プロセスでは、微細化に伴いセル間の距離が小さくなり、このＭＣＵが発生する確率が飛躍的に上昇している。本願の発明者による調査においては、最小デザインルールが65［nm］のプロセスで製造したＳＲＡＭに中性子線照射を行った場合、発生したソフトエラーの約半数がＭＣＵであった。

半導体デバイスの微細化、低電圧化にともなって今後もＭＣＵの発生確率は飛躍的に高まると予想されるが、ＭＣＵの発生抑制に対して有効な対策がない。
本発明は、ＭＣＵの発生抑制に有効な構成の半導体メモリデバイスを提供するものである。

本発明の一形態（第１形態）に関わる半導体メモリデバイスは、ソースが基準電圧の供給線に接続され、ドレインが負荷素子を介して電源電圧の供給線に接続されるＮ型の駆動トランジスタを含むＳＲＡＭセルと、前記Ｎ型の駆動トランジスタが形成されるＰ型の半導体基板領域を前記基準電圧より低い所定のバックバイアス電圧に制御する基板バイアス制御回路と、を有する。

本発明の他の形態（第２形態）に関わる半導体メモリデイバスは、上記第１形態において、電源電圧の供給線と基準電圧の供給線との間に直列接続されたＰ型の負荷トランジスタとＮ型の駆動トランジスタとからなるインバータが２つ設けられ、一方のインバータ入力と他方のインバータ出力との接続ノードと、他方のインバータ入力と一方のインバータ出力との接続ノードが、それぞれＮ型の転送トランジスタを介して、ビット線またはビット補線に接続されている前記ＳＲＡＭセルを有し、前記基板バイアス制御回路は、Ｐ型の前記負荷トランジスタが形成されるＮ型の半導体基板領域を前記電源電圧に制御し、Ｎ型の前記駆動トランジスタと前記転送トランジスタが形成されるＰ型の半導体基板領域を前記基準電圧より低い所定のバックバイアス電圧に制御する。

本発明の他の形態（第３形態）に関わる半導体メモリデバイスは、上記第２形態において、前記ＳＲＡＭセルを駆動する駆動回路を含む周辺回路を有し、前記ＳＲＡＭセル内の前記駆動トランジスタと前記転送トランジスタの各閾値電圧が、前記周辺回路内で閾値電圧が最も小さいＮ型のトランジスタの閾値電圧より小さく設定されている。

本発明の他の形態（第４形態）に関わる半導体メモリデバイスは、上記第３形態において、前記基板バイアス制御回路は、前記駆動回路が前記ＳＲＡＭセルの動作を行う動作時と、動作を行わない待機時の両方で、前記所定のバックバイアス電圧を前記Ｐ型の半導体基板領域に印加する。

本発明の他の形態（第５形態）に関わる半導体メモリデバイスは、上記第１形態において、前記ＳＲＡＭセルを駆動する駆動回路を含む周辺回路を有し、前記ＳＲＡＭセル内の前記駆動トランジスタの閾値電圧が、前記周辺回路内で閾値電圧が最も小さいＮ型のトランジスタの閾値電圧より小さく設定されている。

本発明の他の形態（第６形態）に関わる半導体メモリデバイスは、上記第５形態において、前記基板バイアス制御回路は、前記駆動回路が前記ＳＲＡＭセルの動作を行う動作時と、動作を行わない待機時の両方で、前記所定のバックバイアス電圧を前記Ｐ型の半導体基板領域に印加する。

本発明の他の形態（第７形態）に関わる半導体メモリデバイスは、電源電圧の供給線と基準電圧の供給線との間に直列接続されたＰ型の負荷トランジスタとＮ型の駆動トランジスタとからなるインバータが２つ設けられ、一方のインバータ入力と他方のインバータ出力との接続ノードと、他方のインバータ入力と一方のインバータ出力との接続ノードが、それぞれＮ型の転送トランジスタを介して、ビット線またはビット補線に接続されているＳＲＡＭセルと、Ｎ型の前記駆動トランジスタと前記転送トランジスタが形成されるＰ型の半導体基板領域を前記基準電圧に固定し、Ｐ型の前記負荷トランジスタが形成されるＮ型の半導体基板領域を前記電源電圧より高い所定のバックバイアス電圧に制御する基板バイアス制御回路と、を有する。

上述した構成の第１〜第６形態では、ＳＲＡＭセルのＰ型の半導体基板領域、例えばＰウェルに放射線が入射すると、電子と正孔のペアが発生する。発生した電子は、駆動トランジスタのＮ型のソースやドレインに吸収されるが、正孔はＰ型の半導体基板領域に蓄積されて、その電位を上昇させる。この電位上昇を抑制するために、本発明では、基板バイアス制御回路が、Ｐ型の半導体基板領域を基準電圧より低い所定のバックバイアス電圧に制御する。

一般に、Ｐ型半導体基板領域は、このような電位変動を抑制するため、基準電圧（例えばＧＮＤ電圧）に固定されているが、ＳＲＡＭセルの微細化や低電圧化の進展を理由として、放射線入射による電位上昇が瞬時に起こり、時間が経つと電位が固定電圧（基準電圧）付近に収束する。よって、基板バイアス制御回路による、上記バックバイアス電圧への制御が行われていないときは、当該Ｐ型の半導体基板領域をベース、ソースやドレインを、それぞれエミッタとコレクタとするＮＰＮ型の寄生バイポーラトランジスタが瞬間的にオンして、駆動トランジスタと負荷素子との接続ノードの記憶電位を引き落とし、結果として、ビット反転エラー（アップセット）が発生することがある。

本発明では、基板バイアス制御回路が、Ｐ型の半導体基板領域を基準電圧より低い所定のバックバイアス電圧に制御することから、このようなアップセットの発生確率が低下している。

特に第２形態のＰ型の負荷トランジスタにより負荷素子が形成されている場合、負荷トランジスタが形成されているＮ型の半導体基板領域は電源電圧による固定状態としたまま、Ｐ型の半導体基板領域のみ基準電圧より下げて負電圧に制御する。

第３および第５形態では、ＳＲＡＭセル内のＮ型トランジスタの閾値電圧を、周辺回路内で閾値電圧が最も小さいＮ型トランジスタの閾値電圧より小さくしている。これにより待機時のみならず動作時でもバックバイアス電圧制御が可能となり（第４および第６形態）、よりアップセットの発生確率は低下する。

放射線入射による記憶データのアップセットは、Ｐ型のトランジスタが形成されるＮ型の半導体基板領域に起因しても起こり得る。どちらが支配的かによってアップセットの発生確率が決まる。よって、デバイスによってはＮ型の半導体基板領域に起因したアップセット抑制を行う必要もでてくる。
第７形態は、Ｐ型トランジスタを負荷素子とするＳＲＡＭでバックバイアス制御を行う場合を示す、第２形態に対応するものである。
ここでは、基板バイアス制御回路は、Ｎ型のトランジスタが形成されるＰ型の半導体基板領域を基準電圧に固定し、Ｐ型の負荷トランジスタが形成されるＮ型の半導体基板領域を電源電圧より高い所定のバックバイアス電圧に制御する。これにより、ＰＮＰ型の寄生バイポーラトランジスタがオンしにくくなる。

本発明によれば、ＭＣＵの発生抑制に有効な構成の半導体メモリデバイスを提供できる。

以下、本発明の実施形態を、図面を参照して説明する。

＜全体構成＞
図１に、半導体メモリデバイスの概略構成を示す。
図１に図解する半導体メモリデバイスは、マトリックス状に配置されているＳＲＡＭセルアレイ（ＳＲＡＭ＿ＣＡ）１と、ＳＲＡＭセルアレイ１の動作を制御する周辺回路とからなる。
周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラム選択ゲートアレイ（Ｃ．ＳＥＬ）７、および、基板バイアス制御回路（ＢＢＣ）８を有する。
周辺回路は、電源電圧Ｖｄｄおよび基準電圧Ｖｓｓが供給されている。とくに、基板バイアス制御回路８は、電源電圧Ｖｄｄおよび基準電圧Ｖｓｓの一方を制御して、所定のバックバイアス電圧ＶＢＢを発生し、これをＳＲＡＭセルアレイ１に供給する回路である。電源回路、および、これらの各部を制御する制御回路は図示を省略している。

本実施形態において、このような周辺回路からＳＲＡＭセルアレイ１に供給される電源電圧が単一電源の電圧である。
周辺回路のトランジスタは、この電源電圧に適合した閾値電圧を有している。
なお、周辺回路の各部の動作は通常のメモリデバイスと同じであることから、ここでの説明を省略する。

＜ＳＲＡＭセル構造＞
図２に、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）を負荷とする６トランジスタ構成のＳＲＡＭセルの回路図を示す。
ＳＲＡＭセル１００は、ＰＭＯＳからなる２つの負荷トランジスタＰ１,Ｐ２と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）からなる２つの駆動トランジスタＮ１,Ｎ２と、ＮＭＯＳからなる２つの転送トランジスタＮ３,Ｎ４とを有する。
電源電圧Ｖｄｄの供給線（ＶＤＤ１線）と基準電圧（例えば接地電圧）の供給線（ＶＳＳ線）との間に、負荷トランジスタＰ１と駆動トランジスタＮ１とが縦続接続されている。同様に、電源電圧Ｖｄｄの供給線（ＶＤＤ２線）とＶＳＳ線との間に、負荷トランジスタＰ２と駆動トランジスタＮ２とが縦続接続されている。
負荷トランジスタＰ２と駆動トランジスタＮ２はゲート同士が共に、負荷トランジスタＰ１と駆動トランジスタＮ１との接続点に接続され、これによりストレージノードＮＤ１を形成している。同様に、負荷トランジスタＰ１と駆動トランジスタＮ１はゲート同士が共に、負荷トランジスタＰ２と駆動トランジスタＮ２との接続点に接続され、これによりストレージノードＮＤ２を形成している。
転送トランジスタＮ３のソースとドレインの一方が、上記ストレージノードＮＤ１に接続され、他方がビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。同様に、転送トランジスタＮ４のソースとドレインの一方が、上記ストレージノードＮＤ２に接続され、他方がビット補線ＢＬ＿に接続され、ゲートがワード線ＷＬに接続されている。

図３に、図２に示すＳＲＡＭセル１００の平面図を示す。
半導体基板（不図示）にＰ型のウェル（Ｐウェル２０Ｐ(Ｒ),２０Ｐ(Ｌ)）ならびにＮ型のウェル（Ｎウェル２０Ｎ）が形成されている。Ｐウェル２０Ｐ(Ｒ),２０Ｐ(Ｌ)は、それぞれ行（図の横）方向に隣接する他のＳＲＡＭセルと共有されるため、実質的には、Ｐウェル１つ分と、Ｎウェル１つ分に、１つのＳＲＡＭセル１００が形成されている。以下、Ｐウェル２０Ｐ(Ｒ),２０Ｐ(Ｌ)を、Ｐウェル２０Ｐと表現することがある。
Ｐウェル２０ＰとＮウェル２０Ｎのそれぞれは、列方向（図の縦方向）のＳＲＡＭセルで共有されている。ウェル共有のＳＲＡＭセル数は数百〜数千にもなる。

ウェルが形成された半導体基板面に素子分離絶縁層（不図示）が形成されている。素子分離の開口部（ウェル開口）が、トランジスタのアクティブ領域となる。これによりＰウェル２０Ｐ(Ｌ)にＰ型アクティブ領域２１Ｌが形成され、Ｐウェル２０Ｐ(Ｒ)にＰ型アクティブ領域２１Ｒが形成されている。また、Ｎウェル２０Ｎに、Ｎ型アクティブ領域２２Ａと２２Ｂが形成されている。

Ｐ型アクティブ領域２１ＬとＮ型アクティブ領域２２Ａに交差して、例えばポリシリコン等のゲートメタル（ＧＭ）からなるゲート配線２３が形成されている。また、Ｐ型アクティブ領域２１Ｌに交差して、ゲートメタル（ＧＭ）からなるゲート配線２４が形成されている。
これらと対照に、Ｐ型アクティブ領域２１ＲとＮ型アクティブ領域２２Ｂに交差して、ゲートメタル（ＧＭ）からなるゲート配線２５が形成され、また、Ｐ型アクティブ領域２１Ｒに交差して、ゲートメタル（ＧＭ）からなるゲート配線２６が形成されている。
これにより形成された各ゲート配線とアクティブ領域との交差部分、即ち、図３に符号を付して示す位置の交差部分が、図２の６つのトランジスタ（Ｎ１〜Ｎ４、Ｐ１とＰ２）のチャネルのオンとオフが制御されるトランジスタの中心部分に対応する。

ゲート配線２３は、図２との対応では駆動トランジスタＮ１と負荷トランジスタＰ１のゲートを連結する配線であり、ストレージノードＮＤ１となる。
同様に、ゲート配線２５は、図２との対応では駆動トランジスタＮ２と負荷トランジスタＰ２を連結する配線であり、ストレージノードＮＤ２となる。

ゲート配線２３は、第１配線層（１Ｍ）により形成されたノード配線２７によって、駆動トランジスタＮ２と転送トランジスタＮ４の間のＰ型アクティブ領域２１Ｒに接続されている。
同様に、ゲート配線２５は、第１配線層（１Ｍ）により形成されたノード配線２８によって、駆動トランジスタＮ１と転送トランジスタＮ３の間のＰ型アクティブ領域２１Ｌに接続されている。

ビット線ＢＬは、第２配線層（２Ｍ）から形成されており、列方向に配線されている。ビット線ＢＬは、その下層の第１配線層（１Ｍ）からなる接続パッド３１を介して、さらに下層の転送トランジスタＮ３のドレイン領域に接続されている。
同様に、ビット補線ＢＬ＿は、第２配線層（２Ｍ）から形成されており、列方向に配線されるとともに、その下層の第１配線層（１Ｍ）からなる接続パッド３２を介して、さらに下層の転送トランジスタＮ４のドレイン領域に接続されている。
なお、本明細書でソース領域、ドレイン領域というときは、動作によっては逆の機能となる場合もあるため、便宜的な仮の名称であり、動作機能上の名称ではない。

電源電圧Ｖｄｄの供給線（ＶＤＤ１線とＶＤＤ２線）は、Ｎウェル２０Ｎの上方を、列方向に平行に配線された第２配線層（２Ｍ）から形成されている。
ＶＤＤ１線は、その下層の第１配線層（１Ｍ）から形成されている接続パッド３３を介して、さらに下層の負荷トランジスタＰ１のソース領域に接続されている。
同様に、ＶＤＤ２線は、その下層の第１配線層（１Ｍ）から形成されている接続パッド３４を介して、さらに下層の負荷トランジスタＰ２のソース領域に接続されている。

最上層の第３配線層（３Ｍ）により、ワード線ＷＬ、ＧＮＤ１線およびＧＮＤ２線が行方向に長く互いに平行に配線されている。
ワード線ＷＬは、その下層の第２配線層（２Ｍ）からなる接続線４１により転送トランジスタＮ３のゲート電極となるゲート配線２４に接続されている。また、ワード線ＷＬは、第２配線層（２Ｍ）からなる接続線４２により転送トランジスタＮ４のゲート電極となるゲート配線２６に接続されている。

ＧＮＤ１線は、その下層の第２配線層（２Ｍ）からなる接続線５１と、さらに、その下層の第１配線層（１Ｍ）からなる接続線５２とを介して、駆動トランジスタＮ１のソース領域に接続されている。
同様に、ＧＮＤ２線は、その下層の第２配線層（２Ｍ）からなる接続線５３と、さらに、その下層の第１配線層（１Ｍ）からなる接続線５４とを介して、駆動トランジスタＮ２のソース領域に接続されている。

なお、階層が異なる配線と配線間はコンタクトを介して接続されるが、図３では、コンタクトは全て省略している。

＜基板バイアス制御＞
本実施形態では、以上のように構成されたＳＲＡＭセル１００のＰウェル２０Ｐに対して、図１の基板バイアス制御回路８が所定のバックバイアス電圧ＶＢＢを印加する制御を実行する。このバックバイアス電圧ＶＢＢの印加は、ＭＣＵ（マルチセルアップセット）の抑制を目的とする。

図４は、ＭＣＵの発生を説明するためのトランジスタ断面であり、ここでは、一例として駆動トランジスタＮ１の断面を示している。
駆動トランジスタＮ１のゲート電極（ゲート配線２３）がゲート絶縁膜２３Ａを介して、Ｐウェル２０Ｐ（開口部、即ちＰ型アクティブ領域２１Ｌ）上に積層されている。このゲート積層体をマスクとしたイオン注入により、Ｐ型アクティブ領域２１Ｌの表面側部分に、Ｎ型の不純物領域としてドレイン領域（ＤＲ）とソース領域（ＳＲ）が互いに離れて形成されている。
その間のアクティブ領域部分は、ゲート配線２３により電界支配により反転層（チャネル）が形成される。ただし、意図的にＳＲＡＭセル１００のデータを書き換える場合のみトランジスタＮ１がオンしてチャネルが形成される。データを保持している記憶状態では、リークによる僅かな電流がソースとドレイン間に流れることはあっても、データを書き換えるような導通状態はあってはならず、仮に、そのような導通状態となるとデータ破壊が生じる。

ＳＲＡＭセル１００に対し、放射線が入射されると、例えば空乏層の付近で、その放射線の強さに応じた量の電子−正孔ペアが発生する。そのうち電子は例えば正電圧が印加されたドレインに引き寄せられ吸収される。
しかし、正孔は、比較的長い距離、しかも、比較的抵抗値が高いＰウェル２０Ｐを通して外部に排出されるため、強い放射線が入射すると、溜まった正孔の電荷量に応じてＰウェル２０Ｐの電位が上昇する。この上昇は急激で多量の電子−正孔ペアの発生に応答した瞬間的であり、時間と共に電位は低下する。しかし、瞬間的でもウェル電位が上昇すると、図示のようなＮＰＮ型の寄生バイポーラトランジスタがオンし、これにより高いドレイン電位として保持されているデータを、低い電位に対応するデータに書き換えてしまうアップセットが生じる。

このアップセットは、図３に示す列方向に長いＰウェル２０Ｐを共有する数百〜数千のＳＲＡＭセルに同時に起こる可能性がある（ＭＣＵ）。非常に放射線が強い場合はＭＣＵが高い確率で発生し、放射線強度が下がると、それに伴ってＭＣＵの発生率も低下する。通常の使用状態では、そのような強い放射線に晒されることはないが、セルが縮小され低電圧化されると、次第にＭＣＵの発生率が上昇する。

そこで、本実施形態では、基板バイアス制御回路８によって、Ｐ型の半導体基板領域（Ｐウェル２０Ｐ）を基準電圧Ｖｓｓ（例えばＧＮＤ電圧）より低い所定のバックバイアス電圧ＶＢＢに制御する。
図５に比較例とともに、本実施形態におけるバイアス印加の手法を示す。ＭＣＵの抑制を目的としないが、バックバイアスの印加が行われることがあり、図５（Ａ）は、閾値電圧制御におけるバックバイアス印加を示している。
この閾値電圧制御では、バックバイアス印加によって、Ｎ型トランジスタのしきい値電圧を上げることを目的としている。しきい値電圧を最初から小さく作るとリーク電流が大きいが、逆に大きく作ると動作速度が低下するため、そのトレードオフを解消または緩和する等の目的で、製造時に閾値電圧を比較的小さくしておき、非動作時に閾値電圧をバックバイアスで上げる。
このような制御は、通常、ＣＭＯＳロジックトランジスタ回路などの動作速度の要求が厳しい用途で実行されている。

Ｐウェルの電位は基準電圧（例えばＧＮＤ電圧）で固定とし、Ｎウェルの電位は電源電圧Ｖｄｄで固定とすることが普通である。その状態を初期状態とすると、閾値電圧制御の場合、Ｐウェルの電位を引き下げた分だけＮウェルの電位を引き上げる。よって、この場合の制御は、例えば図５（Ａ）に示すように、ある電圧値ＶＢＢを基準電圧（ＧＮＤ）から下げるような負電源をＰウェルに接続し、同じ電圧値ＶＢＢを電源電圧Ｖｄｄから上げる正電源をＮウェルに接続した制御と等価となる。

このような比較例に対し、本実施形態では、ある電圧ＶＢＢ（値は任意）だけ、Ｐウェルの電位を基準電圧（例えばＧＮＤ電圧）から下げることのみ行い、Ｎウェルの電位は電源電圧Ｖｄｄによって固定する。これによりＭＣＵの発生確率を低減できることは、新たな知見であり、本発明はこの知見に基づくものである。

図６は、バックバイアス電圧ＶＢＢの値を種々変えたときのＭＣＵ発生確率（ＭＣＵレイト）を示すグラフである。ここでは、本実施形態のようにＰウェルのみにバックバイアスを行う場合と、上記ＰウェルとＮウェルに逆極性のバックバイアスを行う場合（Ｎ＆Ｐ）と、本実施形態とは逆にＮウェルのみにバックバイアスを行う場合の３通りで、発生確率の電圧依存性を調べた。
ここで図６の横軸は、基準電圧または電源電圧の値で、バックバイアス電圧の値を正規化したものであり、例えば、「１」が基準電圧または電源電圧と同じ値のバックバイアス電圧を印加した場合、「２」が基準電圧または電源電圧の２倍のバックバイアス電圧を印加した場合を示している。
このグラフから、Ｐウェルのバックバイアス電圧を−Ｖｄｄにした場合でＭＣＵを平均約７５％、−２Ｖｄｄにした場合でＭＣＵを平均約９０％以上低減できることが分かる。
一方、両ウェルに逆極性のバックバイアスを行う場合、ＭＣＵの低減効果はあるが、その効果は小さく、本実施形態と逆のウェルバイアスではＭＣＵ低減にならず逆効果であることがわかる。

本実施形態では、放射線が入射することを起因にバイポーラアクションが共有ウェルで連鎖的に起きるＭＣＵを、Ｐウェルに対するバックバイアス電圧の制御により有効に抑制できる。

図７に、バックバイアス電圧の時間的な制御例を示す。
上記よりバックバイアス電圧の印加によってＭＣＵを抑制することができるが、動作時に最適化されているトランジスタの閾値電圧を変動させることがある。例えば、メモリと周辺回路やその他の回路（速度が要求される回路）のウェルが共通化されている場合である。
このような場合、例えば図７に示すように、動作時にはバックバイアス（ＢＢ）を解除しておき、待機時のみバックバイアス（ＢＢ）を行うようにしてよい。このような制御は、図１の不図示の、待機モードと動作モードを管理している制御部が、基板バイアス制御回路８の動作を制御することにより実行される。

以下、変形例を説明する。

＜変形例１＞
上述した実施形態におけるバックバイアス電圧の制御は、６トランジスタ型（ＰＭＯＳ負荷型）への適用であるが、同じ制御を抵抗負荷型のＳＲＡＭにも適用できる。ＭＣＵの発生原理からして、駆動トランジスタ等におけるバイポーラアクションが生じる可能性があり、その場合、記憶データ破壊が発生するためである。
よって、この変形例１を含めると、本実施形態の半導体メモリデバイスは、「ソースが基準電圧の供給線に接続され、ドレインが負荷素子を介して電源電圧の供給線に接続されるＮ型の駆動トランジスタを含むＳＲＡＭセルと、Ｎ型の駆動トランジスタが形成されるＰ型の半導体基板領域を基準電圧より低い所定のバックバイアス電圧に制御する基板バイアス制御回路と、を有する」という特徴がある。

＜変形例２＞
図７では動作時にバックバイアスを行わないが、行うことがＭＣＵ発生確率をさらに抑制するために望ましい。
そのため、変形例２では、周辺回路の最も閾値電圧が低いトランジスタの閾値電圧を例えば0.3[V]とすると、図２に示すＮ型のトランジスタの閾値電圧を、これより低い、例えば0.2[V]に設定しておき、例えば−0.5[V]のバックバイアス電圧をＰウェルに印加する。これにより、待機時のみならず動作時にもバックバイアスを行っても動作特性を損ねないようにすることが可能となる。すなわち、変形例２では「ＳＲＡＭセルを駆動する駆動回路を含む周辺回路を有し、ＳＲＡＭセル内の駆動トランジスタと転送トランジスタの各閾値電圧が、周辺回路内で閾値電圧が最も小さいＮ型のトランジスタの閾値電圧より小さく設定されている」ことが特徴である。

＜変形例３＞
上述した実施形態ではＰウェルのみに基準電圧より低いバックバイアス電圧ＶＢＢを印加した。これは、正孔の蓄積によりＰウェルの電位が上昇するため、この上昇を抑えるために、より低い電位をウェルに与えるものである。
一方、６トランジスタＳＲＡＭセルで、プロセスの条件によっては、先に、ＰＭＯＳ負荷側でバイポーラアクションが発生することもある。その場合、電子がＮウェルに蓄積されるため、その電位低下を抑制してＰＮＰ型の寄生バイポーラトランジスタがオンしないようにするには、Ｎウェルを、通常の電源電圧Ｖｄｄより高い所定のバックバイアス電圧に制御することで、同様にＭＣＵ発生確率を抑制できる。
よって、この観点からの本発明は、「電源電圧の供給線と基準電圧の供給線との間に直列接続されたＰ型の負荷トランジスタとＮ型の駆動トランジスタとからなるインバータが２つ設けられ、一方のインバータ入力と他方のインバータ出力との接続ノードと、他方のインバータ入力と一方のインバータ出力との接続ノードが、それぞれＮ型の転送トランジスタを介して、ビット線またはビット補線に接続されているＳＲＡＭセルと、Ｎ型の駆動トランジスタと転送トランジスタが形成されるＰ型の半導体基板領域を基準電圧に固定し、Ｐ型の前記負荷トランジスタが形成されるＮ型の半導体基板領域を電源電圧より高い所定のバックバイアス電圧に制御する基板バイアス制御回路と、を有する」ことが特徴である。

なお、変形例の重複適用は可能であり、その他、本実施形態は本発明の要旨に沿って種々の変形が可能である。

本発明の実施形態に関わる半導体メモリデバイスの概略構成図である。 本発明の実施形態に関わるＳＲＡＭセルの回路図である。 図２のＳＲＡＭセルの平面図である。 ＭＣＵの発生を説明するための図である。 本発明の実施形態に関わるバックバイアス手法を、比較例とともに示す図である。 本発明の実施形態に関わるバックバイアス手法の効果を示すグラフである。 バックバイアスの時間制御例を示すグラフである。

符号の説明

１…ＳＲＡＭセルアレイ、８…基板バイアス制御回路、１００…ＳＲＡＭセル、Ｎ１,Ｎ２…駆動トランジスタ、Ｎ３,Ｎ４…転送トランジスタ、Ｐ１,Ｐ２…負荷トランジスタ、ＢＬ…ビット線、ＢＬ＿…ビット補線、ＷＬ…ワード線、Ｖｄｄ…電源電圧、Ｖｓｓ…基準電圧、ＶＢＢ…バックバイアス電圧

Claims (7)

1. ソースが基準電圧の供給線に接続され、ドレインが負荷素子を介して電源電圧の供給線に接続されるＮ型の駆動トランジスタを含むＳＲＡＭセルと、
   前記Ｎ型の駆動トランジスタが形成されるＰ型の半導体基板領域を前記基準電圧より低い所定のバックバイアス電圧に制御する基板バイアス制御回路と、
   を有する半導体メモリデバイス。
2. 電源電圧の供給線と基準電圧の供給線との間に直列接続されたＰ型の負荷トランジスタとＮ型の駆動トランジスタとからなるインバータが２つ設けられ、一方のインバータ入力と他方のインバータ出力との接続ノードと、他方のインバータ入力と一方のインバータ出力との接続ノードが、それぞれＮ型の転送トランジスタを介して、ビット線またはビット補線に接続されている前記ＳＲＡＭセルを有し、
   前記基板バイアス制御回路は、Ｐ型の前記負荷トランジスタが形成されるＮ型の半導体基板領域を前記電源電圧に制御し、Ｎ型の前記駆動トランジスタと前記転送トランジスタが形成されるＰ型の半導体基板領域を前記基準電圧より低い所定のバックバイアス電圧に制御する
   請求項１に記載の半導体メモリデバイス。
3. 前記ＳＲＡＭセルを駆動する駆動回路を含む周辺回路を有し、
   前記ＳＲＡＭセル内の前記駆動トランジスタと前記転送トランジスタの各閾値電圧が、前記周辺回路内で閾値電圧が最も小さいＮ型のトランジスタの閾値電圧より小さく設定されている
   請求項２に記載の半導体メモリデバイス。
4. 前記基板バイアス制御回路は、前記駆動回路が前記ＳＲＡＭセルの動作を行う動作時と、動作を行わない待機時の両方で、前記所定のバックバイアス電圧を前記Ｐ型の半導体基板領域に印加する
   請求項３に記載の半導体メモリデバイス。
5. 前記ＳＲＡＭセルを駆動する駆動回路を含む周辺回路を有し、
   前記ＳＲＡＭセル内の前記駆動トランジスタの閾値電圧が、前記周辺回路内で閾値電圧が最も小さいＮ型のトランジスタの閾値電圧より小さく設定されている
   請求項１に記載の半導体メモリデバイス。
6. 前記基板バイアス制御回路は、前記駆動回路が前記ＳＲＡＭセルの動作を行う動作時と、動作を行わない待機時の両方で、前記所定のバックバイアス電圧を前記Ｐ型の半導体基板領域に印加する
   請求項５に記載の半導体メモリデバイス。
7. 電源電圧の供給線と基準電圧の供給線との間に直列接続されたＰ型の負荷トランジスタとＮ型の駆動トランジスタとからなるインバータが２つ設けられ、一方のインバータ入力と他方のインバータ出力との接続ノードと、他方のインバータ入力と一方のインバータ出力との接続ノードが、それぞれＮ型の転送トランジスタを介して、ビット線またはビット補線に接続されているＳＲＡＭセルと、
   Ｎ型の前記駆動トランジスタと前記転送トランジスタが形成されるＰ型の半導体基板領域を前記基準電圧に固定し、Ｐ型の前記負荷トランジスタが形成されるＮ型の半導体基板領域を前記電源電圧より高い所定のバックバイアス電圧に制御する基板バイアス制御回路と、
   を有する半導体メモリデバイス。

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