KR101383510B1 - Ｓｏｉ 로직 회로의 바이어스 회로 - Google Patents

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Abstract

본 발명은 SOI 로직 회로의 바이어스 회로에 관한 것으로, 보다 구체적으로 SOI 로직 회로의 비동작 상태에서는 SOI 로직 회로를 고립시켜 방사능 입자에 노출되기 쉬운 우주 등의 열악한 환경에서 일시적 전도성 경로로 인해 SEU가 발생하는 것을 막아주며, SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서만 SOI 로직 회로의 입력 신호와 출력 신호에 따라 SOI 로직 회로를 구성하는 N-MOS와 P-MOS의 바디 전원을 고정 유지함으로써, 고립 바디로 인해 발생하는 히스토리 효과, 킨즈 효과를 방지할 수 있는 바이어스 회로에 관한 것이다.

Description

ＳＯＩ 로직 회로의 바이어스 회로{Bias circuit for SOI logic circuit}
본 발명은 SOI 로직 회로의 바이어스 회로에 관한 것으로, 보다 구체적으로 SOI(silicon on insulator) 로직 회로의 비동작 상태에서는 SOI 로직 회로를 구조적으로 또는 외부 전원으로부터 고립시켜 방사능 입자에 노출되기 쉬운 우주 등의 열악한 환경에서 일시적 전도성 경로로 인해 싱글 이벤트 업셋(Single Event Upset)이 발생하는 것을 막아주며, SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서만 SOI 로직 회로의 입력 신호와 출력 신호에 따라 SOI 로직 회로를 구성하는 N-MOS와 P-MOS의 바디에 바이어스 전원을 인가하여 바디 전원을 고정 유지함으로써, N-MOS와 P-MOS의 고립 바디로 인해 발생하는 히스토리(history) 효과, 킨크(kink) 효과를 방지할 수 있는 바이어스 회로에 관한 것이다.
벌크(bulk) 로직 회로는 순수한 단결정 실리콘에 불순물격인 원자 주기율 3가 또는 5가 이온을 소량 첨가하여 제조된 P- 또는 N- 벌크 기판 위에 P-MOS 또는 N-MOS 트랜지스터 소자 등을 구현한 후, 벌크 기판에 바이어스를 인가하여 동작하도록 한다.
한편, 실리콘 온 인슐레이터(Silicon on Insulator, 이하 SOI) 로직 회로는 P- 또는 N- 벌크 기판 위에 P-MOS 또는 N-MOS 트랜지스터 소자를 구현하는 대신, 실리콘 웨이퍼 기판 위에 절연막으로서 실리콘 산화막을 성장시키고 그 위에 단결정 실리콘을 형성하여 P-MOS 또는 N-MOS 트랜지스터 소자를 구현한다. 이와 같이 SOI 공정에 의해 로직 회로를 구성하는 P-MOS 또는 N-MOS 트랜지스터 소자를 SOI 로직 소자라 언급한다. SOI 로직 회로는 P-MOS 또는 N-MOS 로직 소자와 기판을 격리하여 구조적인 차폐를 통해 로직 소자 사이를 절연시킴으로써 불필요한 누설 전류가 흐를 수 있는 경로를 원천적으로 배제하여 소비전력을 획기적으로 감소시켰으며 불필요한 도핑 영역을 제거하여 기생 커패시턴스를 줄임으로써 스위칭 성능을 향상시켰다. 또한, P-MOS 또는 N-MOS 로직 소자를 절연 물질로 격리함으로써 벌크 반도체 소자보다 잡음에 강하다는 장점을 가진다.
그러나 P-MOS 또는 N-MOS 로직 소자의 격리 구조로부터 생겨나는 로직 소자의 매우 작은 채널 바디는 외부 전원에 접속되어 있지 않고 기본적으로 고립되어 있다. 고립 채널 바디(floating body)로 인하여 고립 채널 바디의 전위는 트랜지스터 로직 소자의 동작에 따라 항상 가변적이다. 따라서 얇은 게이트 산화물층을 통해서 들어오는 게이트 누설전류는 기생 트랜지스터의 스위치 역할을 할 수 있으며 입력 신호 패턴에 따라 트랜지스터 로직 소자의 성능이 변하는 히스토리 효과(history effect)나 P-MOS 또는 N-MOS 트랜지스터 로직 소자가 BJT로 성능이 변화되는 킨크 효과(kink effect)가 발생한다.
SOI 로직 소자의 고립 채널 바디로 인하여 발생하는 문제점들을 해결하기 위하여 도 1과 같이 인위적으로 로직 회로의 P-MOS 또는 N-MOS의 채널 바디에 접촉점(G)을 추가하고 접촉점을 통해 바이어스 전원(VDD, 그라운드 전원)을 인가하는 종래 바이어스 회로1이 제안되었다. 종래 바이어스 회로1은 기생 트랜지스터 효과를 억제하는데 효과가 있으며 채널 바디의 전원을 일정하게 유지하기 때문에 히스토리 효과를 해결하지만, 벌크 반도체 소자가 가지는 단점처럼 채널 바디를 통해 흐르는 누설 전류가 발생하고 SEL(single event latch-up) 현상을 유발할 수 있는 기생트랜지스터 경로를 만들게 된다.
SOI 로직 소자의 고립 채널 바디로 인하여 발생하는 문제점을 해결하기 위하여 도 2와 같이 채널 바디를 필요에 따라 바이어스 하는 종래 바이어스 회로2가 제안되었다. 종래 바이어스 회로2는 입력신호나 출력신호를 입력받아 구동한다. 종래 바이어스 회로2는 SOI 로직 소자의 고립 채널 바디로부터 발생하는 문제점을 해결하지만 면적이 증가하고 성능을 감소시킨다는 문제점을 가진다.
한편, SOI 로직 회로는 벌크 로직 회로에 비해 우월한 성능과 잡음에 강한 특성으로 인하여 우주 공간과 같이 열악한 환경에서 널리 사용되고 있다. 태양풍의 입자가 지구 자기장에 의해 포획되거나 외계 우주에서 날아오는 고속의 고 에너지를 가지는 입자는 우주선 외벽으로는 차폐가 불가능할 정도로 강하기 때문에 이러한 입자들은 우주선을 관통한다. 입자가 우주선 알루미늄 외벽과 같은 곳에 충돌하게 되면 입자가 가속 또는 감속을 하면서 로직 회로에 영향을 줄 수 있는 방사선 파티클을 생성하여 방출하거나 광자를 방출한다. 방사선 파티클 또는 광자가 로직 회로에 관통하면 관통한 경로를 따라서 아주 짧은 시간 동안 국부적인 이온화 현상이 나타나는데 이온화된 물질은 전도성을 띄게 된다. 전도성의 자국을 따라 로직 회로에 의해 충전되어 있던 전하들이 빠져나가거나 예기치 못한 전류가 흘러서 단일 이벤트 업셋(Single Event Upset, 이하 SEU라 칭함)를 일으킨다. 특히, SOI 로직 소자의 고립 채널 바디로 인해 발생하는 문제점을 해결하기 위해 종래 바이어스 회로1과 종래 바이어스 회로2에서 SOI CMOS 로직 소자의 고립 채널 바디로 바이어스 전원을 인가하는 경우, 1개의 트랜지스터가 켜지면 반대쪽 트랜지스터는 반드시 p-n접합 절연에 의지하기 때문에 손쉽게 SEU가 발생할 수 있다는 문제점을 가진다. 즉, 종래 바이어스 회로1과 종래 바이어스 회로2는 SOI 로직 소자의 고립 채널 바디로 인한 문제점을 해결하지만, 방사능 효과로 인해 일시적인 전도성 경로가 발생하는 경우, 예를 들어 드레인, 소스 방향으로 전도성 경로가 발생하면 충전된 게이트의 전하가 빠져나가 SEU가 발생하는 것을 방지하지 못한다는 문제점을 가진다.
본 발명은 위에서 언급한 종래 SOI 로직 회로의 바이어스 회로가 가지는 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 목적은 SOI 로직 소자의 고립 채널 바디로 바이어스 전원을 인가하여 히스토리 효과, 킨크 효과를 방지하는 SOI 로직 회로의 바이어스 회로를 제공한다.
본 발명이 이루고자 하는 다른 목적은 SOI 로직 회로의 비동작 상태에서는 SOI 로직 회로를 고립시켜 일시적 전도성 경로로 인해 SEU가 발생하는 것을 방지하며, SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서만 SOI 로직 회로의 입력 신호와 출력 신호에 따라 SOI 로직 회로를 구성하는 N-MOS와 P-MOS의 채널 바디 전원을 고정 유지하여 고립 채널 바디로 인해 발생하는 히스토리 효과, 킨즈 효과를 방지하는 SOI 로직 회로의 바이어스 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 SOI 로직 회로의 바이어스 회로는 SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서, 로직 회로의 입력 신호와 출력 신호에 따라 SOI 로직 회로를 구성하는 N-MOS와 P-MOS의 바디 전원을 고정하기 위해 바이어스 전원을 인가하는 것을 특징으로 한다.
여기서 본 발명의 일 실시예에 따른 바이어스 회로는 SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 SOI 로직 회로의 P-MOS 바디로 바이어스 전원을 인가하며, SOI 로직 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 SOI 로직 회로의 P-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제1 바이어스 제어 그룹과, SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 SOI 로직 회로의 N-MOS 바디로 바이어스 전원을 인가하며 SOI 로직 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 SOI 로직 회로의 N-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제2 바이어스 제어 그룹을 포함한다.
바람직하게, 제1 바이어스 제어 그룹은 SOI 로직 회로의 입력 신호에 따라 활성화 제어되는 제1 제어 P-MOS와 SOI 로직 회로의 출력 신호에 따라 활성화 제어되는 제2 제어 P-MOS를 구비하며, 제1 제어 P-MOS와 제2 제어 P-MOS는 서로 직렬로 연결되어 있다. 한편, 제2 바이어스 제어 그룹은 SOI 로직 회로의 출력 신호에 따라 활성화 제어되는 제1 제어 N-MOS와 SOI 로직 회로의 입력 신호에 따라 활성화 제어되는 제2 제어 N-MOS와 를 구비하며, 제1 제어 N-MOS와 제2 제어 N-MOS는 서로 직렬로 연결되어 있다.
본 발명의 다른 실시예에 따른, SOI기판 위에 형성된, N-MOS와 P-MOS를 구비하는 인버터 회로의 바이어스 회로는 인버터 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서, 인버터 회로의 입력 신호와 출력 신호에 따라 인버터 회로를 구성하는 N-MOS와 P-MOS의 바디 전원을 고정하기 위해 바이어스 전원을 인가하는 것을 특징으로 한다.
여기서 본 발명의 다른 실시예에 따른 바이어스 회로는 인버터 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 인버터 회로의 P-MOS 바디로 바이어스 전원을 인가하며, 인버터 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 인버터 회로의 P-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제1 바이어스 제어 그룹과, 인버터 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 인버터 회로의 N-MOS 바디로 바이어스 전원을 인가하며, 인버터 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 인버터 회로의 N-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제2 바이어스 제어 그룹을 포함한다.
바람직하게, 제1 바이어스 제어 그룹은 인버터 회로의 입력 신호에 따라 활성화 제어되는 제1 제어 P-MOS와 인버터 회로의 출력 신호에 따라 활성화 제어되는 제2 제어 P-MOS를 구비하며, 제1 제어 P-MOS와 제2 제어 P-MOS는 서로 직렬로 연결되어 있다. 더욱 바람직하게, 제1 제어 P-MOS의 게이트, 소스, 드레인은 각각 상기 인버터 회로의 입력 신호, 제1 바이어스 전원, 제2 제어 P-MOS의 소스에 연결되어 있으며, 제2 제어 P-MOS의 게이트, 드레인은 각각 인버터 회로의 출력 신호, 인버터 회로의 P-MOS 바디 전원에 접속되어 있다.
바람직하게, 제2 바이어스 제어 그룹은 인버터 회로의 출력 신호에 따라 활성화 제어되는 제1 제어 N-MOS와 인버터 회로의 입력 신호에 따라 활성화 제어되는 제2 제어 N-MOS와 를 구비하며, 제1 제어 N-MOS와 제2 제어 N-MOS는 서로 직렬로 연결되어 있다. 더욱 바람직하게, 제1 제어 N-MOS의 게이트, 소스, 드레인은 각각 인버터 회로의 출력 신호, 제2 제어 N-MOS의 드레인, 인버터 회로의 N-MOS 바디 전원에 연결되어 있으며, 제2 제어 N-MOS의 게이트, 소스는 각각 인버터 회로의 입력 신호, 제2 바이어스 전원에 접속되어 있다.
여기서 제1 바이어스 제어 그룹의 제1 제어 P-MOS와 제2 제어 P-MOS의 바디로 제1 바이어스 전원이 인가되며, 제2 바이어스 제어 그룹의 제1 제어 N-MOS와 제2 제어 N-MOS의 바디로 제2 바이어스 전원이 인가된다.
본 발명에 따른 SOI 로직 회로의 바이어스 회로는 종래 SOI 로직 회로의 바어이스 회로와 비교하여 다음과 같은 다양한 효과를 가진다.
첫째, 본 발명에 따른 SOI 로직 회로의 바이어스 회로는 SOI 로직 회로의 고립 바디로 바이어스 전원을 인가하여 고립 바디로 인해 발생하는 히스토리 효과, 킨즈 효과를 방지한다.
둘째, 본 발명에 따른 SOI 로직 회로의 바이어스 회로는 SOI 로직 회로의 비동작 상태에서는 SOI 로직 회로를 고립시켜 차폐적인 구조로 인한 SOI 로직 회로의 효과를 발생하며, SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서만 SOI 로직 회로의 입력 신호와 출력 신호에 따라 SOI 로직 회로를 구성하는 N-MOS와 P-MOS의 바디 전원을 고정 유지함으로써, 고립 채널 바디로 인해 발생하는 히스토리 효과, 킨즈 효과를 방지한다.
셋째, 본 발명에 따른 SOI 로직 회로의 바이어스 회로는 SOI 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서만 SOI 로직 회로의 입력 신호와 출력 신호에 따라 SOI 로직 회로를 구성하는 N-MOS와 P-MOS의 바디 전원을 고정 유지함으로써, 방사능 입자에 노출되기 쉬운 우주 등의 열악한 환경에서 일시적 전도성 경로가 발생하는 경우에도 SEU의 발생을 최대한 막아준다.
도 1과 도 2는 종래 SOI 논리 회로의 바이어스 회로의 일 예를 도시하고 있다.
도 3은 본 발명의 일 실시예에 따른 SOI 로직 회로의 바이어스 회로를 설명하기 위한 기능블록도이다.
도 4는 SOI 로직 회로 중 인버터 회로에 적용되는 본 발명에 따른 바이어스 회로의 일 예를 도시하고 있는 회로도이다.
도 5는 본 발명에 따른 SOI 로직 회로의 바이어스 회로에서 SOI 로직 회로의 동작 상태에 따라 SOI 로직 회로로 가해지는 바이어스 전원의 인가 상태를 설명하기 위한 도면이다.
도 6은 도 4에 도시되어 있는 본 발명의 일 실시예에 따른 SOI 인버터 회로의 바이어스 회로의 동작 상태를 설명하기 위한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 SOI 로직 회로의 바이어스 회로를 설명하기 위한 기능블록도이다.
도 3을 참고로 보다 구체적으로 살펴보면, SOI 로직 회로(100), 예를 들어 SOI 기판 위에 형성된 N-MOS 또는 P-MOS로 이루어진 SOI 로직 회로(100)로 입력 신호(SIN)와 출력 신호(SOUT)가 각각 입력 및 출력된다. 한편, 바이어스 회로(200)는 SOI 로직 회로(100)를 구성하는 SOI 로직 소자의 바디에 바이어스 전원을 인가하여 SOI 로직 소자의 고립 바디(floating body)로 인해 발생하는 히스토리 효과의 문제점을 극복한다. 또한, 바이어스 회로(200)는 SOI 로직 회로(100)의 입력 신호(SIN)와 출력 신호(SOUT)에 기초하여 입력 신호(SIN)와 출력 신호(SOUT)가 전이되는 동작 상태에서만 SOI 로직 회로(100)를 구성하는 N-MOS와 P-MOS 로직 소자의 바디로 바이어스 전원을 인가함으로써, 비동작 상태에서는 SOI 로직 회로(100)의 SOI 로직 소자를 절연 고립시켜 방사능 파티클로 인해 일시적 전도성 경로가 발생하더라도 SEU가 발생하는 것을 방지하며 동작 상태에서는 SOI 로직 회로(100)의 N-MOS와 P-MOS 로직 소자의 바디로 바이어스 전원을 인가하여 SOI 로직 회로(100)가 오류없이 정확하게 동작하도록 제어한다.
바이어스 회로(200)를 보다 구체적으로 살펴보면, 바이어스 회로(200)는 제1 바이어스 제어 그룹(210)과 제2 바이어스 제어 그룹(220)을 구비하고 있다. 제1 바이어스 제어 그룹(210)은 SOI 로직 회로(100)의 입력 신호와 출력 신호가 전이되는 동작 상태에서 SOI 로직 회로(100)의 P-MOS 로직 소자 바디로 바이어스 전원을 인가하며, SOI 로직 회로(100)의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 SOI 로직 회로(100)의 P-MOS 로직 소자 바디로 바이어스 전원이 인가되지 않도록 제어한다. 한편, 제2 바이어스 제어 그룹(220)은 SOI 로직 회로(100)의 입력 신호와 출력 신호가 전이되는 동작 상태에서 SOI 로직 회로(100)의 N-MOS 로직 소자 바디로 바이어스 전원을 인가하며, SOI 로직 회로(100)의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 SOI 로직 회로의 N-MOS 로직 소자 바디로 바이어스 전원이 인가되지 않도록 제어한다.
도 4는 SOI 로직 회로 중 인버터 회로에 적용되는 본 발명에 따른 바이어스 회로의 일 예를 도시하고 있는 회로도이다.
도 4를 참고로 보다 구체적으로 살펴보면, SOI 기판 위에 형성된 P-MOS(M1)과 N-MOS(M2)로 이루어진 인버터 회로(100')는 입력 신호에 따라 입력 신호의 반전 신호를 출력 신호로 출력한다. 인버터 회로(100')의 P-MOS(M1)의 게이트, 소스, 드레인 단자는 각각 입력 단자, 제1 전원 단자(VDD), N-MOS(M2)의 드레인 단자에 접속되어 있으며, 인버터 회로(100')의 N-MOS(M2)의 게이트, 소스 단자는 각각 입력 단자, 제2 전원 단자(VSS)에 접속되어 있다. 한편, 인버터 회로(100')의 P-MOS(M1)의 드레인 단자에 출력 단자가 접속되어 있다.
인버터 회로(100')의 P-MOS(M1) 바디로 인가되는 바이어스 전원을 제어하는 제1 바이어스 제어 그룹(210')에 대해 보다 구체적으로 살펴보면, 제1 바이어스 제어 그룹(210')은 입력 신호 및 반전된 입력 신호를 출력하는 출력 신호에 따라 서로 다르게 활성화 제어되는 P-MOS(M3)와 P-MOS(M4)를 구비하고 있다. 제1 바이어스 제어 그룹(210')의 P-MOS(M3)의 게이트, 소스, 드레인 단자는 각각 입력 단자, 제1 전원 단자(VDD), P-MOS(M4)의 소스 단자에 각각 접속되어 있으며, 제1 바이어스 제어 그룹(210')의 P-MOS(M4)의 게이트, 드레인 단자는 각각 출력 단자, 인버터 회로(100')의 P-MOS(M1)의 바디에 접속되어 있다. 또한, P-MOS(M3)와 P-MOS(M4)의 바디에는 제1 전원(VDD)의 전원이 제1 바이어스 전원으로 인가되고 있다.
한편, 제2 바이어스 제어 그룹(220')은 입력 신호 및 반전된 입력 신호를 출력하는 출력 신호에 따라 서로 다르게 활성화 제어되는 N-MOS(M5)와 N-MOS(M6)를 구비하고 있다. 제2 바이어스 제어 그룹(220')의 N-MOS(M5)의 게이트, 소스, 드레인 단자는 각각 출력 단자, N-MOS(M6)의 드레인 단자, 인버터 회로(100')의 N-MOS(M2)의 바디에 접속되어 있으며, 제2 바이어스 제어 그룹(220')의 N-MOS(M6)의 게이트, 소스 단자는 각각 입력 단자, 인버터 회로(100')의 입력 단자에 접속되어 있다. 또한, N-MOS(M5)와 N-MOS(M6)의 바디에는 제2 전원(VSS)의 전원이 제2 바이어스 전원으로 인가되고 있다.
위에서 설명한 제1 바이어스 제어 그룹(210')에서 P-MOS(M3)와 P-MOS(M4)는 서로 직렬로 연결되어 있으며, P-MOS(M3)와 P-MOS(M4)의 게이트 단자는 각각 인버터 회로(100')의 입력 단자와 출력 단자에 접속되어 있기 때문에 인버터 회로(100')가 비동작 상태, 즉 입력 단자와 출력 단자에서 출력되는 입력 신호와 출력 신호의 값이 전이되지 않는 상태의 경우에는 P-MOS(M3)와 P-MOS(M4) 중 1개는 반드시 오프(off)되어 제1 전원을 인버터 회로(100')의 P-MOS(M1) 바디로 바이어스 인가하지 않는다. 또한, 제2 바이어스 제어 그룹(220')에서 N-MOS(M5)와 N-MOS(M6)는 서로 직렬로 연결되어 있으며, N-MOS(M5)와 N-MOS(M6)의 게이트 단자는 각각 인버터 회로(100')의 출력 단자와 입력 단자에 접속되어 있기 때문에 인버터 회로(100')가 비동작 상태, 즉 입력 단자와 출력 단자에서 출력되는 입력 신호와 출력 신호의 값이 전이되지 않는 상태의 경우에는 N-MOS(M5)와 N-MOS(M6) 중 1개는 반드시 오프되어 제2 전원을 인버터 회로(100')의 N-MOS(M2) 바디로 바이어스 인가하지 않는다. 따라서 SOI 인버터 회로(100')가 비동작 상태의 경우, SOI 인버터 회로(100')의 P-MOS(M1)와 N-MOS(M2)의 바디로 각각 제1 전원(VDD) 또는 제2 전원(VSS)이 접속되지 않아 방사능 파티클 또는 광자 등에 의해 일시적인 전도성 경로가 P-MOS(M1) 또는 N-MOS(M2)에 발생하더라도 SEU가 일어나는 것을 방지한다.
한편, SOI 인버터 회로(100')가 동작 상태, 즉 입력 단자와 출력 단자에서 출력되는 입력 신호와 출력 신호의 값이 전이되는 순간 상태의 경우에는 일시적으로 제1 바이어스 제어 그룹(210')의 P-MOS(M3)와 P-MOS(M4)는 모두 온(on) 제어되어 제1 전원(VDD)을 인버터 회로(100')의 P-MOS(M1)의 바디로 바이어스 인가하며, 제2 바이어스 제어 그룹(220')의 N-MOS(M5)와 N-MOS(M6)도 모두 온(on) 제어되어 제2 전원(VSS)을 인버터 회로(100')의 N-MOS(M2)의 바디로 바이어스 인가한다. 따라서 SOI 인버터 회로(100')가 동작 상태의 경우에만 SOI 인버터 회로(100')를 구성하는 P-MOS(M1)와 N-MOS(M2)의 바디로 바이어스 전원을 인가하여 바디 전원을 고정함으로써, SOI 소자의 고립 바디로 발생하는 히스토리 효과의 문제점을 극복한다.
도 4에서 설명한 SOI 인버터 회로(100')는 하나의 예로서, SOI 인버터 회로(100') 이외의 다른 SOI 로직 회로가 사용될 수 있다. 또한, 도 4에서 설명한 SOI 인버터 회로(100')의 바이어스 회로(210', 220')는 하나의 예로서, 제1 바이어스 제어 그룹(210')과 제2 바이어스 제어 그룹(220')은 SOI 로직 회로의 비동작 상태에서 SOI 로직 회로의 N-MOS 또는 P-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하고 동작 상태에서 SOI 로직 회로의 N-MOS 또는 P-MOS 바디로 바이어스 전원이 인가되도록 제어하는 다양한 회로 구성을 가질 수 있다.
도 5는 본 발명에 따른 SOI 로직 회로의 바이어스 회로에서 SOI 로직 회로의 동작 상태에 따라 SOI 로직 회로로 가해지는 바이어스 전원의 인가 상태를 설명하기 위한 도면이다.
도 5(a)를 참고로 살펴보면, 본 발명에 따른 바이어스 회로는 SOI 로직 회로가 비동작 상태의 경우에는 SOI 로직 회로의 N-MOS 또는 P-MOS 바디(30)로 바이어스 전원이 인가되지 않도록 제어한다. 따라서 바디 영역과 드레인 또는 소스 영역 사이에서 일시적인 전도성 경로(R)가 발생하더라도 SOI 로직 회로의 N-MOS 또는 P-MOS 바디는 고립되어 있기 때문에, 즉 바이어스 전원에 접속되어 있지 않기 때문에 일시적인 전도성 경로로부터 발생하는 SEU의 피해가 적다.
한편, 도 5(b)를 참고로 살펴보면, 본 발명에 따른 바이어스 회로는 SOI 로직 회로가 동작 상태의 경우에는 SOI 로직 회로의 N-MOS 또는 P-MOS 바디(30)로 바이어스 전원이 인가되도록 제어한다. 따라서 SOI 로직 회로의 동작 상태에만 SOI 로직 회로의 M-MOS 또는 P-MOS 바디(30)로 바이어스 전원을 인가하여 SOI 로직 회로의 고립 바디로 인해 발생하는 히스토리 효과의 문제점을 극복한다.
도 6은 도 4에 도시되어 있는 본 발명의 일 실시예에 따른 SOI 인버터 회로의 바이어스 회로의 동작 상태를 설명하기 위한 그래프이다.
도 6(a)은 SOI 인버터 회로의 입력 신호를 나타내고 있으며, 도 6(b)은 입력 신호에 따라 종래 바이어스 회로에서 SOI 인버터 회로의 N-MOS 바디로 인가되는 바이어스 전원을 나타내고 있으며, 도 6(c)은 입력 신호에 따라 본 발명에 따른 바이어스 회로에서 SOI 인버터 회로의 N-MOS 바디로 인가되는 바이어스 전원을 나타내고 있다.
도 6(b)와 도 6(c)에서 알 수 있는 바와 같이, 종래 바이어스 회로는 SOI 인터버 회로의 동작 상태에 상관없이 항상 제1 바이어스 전원(VSS=0)을 N-MOS 바디로 바이어스 전원으로 인가하는 반면, 본 발명에 따른 바이어스 회로는 입력 신호와 출력 신호가 전이되는 순간 상태에서만 제1 전원(VSS=0)을 N-MOS 바디로 바이어스 전원으로 인가한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: SOI 로직 회로 200: 바이어스 회로
210: 제1 바이어스 제어 그룹 220: 제1 바이어스 제어 그룹

Claims (12)

  1. 실리콘 온 인슐레이터(SOI, Silicon on insulator)기판 위에 형성된, N-MOS와 P-MOS를 구비하는 로직 회로의 바이어스 회로에 있어서,
    상기 바이어스 회로는 상기 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서, 상기 로직 회로의 입력 신호와 출력 신호에 따라 상기 로직 회로를 구성하는 N-MOS와 P-MOS의 바디 전원을 고정하기 위해 바이어스 전원을 인가하는 것을 특징으로 하는 바이어스 회로.
  2. 제 1 항에 있어서, 상기 바이어스 회로는
    상기 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 상기 로직 회로의 P-MOS 바디로 바이어스 전원을 인가하며, 상기 로직 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 상기 로직 회로의 P-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제1 바이어스 제어 그룹; 및
    상기 로직 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 상기 로직 회로의 N-MOS 바디로 바이어스 전원을 인가하며, 상기 로직 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 상기 로직 회로의 N-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제2 바이어스 제어 그룹을 포함하는 것을 특징으로 하는 바이어스 회로.
  3. 제 2 항에 있어서, 상기 제1 바이어스 제어 그룹은
    상기 로직 회로의 입력 신호에 따라 활성화 제어되는 제1 제어 P-MOS와 상기 로직 회로의 출력 신호에 따라 활성화 제어되는 제2 제어 P-MOS를 구비하며, 상기 제1 제어 P-MOS와 상기 제2 제어 P-MOS는 서로 직렬로 연결되어 있는 것을 특징으로 하는 바이어스 회로.
  4. 제 2 항에 있어서, 상기 제2 바이어스 제어 그룹은
    상기 로직 회로의 출력 신호에 따라 활성화 제어되는 제1 제어 N-MOS와 상기 로직 회로의 입력 신호에 따라 활성화 제어되는 제2 제어 N-MOS와 를 구비하며, 상기 제1 제어 N-MOS와 상기 제2 제어 N-MOS는 서로 직렬로 연결되어 있는 것을 특징으로 하는 바이어스 회로.
  5. 실리콘 온 인슐레이터(SOI, Silicon on insulator)기판 위에 형성된, N-MOS와 P-MOS를 구비하는 인버터 회로의 바이어스 회로에 있어서,
    상기 바이어스 회로는 상기 인버터 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서, 상기 인버터 회로의 입력 신호와 출력 신호에 따라 상기 인버터 회로를 구성하는 N-MOS와 P-MOS의 바디 전원을 고정하기 위해 바이어스 전원을 인가하는 것을 특징으로 하는 바이어스 회로.
  6. 제 5 항에 있어서, 상기 바이어스 회로는
    상기 인버터 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 상기 인버터 회로의 P-MOS 바디로 바이어스 전원을 인가하며, 상기 인버터 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 상기 인버터 회로의 P-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제1 바이어스 제어 그룹; 및
    상기 인버터 회로의 입력 신호와 출력 신호가 전이되는 동작 상태에서 상기 인버터 회로의 N-MOS 바디로 바이어스 전원을 인가하며, 상기 인버터 회로의 입력 신호와 출력 신호가 전이되지 않는 비동작 상태에서 상기 인버터 회로의 N-MOS 바디로 바이어스 전원이 인가되지 않도록 제어하는 제2 바이어스 제어 그룹을 포함하는 것을 특징으로 하는 바이어스 회로.
  7. 제 6 항에 있어서, 상기 제1 바이어스 제어 그룹은
    상기 인버터 회로의 입력 신호에 따라 활성화 제어되는 제1 제어 P-MOS와 상기 인버터 회로의 출력 신호에 따라 활성화 제어되는 제2 제어 P-MOS를 구비하며, 상기 제1 제어 P-MOS와 상기 제2 제어 P-MOS는 서로 직렬로 연결되어 있는 것을 특징으로 하는 바이어스 회로.
  8. 제 7 항에 있어서,
    상기 제1 제어 P-MOS의 게이트, 소스, 드레인은 각각 상기 인버터 회로의 입력 신호, 제1 바이어스 전원, 제2 제어 P-MOS의 소스에 연결되어 있으며,
    상기 제2 제어 P-MOS의 게이트, 드레인은 각각 상기 인버터 회로의 출력 신호, 상기 인버터 회로의 P-MOS 바디 전원에 접속되어 있는 것을 특징으로 하는 바이어스 회로.
  9. 제 6 항에 있어서, 상기 제2 바이어스 제어 그룹은
    상기 인버터 회로의 출력 신호에 따라 활성화 제어되는 제1 제어 N-MOS와 상기 인버터 회로의 입력 신호에 따라 활성화 제어되는 제2 제어 N-MOS와 를 구비하며, 상기 제1 제어 N-MOS와 상기 제2 제어 N-MOS는 서로 직렬로 연결되어 있는 것을 특징으로 하는 바이어스 회로.
  10. 제 9 항에 있어서,
    상기 제1 제어 N-MOS의 게이트, 소스, 드레인은 각각 상기 인버터 회로의 출력 신호, 제2 제어 N-MOS의 드레인, 상기 인버터 회로의 N-MOS 바디 전원에 연결되어 있으며,
    상기 제2 제어 N-MOS의 게이트, 소스는 각각 상기 인버터 회로의 입력 신호, 상기 제2 바이어스 전원에 접속되어 있는 것을 특징으로 하는 바이어스 회로.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제1 바이어스 제어 그룹의 제1 제어 P-MOS와 제2 제어 P-MOS의 바디로 상기 제1 바이어스 전원이 인가되는 것을 특징으로 하는 바이어스 회로.
  12. 제 11항에 있어서,
    상기 제2 바이어스 제어 그룹의 제1 제어 N-MOS와 제2 제어 N-MOS의 바디로 제2 바이어스 전원이 인가되는 것을 특징으로 하는 바이어스 회로.
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