CN1051644C - 半导体器件 - Google Patents
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Abstract
P－型阱区中形成存储器阵列部分，此阵列中的动态存储单元排成矩阵状，给该P－型阱区加以绝对值减小了的反向偏压；最好地适应于更新特性。考虑到高速工作，则给形成外围电路之N－沟道MOSFET的P－阱区加上一个反向偏压，使其绝对值比加给存储器阵列部分P－型阱的偏压绝对值小。考虑到负尖峰信号电压，给形成与外部接线端相连之输入电路或输出电路的N－沟道MOSEFET的P－型阱部分加以绝对值大的反偏压。
Description
本发明涉及一种半导体集成电路器件，具体而言，涉及一种有效地适用于固体电路器件的技术。这里所说的器件包括将动态存储元件布置成矩阵状的存储面层(memory mat)部分和与外部接线端相连的输入输出电路。
NIKKEI MCGRAW-HILL于1989年3月出版的《NikkeiMicro Device》第54至58页推荐一种动态随机存取存储器(RAM)，其中的金属一氧化物—半导体场效应管(MOSFET)的阈电压是通过三阱结构优选的。在该动态随机存取存储器中，N-衬底上形成的存储单元因采用P-型阱与N-型衬底法而具有改善了的抗软错误性。而且，为了改善数据保护特性，还省去数据间歇，这里的数据间歇可能是由输入引脚的负尖峰信号所引致，或是由于外围电路的N-沟道MOSFET所产生的少数载流子所致。
作为现有技术，特别是已然揭示了一种将VBB加到存储面层之P-阱上，同时将VSS加到由N-型外围电路和输入保护电路所形成之P-阱上的技术。
上述三阱结构中，为了解决元件之精细结构所引起的衬底效应问题和电流电压降问题，给形成P-沟道MOSFET和构成外围电路的N-沟道MOSFET的阱区加上特别优选的阈电压作为偏压。相反地，给存储器阵列的P-型阱区依现有技术加以反向偏压。
日本专利公开No.267617/1993公开的技术中，考虑到存储单元的更新特性，通过一个电阻器将地电位加到形成各存储单元的P-阱上，而将地电位直接加到形成外围电路的P-阱上。
日本专利公开No.267673/1991公开的技术中，将形成除读出放大器之外的外围电路中所包括的N-MOS的P-阱的势阱绝对值设定成比形成读出放大器各N-MOS的P-阱的势阱绝对值大(或深)，并将形成包括在读出放大器中各N-MOS的P-阱的势阱绝对值设成比形成包括在各存储单元中的N-MOS的P-阱的势阱绝对值大(或深)。
日本专利公开No.83289/1991公开的技术中，将构成各存储单元的MOS晶体管的阈值设定成比构成外围电路的MOS晶体管的阈值高。
日本专利公开No.212453/1992公开了一种设置P-阱势阱的技术，它将包括数据输入缓冲器及数据输出缓冲器的外围电路部分的P-阱的势阱设定成地电位，并对存储单元阵列的P-阱的势阱设定成负电位或地电位。
日本专利公开No.317372/1992公开了两项技术：其一是设置势阱的技术，将存储单元矩阵区P-阱的势阱设置成内电压，将形成外围电路中所含各N-MOS的P-阱势阱设置成地电位，以及将形成输出缓冲器各N-MOS的P-阱势阱设置成地电位；另一项也是设置势阱的技术，将存储单元矩阵区P-阱的势阱设置成内电压，将形成包括在外电路中各N-MOS的P-阱势阱设置成地电位，以及将形成输入保护元件的N-型杂质扩散层的P-阱势阱设置成内电压。
日本专利公开No.119958/1987公开了两项技术：其一是为形成包括在存储器阵列中各N-MOS的P-阱加上0V电压，同时给形成包括在外围电路中各N-MOS的P-阱施加上-3V电压的技术；另一项则是为形成存储单元阵列中所含各N-MOS的P-阱加上0V电压，同时为形成输入电路和输入保护电路中所含各N-MOS的P-阱加上-3V电压的技术。
有一种趋势，即随着元件结构变得愈精细，则更新特性会变劣。简单地说，已然发现，随着为使存储容重更大，而将元件做得愈精细，更新周期有变得更短的趋势。我们分析过这些更新特性并发现以下事实。为什么把反向偏压加到形成存储单元的P-型阱区的原因在于必须防止未选存储单元因与各位线相连而使栅压升高，防止各开关MOSFET轻微接通，以及防止通过提高各开关MOSFET的阈电压以选择地址，从而将各位线的高电平或低电平传给储能电容器。一般而言只是从这种观点而设置反向偏压，但考虑到输入引脚的负尖峰信号，也给前面提到的动态RAM提供一个相对较高，比如-3V的负偏压VBB。
然而，由于各元件的精细结构，各存储单元间场绝缘膜下面的沟道截断环，以及接到该沟道截断环和源/漏扩散层的各开关MOSFET的储能结(在储能电容器一侧)之间的PN结构需要掺杂，所以必须使P-型杂质浓度做得比较高。做为现有技术已经发现，正像上面描述那样，若提高形成存储器阵列之P-型阱区的反向偏压，则随之要增大通过PN结的泄漏电流，以便缩短更新周期。另外，本发明人已发现，随着偏压变高，诸如读出放大器、X-解码器和Y-解码器等外围电路的工作速度要变低，所以不能将偏压设定成等于P-型阱区的反向偏压。
本发明的目的在于，提供一种半导体器件，它能同时改善动态存储单元的更新特性、输入(输出)电路的噪声电阻特性以及外围电路的工作速度。
为此，本发明提供一种形成于P型衬底上的半导体器件，包括：一个动态存储单元；一个读出放大器，其用于放大从所述动态存储单元接收的信号；一个外部数据输出端；以及一个数据输出电路，其接收来自所述读出放大器的数据，并将所述数据输出到所述外部数据输出端，在所述P型衬底中设有第一P-阱、与所述第一P-阱隔开的第二P-阱和与所述第二P-阱隔开的第三P-阱，所述第二P-阱位于在所述P-型衬底中形成的一个第一N-阱中，一个包括在所述读出放大器中的第一N沟道MOSFET的源极和漏极形成于所述第一P-阱中，一个包括在所述动态存储单元中的第二N沟道MOSFET的源极和漏极形成于所述第二P-阱中，一个包括在所述数据输出电路中的第三N沟道MOSFET的源极和漏极形成于所述第三P-阱中，所述第二P-阱的电位低于所述动态存储单元的存储结点的低侧电压的电位，所述第一P-阱的电位高于所述低侧电压。
按照上面说明的方式，给形成存储器阵列部分的P-型阱区加上所需的最小反向偏压，因而，通过降低与电容器相连的源/漏区和P-型阱之间的泄漏电流来改善更新特性，进而可提高外围电路工作速度的同时，可给形成与外部接线端相应的输入电路或输出电路的P-型阱区加上相对于负尖峰信号进行测量的反向偏压。
通过以下参考附图的描述，将使本发明的上述目的和其它目的，以及新特点变得愈加清楚。
图1是表示本发明所用动态RAM的一种具体实施方式的方框图；
图2是一种具体实施方式的方框图，其中本发明所用的动态RAM的控制信号被能够看到地表示出来。
图3是表示一种基片偏压发生器的具体实施方式的电路图；
图4(a)和4(b)是元件的结构示意图，它表示本发明动态RAM的一种具体实施方式；
图5是表示本发明的动态RAM中一个存储器面层部分举例的部分电路图；
图6是表示本发明动态RAM中一个存储器面层部分举例的另一部分电路图；
图7是表示本发明动态RAM中一个存储器面层部分举例的剩余部分的另一个电路图；
图8是表示本发明动态RAM中字驱动器举例的电路图；
图9是表示本发明动态RAM中输出缓冲器举例的电路图；
图10是表示本发明动态RAM一个实例的，描述外加电压和内电压间关系的特性曲线图；
图11是说明本发明的更新特征曲线图。
图1是本发明所用的动态RAM方框图。图1的每个电路单元都是采用众所周知的半导体集成电路制做工艺在一单块单晶硅半导体衬底上形成的。将每个电路单元在实际半导体芯片上绘制并调整成几何布线。本说明书中，将采用“MOSFET”表示隔离栅场效应晶体管(IGFET)。
本实施方式中，为了防止由于要增大存储容量而扩大芯片尺寸以致造成较长的控制信号和存储器阵列驱动信号布线，使运算速度降低，在构成RAM的存储器阵列部分及其地址选择外围电路的布局中做了如下的设计。
该图给出芯片的竖向中央部分和横向中央部分形成十字交叉区。这个十字交叉区主要提供各外围电路，而由该十字交叉区划定的四个区域提供存储器阵列。总之，在竖向和横向中央部分设置十字交叉区，而在由该十字交叉区确定的四个区内形成存储器阵列。恰如下文将要叙述的，虽然没有特别的限制，对四个存储器阵列各给以大约4M比特的存储容量。从而，四个存储阵列给出的总存储能力有如大约16M比特之多。
于是将一层存储面层(MEMORY MAT)安排成使字线横向伸展，使平行互补位线(数据行或数字线)对竖向伸展。各存储面层MEMORY MAT在读出放大器SA两边成对排列。这种读出放大器SA是成对存储面层MEMORY MAT所通常采用的所谓“共享读出放大器”。
将四个分离存储器阵列各自设置在它们的关于Y-选择器Y-DECODER中央侧。使Y-选择线从Y-选择器Y-DECODER伸过多个与该Y-选择器Y-DECODER对应的存储面层MEMORY MAT，并将它们用于换接各存储面层MEMORYMAT的列开关MOSFET的栅极。
前述芯片横向中央部分的左侧设置包括X-地址缓冲器X-ADDRESS BUFFER、X-冗余电路X-REDUNDANCY CKT和X-地址驱动器X-ADDRESS DRIVER(逻辑步进LOGICSTEP)的X-相关电路；RAS控制信号电路RAS CKT；WE信号控制电路WE SYSTEM；数据输入缓冲器DIN BUFFER和内电压限幅器VCL LIMITER，将内电压限幅器VCL LIMITER布置在靠近此区的中央，并接到大约5V的外部电源VCCE，用以产生相应于大约3.3V电压的恒压VCL，送给内电路。
前述芯片横向中央部分的右侧设置包括Y-地址缓冲器Y-ADDRES BUFFER、Y-冗余电路Y-REDUNDANCY CKT和Y-地址驱动器Y-ADDRESS DRIVER(逻辑步进LOGICSTEP)的Y-相关电路；CAS控制信号电路CAS CKT和测试电路TEST FUNCTION。该芯片的中央部分设置内电压限幅器VDLLIMITER，用以给诸如地址缓冲器和译码器等外围电路产生电源电压VCL。
如果像上面所述那样，把带有与地址缓冲器对应之地址比较器的X-和Y-冗余电路X-和Y-ERDUNDANCY CKT和CAS及RAS控制信号电路CAS和RAS CKT集中布置在一个区域，就能达到高集成度，并可利用比如在接线通道两边的其它电路的分离的时钟发生器，换句话说，利用通常所用的这些接线通道将这些信号通过最短且相等的路径送到地址驱动器(逻辑步进)。
RAS控制电路RAD CKT被用来接收行址选通信号RASB，以触发X-地址缓冲器X-ADDRESS BUFFER。将被X-地址缓冲器X-ADDRESS BUFFER接收的地址信号送给X-冗余电路X-REDUNDANCY CKT。这时，与所存储的故障地址做一比较，以判断是否变换到该冗余电路。将此结果和地址信号送到X-预解码器。在这里产生一个预解码信号，并通过对应于每个存储器阵列的X-地址驱动器DV2和DV3送到对应于前述各存储面层的X-译码器X-DECODER。
另一方面，将上述RAS CKT的内信号送到WE信号控制电路WE SYSTEM和CAS控制信号电路CAS CKT。比如，通过判断前进RASB信号、列地址选通信号CASB和允许写入信号WEB的输入序列，识别自动更新方式(CBR)和测试方式(VCBR)。测试方式时，测试电路TEST FUNCTION被触发，并根据为一般/标准过程所提供的，或者所需要的各专用测试方式中的每个时刻的特有地址信号设定测试功能。
CAS控制信号电路CAS CKT是为接收信号CASB而设置的，以产生各种Y-相关控制信号。把由Y-地址缓冲器Y-ADDRESS BUDFFER与信号CASB的变化同步地接受成低电平的地址信号送到Y-冗余电路Y-REDUNDANCY CKT。这时，与所存储的故障地址做一比较，以判断是否变换到该冗余电路。将此结果和前述地址信号送到Y-预解码器。此预解码器产生一个预解码器产生一个预解码信号。通过相应于四个存储器阵列的Y-地址驱动器DV1，将此预解码信号送到每个Y-译码器Y-DECODER。另一方面，当前述CAS控制信号电路CAS CKT接收RASB信号和WEB信号时，它触发相邻的测试电路TESTFUNCTION，并由所述信号的输入序列识别测试方式。
在前述芯片竖向中央部分的上部，关于该区中央轴横向对称地总共布置有16个存储面层MEMORY MAT和8个读出放大器SA。关于它们，备有四个主放大器MA，与四组存储面层MEMORY MAT和读出放大器SA关于左侧和右侧对应。另外，在竖向中央部分的上部设有升压电路VCH，用以接收内限电压，选择字线和响应诸如地址信号或控制信号等输入信号的输入焊接区。
本实施方式中，一块备有8个存储面层MEMORY MAT和四个读出放大器SA，因此，关于前述纵轴横向对称地总共16个存储面层，MEMORY MAT和8个读出放大器SA。在本结构中，通过采用数目有如4这样小的主放大器MA，则由各读出放大器SA来的放大了的信号可经较短的传输途径传至这些主放大器MA。
在前述芯片竖向中央部分的下部，并于该区中央轴横向对称地也布置有总共16个存储面层MEMORY MAT和8个读出放大器SA。关于它们，备有四个主放大器(SA)，与四组存储面层HEMORY MAT和读出放大器SA关于两侧的每一侧对应。
另外，备有基片电压发生器VBB，用以产生负偏压，通过接收内部限压送给衬底；还备有与诸如地址信号和控制信号对应的输入焊接区，以及数据输出缓冲器电路OUTPUT BUFFER。通过采用像上面情况数目为4那样小的主放大器MA，由各个读出放大器SA来的放大了的信号就可经较短的信号传送途径被传到这些主放大器MA。
虽然该图中已省略，前述竖向中央部分的区界由焊接区的变型给出。这些焊点包括比如提供外部电源的焊点，而且总共十多个之多的焊点通常排成一行，用以提供电路的接地电位，以提高输入电平幅度，也即降低电源阻抗。使这些接地电位焊点与接地电位引线相连，这些引线是由LOC工艺做成的并沿竖直方向延伸。特别提供一些接地焊点，主要是为了降低电源阻抗。譬如，清除字线焊点、防止字驱动器的未选字线由于耦合而浮动的焊点，以及各读出放大器公共源极焊点。
结果，由于电源阻抗随着内电路的工作而降低，以及各内电路之间的接地引线被一由LOC引线框和焊线装配成的低通滤波器所连接，所以不仅对电路地电位引起的干扰被降至极小，而且各内电路之间电路接地引线的噪声扩散也被减至极小。
本实施方式中，将与大约5V外部电源VCC对应的焊点设置成与内限幅器VCL和VDL LIMITER相对应，所述限幅器进行前述的电压变换。如上所述，采取这种措施是要减小电源阻抗和抑制各内电路间电压(VCL，VDL和VCC)的噪声扩散。
输入地址焊点及控制信号RAS、CAS、WE和OE焊点均布置在前述中央部分的区域内。此外，不仅备有数据输入和输出焊点，还备有焊接控制、监控用的随动焊点，以及控制这种监控的焊点。
这些焊接控制焊点包括那些称之为静态列方式、分段方式以及用以构成X4比特的写入掩膜作用式的焊点。监控焊点则包括那些监控内电压VCL、VDL、VL、VBB、VCH和VPL的焊点。所述VPL监控以试探方式判断是否已正确地进行了VPL的调整。
内电压限幅器VCL LIMITER给外围电路产生约3.3V的电源电压。内电压限幅器VDL LIMITER产生的3.3V电源电压VDL，送给存储器阵列，也即读出放大器SA。升压电路VCH接收内电压VCL，产生升至约5.3V的字线选择电平和用来选择共享开关MOSFET的辅助电源电压。备有两个基片电压发生器，其一产生-2V的电压，送给带有构成输入/输出电路之N-沟道型MOSFET的P-型阱区；另一个则产生-1V的电压，送给带有存储面层MEMORY MAT的P-型阱区。板压发生器VPL产生存储单元的板极电压。
本实施方式的动态RAM中，将带有N-沟道MOSFET的P-型阱区分成以下三类；这是按照送到它们那里的反向偏压划分的。第一P-型阱区是前述存储器阵列的外围电路(第一电路部分)，而所述外围电路包括给与动态存储单元相连的数据线预充电的预充电电路、读出放大器以及与读出放大器和数据线相连的开关MOSFET。第二P-型阱区备有存储器阵列，其中将动态存储单元排成矩阵状。第三P-型阱区备有与外部接线端连在一起的输入电路或输出电路(第二电路部分)。前述存储器阵列是那些只将存储单元排成矩阵状的部分。
上面描述的三分P-型阱区并不意味实际上有三个区域。特别是形成存储器阵列的第二P-型阱区有多个区域，它们对应于被分成若干的的存储面层。同样，带有外围电路的第一P-型阱区也是多个区域，它们对应于前述存储面层和构成地址译码器及控制电路的逻辑电路块。另外，因为与外部接线端相连的输入/输出电路有如图1所示那样，被诸如主放大器MA和电压发生器VCH及VBB等电路所分开，所示第三P-型阱区也被适当地分开。
带有存储器阵列的第二P-型阱区被送以具有较小绝对值的反向偏压，比如-1V，其理由将于后面叙述。相反，给带有输入/输出电路(第二电路部分)送以具有较大绝对值的反向偏压，比如-2V，也就是将非正向偏压加在半导体区和该P-型阱区之间；这个非正向偏压通过外部接线端的负尖峰信号传给所述半导体区。对带有与前述存储器阵列和输入/输出电路不同之外围电路的第一P-型阱区送以电路的接地电位。结果，为提高工作速度，可降低外围电路的MOSFET的阈电压。特别是在那种供电电压低于3.3V而且内电压因内限幅器而被低于大约2.2伏的结构中，可以提高MOSFET对这种小幅值输入信号的有效电导，以提高工作速度。
对于这种三分P-型阱区，形成外围电路的第一P-型阱区被加以电路的地电位，因此不设置基片偏压发生器。对于其它两个阱区，也即第二和第三P-型阱区被送以不同的反向偏压，所以正如上面描述的那样，备有两上基片偏压发生器VBB。
关于图1所示的电路，属于外围电路(第一电路部分、第一电路或第一电路区)的电路包括下面所述者：
读出放大器SA；X-选择器(第一译码器)
X-译码器；Y选择器(第二译码器)
Y-译码器；X-冗余电路X-REDUNDANCY CKT；
X-地址驱动器X-ADDRESS DRIVER；
Y-冗余电路Y-REDUNDANCY CKT；
Y-地址驱动器Y-ADDRESS DRIVER；
内电压限幅器VL LIMITER；
内电压限幅器VCL LIMITER；
主放大器MA；(升)压发生器VCH；
(基片)电压发生器VBB；
测试电路TEST FUNCTION。
关于图1所示的电路，属于与外部接线端相连的输入/输出电路(第二电路部分，芯片内/外界面部分，第二电路，或者第二电路区)的电路包括下面所述者：
RAS(行址选通)控制信号电路RAS CKT；
CAS(列址选通)控制信号电路CAS CKT；
WE(允许写入)信号控制电路WE SYSTEM；
数据输入缓冲器DIN BUFFER；
数据输出缓冲器OUTPUT BUFFER；
X-地址缓冲器X-ADDRESS BUFFER；
Y-地址缓冲器Y-ADDRESS BUFFER。
顺带而言，可使数据输入缓冲器和数据输出缓冲器彼此靠紧地布置，并合并成输入/输出缓冲器。有关RAS控制电路RAS CKT，只有直接耦接到接收RAS信号的外部RAS信号线端的RAS信号缓冲器一部分可被确定为输入/输出电路(第二电路部分)，以下的各级电路可被确定为外围电路。有关CAS控制信号电路，只有直接耦接到接收CAS信号的外部C AS信号线端的CAS信号缓冲器部分可被确定为输入/输出电路(第二电路部分)，以下的各级电路可被确定为外围电路。有关WE信号控制电路WE SYSTEM，只有直接耦接到接收WE信号的外部WE信号线端的WE缓冲器部分可被确定为输入/输出电路(第二电路部分)，以下的各级电路可被确定为外围电路。
将读出放大器SA布置在构成存储器阵列的存储面层之间。为了减少各存储面层及读出放大器SA所占的面积，可将各存储面层中的N-沟道MOSFET与各读出放大器SA中的N-沟道MOSFET在同一P-阱中形成。既然如此，各读出放大器就未被包括在外围电路(第一电路部分)中。另外，为了减少各存储面层及X-选择器(或Y-选择器)所占的面积，可将各存储面层中的N-沟道MOSFET与X-选择器(或Y-选择器)中的N-沟道MOSFET在同一P-阱中形成。既然如此，X-选择器(或Y-选择器)未被包括在外围电路(第一电路部分)中。可将X-地址缓冲器和Y-地址缓冲器合在一起，用以确定地址信号输入电路。既然如此，使地址信号输入电路耦接于接收(外部)X-地址信号和(外部)Y-地址信号的外部地址输入线端，以便在X-地址信号(第一地址信号)的基础上产生内部X-地址信号(第一内部地址信号)，并在Y-地址信号(第二地址信号)的基础上产生内部Y-地址信号(第二内部地址信号)。外部接线端包括，供给X-地址信号和Y-地址信号的地址信号输入端，行址选通脉冲信号输入端，列址选通脉冲信号输入端，允许写入信号输入端，芯片启动信号输入端，以及用于输入外部数据或输出内部数据的数据(输入/输出)接线端。
图2为一方框图，特别表示本发明所用动态RAM中的控制信号。图2是根据前述图1的电路图设计而画出的。
RAS控制电路RAS CKT通过接收信号RASB被用于触发X-地址缓冲器X-ADDRESS BUFFER。将X-地址缓冲器X-ADDRES BUFFER所接收的地址送给X-冗余电路X-REDUNDANCY CKT。这时，与所存储的故障地址做一比较，以判断是否转换到该冗余电路。
将此结果以及前述之地址信号送给X-预解码器X-PREDEC(X1，AXn1)。这时就得到预解码信号X1和AXn1，，通过对应于各自的存储器阵列的X-地址驱动器XiB和AXn1，将它们送至相应的X-译码器X-DEC，供与前述存储面层MEMORYMAT相对应。图2中只表示了一个驱动器做为代表。
将RAS的内部信号送至WE控制电路WE CONTROL和CAS控制电路CAS CONTROL(CKT)。例如，将输入RASB信号、CASB信号以及WEB信号的顺序确定以分辨自动更新方式(CBR)和测试方式(WCBR)。在测试方式时，触发测试电路(TESTFUNCTION)，以便根据在前述普通/标准测试方式以及专用测试方式下送来的特定地址信号设定测试程序。
有关由前述述X-地址缓冲器X-ADDRESS BUFFER接收的地址信号，将这种用来控制存储面层选择的地址信号传至面层选择电路MSIL/M，并选择每个存储器阵列中所设置的多个存储面层MEMORY MAT中的一个。这时，设置各CS，使与存储面层MEMORY MAT对应，这样的CS成为共源极开关MOSFET。
四个主放大器MA对应于总共8个存储面层的四对互补数据成(4位)，所说的存储面层是关于这些主放大器MA横向对称的。根据存储面层选择信号MSiL/R来选择8个存储面层中的一个。这种选择由一个单元面层控制电路UMC执行。图2表示四对主放大器MA中的一组，而其它三组主放大器由虚线表示成未知框形式。
面层选择电路MSiL/R产生四个选择信号MSOL/R至MS3L/R。当产生譬如信号MSOL/R时，就有四个相应的存储面层被选择。由于这四个存储面层MSOL分别具有4位输入/输出节点，所以它们对应于前述四个主放大器MA。
CAS控制电路CAS CONTROL(CKT)被用来提供多种响应信号CASB的Y-控制信号。与信号CASB的变化同步于低电平上，由Y-地址缓冲器Y-ADDRESS BUFFER所接收的地址信号被送给Y-冗余电路Y-REDUNDANCY CKT。这时，与所存储的故障地址做一比较，以判断是否切换该冗余电路。
将此结果以及前述之地址信号送至Y-预解码器Y-PRE DE(Y1，AYn1)。这时，产生预解码信号Y1和AYn1。将这些预解码信号Y1和AYn1通过Y-地址驱动器(最后一级)YiB和AYn1送到各Y解码器Y-DEC提供给相应的四个分离的存储器阵列。图2中，只表示了一个Y-驱动器YiB和AYn1B做为代表。
前述CAS控制电路CAS CONTROL(CKT)在它接收RASB信号和WEB信号时触发邻接的测试电路TEST FUNCTION，通过判断它们的输入顺序，判定测试方式。
虽然图2中已省略，但提供地址信号和控制信号的焊点被聚集并排列在芯片的中央部分。结果，可使每个焊点到相应电路的距离被缩短到一个大体相等的长度。因此，通过采用本实施方式的这种电路设计，就能够以高速度接收地址信号和控制信号，而将多位地址信号之所引起的时滞减至最小。
如图2所示，各读出放大器(SA)的电源VDL和外围电路的电源VCL也布置在芯片中央部分。这样，各种电压均可通过较短且等长的布线而被送至安排在芯片四个角上的电路。另外，在这些电路中，可将各种电容器(未示出)沿着电源线分散地安排，相对地说，它们具有较大的电容量，以使电压稳定，也就是以便降低电源阻抗。
图3是表示基片偏压发生器一种具体实施方式的电路图。这种具体的基片偏压发生器是一个用来产生具有较高绝对值反向偏压，如-2V的电路，这个偏压被送给形成前述输入向/输出电路的第二P-型阱区。
为了以较低的能量消耗，有效地产生这种基片偏压，周期性地将振荡脉冲OSC和OSCB送给以下的电荷泵源电路(这就像使该偏压的绝对值从上述-2V的2经后面将述及的控制电路被降低的情况一样)，以产生负的反向偏压VBB1，从而得以形成-2V的反向偏压。前述振荡脉冲OSC和OSCB以相反的相位，但不重叠的方式由脉冲发生器生成，所述发生器是由构成一延时电路的倒相电路N6至N9、门电路G4和G5，以及输出倒相电路N10构成的。
将上述相位相反的振荡脉冲OSC和OSCB传送给两个交替工作的电荷泵源电路，从而交替完成准备动作和输出动作，以便有效地产生负电压。特别当振荡脉冲OSC处于低电平时，倒相电路N1和N2的输出为高电平。这时，由于P-沟道MOSFET Q1和Q2被节点A电位的负电压所导通，使电容器C1和C2被预先充电。
这时，振荡脉冲OSCB处于高电平，在前一周期已由倒相电路N3输出信号的低电平充完电的电容器C3所保持的电压转为负的，从而导通P-沟道型开关MOSFET Q7。因此，根据与振荡脉冲OSCB的高电平相应的倒相电路N4的低电平，电容器C4之节点A的负电压作为反偏压VBB1也经开关MOSFET Q7被输出。
接下去，当振荡脉冲OCS变为高电平时，倒相电路N1的输出信号变为低电平，以致电容器C3所保持的电压因前述之前次充电动作而转为负的，从而导通P-沟道型开关MOSFET Q3。与此同步地，倒相电路N2的输出信号也变为低电平，以致使电容器C2的节点B的负电压作为反向偏压VBB1经处于导通状态的前述开关的MOSFGT Q3被输出。
这时，振荡信号OSCB处于低电平，同时P-沟道型MOSFETQ5和Q6因倒相电路N3和N4输出信号的高电平及节点B的负电压而处于导通状态，因而电容器C3和C4被充电。当振荡脉冲OSC和OSCB被更迭时，一方面执行负电压输出动作，而另一方面执行充电动作，从而使有效的电荷泵源作用得以实观。
参考符号M3代表金属线，它可由母片法形成，用以选成MOSFET Q3和Q7的二极管耦接。这时，使得前述电容器C1和C3所产生的负电压无效，以致由电容器C2和C4产生的负电压为MOSFETQ3和Q7的阈电压所降低并被输出。
用以将-1V的偏压加给形成存储器阵列的第一P-型阱区的基片偏压发生器由类似于图3电路的电路构成。不过，为使电容器C1至C4预先充电而建立高电平的倒相电路N1至N4的工作电压是由内限幅器产生的低电压。例如，当自外部接线端供给的电源电压为5V时，这个工作电压是有如上面说过的比如大约3.3V的恒定电压VDL。当由外部接线端送来的电源电压是大约3.3V时，它就是由内限幅器建立的比如2.2V的恒定电压VDL。
当像上所述的那样，由外部接线端供给的电源电压VCCE是大约5V，而内电压限幅器的恒定电压VDL是大约3.3V时，通过采用前述之母片法以二极管方式耦接前述MOSFET Q3和Q7，造成用以产生送给第一P-型阱区偏压的电荷泵源电路中的金属线M3。这样，利用因两个MOSFET Q3和Q4的阈电压而造成电压降落，产生像上面说过那样的绝对值小的偏压，比如-1V。
当外部接线端供给的电源电压VCCE是大约3.3V，而内电压限幅器的恒定电压VDL是像2.2V那样低的时候，在用来产生送给第一P-型阱区偏压的电荷泵源电路中，利用前述之母片法，通过金属线M3，由电容器C1和C3产生一个负电压开关信号。使这些MOSFET Q3和Q7被转换，以便像上面那样，甚至在如上述之低电压时，都有效地产生-1V的反向偏压。
门电路G1到G3根据送给它们的输入信号的配合，间歇地输出振荡脉冲OSC和OSCB，以致可如上述那样将基片偏压设定为-2V。这样，就使无效电流消耗被抑制，同时也使基片偏压被控制在一个恒定的水平上。不过，在为了做老化试验而使电源电压升高时，这个基片偏压随着电源电压的升高而升高。用于产生比如前述存储器阵列的-1V基偏压的基片偏压电路也就被配以控制电路，以便根据恒定电压和老化试验来提高这个偏压。
图4(a)和4(b)是表示本发明动态RAM中示意的元件结构断面图。图4(a)表示采用N-型衬底(N-SUB)的例子，图4(b)则表示采用P-型衬底(P-SUB)的例子。
图4(a)中采用N-型衬底。这种实施方式具有采用N-型衬底的三阱结构。在这种N-型衬底N-SUB中，形成深P-型阱PWELL#1和PWELL2。在所形成的这个深P-型阱PWELL#1中有一个第三P-型阱区BP3，构成输入/输出部分的N-沟道MOSFET就在此形成，还有一形成P-沟道MOSFET的第三N-型阱区BN3。
给形成构成前述输入/输出部分的P-沟道MOSFET的第三N-型阱区BN3加以电源电压VCC或提升的电压VCH。给形成构成前述输入/输出部分的N-沟道MOSFET的第三P-型阱区BP3加以-2V的偏压VbbI/01，尽管未详细表示，此偏压是由前述基片偏压发生器产生的。通过P-型阱区BP4，给在那里形成输入/输出部分的P-型阱区PWELL#1加上电路的地电位VSS。给构成保护环的N-型阱区BN4加以电源电压VCC，同时这个N-型阱区BN4还吸收深P-型阱区PWELL中的少数载流子。
在深P-型阱区PWELL#2中所形成的第二P-型阱区BP2和第二N-型阱区BN2中，形成构成外围电路的N-沟道MOSFET和P-沟道MOSFET，所述阱区PWELL#2与构成输入/输出部分的深P-型阱区PWELL#1是分离的。给形成构成外围电路的P-沟道MOSFET的第二N-型阱区BN2加以电源电压VCC或提升的电压VCH。作为例子，正如后面将要描述的那样，给形成P-沟道MOSFET的第二N-型阱区BN2加上提升的电压VCH，而这里的P-沟道MLSFET构成字驱动器，以便相应于所述提升的电压产生字线选择信号。给形成P-沟道MSFET的第二N-型阱区BN2加上电压VCC；这里的P-沟道MOSFET构成诸如由内电源电压控制的译码器电路。虽未详细示出，给形成N-沟道MOSFET的第二P-型阱区BP2加上地电位VSS(Vbbperi)。
给形成存储器阵列(或存储面层)的第一P-型阱区BP1加上-1V的基片偏压VBBmat；其中的存储器阵列(或存储面层)形成于前述之N-衬底N-SUB中。围绕这种存储器阵列，设有保护环，它包括在N-型衬底N-SUB中的一对深P-型阱区PWELL#3和一个被这对P-型阱区PWELL#3所夹着的N-型阱区BN5。
图4(b)中采用P-型衬底。这种实施方式中具有采用P-型衬底的三阱结构。在该P-型衬底P-SUB中，形成深N-型阱NWELL#1和NWELL#2。在所形成的这个深N-型阱NWELL#1中，有其中形成构成输入/输出部分之N-沟道MOSFET的第三P-型阱区BP3和其中形成P-沟道MOSFET的第三N-型阱区BN3。
给形成构成前述输入/输出部分之P-沟道MOSFET的第三N-型阱区BN3加以电源电压VCC或提升的电压VCH。给形成构成前述输入/输出部分之N-沟道MOSFET的第三P-型阱区BP3加以-2V的偏压Vbbi/01，尽管未详细示出，此偏压是由前述之基片偏压发生器产生的。给形成输入/输出部分的N-型阱区NWELL#1加以电源电压VCC。给构成保护环的第四N-型阱区NB4加上电源电压VCC。给第四P-型阱区BP4加以地电位VSS。给衬底P-SUB加以电路的地电位VSS。
构成外围电路的N-沟道MOSFET和P-沟道MOSFET形成于在P-型衬底P-SUB中所形成的第二P-型阱区BP2和第二N-型阱区NB2中。给形成构成外围电路之P-沟道MOSFET的第二N-型阱区BN2加以电源电压VCC或提升的电压VCH。作为例子，恰如后面将要述及者，给形成构成字驱器之P-沟道MOSFET的第二N-型阱区BN2加以提升的电压VCH；所述字驱动器用于根据该附加电压产生字线的选择信号。给形成构成诸如在内电源电压下工作之译码器电路的P-沟道MOSFET的第二N-型阱区BN2加以电压VCC(Vbbperi)。虽然未详细示出，给形成N-沟道MOSFET的第二P-型阱区BP2加以地电位VSS。
存储器阵列(或存储面层)被形成于第一P-型阱区BP1中，而后者形成于深N-型阱区NWELL#2中。给该第一P-型阱区BP加以-1V的基片偏压VBBmat在存储器阵列的外围，设有保护环，它包括一个浅N-型阱区BN5的一对夹着所述浅N-型阱区BN5的第五、第六浅P-型阱区BP5和BP6。给该N-型阱区BN5加以电源电压VCC，而给第六P-型阱区BP6加以电路的地电位VSS。
图5至7是表示本发明动态RAM中存储面层部分一种具体实施方式的电路图。这种具体地存储面层是前述之共享读出放大器类型。所以，使两个存储面层跨过读出放大器布置着。
图5中表示出构成读出放大器、预充电电路的P-沟道放大MOSFET，还表示出与读出放大器和位于读出放大器左侧的存储器阵列的数据线相连的开关MOSFET。使存储器阵列形成于第一P-型阱区BP1中。给这个第一P-型阱区加以具有小绝对值，比如像上面所述的-1V那样的基片偏压。
构成读出放大器的P-沟道放大器MOSFET被形成在N-型阱区BN中。与左侧存储器阵列的数据线和读出放大器相连的N-沟道型开关MOSFET，用于缩短数据线并供送一半预先充电电压的N-沟道型预先充电MOSFET，以及构成图6所示之读出放大器的N-沟道放大MOSFET都被形成在第三P-型阱区中。给该第三P-型阱区像上面所说的那样加上电路的地电位。
图6中表示出前述之N-沟道型放大MOSFET、P-沟道型放大MOSFET、以及与右侧存储器阵列和数据线以及读出放大器相连的N-沟道开关MOSFET。在本实施方式中，为了校正读出放大器的输入补偿，读出放大器在其放大开始的时候，首先触发N-沟道放大MOSFET，旨在通过采用位于源极一侧的电容器来校正N-沟道放大MOSFET栅极与源极之间的阈电压变化。
特别是通过电容器使源极电位降至地电位，从而在第一级完成放大。当把放大信号放大时，被连在放大MOSFET的源极与公用源极线之间的N-沟道MOSFET被导通，开始正常的放大作用。这之后，P-沟道放大MOSFET被触发，使得已被前述N-沟道放大MOSFET的放大作用所降低的高电平升高到电源电压的水平。
前述P-沟道放大MOSFET被形成在N-型阱区中，而与右侧存储器阵列的数据线及读出放大器相连的N-沟道开关MOSFET被形成在加有电路地电位的第三P-型阱区中。另外，存储器阵列被形成在第一P-型阱区中。像前面描述过的那样，给此第一P-型阱区加以比如-1V的基片偏压。
图7表示前述之存储器阵列和列开关。如同本实施方式一样，列开关位于夹着读出放大器的两个存储器阵列的右端部，以致左侧存储器阵列的放大信号利用右侧存储器阵列的数据线作为信号系统导线与输入/输出线相联系；这是在未经选择的时间实现的。换句话说，在读左侧的存储器阵列时，在读出放大器被触发后，右侧存储器阵列的开关MOSFET被导通，利用数据线为信号线，对前述输入/输出线实现传输。在读右侧储器阵列时，通过列开关MOSFET对输入/输出线实现传输；这当中的列开关MOSFET的数据线信号是被选择过的。前述之列开关由N-沟道MOSFET组成。这些列开关MOSFET形成于第三P-型阱区中，并被加给比如电路之地电位那样的偏压。
图8是表示字驱动器的一种具体实施方式的电路图。为选择存储单元的地址，要利用MOSFET的阈电压使得字驱动器的电位高于读出放大器的工作电压，以便实现储能电容器的全写。因此，将工作电压设定成诸如VCH的提升了的电压。另一方面，因为采用了内限幅的电压，译码器等就必须受到电平变换。
本实施例中，由门电路G1对信号A至C译码，产生存储器阵列选择信号。正如上面所述那样，由于这个信号比提升的电压VCH低，所以利用门电路G2和G3，以工作于提升电压VCH和倒向电路N2上的插口形式产生一个变化电平信号WPH。
在所选定的存储器阵列中，信号WPH达到高电平VCY，以断开P-沟道MOSFET。所有的接收译码器输出DEC1至DEC3的N-沟道MOSFET被导通，以产生处于低电平的选择信号。结果，构成字驱动器的P-沟道MOSFET被导通，将字线WLi的电平升高到高电平VCH。接收此字线WLi的P-沟道MOSFET是用于反馈的P-沟道MOSFET，它们的电导较小，所以利用前述之译码器输出DEC1至DEC3将字驱动器的输入信号设定为低电平。
为了选择字线，接收各字线的低电平的反馈用反馈P-沟道MOSFET处在使字驱器的输入信号固定在VCH的状态。在未被选定的存储器阵列中，信号WPH处于低电平，使字驱动器的输入固定在高电平，例如VCH。
在这个外围电路中，给带有P-沟道MOSFET以便在高电平VCH下输出信号的N-型阱区NB加以相应的高电压VCH。简单地说，恰如图3所示者，根据被送给形成于N-型阱区中的P-沟道MOSFET源极的工作电压，给N-型阱区加上比如VCC/VCH那样的偏压。
图9是表示输出缓冲器一种具体实施方式的电路图。该输出缓冲器由输出控制电路和输出电路组成。由CMOS电路组成的输出电路包括一个P-沟道输出MOSFET Q1和一个N-沟道输出MOSFET Q2。输出控制电路由门电路G1和G2、倒相电路N1至N3、以及电阻R1和R2组成。
N-沟道输出MOSFET Q2形成于第二P-型阱区BP2中，并被加给比如-2V的基片偏压VBB1，以致输出MOSFET Q2的漏极和第二P-型阱区可以不被从外部接线端IO1传来的负尖峰信号所正向偏置。P-沟道输出MOSFET Q1形成于N-型阱区中，同时其源极被加以电源电压VCCE。所以，尽管未示出，N-型阱区被加以电源电压VCE，做为偏压。
相反，构成门电路G1和G2的N-沟道MOSFET以及构成控制电路的倒相器N1至N3形成于第三P-型阱区，并给它们加以前述电路的地电位，做为偏压。附带地，构成控制电路的各P-沟道MOSFET形成在N-型阱区，并给它们加以与工作电压相应的电源电压，做为偏压。
图10表示本发明动态RAM的一种具体实施方式的外加电压与内电压之间关系的特性曲线图。在这个实施例中，从外部接线端供给一个大约3.3V的外部电源电压Vext。对于这个3.3V的外部电源电压Vext而言，为了工作在画阴影线的区域A中，而使内电压为常数。换句话说，即使外部电源电压Vext在3.3V周围允许的范围内波动，存储器阵列的基片电压Vbbmat也被稳定在大约-1V左右。输入/输出部分可被稳定在大约-2V的VbbI/01，或者可能随着VbbI/02的外部电源电压改变。
为了有效地进行强化(或者老化)试验的加速性试验，根据当电源电压VCC1在规定的允许范围内增高时电源电压的升高，使内电压增高。特别是，如果为了强化试验而把电源电压设定在画阴影线的区域B中的一个值，则内电压相应地升高。
电压VCH是字线被选择时的提高了的电压。电压Vcc1是(内部)电源电压，而电压Vcc2也是(内部)电源电压，但比电压Vcc1高。如果这样来配备这两种内部电源电压，则在需要具有高速工作或者具有噪声等效电阻的电路中，就可以用电压Vcc2代替电压Vcc1。电压Vcchalf是一个为电源电压Vcc1之半的内电压，而且可被用作为存储单元的板压。电压Vccperi是被加给外围电路(或者第一电路部分)的P-阱的电压。电压Vbbmat是加给存储面层的P-阱的电压。电压VbbI/01或者VbbI/02是加给输入/输出电路(或者第二电路部分)的P-阱的电压。
图11是说明本发明的更新特性曲线图。必须根据大约16兆比特或者64兆比特存储单元这样的大数中具有最坏更新特性曲线的单元来确定更新周期。从图11可以理解，随着使基片偏压Vbb变得较浅，更新时间tREF必然要变得比较长。
甚至在各个具有同样特性曲线的单元中，随着使前述基片偏压的绝对值变得越小，加在与存储单元的电容器相连的源极/漏极与衬底之间的电压变得越低，以相应地降低泄漏电流。这是因为，随着存储容量增加到大约16兆比特或者64兆比特，存储容量的量变得比较小，因此前述之泄漏电流就不可能被忽略。在具有如此大存储容量的动态RAM中，几乎不可能使所有存储单元的特性曲线一样。某些1比特或者几个比特的存储单元可以具有较短的更新时间，以相应地增加为设定更新周期用的消耗电流。
关于本发明的结构，其中将基片偏压设定成所需的最小值，以降低与存储单元电容器相连的源极/漏极与衬底之间的电压，从而降低泄漏电流；具有大存储容量的态RAM的更新周期可以被急剧地拉长，以减少相应的能量消耗。
借助到现在为止所述的各具体实施例，可达到如下的功能和效果。
(1)形成具有排成矩阵状之动态存储单元的存储面层的P-型阱部分被加以设定成具有较小绝对值电压的反向偏压，使更新特性曲线最优化；考虑到负尖峰信号电压，给形成与外部接线端相连的输入电路或者输出电路的N-沟道MOSFET加上被设定成具有较大绝对值电压的反向偏压。这样就收到一种效果；可使带有与外部接线端相对应输入电路或输出电路的P-型阱区被保护免受负尖峰信号影响，而降低泄漏电流，从而改善更新特性。
(2)除了存储面层以及输入电路或者输出电路的N-沟道MOSFET以外的N-沟道MOSFET形成于第二P-型阱区，并被加以电路的地电位。因此产生一个效果：即使在低电压时，也能提高工作的速度。
(3)加给第一P-型阱区的第一反向偏压是由采用脉冲信号的电荷泵源电路产生的，所述脉冲信号由被做成常数的内电压产生。因此达到可使基片偏压成为常值的效果。
虽然我们的发明已结合其具体实施方式被具体描述，但不应成为对它的限制，而当然可以各种方式改良之，不致脱离它的要旨。例如，动态RAM的电路设计不限于图1的具体形式，而可以取多种形式。类似地，基片偏压发生器或者其它的内部电路均可取多种形式。可由内电路产生基片电压，但如果需要的话，可不从外边被加给。外围电路形成于其中的P-型阱区，可如上面所述的那样，被加给电路地电位，但也被加给有如存储器阵列或输入/输出电路所加的同样的偏压。
本发明可被广泛地应用于不仅只是动态RAM，而且还可被应用于诸如数字集成电路那样的半导体集成电路器件；这里的数字集成电路由具有排成矩阵状的动态存储单元的存储面层组成。
以下将简要叙述由这里公开之本发明的典型代表所产生的效果。形成具有排成矩阵状的动态存储元件的存储面层之P-型阱部分被加以设定成较小绝对值电压的反向偏压，使更新特性最优化；考虑到负尖峰信号电压，又给形成与外部接线端相连之输入电路或输出电路的N-沟道MOSFET的P-型阱部分加以被设定成具有较大绝对值的电压之反向偏压。因此，可使带有对应于外部接线端的输入电路或输出电路的P-型阱区免受负尖峰信号影响，而减少泄漏电流，以改善更新特性。
在第二P-型阱区中，形成除存储面层以及输入电路或输出电路的N-沟道MOSFET以外的N-沟道MOSFET，并给它们加以电路的地电位，以致即使在低电压时也能提高工作的速度。
利用采用脉冲信号的电荷泵源电路产生加给第一P-型阱区的第一反向偏压，所说脉冲信号是由被做成常值的内电压所产生的；因此，可使基片偏压为常值。
Claims (7)
1.一种形成于P型衬底上的半导体器件，包括：
一个动态存储单元；
一个读出放大器，其用于放大从所述动态存储单元接收的信号；
一个外部数据输出端；以及
一个数据输出电路，其接收来自所述读出放大器的数据，并将所述数据输出到所述外部数据输出端，
其特征在于，
在所述P型衬底中设有第一P-阱、与所述第一P-阱隔开的第二P-阱和与所述第二P-阱隔开的第三P-阱，
所述第二P-阱位于在所述P-型衬底中形成的一个第一N-阱中，
一个包括在所述读出放大器中的第一N沟道MOSFET的源极和漏极形成于所述第一P-阱中，
一个包括在所述动态存储单元中的第二N沟道MOSFET的源极和漏极形成于所述第二P-阱中，
一个包括在所述数据输出电路中的第三N沟道MOSFET的源极和漏极形成于所述第三P-阱中，
所述第二P-阱的电位低于所述动态存储单元的存储结点的低侧电压的电位，
所述第一P-阱的电位高于所述低侧电压。
2.根据权利要求1所述的半导体器件，
其特征在于，所述第三P-阱位于与所述第一N-阱隔开的第二N-阱中。
3.根据权利要求2所述的半导体器件，
其特征在于，所述第二P-阱的电位不同于所述第三P-阱的电位。
4.根据权利要求3所述的半导体器件，
其特征在于，所述第一P-阱的电位为地电位。
5.根据权利要求3所述的半导体器件，
其特征在于，还包括一个内部电源电路，其产生一个低于外部电源电压的内部电源电压，供到所述读出放大器作为高侧电源电压。
6.根据权利要求1所述的半导体器件，
其特征在于，所述读出放大器的低侧电源电压被供到所述第一N沟道MOSFET的所述源极和所述第一P-阱。
7.根据权利要求1所述的半导体器件，
其特征在于，所述第三P-阱位于所述第一N-阱的外部。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP169050/94 | 1994-06-28 | ||
| JP16905094A JP4037470B2 (ja) | 1994-06-28 | 1994-06-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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| US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
| JP3274306B2 (ja) * | 1995-01-20 | 2002-04-15 | 株式会社東芝 | 半導体集積回路装置 |
| US7705383B2 (en) | 1995-09-20 | 2010-04-27 | Micron Technology, Inc. | Integrated circuitry for semiconductor memory |
| US6967369B1 (en) * | 1995-09-20 | 2005-11-22 | Micron Technology, Inc. | Semiconductor memory circuitry |
| US5753956A (en) * | 1996-01-11 | 1998-05-19 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
| US6750527B1 (en) | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
| JP4041156B2 (ja) * | 1996-05-30 | 2008-01-30 | 株式会社東芝 | 半導体集積回路装置の検査方法 |
| JP3600393B2 (ja) * | 1997-02-10 | 2004-12-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100565941B1 (ko) * | 1997-06-16 | 2006-03-30 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체집적회로장치 |
| US6040605A (en) * | 1998-01-28 | 2000-03-21 | Hitachi, Ltd. | Semiconductor memory device |
| JPH11214640A (ja) | 1998-01-28 | 1999-08-06 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその制御方法 |
| US6284316B1 (en) * | 1998-02-25 | 2001-09-04 | Micron Technology, Inc. | Chemical vapor deposition of titanium |
| JP3733252B2 (ja) * | 1998-11-02 | 2006-01-11 | セイコーエプソン株式会社 | 半導体記憶装置及びその製造方法 |
| JP2001007227A (ja) | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| US6522587B1 (en) | 1999-06-23 | 2003-02-18 | Seiko Epson Corporation | Non-volatile semiconductor memory devices |
| JP3743486B2 (ja) | 1999-06-23 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| JP2001060674A (ja) * | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 不揮発性メモリトランジスタを含む半導体装置 |
| JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| US7112978B1 (en) | 2002-04-16 | 2006-09-26 | Transmeta Corporation | Frequency specific closed loop feedback control of integrated circuits |
| US7941675B2 (en) * | 2002-12-31 | 2011-05-10 | Burr James B | Adaptive power control |
| JP4489345B2 (ja) | 2002-12-13 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US7228242B2 (en) | 2002-12-31 | 2007-06-05 | Transmeta Corporation | Adaptive power control based on pre package characterization of integrated circuits |
| US7953990B2 (en) | 2002-12-31 | 2011-05-31 | Stewart Thomas E | Adaptive power control based on post package characterization of integrated circuits |
| WO2004112145A1 (ja) * | 2003-06-10 | 2004-12-23 | Fujitsu Limited | パンチスルー耐性を向上させた半導体集積回路装置およびその製造方法、低電圧トランジスタと高電圧トランジスタとを含む半導体集積回路装置 |
| JP2005092963A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性記憶装置 |
| US7649402B1 (en) * | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7012461B1 (en) | 2003-12-23 | 2006-03-14 | Transmeta Corporation | Stabilization component for a substrate potential regulation circuit |
| US7129771B1 (en) | 2003-12-23 | 2006-10-31 | Transmeta Corporation | Servo loop for well bias voltage source |
| US7692477B1 (en) | 2003-12-23 | 2010-04-06 | Tien-Min Chen | Precise control component for a substrate potential regulation circuit |
| TWI237402B (en) * | 2004-03-24 | 2005-08-01 | Epistar Corp | High luminant device |
| US7562233B1 (en) | 2004-06-22 | 2009-07-14 | Transmeta Corporation | Adaptive control of operating and body bias voltages |
| US7774625B1 (en) | 2004-06-22 | 2010-08-10 | Eric Chien-Li Sheng | Adaptive voltage control by accessing information stored within and specific to a microprocessor |
| US20060104101A1 (en) * | 2004-11-17 | 2006-05-18 | Wen-Lin Chen | Memory and related manufacturing method thereof |
| US7141998B1 (en) * | 2005-05-19 | 2006-11-28 | International Business Machines Corporation | Method and apparatus for burn-in optimization |
| JP4803756B2 (ja) * | 2008-02-18 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US20110298435A1 (en) | 2010-06-07 | 2011-12-08 | Skyworks Solutions, Inc. | Apparatus and method for voltage distribution |
| JP2021149659A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路、メモリコントローラ、およびメモリシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148255A (en) * | 1985-09-25 | 1992-09-15 | Hitachi, Ltd. | Semiconductor memory device |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60249584A (ja) * | 1984-05-25 | 1985-12-10 | アイシン精機株式会社 | ロボツトハンドの芯出し装置 |
| JPS61231740A (ja) * | 1985-04-05 | 1986-10-16 | Sumitomo Metal Mining Co Ltd | ハーメチックシールカバーの製造方法 |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| JPH0671067B2 (ja) | 1985-11-20 | 1994-09-07 | 株式会社日立製作所 | 半導体装置 |
| JPH0685422B2 (ja) | 1985-11-07 | 1994-10-26 | 三菱電機株式会社 | 半導体集積回路 |
| JPS6386559A (ja) | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体記憶装置 |
| US4751679A (en) * | 1986-12-22 | 1988-06-14 | Motorola, Inc. | Gate stress test of a MOS memory |
| JPH0830028B2 (ja) * | 1987-06-15 | 1996-03-27 | ダイキン工業株式会社 | 含フッ素脂環式化合物及びその製造法 |
| DE3855945T2 (de) * | 1987-07-10 | 1997-11-13 | Toshiba Kawasaki Kk | Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration |
| JPH01193507A (ja) * | 1988-01-27 | 1989-08-03 | Hitachi Ltd | 負荷急減時の脱気器の圧力および水位制御装置 |
| JPH0229140A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 受信データ復調方式 |
| JPH01231740A (ja) * | 1988-12-28 | 1989-09-18 | Toshiba Corp | 画像形成装置 |
| JPH02264462A (ja) | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0358475A (ja) | 1989-07-26 | 1991-03-13 | Sony Corp | 半導体メモリ |
| JPH0383289A (ja) | 1989-08-25 | 1991-04-09 | Nec Corp | Ｍｏｓ型半導体記憶装置 |
| JP2503707B2 (ja) | 1990-02-07 | 1996-06-05 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH03276673A (ja) | 1990-03-26 | 1991-12-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2523409B2 (ja) | 1990-05-02 | 1996-08-07 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0427394A (ja) * | 1990-05-21 | 1992-01-30 | Uop Inc | 醗酵中モナスカスから結晶性色素を直接製造する方法 |
| JPH04317372A (ja) | 1991-04-17 | 1992-11-09 | Nec Corp | 半導体記憶装置 |
| JPH0535615A (ja) * | 1991-08-01 | 1993-02-12 | Toshiba Corp | 計算機システムのデータ保存復元装置 |
| JPH05189968A (ja) | 1992-01-16 | 1993-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3047605B2 (ja) | 1992-03-18 | 2000-05-29 | 富士通株式会社 | ダイナミックｒａｍ |
| US5212442A (en) * | 1992-03-20 | 1993-05-18 | Micron Technology, Inc. | Forced substrate test mode for packaged integrated circuits |
| JPH05292179A (ja) * | 1992-04-10 | 1993-11-05 | Ricoh Co Ltd | 電話装置 |
| KR940003026A (ko) | 1992-07-13 | 1994-02-19 | 김광호 | 트리플웰을 이용한 반도체장치 |
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| US5595925A (en) | 1994-04-29 | 1997-01-21 | Texas Instruments Incorporated | Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein |
| JP4037470B2 (ja) * | 1994-06-28 | 2008-01-23 | エルピーダメモリ株式会社 | 半導体装置 |
| US5619459A (en) * | 1995-05-31 | 1997-04-08 | Micron Technology, Inc. | On-chip mobile ion contamination test circuit |
| US5905682A (en) * | 1997-08-22 | 1999-05-18 | Micron Technology, Inc. | Method and apparatus for biasing the substrate of an integrated circuit to an externally adjustable voltage |
| US6185139B1 (en) * | 2000-01-12 | 2001-02-06 | Motorola, Inc. | Circuit and method for enabling semiconductor device burn-in |
-
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-
2002
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-
2004
- 2004-01-30 US US10/767,078 patent/US6906971B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148255A (en) * | 1985-09-25 | 1992-09-15 | Hitachi, Ltd. | Semiconductor memory device |
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|---|---|
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| US5654577A (en) | 1997-08-05 |
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