KR100616339B1 - 반도체 기억장치 및 반도체장치 - Google Patents

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Abstract

반도체장치(100)는, 커패시터(32a, 32b)와, 불순물영역(11a)을 갖고, 불순물영역(11a)의 한쪽이 커패시터(32a, 32b)에 전기적으로 접속되어 커패시터(32a, 32b)에 축적되는 전하의 출입을 제어하는 액세스 트랜지스터(T6)와, 실리콘기판(1) 상에 위치하고, 커패시터(32a, 32b)의 스토리지 노드(30)의 전위를 유지하는 래치회로(130)와, 액세스 트랜지스터(T6)의 불순물영역(11a)의 다른쪽에 접속되는 비트선(19b)을 구비한다. 래치회로(130)의 적어도 일부분이 비트선(19b)의 위쪽에 설치된다.
반도체, 기억장치, 트랜지스터, 소비전력, 사이즈, SRAM, DRAM

Description

반도체 기억장치 및 반도체장치{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 따른 반도체장치의 등가회로도이다.
도 2는 본 발명의 실시예 1에 따른 반도체장치의 평면도이다.
도 3은 도 2에서의 III-III 선에 따른 단면도이다.
도 4는 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제1 공정을 나타내는 평면도이다.
도 5는 도 4에서 나타내는 메모리셀영역을 상세히 나타내는 평면도이다.
도 6은 도 4에서의 VI-VI 선에 따른 단면도이다.
도 7은 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제2 공정을 나타내는 평면도이다.
도 8은 도 7에서의 VIII-VIII 선에 따른 단면도이다.
도 9는 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제3 공정을 나타내는 평면도이다.
도 10은 도 9에서의 X-X 선에 따른 단면도이다.
도 11은 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제4 공정을 나타내는 평면도이다.
도 12는 도 11에서의 XII-XII 선에 따른 단면도이다.
도 13은 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제5 공정을 나타내는 평면도이다.
도 14는 도 13의 부하트랜지스터 T3 및 T4를 상세히 나타내는 평면도이다.
도 15는 도 13에서의 XV-XV 선에 따른 단면도이다.
도 16은 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제6 공정을 나타내는 평면도이다.
도 17은 도 16에서의 XVII-XVII 선에 따른 단면도이다.
도 18은 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제7 공정을 나타내는 평면도이다.
도 19는 도 18에서의 XIX-XIX 선에 따른 단면도이다.
도 20은 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법의 제8 공정을 나타내는 단면도이다.
도 21은 본 발명의 실시예 1에 따른 다른 반도체장치의 등가회로도이다.
도 22는 본 발명의 실시예 2에 따른 반도체장치의 단면도이다.
도 23은 본 발명의 실시예 3에 따른 반도체장치의 평면도이다.
도 24는 도 23에서의 XXIV-XXIV 선에 따른 단면도이다.
도 25는 본 발명의 실시예 4에 따른 반도체장치의 단면도이다.
도 26은 도 25에서 나타내는 반도체장치의 제조방법의 제1 공정을 나타내는 평면도이다.
도 27은 도 26에서의 XXVII-XXVII 선에 따른 단면도이다.
도 28은 도 25에서 나타내는 반도체장치의 제조방법의 제2 공정을 나타내는 평면도이다.
도 29는 도 28에서의 XXIX-XXIX 선에 따른 단면도이다.
도 30은 도 25에서 나타내는 반도체장치의 제조방법의 제3 공정을 나타내는 평면도이다.
도 31은 도 30에서의 XXXI-XXXI 선에 따른 단면도이다.
도 32는 본 발명의 실시예 5에 따른 반도체장치의 등가회로도이다.
도 33은 도 32에서 나타내는 반도체장치의 평면도이다.
도 34는 도 33에서의 XXXIV-XXXIV 선에 따른 단면도이다.
도 35는 본 발명의 실시예 6에 따른 반도체장치의 단면도이다.
도 36은 본 발명의 실시예 6에 따른 반도체장치의 단면도이다.
도 37은 본 발명의 실시예 6에 따른 반도체장치의 단면도이다.
도 38은 본 발명의 실시예 6에 따른 반도체장치의 단면도이다.
도 39는 본 발명의 실시예 7에 따른 반도체장치의 등가회로도이다.
도 40은 본 발명의 실시예 8에 따른 반도체장치의 단면도이다.
도 41은 본 발명의 실시예 9에 따른 반도체장치의 평면도이다.
도 42는 도 41에서의 XLII-XLII 선에 따른 단면도이다.
도 43은 도 41에서 나타내는 반도체장치의 제조방법의 제1 공정을 나타내는 평면도이다.
도 44는 도 43에서의 XLIV-XLIV 선에 따른 단면도이다.
도 45는 도 41에서 나타내는 반도체장치의 제조방법의 제2 공정을 나타내는 평면도이다.
도 46은 도 45에서의 XLVI-XLVI 선에 따른 단면도이다.
도 47은 도 41에서 나타내는 반도체장치의 제조방법의 제3 공정을 나타내는 평면도이다.
도 48은 도 47의 부하트랜지스터 T3 및 T4를 상세히 나타내는 평면도이다.
도 49는 도 47에서의 XLIX-XLIX 선에 따른 단면도이다.
도 50은 도 41에서 나타내는 반도체장치의 제조방법의 제4 공정을 나타내는 평면도이다.
도 51은 도 50에서의 LI-LI 선에 따른 단면도이다.
도 52는 커패시터의 용량과 고장률과의 관계를 나타내는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘기판 9 : 게이트전극
19a, 19b : 비트선 19c, 19d : 접지선
31 : 커패시터막 32a, 32b : 커패시터
40 : 셀 플레이트 45 : 부하저항소자
100 : 반도체장치 130 : 래치회로
본 발명은, 반도체 기억장치 및 반도체장치에 관한 것으로, 특히, 래치회로를 구비한 반도체장치에 관한 것이다.
종래, 반도체 기억장치로서, DRAM(다이나믹 랜덤 액세스 메모리)이 알려져 있다. 또한, 다른 타입의 반도체 기억장치로서, SRAM(스태틱 랜덤 액세스 메모리)이 알려져 있다(특허문헌 1 일본특허공개평 3-34191호 공보 및 특허문헌 2 일본특허공개소 63-285794호 공보 참조).
전술한 바와 같이, 종래의 DRAM에서는, 소정의 시간의 경과와 동시에 커패시터에 축적된 전하는 스토리지 노드로부터 웰을 거쳐 반도체기판에 누설되고, 커패시터의 전하는 소실된다. 전하가 누설되어 소실되는 것은, 정보가 소실되는 것을 의미한다. 이것을 방지하기 위해, DRAM에서는, 전하가 완전히 소실되기 전에 소정의 주기로, 커패시터에서 소실된 전하를 완전히 되돌리는 리플래시가 행해져 왔다. DRAM에는, 이 리플래시 회로가 필요하고, 또한 스탠바이 상태에서도 기억유지를 위해 항상 동작시키는 것이 필요하여, DRAM의 소비전력을 크게 하는 요인으로 되어 있었다. 또한, 스탠바이 상태란, 외부로부터의 액세스 동작을 행하지 않고 전원만을 메모리셀에 인가한 대기상태를 말한다.
전술한 바와 같은 리플래시를 불필요하게 하는 반도체 기억장치가 SRAM이다. 그러나, SRAM에서는, 메모리셀 1개당, 실리콘기판 상에 트랜지스터를 6개 형성해야만 한다. 이 때문에, 메모리 사이즈가 DRAM에 비해 현격히 커진다는 문제가 있었다.
또한, 종래의 SRAM에서는, 기억노드부에서의 전하용량이 작고, 소프트 에러가 발생하기 쉬웠다. 여기서, 소프트에러란, 실리콘기판 내에 침입한 알파선이 전자정공쌍을 생성하고 기억노드부의 축적전하를 변화시켜, 기억이 소실되는 현상을 말한다.
본 발명에서는, 리플래시를 필요로 하지 않은 반도체장치를 제공하는 것을 목적으로 한다. 또한, 본 발명에서는, 전술한 반도체장치의 소프트에러 내성을 향상시킨 신뢰성이 높은 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억장치는, 반도체기판의 위쪽에 위치하고, 스토리지 노드를 가지며, 2진 정보의 논리레벨에 따른 전하를 유지하는 커패시터와, 반도체기판의 표면에 위치하고, 1쌍의 불순물영역을 가지며, 1쌍의 불순물영역의 한쪽이 커패시터에 접속되어 커패시터에 축적되는 전하의 출입을 제어하는 액세스 트랜지스터와, 반도체기판 상에 위치하고, 커패시터의 스토리지 노드의 전위를 유지하는 래치회로와, 액세스 트랜지스터의 1쌍의 불순물영역의 다른쪽에 접속되는 비트선을 구비한다. 래치회로의 적어도 일부분이 비트선의 위쪽에 설치된다.
이와 같이 구성된 반도체 기억장치에서는, 커패시터의 스토리지 노드의 전위를 유지하기 위해 래치회로가 설치된다. 그 때문에 커패시터의 전위를 유지하기 위해 리플래시 동작을 행할 필요가 없어진다. 더욱이, 2진 정보의 논리레벨에 따른 전하는 커패시터에 의해 유지되기 때문에, 종래의 SRAM과 같이, 기억노드부에 전하가 축적되는 반도체장치에 비해 알파선에 의한 소프트에러 내성이 향상된다.
또한, 래치회로의 적어도 일부분이 비트선의 위쪽에 설치되기 때문에 반도체장치를 소형화할 수 있다.
[발명의 실시예]
이하, 본 발명의 실시예에 관해서, 도면을 참조하여 설명한다. 이때, 이하의 실시예에서는, 동일 또는 해당하는 부분에 대해서는 동일한 참조부호를 부착하고, 그 설명은 반복하지 않는다.
(실시예 1)
도 1을 참조하여, 본 발명의 실시예 1에 따른 반도체 기억장치로서의 반도체장치(100)는, 비트선쌍(BL, /BL)과, 워드선(WL)과, 래치회로(130)를 갖는다.
1쌍의 비트선쌍 BL 및 /BL의 각각에는, 1쌍의 액세스 트랜지스터 T5 및 T6이 접속되어 있다. 액세스 트랜지스터 T5의 드레인영역이 비트선 BL에 접속되고, 소스영역 S가 커패시터 C1에 접속되며, 게이트전극 G가 워드선 WL에 접속된다.
액세스 트랜지스터 T6의 드레인영역 D가 비트선 /BL에 접속되고, 소스영역 S가 커패시터 C2에 접속되어 게이트전극 G가 워드선 WL에 접속된다.
액세스 트랜지스터 T5와 커패시터 C1이 DRAM의 메모리셀에 대응한다. 액세스 트랜지스터 T6과 커패시터 C2가 DRAM의 메모리셀에 대응한다. 전위가 Vcc인 전원에는, p채널형의 부하트랜지스터 T3 및 T4가 접속되어 있고, 부하트랜지스터 T3 및 T4에는 드라이버 트랜지스터 T1 및 T2가 접속되어 있다. 기억노드 n1은 드라이버 트랜지스터 T1 및 부하트랜지스터 T3에 공유되고, 기억노드 n2는 드라이버 트랜지스터 T2 및 부하트랜지스터 T4에 공유된다.
부하트랜지스터 T3과 드라이버 트랜지스터 T1은 한쪽의 CMOS(상보형 금속산화막 반도체) 인버터를 형성하고, 드라이버 트랜지스터 T2와 부하트랜지스터 T4는 다른쪽의 CMOS 인버터를 형성하고 있다. 이들 2개의 CMOS 인버터로 이루어지는 플립플롭회로가, 전술한 DRAM의 메모리셀에 대한 래치회로(130)가 된다. 래치회로(130)는, 반도체기판 표면 및 층간절연막에 걸쳐 형성된다.
도 2 및 도 3을 참조하여, 반도체기판으로서의 실리콘기판(1) 상에, 각 소자영역을 분리하는 소자분리영역(2)이 설정되어 있다. 소자영역의 하측의 실리콘기판(1) 내에는, 보톰(bottom) n형 웰영역(3a), n형 웰영역(3b) 및 p형 웰영역(4)이 설정되어 있다. 또한, 트랜지스터가 형성되는 실리콘기판(1)에 접촉하도록 게이트 절연막으로서의 게이트 산화막(5)이 설치되어 있다. 게이트 산화막(5) 상에는, 도프트(doped) 폴리실리콘층(6)이 위치하고, 도프트 폴리실리콘층(6) 상에 텅스텐 실리사이드층(7)이 위치하고 있다. 더욱이, 그 텅스텐 실리사이드층(7)의 위에 접촉하도록 실리콘 산화막(8) 및 실리콘 질화막(51)이 적층되어 있다. 게이트전극(9)은, 도프트 폴리실리콘층(6)과 텅스텐 실리사이드층(7)을 포함한다. 게이트전 극(9)의 측벽에는, 측벽 절연막(10)이 설치되어, 이것에 의해 게이트전극(9)이 절연된다. 또한, 게이트전극(9) 상면은 실리콘 산화막(8) 및 실리콘 질화막(51)으로 절연되어 있다.
p형 웰영역(4) 내에는, n형 불순물의 농도가 낮은 소스 드레인영역으로서의 저농도의 불순물영역(11a)과, n형 불순물 농도가 높은 소스 드레인영역으로서의 고농도의 불순물영역(11b)이 배치된다. 또한, n형 웰영역(3b)에는, p형의 불순물을 포함하는 소스 드레인영역으로서의 불순물영역(12)이 배치되어 있다.
이들 불순물영역 및 웰영역을 덮도록 실리콘 산화막으로 이루어지는 층간절연막(13)이 배치되고, 층간절연막 13에는 복수개의 콘택홀 13a가 형성되어 있다.
일부의 콘택홀(13a)의 저면에는 실리콘기판(1)에 접촉하도록 베리드 콘택(buried contact)(20)이 설치되어 있다. 또한, 베리드 콘택(14) 상에 폴리패드(15)가 설치되어 있다.
또한, 게이트전극(9)의 텅스텐 실리사이드층(7)과 도통하도록 게이트전극(9) 상에 도전로로서의 폴리패드(17)가 배치되어 있다. 폴리패드(17)와 게이트전극(9)과의 접점부분이 베리드 콘택(22)이다. 그 베리드 콘택(22) 상에, 박막트랜지스터(TFT)용의 전극, 즉 TFT 전극으로서의 TFT 게이트전극(23)이 설치되어 있다. 이 TFT 게이트전극(23)은, 래치회로로서의 플립플롭회로를 구성하는 인버터의 부하트랜지스터의 게이트전극이 된다.
실리콘기판(1) 상의 베리드 콘택(14) 및 실리콘기판(1) 상의 폴리패드(15)의 상단을 덮도록 실리콘 산화막으로 이루어지는 층간절연막(18)이 배치되어 있다. 층 간절연막(18)을 상하로 관통하여, 아래쪽의 불순물영역과 도통하도록 텅스텐 배선(119), 비트선(19b) 및 텅스텐 실리사이드의 베리드 콘택(20)이 배치되어 있다. 이것들을 덮도록 실리콘 질화막(53) 및 실리콘 산화막으로 이루어지는 층간절연막(21)이 적층되어 있다.
TFT 게이트전극(23)은, 실리콘 질화막(53) 및 층간절연막(21)을 관통하고, 더욱이 상하로 연장되어 있다. TFT 게이트전극(23)의 측벽에는, 측벽 절연막(24a)이 설치되고, TFT 게이트전극(23)의 상부에 접촉하도록 TFT 게이트 산화막(24b)이 설치되며, 또한, 그 위에 TFT 다결정 실리콘 25 및 125가 설치된다. 따라서, 실리콘기판(1) 표면에 위치하는 (벌크)트랜지스터와, 전술한 박막트랜지스터에서는, 상하의 관계가 반대로 되어 있다.
이들 TFT를 덮도록 실리콘 산화막으로 이루어지는 층간절연막(26) 및 실리콘 질화막(54)이 설치된다. TFT 게이트전극(23)에 도통하도록, 또한 층간절연막(26)에 설치된 콘택홀(26a)을 충전하도록 베리드 콘택(27) 및 폴리패드(28)가 설치된다. 베리드 콘택(27)은 폴리패드(28)와 TFT 게이트전극(23)이 접촉하는 영역을 나타낸다.
층간절연막(26) 상에는 실리콘 질화막(54)과 층간절연막(29)이 설치된다. 실리콘 산화막으로 이루어지는 층간절연막(29)에는 홀(29a)이 설치되고, 홀(29a) 내에 원통형의 커패시터 32a(C1) 및 32b(C2)가 설치된다. 폴리패드(28)의 상단부에 연속하도록 스토리지 노드(30)가 설치된다. 그 스토리지 노드(30) 상에 유전체로 이루어지는 커패시터막(31)이 형성된다.
또한, 그 위에 커패시터 전극으로서의 셀 플레이트(40)가 위치하고 있다. 커패시터의 절연막의 신뢰성을 향상시키기 위해 셀 플레이트(40)의 전위는 Vcc/2로 하고 있다. 단 절연막의 신뢰성에 문제가 없는 경우에는, 셀 플레이트(40)의 전위를 0V, Vcc 또는 다른 전위에 고정해도 된다.
스토리지 노드(30)는, 커패시터의 용량을 증대시키기 위해 조면화 처리되어 있는 것이 바람직하다. 그러나 조면화 처리되어 있지 않아도 된다. 커패시터의 상부전극으로서의 셀 플레이트(40)와 층간절연막(29)을 덮도록 실리콘 산화막으로 이루어지는 층간절연막(33)이 설치된다.
층간절연막 21, TFT 게이트 산화막 24b, 층간절연막 26, 실리콘 질화막 53 및 54, 층간절연막 29 및 33을 관통하도록 콘택홀 33a가 설치된다. 콘택홀(33a)을 충전하도록 금속콘택(34)이 매립되고, 금속콘택(34) 상에 금속배선(35)이 설치된다. 금속배선(35)의 상하에는 배리어층 55 및 56이 설치된다. 금속배선(35)은 실리콘 산화막으로 이루어지는 층간절연막(36)으로 덮어지고, 층간절연막(36)에는 콘택홀(36a)이 형성되어 있다. 콘택홀(36a)을 충전하도록 금속콘택(37)이 형성되어 있다. 금속콘택(37)의 상단에 접촉하도록 배리어층(57)이 설치되며, 그 위에 금속배선(38) 및 배리어층(58)이 설치된다. 더욱이 이들을 덮도록 패시베이션막(39)이 위치하고 있다.
전술한 구조에서, 액세스 트랜지스터 T6은 실리콘기판(1)의 표면에 형성되어 있다. 커패시터 32b(C2)는 실리콘기판(1)의 위쪽에 형성되어 있다. 단지 액세스 트랜지스터 T6의 게이트전극은 게이트 산화막(5)을 사이에 끼워 실리콘기판(1)에 접 촉하여 층간절연막(13) 내에 형성되어 있다. 이 층간절연막(13)을 하부 층간절연막이라 한다. 또한, 커패시터가 형성되어 있는 층간절연막(29)을 상부 층간절연막이라 한다. 하부 층간절연막과 상부 층간절연막과의 사이에 위치하는 층간절연막(26)을 중간 층간절연막이라 한다.
액세스 트랜지스터 T6의 소스 드레인영역으로서의 불순물영역(11a)과, 커패시터 32b(C2)의 스토리지 노드(30)란, 베리드 콘택(14), 폴리패드(15), 베리드 콘택(22), TFT 게이트전극(23), 베리드 콘택(27) 및 폴리패드(28)에 의해 전기적으로 접속된다. 이것들은 도전로를 구성하고 있다. 이 도전로에는 플립플롭회로의 단자가 접속되고, 스토리지 노드의 전위를 소정의 일정한 전위에 유지한다. 또한, 드라이버 트랜지스터 T2와 박막트랜지스터인 부하트랜지스터 T3과의 게이트전극끼리는 베리드 콘택(16) 및 폴리패드(17)에 의해 접속되어 있다. 이때, 게이트전극 상의 베리드 콘택(16)은, 게이트전극(9)과 폴리패드(17)가 접촉하는 부분을 나타낸다.
반도체장치(100)는, 반도체기판으로서의 실리콘기판(1)의 위쪽에 위치하고, 스토리지 노드(30)를 가지며, 2진 정보의 논리레벨에 따른 전하를 유지하는 커패시터 32a(C1) 및 32b(C2)와, 실리콘기판(1)의 표면에 위치하고, 1쌍의 불순물영역(11a)을 가지며, 1쌍의 불순물영역(11a)의 한쪽이 커패시터 32b(C2)에 전기적으로 접속되어 커패시터32b(C2)에 축적되는 전하의 출입을 제어하는 액세스 트랜지스터 T6과, 실리콘기판(1) 상에 위치하고, 커패시터 32b(C2)의 스토리지 노드(30)의 전위를 유지하는 래치회로(플립플롭회로)(130)와, 1쌍의 불순물영역(11a)의 다른쪽에 접속되는 비트선(19b)을 구비한다. 래치회로(130)의 일부분인 부하트 랜지스터 T3이 비트선(19b)의 위쪽에 설치된다. 즉, 실리콘기판(1)의 주표면 1f로부터 부하트랜지스터 T3까지의 거리는, 주표면 1f로부터 비트선 19b까지의 거리보다도 크다.
래치회로(130)는 부하트랜지스터 T3을 포함하는 플립플롭회로이다. 부하트랜지스터 T3은 박막트랜지스터에 의해 구성되고 비트선 19b의 위쪽에 설치된다.
반도체장치(100)는, 실리콘기판(1) 상에 설치된 드라이버 트랜지스터 T1 및 T2와, 드라이버 트랜지스터 T1 및 T2를 덮는 제1 층간절연막(13)을 더 구비한다. 제1 층간절연막(13) 상에 비트선(19b)이 설치된다. 제1 층간절연막으로서의 층간절연막 13 및 18 상에는, 비트선(19b)을 덮도록 제2 층간절연막으로서의 층간절연막(21)이 설치된다.
반도체장치(100)는, 래치회로(130)에 접속되는 접지선(19c, 19d)을 더 구비한다. 접지선 19c 및 19d와 비트선 19a 및 19b와는 동일한 공정에 의해 제조되고, 또한 주표면(1f)으로부터 거의 동일한 높이에 위치하여 동일한 도전층에 의해 구성된다.
반도체장치(100)는, 반도체기판으로서의 실리콘기판(1)을 덮는 홀(29a)을 갖는 층간절연막(29)을 더 구비한다. 홀(29a) 내에 커패시터 32a(C1) 및 32b(C2)가 설치된다. 래치회로(130)의 위쪽에 커패시터 32a(C1) 및 32b(C2)가 설치된다. 이것에 의해, 커패시터 32a(C1) 및 32b(C2)의 설계의 자유도가 증가함과 동시에, 반도체장치(100)를 더욱 소형화할 수 있다.
커패시터 32a(C1) 및 32b(C2)는, 2개의 비트선 19a 및 19b와 평면적으로 겹 쳐져 있다.
커패시터 32a(C1) 및 32b(C2)의 용량은 6fF 이상이다.
반도체장치(100)는, 실리콘기판(1) 상에 위치하는 래치회로(130)와, 실리콘기판(1)의 표면에 위치하고, 1쌍의 불순물영역(11a)을 가지며, 1쌍의 불순물영역의 한쪽이 래치회로(130)에 접속되는 액세스 트랜지스터 T6과, 액세스 트랜지스터 T6의 1쌍의 불순물영역(11a)의 다른쪽에 접속되는 비트선(19b)을 구비한다. 래치회로(130)의 적어도 일부분이 비트선(19b)의 위쪽에 설치된다.
다음에, 도 1을 사용하여 전술한 메모리셀 회로에서의 신호의 기록과 판독에 대하여 설명한다.
전술한 메모리셀에는, 비트선 BL과, 상보비트선 /BL이 접속되어 있다. 기록시에는, 워드선 WL의 전위를 예를 들면 수퍼 Vcc(Vcc+드라이버 트랜지스터 T1 및 T2의 임계치전압 이상)의 상태로서, 비트선 RL과 상보비트선 /BL과 반대의 신호를 가한다. 예를 들면 비트선 BL에 High 전위(높은 전위, 예를 들면 Vcc 전위)를 인가하면, 접속점 m1의 전위가 High 전위가 된다. 따라서, 커패시터 C1에 전하가 차지된다. 한쪽, 상보비트선 /BL로부터는 접속점 m2에 마이너스 전위 또는 제로전위가 인가된다. 이 때문에 접속점 m2에서는 Low 전위가 되어, 커패시터 C2에는 전하는 차지되지 않는다. 플립플롭회로에서, 접속점 m1은 내부 Vcc전위, 접속점 m2에서는 제로전위 또는 접지전위가 된다. 접합누설 또는 드라이버 트랜지스터 T1, 액세스 트랜지스터 T5에서 누설이 발생하지만, 부하트랜지스터 T3으로부터 전하가 공급되게 되므로, 접속점 m1에서의 전위는 저하하지 않고, 안정적으로 접속점 m1에서 High 전위가 유지된다.
한쪽, 판독시에는, 비트선 BL과 상보비트선 /BL과의 사이의 전위차를 센스앰프로 검출하여, 데이터를 읽는다. 이때, 데이터의 파괴를 방지하기 위해, 본 발명에서는 이하의 방법을 사용한다. 우선, 비트선쌍 BL 및 /BL의 전위를 Vcc로서 이것들을 프리차지한 후, 워드선 WL의 전위를 수퍼 Vcc로서 워드선을 활성화한다. 워드선 WL을 활성화했을 때에는 비트선쌍 BL 및 /BL의 프리차지가 오프로 된다. 이때 전위가 낮은 기억노드(Low측)의 전위가 상승하기 위해, High측(반대측)의 인버터의 트랜지스터가 ON 하여 데이터가 파괴될 위험성이 있지만, 본 발명에서는 큰 커패시터 C1 및 C2를 설치하고 있으므로, 급격한 전위의 상승은 억제되어, 드라이버 트랜지스터의 임계치전압 Vth 이상으로 Low 측의 기억노드의 전위가 상승하지 않는다.
이상과 같이 하여, 접속점 m1 및 m2의 전위가 소정의 전위로 유지되므로, 커패시터 C1 및 C2에서의 누설을 방지할 수 있어, 리플래시가 불필요하게 된다.
도 3에서, 드라이버 트랜지스터 T1 및 T2는 CMOS 인버터의 드라이버 트랜지스터이고, 부하트랜지스터 T3은 그 CMOS 인버터의 부하트랜지스터이다. 양쪽의 트랜지스터 T1 및 T3은, 그 게이트전극(기억노드 n1)끼리가 서로 전기적으로 접속되어 있다. 또한, TFT 게이트전극(23)은, 폴리패드(15) 및 베리드 콘택(14)을 개재시켜 액세스 트랜지스터 T6의 소스영역 S(불순물영역(11a))에 접속되어 있다. 또한, 폴리패드(28)는 커패시터 32b(C2)의 스토리지 노드(30)에 접속되어 있다. 이 커패시터 C2의 또 한쪽의 전극인 셀 플레이트(40)의 전위는 Vcc/2로 된다.
다른쪽의 박막트랜지스터인 부하트랜지스터 T4는, 도 3의 단면으로는 나타나 지 않은 플러그콘택을 통해 또 한쪽의 커패시터 C1(32a)에 접속된다.
전술한 박막트랜지스터인 부하트랜지스터 T3 및 T4는 드라이버 트랜지스터 T1 및 T2 등의 위쪽에 입체적으로 형성된다. 이 때문에, 반도체장치(100)를 매우 소형화할 수 있다.
다음에, 도 1 내지 도 3에서 나타내는 반도체장치의 제조방법에 대하여 설명한다. 도 4 내지 도 6을 참조하여, 실리콘기판(1) 상에 선택적으로 소자분리영역(2)을 형성한다. 여기서, STI(Shallow Trench Isolation)법에 의한 소자분리를 사용한다. 다음에, 실리콘기판(1)의 깊은 영역에, 이온주입법을 사용하여 보톰 n형 웰영역(3a)을 형성한다. 그 후 이온주입법으로 pMOS 트랜지스터를 형성하는 영역에 n형 웰영역(3b), nMOS 트랜지스터를 형성하는 영역에 p형 웰영역(4)을 형성한다. 이때, 보톰 n형 웰영역(3a)은 반드시 설치할 필요는 없고, 생략해도 된다. 이때, 도 4 및 도 5에서 나타내는 바와 같이, 1개의 메모리셀(60) 내에 소자분리영역(2)이 형성된다. 도 5에서 나타내는 바와 같이, 메모리셀(60)은 복수개 설치되고 메모리셀영역(100a)이 형성되어 있다.
도 7 및 도 8을 참조하여, 게이트 산화막(5)과, 도프트 폴리실리콘층(6)과, 텅스텐 실리사이드층(7)과 실리콘 산화막(8)과 실리콘 질화막(51)을 증착하고, 이것들을 에칭함으로써 게이트전극(9)을 형성한다. 다음에, 주입량 5×1012cm-2 이상 1×1014cm-2 정도의 주입량으로 비소 또는 인을 실리콘기판(1)에 주입함으로써 n형의 불순물영역(11a)을 형성한다. 이때, 도면중에서는, nMOS 영역에만 n형의 불순물영 역(11a)을 형성했지만, 전체면 주입에 의해 pMOS 영역에 형성해도 된다. 이때, 도 7에서 나타내는 바와 같이, 액세스 트랜지스터 T5 및 T6의 게이트 길이 L과, 액세스 트랜지스터 T5 및 T6의 게이트 폭 W와, 드라이버 트랜지스터 T1 및 T2의 게이트 길이 L과, 드라이버 트랜지스터 T1 및 T2의 게이트 폭 W는, 거의 같다. 이와 같이, 각 트랜지스터의 게이트 길이 및 게이트 폭을 거의 동일하게 함으로써, 반도체장치(100)를 최소치수로 형성할 수 있다.
nMOS 영역에 비소를 고농도(예를 들면 1×1020cm-3 이상)가 되도록 주입함으로써 n형 트랜지스터인 드라이버 트랜지스터 T2의 n형 고농도의 소스 드레인영역으로서의 불순물영역(11b)을 형성한다. 이때, 도면중에서는, GND 전위의 안정화를 위해, 드라이버 트랜지스터 T2의 소스측에만 고농도의 불순물영역을 형성하여 저저항화하고 있지만, 드라이버 트랜지스터 T2의 드레인이나, 다른 메모리셀이나 주변영역 내의 nMOS 영역에 이것을 형성해도 된다. 또한, 반대로 고농도의 불순물영역을 메모리셀영역에 전혀 형성하지 않아도 된다. 그 후, 고농도의 p형의 소스 드레인영역인 불순물영역(12)을 형성한다.
도 9 및 도 10을 참조하여, 주표면(1f) 상에 층간절연막(13)을 형성한다. 다음에, 층간절연막(13)을 부분적으로 에칭함으로써 콘택홀(13b)을 형성한다. 콘택홀(13b)을 충전하도록 도프트 폴리실리콘을 증착한다. 이 도프트 폴리실리콘을 전체면 에치백 또는 CMP(화학적 기계적 연마법)에 의해 폴리패드(17)를 형성한다. 동시에 폴리패드(17)와 그 밑의 불순물영역(11a)과의 접촉영역인 베리드 콘택(14)을 형성한다. 또한 텅스텐 실리사이드층(7)과 폴리패드(17)와의 접촉영역인 베리드 콘택(16)을 형성한다.
다음에 도 11 및 도 12를 참조하여, 층간절연막(18)을 형성한다. 층간절연막(18)을 부분적으로 에칭함으로써 콘택홀 18a 및 18b를 형성한다. 콘택홀 18a는 주변회로영역(100b)에 형성되어 이것들은 실리콘기판(1) 또는 게이트전극(9)에까지 도달한다. 콘택홀 18b는 폴리패드 15에 도달한다. 접지선, 비트선 및 금속콘택패드로서 사용하기 위해 티타늄, 티타늄 나이트라이드(TiN) 또는 텅스텐 등의 고융점 금속막을 증착하여 콘택홀 18a 및 18b를 매립한다. 이들 고융점금속을 선택적으로 패터닝함으로써 비트선(19b) 및 텅스텐 배선(119)을 형성한다. 텅스텐 배선(119) 및 비트선(19b)을 덮도록 실리콘 질화막(53)을 형성한다.
도 13 내지 도 15를 참조하여, 실리콘 질화막(53) 상에 실리콘 산화막으로 이루어지는 층간절연막(21)을 형성한다. 여기서 실리콘 질화막(53)을 형성한 것으로, 후속 공정의 처리에 의한 텅스텐으로 이루어지는 비트선(19b) 및 텅스텐 배선(119)의 산화를 방지할 수 있어, 배선 저항값의 상승을 방지할 수 있다는 효과를 얻을 수 있다. 단지, 후속 공정에서의 처리의 영향이 너무 없는 경우에는, 실리콘 질화막(53)을 형성하지 않아도 된다.
폴리패드 15 및 17과 접속하기 위해, 층간절연막 18 및 21 및 실리콘 질화막(53)을 에칭함으로써 콘택홀(21a)을 형성한다. 이때, 콘택홀(21a) 내에 실리콘 질화막을 증착하고, 이것을 에칭함으로써 콘택홀(21a)의 직경을 축소해도 된다.
다음에, 콘택홀(21a)을 매립하여 동시에 층간절연막(21)의 일부 표면을 덮도 록 TFT 게이트전극(23)을 형성한다. TFT 게이트전극(23)은 도프트 폴리실리콘에 의해 구성된다. 다음에 실리콘 산화막을 전체면에 증착하고, 이것을 에칭함으로써 측벽 절연막(24a)을 형성한다. 이 측벽 절연막(24a)은, 이 실시예에서는, 후속 공정에서의 에칭잔사방지나 후속 공정의 채널도프나 고농도의 p형 영역 형성시의 이온주입의 쉐도잉(shadowing)의 대책을 위해 설치하고 있지만, 반드시 측벽 절연막(24a)을 설치할 필요는 없다.
다음에, 실리콘 산화막을 증착함으로써 TFT 게이트 산화막(24b)을 형성한다. 이 후, TFT 게이트 산화막(24b) 상에 비결정질 폴리실리콘을 증착하고, 이것을 어닐링한 후 에칭함으로써 TFT의 채널소스 및 드레인영역이 되는 TFT 보디로서의 TFT 다결정 실리콘 25 및 125를 형성한다. 이때, TFT를 소정의 임계치전압 Vth로 하기 위해, 채널도프의 붕소 및 인을 TFT 다결정 실리콘 25 및 125에 주입해도 된다. 다음에, TFT의 소스 및 드레인영역을 형성하기 위해 TFT 다결정 실리콘 25 및 125에 붕소를 선택적으로 주입하여 P+ 영역인 Vcc부 25v 및 125v, 기억노드부 25n 및 125n 및 채널부 25c 및 125c를 형성한다(도 14 참조). Vcc부 25v 및 125v는 전원전위 Vcc로 되고, 기억노드부 25n 및 125n은 기억노드 n1 및 n2와 접속되며, 채널부 25c 및 125c는, 부하트랜지스터 T3 및 T4의 채널영역이다.
도 16 및 도 17을 참조하여, 층간절연막(26)을 증착한다. 다음에, 층간절연막(26), TFT 다결정 실리콘(125) 및 TFT 게이트 산화막(24b)을 에칭함으로써, 콘택홀(26a)을 형성한다. 콘택홀(26a)을 매립하도록 인 등의 n형 불순물이 도프트 폴리실리콘으로 이루어지는 폴리패드(28)를 형성한다. 이것에 의해, 폴리패드(28)와 TFT 게이트전극(23)과의 사이에 베리드 콘택(27)이 형성된다.
도 18 및 도 19를 참조하여, 커패시터 면적을 확대한 원통 커패시터를 형성하기 위해 실리콘 질화막(54) 및 층간절연막(29)을 증착한 후 이것들을 선택적으로 에칭함으로써 홀(29a)을 형성한다. 이때, 실리콘 질화막(54)은 에칭시의 스토퍼로서 사용한다.
다음에, 홀(29a) 표면에 도프트 폴리실리콘과 비결정질 실리콘을 증착하고, 그 표면을 조면화함으로써 스토리지 노드(30)를 형성한다. 다음에, 스토리지 노드(30)의 표면에 예를 들면 실리콘 질화막을 증착한 후 산화함으로써 유전체의 커패시터막(31)을 형성한다. 커패시터막(31) 표면에 도프된 비결정질 실리콘을 증착하여 에칭함으로써 셀 플레이트(40)를 형성한다. 이것에 의해 원통형의 커패시터 32a(C1) 및 32b(C2)가 형성된다. 도 18에서 나타내는 바와 같이, 2개의 커패시터 32a(C1) 및 32b(C2)는 워드선으로서의 게이트전극(9)에 대하여 거의 선대칭으로 설치된다.
도 20을 참조하여, 층간절연막(33)을 형성한다. 층간절연막(33, 29, 26, 21), 실리콘 질화막(54) 및 TFT 게이트 산화막(24b)을 관통하도록 콘택홀(33a)을 형성한다. 콘택홀(33a)을 충전하도록 금속콘택(34)을 형성한다. 다음에, 티타늄 나이트라이드막 또는 텅스텐막으로 이루어지는 배리어층(55), 알루미늄-구리합금으로 이루어지는 금속배선(35) 및 티타늄 나이트라이드로 이루어지는 배리어층(56)을 형성한다. 이것들은 스퍼터링에 의해 막을 퇴적한 후에 그것들을 에칭함으로써 형성된다.
도 3을 참조하여, 금속배선(35)을 덮도록 실리콘 산화막으로 이루어지는 층간절연막(36)을 퇴적한다. 층간절연막(36)의 일부분을 에칭함으로써 콘택홀(36a)을 형성하고, 이 콘택홀(36a)을 충전하도록 금속콘택(37)을 형성한다. 다음에, 티타늄 나이트라이드 및 텅스텐을 증착함으로써 배리어층(57)을 형성하고, 그 위에 알루미늄-구리합금으로 이루어지는 금속배선(38)을 형성하며, 그 위에 티타늄 나이트라이드로 이루어지는 배리어층(58)을 형성한다. 다음에, 플라즈마 실리콘 산화막, 폴리이미드막을 패시베이션막(39)으로서 형성하고, 스크라이브 라인, 본딩패드를 에칭에 의해 형성한다. 이것에 의해, 도 1 내지 도 3에서 나타내는 반도체장치를 형성할 수 있다.
전술한 제조방법은, 종래의 DRAM의 메모리셀을 구성하는 액세스 트랜지스터 및 커패시터를 형성하는 공정은 박막트랜지스터를 부하트랜지스터로서 포함하는 플립플롭회로로 이루어지는 래치회로(130)를 형성하는 공정을 포함한다. 전술한 제조방법에서는, 종래의 DRAM의 제조라인에 약간의 수정을 가할 뿐으로 실현하는 것이 가능하다. 따라서, 도 1에서 나타내는 회로에 해당하는 반도체 기억장치를, 도 4 내지 도 20에서 나타내는 공정에 따라 제조하는 것이 가능하다.
또한 전술한 실시예에서는, 부하트랜지스터 T3의 위쪽에는 커패시터 C1이 형성되어 있다. 커패시터 C1의 스토리지 노드(30)(셀 플레이트(40))는, 기억노드 n2및 접속점 m1에 접속되어 있고, 기억노드 n1 및 접속점 m2에 접속되는 TFT 게이트전극(23)의 전위와는 다르다. 그 때문에, 상부의 스토리지 노드(30)에 의해 부하트랜지스터 T3이 오동작하는 것을 방지하기 위해, 층간절연막(26)의 두께는 TFT 게이 트 산화막(24b)보다도 두껍게 되어 있다. 예를 들면, TFT 게이트 산화막(24b)의 두께는 약 5∼50nm인 데 비해, 층간절연막(26)의 두께는 약 50 내지 500nm이다.
더욱이, 도 15에서 명백해지는 바와 같이, 부하트랜지스터 T3의 채널부는 비트선(19b)과 오버랩되어 있지만, TFT 게이트전극(23)이 이것들의 사이에 삽입되어 있어 이들은 서로 쉴드되어 있다. 그 결과 비트선(19b)(/BL)에 의한 부하트랜지스터 T3의 오동작을 방지할 수 있다. 그러나 마스크의 얼라인먼트의 어긋남이 발생한 경우, 일시적으로 이들이 오버랩될 가능성도 있다. 따라서, 비트선(19b)(/BL)에 의한 부하트랜지스터 T3의 오동작을 방지하기 위해, TFT 게이트전극(23) 사이의 층간절연막(21)의 두께를, TFT 게이트 산화막(24b)보다도 두껍게 하는 것이 바람직하다. 예를 들면 TFT 게이트 산화막(24b)의 두께가 약 5∼50nm인 데 비해, 층간절연, 막(21)의 두께는 약 50∼500nm로 한다.
또한, 이 실시예에서는, 폴리패드(28)로서 인이 도프된 도프트 폴리실리콘을 사용하였지만, TFT 다결정 실리콘(25)과 폴리패드(28)와의 접속부분에 있어서는, pn 접합이 형성되어, 접합의 빌트인 포텐셜(Vbi)의 영향으로 데이터 유지상태에서, 기억노드 n1 및 n2의 전위가 Vcc-Vbi까지밖에 올라가지 않는다. 이것을 회로도로 나타내면 도 21로 표시된다. 그래서, 인이 도프된 도프트 폴리실리콘 대신에, 텅스텐 또는 티타늄 나이트라이드 등의 금속을 폴리패드(28) 대신에 설치함으로써, pn 접합이 형성되는 것을 방지해도 된다.
또한, 이 실시예에서는, 폴리패드(28)를 구성하는 인이 도프트 폴리실리콘 중의 인의 농도는, 기판 상의 폴리패드(15)나 게이트전극(9) 상의 폴리패드(17)보다도 낮게 하고 있다. 예를 들면, 폴리패드(28) 중의 인의 농도는 5×1019∼2×1020cm-3인 데 비해, 폴리패드 15 및 17중의 인의 농도는 2.5×1020∼7.0×1020cm-3이다. 이 결과, TFT 다결정 실리콘(25)과 폴리패드(28)의 접속부분으로부터 TFT 채널방향으로의 인(n형 불순물)의 확산을 방지할 수 있고, p형 불순물영역인 기억노드의 도전형으로의 영향이 작아져, TFT 성능이 안정화한다는 효과를 얻을 수 있다.
또한, 전술한 실시예에서는, 도 11에서 나타낸 바와 같이 접지선 19c 및 19d가 비트선 19a(BL) 및 비트선 19b(/BL)보다도 굵게 형성되어 있다. 이와 같이 함으로써, 접지선의 저항이 저하하여, 셀 동작이 안정화한다는 효과를 얻을 수 있다.
반대로, 접지선 19c 및 19d보다도 비트선 19a 및 19b를 굵게 해도 된다(도시하지 않음). 이 경우, 비트선의 전파지연이 감소하여, 액세스 속도가 향상한다는 효과를 얻을 수 있다.
더욱이, 도 3 및 도 18을 참조하여, 워드선으로서의 게이트전극(9)에 대하여 선대칭에 커패시터 C1 및 C2가 배치되어 있다. 커패시터 C1 및 C2 중 한쪽의 전위는 항상 높고 다른쪽은 낮다. 이들 커패시터 C1 및 C2가 워드선으로서의 게이트전극(9)에 대하여 선대칭으로 배치되기 때문에, 게이트전극(9)과 커패시터와의 기생용량이 메모리셀의 데이터에 상관없이 일정하게 되어, 기생용량 변동에 의한 동작불량을 방지할 수 있다.
또한, 도 3 및 도 18을 참조하여, 비트선 19a 및 19b에 대하여 선대칭으로 커패시터 C1 및 C2가 배치되어 있다. 그 때문에, 비트선 19a(BL)와 커패시터와의 기생용량과, 비트선 19b(/BL)와 커패시터와의 기생용량은, 메모리셀의 데이터에 상관없이 일정하게 되어, 기생용량의 변동에 의한 동작불량을 방지할 수 있다.
또한, 도 11에서 나타내는 바와 같이, 하나의 메모리셀(60) 내에 비트선 콘택을 2개소 독립적으로 설치하고 있고, 다른 셀과의 공유화를 행하고 있지 않다. 즉, 비트선 19b는 콘택홀 18b를 통해 실리콘기판(1)과 접속되어 있고, 비트선 19a는 다른 콘택홀 18b를 통해 실리콘기판(1)과 접속되어 있다. 그 때문에, 액세스 트랜지스터와 비트선 콘택 사이의 접속저항을 감소할 수 있어, 셀 동작이 안정한다는 효과를 얻을 수 있다.
(실시예 2)
도 22를 참조하여, 본 발명의 실시예 2에 따른 반도체장치(100)에서는, 콘택홀로서의 홀(29a)이 TFT 게이트전극(23)에까지 도달하고 있고, 그 홀(29a) 내에 커패시터 32b(C2)가 형성되어 있는 점에서, 실시예 1에 따른 반도체장치(100)와 다르다.
이 커패시터 32b(C2)의 제조방법은, 실시예 1과 동일하다.
이와 같은 반도체장치에서는, 실시예 1의 반도체장치의 효과에 비해, 또 폴리패드(28) 등을 형성할 필요가 없어져, 프로세스가 간략화하여 제조비용을 감소하는 것이 가능하다.
(실시예 3)
도 23 및 도 24를 참조하여, 본 발명의 실시예 3에 따른 반도체장치(100)에서는, 스토리지 노드(30)의 위치가 실시예 1에 따른 반도체장치와 다르다. 즉, 이 실시예 3에서는, TFT 게이트전극(23)과 동일한 전위인 커패시터 32b(C2)의 스토리지 노드(30) 및 셀 플레이트(40)를 부하트랜지스터 T3의 위쪽에 배치하고 있다. 도 23에서 표시되는 바와 같이, 스토리지 노드(30)와 TFT 게이트전극(23)이 모두 동일한 레이아웃으로 되어 있다. 이 경우, TFT에 의해 구성되는 부하트랜지스터 T3은 상하로 게이트전극을 더불어 갖는 더블 게이트구조로 되어, TFT 특성이 향상한다는 효과를 얻을 수 있다. 또한, 동일한 마스크를 사용하여 TFT 게이트전극(23)과 스토리지 노드(30)를 제조하는 것도 가능하기 때문에, 마스크 비용의 삭감효과도 얻을 수 있다. 이때, 이 경우에는, 실시예 1과는 달리, 층간절연막(26)의 두께는, TFT 게이트 산화막(24b)과 거의 동등한 두께로 한 편이 좋지만, 도 24에서 표시되는 바와 같이 두꺼워도 스토리지 노드(30)가 상부 게이트전극으로서 작용하는 효과는 얻을 수 있다.
(실시예 4)
도 25에서는, TFT 게이트전극(23)과 TFT 다결정 실리콘(25)의 상하 관계가 도 3에 비해 대체 점에서, 실시예 1에 따른 반도체장치(100)와 다르다. 즉, 도 25에서는, 액세스 트랜지스터 T6 및 드라이버 트랜지스터 T2가 실리콘기판(1) 상에, 또한 커패시터 32b(C2)가 그 위쪽에 형성되어 있다. 액세스 트랜지스터 T6의 소스 및 드레인영역으로서의 불순물영역 11a와 커패시터 32b(C2)의 스토리지 노드 30과는, 층간절연막(13, 18, 21) 및 TFT 게이트 산화막(24b) 및 실리콘 질화막 53 및 54 및 층간절연막 26을 관통하는 폴리패드 28, TFT 게이트전극 23, 폴리패드 15 및 17에 의해 접속된다. 또한, 드라이버 트랜지스터 T1의 게이트전극 9와, TFT 다결정 실리콘 25와는, 폴리패드 17에 의해 접속된다.
주표면(1f)에 가까운 순서로 드라이버 트랜지스터 T1 및 T2, 액세스 트랜지스터 T5, 비트선 19b, 및 부하트랜지스터 T3이 형성된다.
다음에, 도 25에서 나타내는 반도체장치의 제조방법에 대하여 설명한다. 실시예 1에서의 도 4 내지 도 12에서 나타내는 공정을 이 실시예에도 적용하는 것이 가능하다.
도 26 및 도 27을 참조하여, 실리콘 질화막(53) 및 층간절연막(21)을 형성한다. 층간절연막(21) 상에 비결정질 폴리실리콘을 증착하여, 어닐링하고, 에칭함으로써 TFT의 채널 및 소스 드레인영역이 되는 TFT 다결정 실리콘(25)을 형성한다. 이때, TFT를 소정의 임계치전압 Vth로 하기 위해, 채널도프의 붕소나 인을 주입해도 된다. TFT 다결정 실리콘 25 및 125는 도전성을 갖는다.
도 28 및 도 29를 참조하여, TFT 다결정 실리콘 25 및 125 상에 TFT 게이트 산화막 24b를 증착한다. 다음에 TFT 게이트 산화막 24b, 층간절연막 21 및 13 및 실리콘 질화막 53을 에칭함으로써 콘택홀 21a를 형성한다. 콘택홀 21a를 매립하고, 또한 TFT 게이트 산화막 24b의 표면을 덮도록 도프트 폴리실리콘층을 증착하여, 이것을 에칭함으로써 TFT 게이트전극(23)을 형성한다. 다음에, TFT의 소스 드레인영 역을 형성하기 위해, TFT 다결정 실리콘(25)에 붕소를 선택적으로 주입하여 p+영역(고농도 p형 불순물영역)인 Vcc부 25v 및 125v, 기억노드부 25n 및 125n을 형성한다. 인버터의 부하트랜지스터 T3 및 T4가 형성된다. 부하트랜지스터 T3 및 T4는 박막트랜지스터에 의해 구성되고, 도 28의 사선부로 표시된다.
도 30 및 도 31을 참조하여, 층간절연막(26)을 증착한다. 다음에 층간절연막(26)을 에칭함으로써 콘택홀(26a)을 형성한다. 콘택홀 26a를 충전하도록 도프트 폴리실리콘을 퇴적한다. 이것에 의해 도프트 폴리실리콘과 TFT 게이트전극(23)과의 사이에 베리드 콘택(27)을 형성한다. 또한 층간절연막(26) 상에 노출된 도프트 폴리실리콘을 에칭함으로써 폴리패드(28)를 형성한다.
그 후에는, 실시예 1과 마찬가지로 커패시터 등을 형성한다.
이상의 실시예 4에 따른 반도체장치에서는, 실시예 1에 따른 반도체장치로 얻을 수 있는 효과가 있다. 또한, 도 25에서 나타내는 바와 같이, TFT 게이트전극(23)이 TFT 채널을 구성하는 TFT 다결정 실리콘 25 및 125 위를 덮고 있으므로, 상부에 형성되는 커패시터 C1의 셀 플레이트 전위의 영향을 TFT 다결정 실리콘 25 및 125가 받기 어렵다는 효과가 있다.
(실시예 5)
도 32 내지 도 34를 참조하여, 본 발명의 실시예 5에 따른 반도체장치(100)에서는, 도 3에서 나타내는 TFT 게이트 산화막(24b) 및 TFT 보디로서의 TFT 다결정 실리콘(25)이, 층간실리콘 산화막으로서의 층간절연막(44)과 다결정 실리콘으로서 의 고저항소자로서의 부하저항소자(45)에 치환되어 있다. 도 34에서 나타내는 바와 같이, 액세스 트랜지스터 T6이 실리콘기판(1) 상에 형성되고, 그 위쪽에 커패시터 32b(C2)가 형성되어 있다. 액세스 트랜지스터 T6의 소스 드레인영역인 불순물영역 11a와, 커패시터 32b(C2)의 스토리지 노드 30과는, 층간절연막 26, 44, 21 및 18 및 실리콘 질화막 53을 관통하는 폴리패드 28 및 TFT 게이트전극 23에 의해 도통한다. 또한, 드라이버 트랜지스터 T1의 게이트전극(9)과 고저항 다결정 실리콘으로서의 부하저항소자(45)(드레인영역 D)와는 전기적으로 접속되어 있다.
도 32에서 나타내는 바와 같이, 비트선 BL에 액세스 트랜지스터 T5의 드레인영역 D가 접속된다. 액세스 트랜지스터 T5의 소스영역(S)과 커패시터 C1의 스토리지 노드 30이 전기적으로 접속되고, 이것들이 종래의 DRAM의 메모리셀에 대응하는 부분을 형성하고 있다. 상보비트선 /BL에 액세스 트랜지스터 T6의 드레인영역 D가 접속된다. 액세스 트랜지스터 T6의 소스영역 S와 커패시터 C2의 스토리지 노드 30이 전기적으로 접속된다. 이것들이 종래의 DRAM의 메모리셀에 대응하는 부분을 형성하고 있다.
드라이버 트랜지스터 T1과 고저항 폴리실리콘의 부하저항소자 R1이, 한쪽의 기억노드 n1을 형성하고, 드라이버 트랜지스터 T2와 고저항 폴리실리콘의 부하저항소자 R2가 다른쪽의 기억노드 n2를 형성하고 있다. 이들 2개의 노드로 이루어지는 플립플롭회로는, 전술한 DRAM의 메모리셀에 대한 래치회로가 된다. 전기저항과 트랜지스터와의 조합에 의해 플립플롭회로의 인버터를 구성함으로써, 2개의 CMOS 트랜지스터로 이루어지는 인버터에 비해 제조처리공정이 간단하게 되어, 저렴한 반도 체 기억장치를 제공할 수 있다.
전술한 메모리셀 회로에서의 신호의 기록과 판독에 대하여 설명한다. 전술한 메모리셀(60)에는 비트선 BL과 상보비트선 /BL이 접속되어 있다. 기록시에는, 워드선 WL의 전위를 예를 들면 수퍼 Vcc(Vcc+드라이버 트랜지스터의 임계치 Vth 이상)의 상태로서, 비트선 BL과 상보비트선 /BL과 반대의 신호를 가한다. 예를 들면 비트선 BL에 High 전위(예를 들면 Vcc 전위)를 인가하면, 접속점 m1의 전위가 High 전위가 된다. 따라서, 커패시터 C1에 전하가 차지된다. 한쪽, 상보비트선 /BL에서는 접속점 m2에 마이너스 전위 또는 제로전위가 인가된다. 이 때문에, 접속점 m2에서는 Low 전위가 되어, 커패시터 C2에는 전하는 차지되지 않는다. 플립플롭회로에서, 접속점 m1은 내부 Vcc 전위, 접속점 m2에서는 제로전위 또는 접지전위가 된다. 접합누설이나 드라이버 트랜지스터 T1 및 액세스 트랜지스터 T5의 누설이 발생하지만 부하저항소자 R1로부터 전하가 공급되므로, 접속점 m1에서의 전위는 저하하지 않고 안정적으로 High 전위가 유지된다.
한쪽 판독시에는, 비트선 BL과 상보비트선 /BL과의 사이의 전위차를 센스앰프가 검출하고, 이것을 증폭하여 데이터를 읽는다. 어떻게 해서도, 접속점 m1 및 m2의 전위가 소정전위로 유지되므로, 커패시터 C1 및 C2에서의 누설을 방지할 수 있으므로 리플래시가 불필요하게 된다.
또한, 전술한 고저항소자(부하저항소자)(45)는 다른 드라이버 트랜지스터 T1 및 T2 등의 위쪽에 형성되어, 입체적으로 구성된다. 그 때문에, SRAM의 메모리셀을 형성하는 경우에 비해, 매우 반도체장치를 소형화할 수 있다.
또한, 실시예 1에서 기술한 바와 같은 pn 접합에 의해 빌트인 포텐셜(Vbi)의 문제가 없이, 동작이 안정화된다. 부하저항소자로서의 고저항 다결정 실리콘으로 구성되는 부하저항소자(45)와 폴리패드(28)와는, 동일도전형의 불순물을 포함한다.
실시예 5에 따른 반도체장치에서는, 래치회로(130)는 부하저항소자(45)를 포함하는 플립플롭회로이고, 부하저항소자(45)는 비트선(19b)의 위쪽에 설치된다. 이때, 폴리패드(28)를 금속으로 이루어지는 플러그층으로 치환해도 된다. 그 경우, 스토리지 노드(30)는 플러그층을 개재시켜 부하저항소자(45)에 접속되고, 부하저항소자(45)에 접속되는 플러그층의 부분은 금속을 포함한다.
다음에, 도 34에서 나타내는 반도체장치의 제조방법에 대하여 설명한다. 층간절연막(21)을 형성하기까지의 공정은, 실시예 1과 동일하다. 다음에, 층간절연막(21), 실리콘 질화막(53), 층간절연막(18)에 콘택홀(21a)을 형성한다. 이때, 실리콘 질화막을 콘택홀(21a) 내에 증착하여 이것을 에칭함으로써, 콘택홀의 치수를 축소해도 된다. 다음에 도프트 폴리실리콘을 콘택홀(21a)을 충전하도록 형성하여, 도프트 폴리실리콘과 폴리패드 15 및 17과의 계면에 베리드 콘택을 형성한다. 또 도프트 폴리실리콘을 에칭함으로써 폴리실리콘배선(23b)을 형성한다. 다음에 실리콘 산화막을 증착하여, 이것을 전체면 에치백함으로써 측벽 절연막(24a)을 형성한다. 더욱이 그 위에 실리콘 산화막을 퇴적함으로써 층간절연막(44)을 형성한다. 이때, 층간절연막(44)은 폴리실리콘배선(23b)의 영향을 피하기 위해, 그 두께를 50∼500nm로 하고, 실시예 1에서의 TFT 게이트 산화막(24b)보다 두껍게 하는 것이 바람직하다.
논도프트(non-doped) 폴리실리콘을 그 위에 증착하여 이것을 에칭함으로써 고저항 폴리실리콘의 부하저항소자(45)를 형성한다. 이때 원하는 고저항으로 하기 위해 인 등을 주입해도 된다. 다음에 중저항영역을 형성하기 위해, 부하저항소자(45)의 배선영역에 비소를 선택적으로 주입한다. 이 처리에 의해, 드라이버 트랜지스터 T1의 게이트와 접속된 부하저항소자 R1 및 R2가 형성된다(도 33 참조). 비소나 인은 어느 것이나 n형 불순물이며, 실시예 1에서 기술한 바와 같은 pn 접합에 의한 빌트인 포텐셜(Vbi)의 문제가 없어진다. 또한, 전술한 고저항 폴리실리콘의 형성으로는, 어닐링 등의 처리가 불필요하고, CMOS 트랜지스터의 형성에 비해 용이하여, 제조비용을 저렴하게 만들 수 있다. 이때 도 33에서 표시된 바와 같이, 고저항 다결정 실리콘의 부하저항소자 R1 및 R2에서는, 불순물이 도프되어 있지 않거나 혹은 조금 도프되어 있을 뿐이며, 그 밖의 배선영역으로서의 TFT 다결정 실리콘 25 및 125에서는 n형 불순물이 많이 도프되어 있다.
다음에, 실리콘 산화막을 퇴적함으로써 층간절연막(26)을 증착한다. 층간절연막 26 및 44를 관통하여 폴리실리콘배선 23b에 접촉하도록 콘택홀 26a를 형성한다. 콘택홀(26a)을 충전하도록 도프트 폴리실리콘을 형성한다. 이것에 의해, 도프트 폴리실리콘과 폴리실리콘배선(23b)과의 계면에 베리드 콘택(27)을 형성한다. 도프트 폴리실리콘을 에칭함으로써 폴리패드(28)를 형성한다. 그 후의 공정은, 실시예 1의 공정을 사용할 수 있다.
전술한 제조방법은, 종래의 DRAM의 메모리셀을 구성하는 액세스 트랜지스터 및 커패시터를 형성하는 공정중에 고저항 다결정 실리콘으로 이루어지는 전기저항 및 드라이버 트랜지스터로 구성되는 인버터를 1쌍 조합한 래치회로를 형성하는 공정으로 이루어진다. 전술한 제조방법에서는, 기존의 DRAM의 제조라인에 약간의 수정을 가하는 것만으로 실현가능하다. 따라서, 도 32에서 나타내는 회로에 해당하는 반도체 기억장치는, 도 34에서 나타낸 공정에 근거하여 제조하는 것이 가능하다.
(실시예 6)
도 35 내지 도 38에서 나타내는 반도체장치(100)는, 실시예 1의 도 3에서 나타내는 반도체장치를 변형한 것이다. 즉, 도 35에서는, 금속콘택(34)이 텅스텐 배선(119)에까지 도달하고 있다. 도 36에서는 폴리실리콘전극(123)에까지 금속콘택(34)이 도달하고 있다. 도 37에서는, 게이트전극(9)에까지 금속콘택(34)이 도달하고 있다. 도 38에서는, 금속콘택은 TFT 다결정 실리콘(25)을 관통하여 폴리패드(17)에 도달하고 있다.
이와 같이 구성된 반도체장치에서는, 실시예 1에 따른 반도체장치와 동일한 효과가 있다.
(실시예 7)
도 39를 참조하여, 본 발명의 실시예 7에 따른 반도체장치(100)에서는, 커패시터 C1이 하나밖에 설치되어 있지 않은 점에서, 커패시터 C1 및 C2의 2개가 설치되는 실시예 1에 따른 반도체장치와 다르다. 이 경우, 등가회로상, 비트선이 1개, 커패시터가 1개로 된다. 이 경우, 비트선의 프리차지전위는 Vcc/2로 하는 것이 바 람직하다.
전술한 실시예에서는, 래치회로를 형성하는 플립플롭회로의 부하로서 TFT와 고저항인 경우를 나타냈지만, 스토리지 노드의 전위를 소정 사이클 시간 유지할 수 있으면 어떠한 소자로 구성된 래치회로나 플립플롭회로를 사용해도 된다. 예를 들면 인버터를 4개 직렬로 접속한 것이나 다른 논리게이트를 조합하여 래치회로를 구성해도 상관없다. 특히, 본 발명의 반도체 기억장치를 소형화하기 위해, 래치회로를 구성하는 회로소자 중 적어도 하나가, 액세스 트랜지스터의 위쪽에 위치하고 있으면 된다. 즉, 입체화에 의해 평면 사이즈를 감소시킬 수 있다.
또한, 액세스 트랜지스터는, 반도체기판의 표층에 형성되고, 커패시터는, 반도체기판과의 사이에 적어도 1층의 층간절연막을 개재시켜 위치하는 상부-층간절연막 내에 배치되어 있다. 래치회로는, 상부 층간절연막보다 아래쪽으로 형성되는 것이 바람직하다. 이 구성에 의하면, 예를 들면 밑에서부터 순서대로 상하방향으로 부분적으로 중복하면서, 예를 들면 실리콘기판, 액세스 트랜지스터, 래치회로, 커패시터의 순서대로 반도체 기억장치의 각 부품을 입체배치로 형성할 수 있다. 더욱이, 중간 층간절연막 중에 있어서도 회로소자의 일부를 비트선이나 접지선보다도 위쪽에 형성하기 때문에, 전술한 회로소자의 일부를 배치할 때의 자유도가 증가한다. 구체적으로는, TFT 소자의 게이트치수를 크게 할 수 있다. 또한, 충분한 고저항소자의 저항길이를 확보할 수 있고, 마스크 얼라인먼트 어긋남 등에 의한 소자특성의 변동을 감소할 수 있다. 이것에 의해, 래치회로로서의 신뢰성을 향상시킬 수 있다.
이 때문에, 리플래시를 폐지한 후에, 평면 사이즈를 미세화할 수 있다. 또한, 종래의 제조방법을 본 발명의 제조방법으로 수정하여, 래치회로를 형성하고, 그 래치회로를 액세스 트랜지스터의 소스 드레인영역과 스토리지 노드영역을 접속하는 도전로에 전기적으로 접속하는 것이 용이하게 된다. 래치회로가 전기적으로 접속되는 부위는, 스토리지 노드와, 액세스 트랜지스터의 소스 드레인영역을 포함하는 그 도전로이면 어떤 부위라도 된다.
플립플롭회로를 구성하는 인버터 중의 전기저항은, 불순물을 포함하는 다결정 실리콘으로 구성되는 것이 제조상은 용이하다. 기타, 실리콘 이외의 재료로 전기저항을 형성해도 된다.
(실시예 8)
도 40을 참조하여, 본 발명의 실시예 8에 따른 반도체장치(100)에서는, 스토리지 노드(30)가 폴리실리콘배선(23b)에 직접 접촉하고 있다. 폴리실리콘배선(23b)과 부하저항소자(45)에 접촉하는 홀(29a)을 형성하고, 이 홀(29a)에 스토리지 노드(30)를 형성한다. 스토리지 노드(30)의 측벽이 부하저항소자(45)에 직접 접촉한다.
이와 같이 구성된 반도체장치(100)에서도, 도 34로 나타내는 반도체장치(100)와 동일한 효과가 있다. 더욱이, 플러그층을 형성하지 않기 때문에, 제조공정을 간략화하는 것이 가능하다.
(실시예 9)
도 41 및 도 42를 참조하여, 본 발명의 실시예 9에 따른 반도체장치에서는, 실시예 1과 같이 TFT 게이트전극(23)을 형성하고 있지만, 상부 TFT 게이트전극(23a)도 설치하고 있는 점에서, 실시예 1과 다르다. TFT 게이트전극(23)은, 하부 게이트전극에 해당하고, TFT 다결정 실리콘(25)을 TFT 게이트전극(23) 및 상부 TFT 게이트전극(23a) 사이에 끼운 더블 게이트구조를 갖는다. 베리드 콘택(27a)은 TFT 다결정 실리콘(125)을 관통하여 TFT 게이트전극(23), 상부 TFT 게이트전극(23a)을 서로 접속하는 역할을 다한다. 상부 TFT 게이트전극(23a)에는 커패시터가 접속된다. 실리콘 질화막(53) 상에는 중간 층간절연막(126)이 설치된다. 중간 층간절연막(126)에는 콘택홀(126a)이 설치되고, 콘택홀(126a)에 상부 TFT 게이트전극(23a)이 충전된다. 이것에 의해 TFT 게이트전극(23)과 상부 TFT 게이트전극(23a)이 접속된다.
다음에, 도 41 및 도 42에서 나타내는 반도체장치의 제조방법에 대하여 설명한다. 도 43 및 도 44를 참조하여, 실시예 1의 도 4 내지 도 11에 따라, 실리콘 질화막(53)까지의 구조를 제조한다.
도 45 및 도 46을 참조하여, 층간절연막(21) 상에 레지스트 패턴(도시하지 않음)을 형성하고, 그 레지스트 패턴을 마스크로 하여 층간절연막(21), 실리콘 질화막(53) 및 층간절연막(18)을 에칭한다. 이것에 의해, 콘택홀(21a)을 형성한다. 콘택홀(21a)을 충전하고, 또한, 층간절연막(121)의 일부 표면을 덮도록 TFT 게이트전극(23)을 형성한다.
도 47 내지 도 49를 참조하여, TFT 게이트전극(23)을 덮도록 층간절연막(21) 상에 중간 층간절연막(126)을 형성한다. 중간 층간절연막(126) 상에 TFT 보디로서의 TFT 다결정 실리콘 25 및 125를 형성한다. TFT 다결정 실리콘 25 및 125를 덮도록 TFT 게이트 산화막(24b)을 형성한다. TFT 게이트 산화막(24b) 상에 레지스트 패턴을 형성하고, 레지스트 패턴을 마스크로 하여 TFT 게이트 산화막(24b), TFT 다결정 실리콘 25 및 125 및 중간 층간절연막 126을 에칭한다. 이것에 의해, TFT 게이트전극(23)에 도달하는 콘택홀(126a)을 형성한다. 콘택홀(126a)을 덮어, 또한, TFT 게이트 산화막(24b)의 일부분을 덮도록 상부 TFT 게이트전극(23a)을 형성한다. 상부 TFT 게이트전극(23a)과 TFT 게이트전극(23)과의 경계부분이 베리드 콘택(27)이 된다.
도 50 및 도 51을 참조하여, 상부 TFT 게이트전극(23a)을 덮도록 층간절연막(26)을 형성한다. 층간절연막(26) 상에 레지스트 패턴을 형성하고, 레지스트 패턴을 마스크로 하여 층간절연막(26)을 에칭함으로써 콘택홀(26a)을 형성한다. 콘택홀(26a)을 충전하도록 폴리패드(28)를 형성한다. 그 후에는, 실시예 1과 동일한 공정에 따라, 실시예 9의 반도체장치가 완성된다.
이상과 같은 실시예 9에 따른 반도체장치(100)에서는, 실시예 3의 더블게이트의 효과와, 실시예 4의 톱게이트의 효과를 더불어 가질 수 있다.
이 때, 도 51에서는, 콘택홀(126a)은 TFT 다결정 실리콘(125)을 관통하고 있지만, TFT 게이트전극(23)과의 접속이 충분하면, 관통하지 않은 구조라도 된다.
또한, 이 실시예에서는, 하부 게이트절연막에 해당하는 중간 층간절연막(126)의 막두께를 TFT 게이트 산화막(24b)보다도 두껍게 하고 있지만, 보다 바람직하게는, TFT의 성능을 향상시키기 위해 동일한 정도의 두께로 하는 것이 바람직하다.
[예]
본 발명에서는, 도 3에서 나타내는 디바이스를 100개 제조하고, 그 디바이스를 106 시간 사용한 경우의 고장률을 측정하였다. 이때, 커패시터 C1 및 C2의 용량(femtoFarad:fF)을 변화시킨 경우의 고장률을 측정하였다. 그 결과를 도 52에 나타낸다.
도 52에서의 세로축 FIT는, 이하의 식으로 나타난다.
1FIT=109×[(고장 디바이스 수)/{(가동 디바이스 수)×(가동시간(때))}]
예를 들면, 100개의 디바이스를 106 시간 사용하여 1개의 고장이 생긴 경우, 고장률은 10FIT이 된다.
도 52에서, 소프트 에러 대책으로서는, 커패시터의 용량을 6fF 이상으로 하는 것이 바람직한 것을 안다.
이상, 본 발명의 실시예 및 실시예에 대하여 설명했지만, 여기서 나타낸 실시예는 여러가지로 변경하는 것이 가능하다.
우선, 셀 플레이트(40)의 전위는 1/2Vcc(전원전위)뿐만 아니라, 전원전위 또는 접지로 할 수 있다. 실시예에서는, 래치회로(130)의 구성요소 중 적어도 하나가 액세스 트랜지스터 T6의 위쪽에 구성되어 있다. 이것에 의해, 반도체장치(100)의 면적을 소형화 할 수 있다. 드라이버 트랜지스터 등의 다른 구성요소를 래치회로 상에 형성해도 된다.
또한, 각 트랜지스터의 치수는, 제한되는 것은 아니지만, 미세화의 관점으로부터, 액세스 트랜지스터 T5 및 T6의 게이트 길이가 0.2um 이하, 게이트 폭이 0.2um 이하, 드라이버 트랜지스터 T1 및 T2의 게이트 길이가 0.2um 이하, 게이트 폭이 0.2um 이하, 부하트랜지스터 T3 및 T4(박막트랜지스터)의 게이트 길이가 0.5um 이하, 게이트 폭이 0.3um 이하인 것이 바람직하다.
이번 개시된 실시예 및 실시예는 모든 점에서 예시로서 제한적인 것은 아니라 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따르면, 소형화가 가능하고, 또한 리플래시 동작이 불필요한 반도체장치를 제공할 수 있다.

Claims (3)

  1. 반도체기판의 위쪽에 위치하고, 스토리지 노드를 가지며, 2진 정보의 논리레벨에 따른 전하를 유지하는 커패시터와,
    상기 반도체기판의 표면에 위치하고, 1쌍의 불순물영역을 가지며, 상기 1쌍의 불순물영역 중 한쪽이 상기 커패시터에 전기적으로 접속되어 상기 커패시터에 축적되는 전하의 출입을 제어하는 액세스 트랜지스터와,
    상기 반도체기판 상에 위치하고, 상기 커패시터의 상기 스토리지 노드의 전위를 유지하는 래치회로와,
    상기 액세스 트랜지스터의 상기 1쌍의 불순물영역의 다른쪽에 접속되는 비트선을 구비하고,
    상기 래치회로의 적어도 일부분을 구성하는 트랜지스터가 상기 비트선의 위쪽에 설치된 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 래치회로는 부하소자를 포함하는 플립플롭회로이고, 상기 부하소자는 박막트랜지스터에 의해 구성되어 상기 비트선의 위쪽에 설치된 것을 특징으로 하는 반도체 기억장치.
  3. 반도체기판 상에 위치하는 래치회로와,
    반도체기판의 표면에 위치하고, 1쌍의 불순물영역을 가지며, 상기 1쌍의 불순물영역의 한쪽이 상기 래치회로에 접속되는 액세스 트랜지스터와,
    상기 액세스 트랜지스터의 상기 1쌍의 불순물영역의 다른쪽에 접속되는 비트선을 구비하고,
    상기 래치회로의 적어도 일부분을 구성하는 트랜지스터가 상기 비트선의 위쪽에 설치된 것을 특징으로 하는 반도체장치.
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