200405515 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造技術，特別是關於 使用在異層間的配線連接部有效的技術。 【先前技術】
半導體元件和配線間，或者不同層之配線間，是藉由 形成在連接孔內的導電性膜所連接。 但是’伴隨半導體裝置的微細化，基於以下所示理由 ，在連接部上的上層配線設置稱爲儲存部的部位之技術正 被檢討中。 此儲存部是指配線的一部份，由成爲主要電流路徑的 配線部所突出的突出部（剩餘部份，多餘部份）。 此儲存部的部份雖非電流路徑所必要的部份，卻是形 成爲用於提升電子遷移（EM )耐性。
此電子遷移係指電流透過連接部而在上層配線和下層 配線間流動時，構成配線或連接部的金屬原子移動之現象 ，其結果變成會在配線或連接部內產生孔隙，因而引起斷 線或連接電阻的上升等連接不良。 但是，儲存部如存在時，儲存部變成金屬原子的供給 源，可降低孔隙的發生率，能夠提升電子遷移耐性。 另外，藉由儲存部的存在，可以確保配線和連接部的 圖案配合餘裕，在即使產生遮罩偏差時，也可謀求配線和 連接部的導通。 S3 9 -5- (2) (2)200405515 例如，在下述專利文獻1(日本專利特開200 ^44 196 號公報）中’揭示有藉由在配線的上部或者下部設置金屬 的儲存部5 a，以抑制由於電子遷移所致的孔隙發生之技 術。 另外，例如在下述專利文獻2(日本專利特開平1 } _ 1 8 64 3 3號公報）中，有關於提升電子遷移（em)耐性的儲 存部之記載。 [專利文獻1 ] 日本專利特開200 1 -44 1 96號公報 [專利文獻2] 日本專利特開平1 1 - 1 8643 3號公報 【發明內容】 本發明者從事半導體裝置的硏究、開發，就藉由設置 儲存部以提升EM耐性進行檢討。 另一方面，各層的配線或這些之間的連接部的圖案， 例如係利用自動配線工具（CAD(computer aided design·· 電腦輔助設計）系統）而配置（佈局）。此時，配線或連 接部的圖案係被最佳化爲高密度地配置。 但是，在不設置儲存部時，而不成爲配線錯誤之佈局 中，在設置儲存部時，成爲配線法則錯誤（違反），如之 後詳細說明般，會產生配線效率（配線的安裝效率）降低 的問題。 本發明之目的在於提升配線的安裝效率。另外，提升 • 6 · <* (3) (3)200405515 配線間的連接精度。 另外，本發明之其他目的在於謀求半導體裝置的微細 化或者高密度化。另外，在謀求半導體裝置的高性能化。 由本說明書的記載以及所附圖面，應可淸楚本發明之 目的以及其他目的和新特徵。 [解決課題用的手段] 如簡單說明本申請案所揭示發明中的代表性者的槪要 ，則如下述： (1)本發明之半導體裝置的製造方法係在配置（a)在 第1方向延伸的第1配線；及（b)介由連接部與上述第 1配線連接，在與上述第1方向正交的第2方向延伸的第 2配線，具有由上述連接部突出在與上述第2方向相反方 向的剩餘部份之第2配線時，（c )將上述連接部的中心 由上述第1配線的中心往上述第2方向錯開而配置，（d )在上述連接部的下部配置上述第1配線的突出部。 (2)本發明之半導體裝置係具有：（a)在第1方向 延伸的第1配線；及（b )介由連接部與上述第1配線連 接，在與上述第1方向正交的第2方向延伸的第2配線， 具有突出在與上述第2方向相反方向的第1剩餘部份之第 2配線時之半導體裝置，（c)上述連接部的中心由上述 第1配線的中心往上述第2方向錯開而形成，（d )在上 述連接部的下部形成上述第1配線的突出部。 (4) (4)200405515 【實施方式】 以下，.依據圖面詳細說明本發明之實施形態。另外， 在說明實施形態用的全部圖中，對於具有相同機能的構件 ’賦予相同符號，省略其之重複說明。 (實施形態i ) 一面參考圖面一面說明本實施形態的半導體裝置之配 線等的配置方法。 第1圖係顯示第〇層配線MOa、MOb、第1層配線 1^13〜乂16以及第〇層配線和第1層配線的連接部丁11(^、 THOb等的平面圖案的平面圖。另外，第2圖係顯示第1 圖的佈局中之第0層配線MOa、MOb之平面圖案，第3圖 係對應A-A’部的重要部位剖面圖。另外，在配線間存在 層間絕緣膜。 一面參考第1圖〜第3圖，一面顯示本實施形態的半 導體裝置之配線等的配置狀態。 第〇層配線MOa以及MOb係沿著延伸於Y方向的網 格（佈局線、航道）y 1、y 2配置。此網格係在X方向或 者Y方向以等間隔規定的線（網格），爲規定各層之最 小配線間隔者。 另外，第1層配線Mia以及Mlb係介由連接部THOa 以及THOb而分別與第0層配線MOa以及MOb導電連接 。此第1層配線Μ1 a以及Μ1 b係沿著在X方向延伸的網 格X1配置。 -8- (5) (5)200405515 即第1層配線Mia係由連接部THOa上往圖中的左側 (與MOb相反側方向）延伸，第1層配線Mlb係由連接 部THOb上往圖中右側（與MOa相反側方向）延伸。 另外，第1層配線Mia係具有由連接部THOa上往圖 中的右側突出的儲存部（剩餘部份、多餘部份）Ra，第1 層配線Mlb係具有由連接部TH Ob上往圖中的左側突出的 儲存部Rb。 另外，距離P0(擴散間距）係網格yl和y2間的距離。 即第〇層配線M0間的間隔S 0和第0層配線的寬W0之和 。另外，距離P1係網格x2和x3(xl和x2)間距離，爲第 1層配線間的間隔S 1和第1層配線的寬W1之和。此距離 P0和P1係有Ρ1<Ρ〇之關係。 第 7圖係在第 0層配線 M0的下層形成 MISFET (Metal Insulator Semiconductor Field Effect Transistor:金 屬絕緣體型半導體場效應電晶體）時的重要部位剖面圖， 第8圖係顯示第0層配線M0和MISFET之閘極FG的圖 案關係平面圖。第8圖之B-B’方向的剖面係對應第7圖 〇 例如，如第7圖以及第8圖所示般，在第0層配線 M0之下層形成MISFET，在第0層配線M0間將閘極FG 配置於Y方向，介由連接部LCNT連接MISFET的源極、 汲極區域S/D和第0層配線M0時，爲了防止閘極FG和 連接部LCNT的短路，需要在這些之間設置某種程度的餘 裕。MISFET的微細化雖正進步中，但是多數情形並無法 (6) (6)200405515 將第〇層配線M0的間隔設爲最小加工尺寸（配線寬=配 線間隔=F )。相對於此，第1層配線Μ1由於不受到下 層元件等的佈局的影響，可以最小加工尺寸進行配置。 如此，第0層配線間（網格y間）多數比第1層配線 間（網格X間）大（Ρ1<Ρ〇 )。 第7圖係顯示各部位尺寸的一例。如第7圖所示般， P0 爲 〇.42//m，SO 爲 0.24//m，W0 爲 0.18//m，儲存部 長Lres爲0.06 // m。所謂儲存部長係指由連接部ΤΗ0的 儲存部側的端部至儲存部的端部的距離。另外，S 1以及 W1例如爲〇.l8/im，Pl爲0.36/zm。另外，如第7圖所 示般，可以在第1層配線Ml之上部，介由層間絕緣膜而 配置延伸於與第0層配線M0相同方向（Y方向）的第2 層配線M2，此第2層配線M2的寬度以及間隔例如爲 〇 · 1 8 // m，此數値例如係配線間所被容許的最小尺寸。第 1層配線Μ1和第2層配線M2例如係介由連接部ΤΗ 1而 連接。 另外，第 7圖中，雖介由連接部 LCNT而連接 MISFET的源極、汲極區域S/D和第〇層配線Μ0，但是 也可以如第38圖所示般，介由連接部LCNT連接閘極FG 和第〇層配線Μ0。也有將閘極上的連接部表示爲FCNT 的情形，但是爲了方便，在此處表示爲LCNT。 第3 8圖的左圖係在閘極F G設置突出部（配線部） ，介由連接部LCNT而將此突出部與第〇層配線M0連接 ，第38的右圖係在閘極FG上設置連接部LCNT，另外， % -10- (7) (7)200405515 在其上部配置第0層配線M0。 如此，第0層配線M0不單在MISFET的源極、汲極 區域S / D上，也配置在閘極F G上。藉由如此配置，可以 縮短對於閘極FG的供電路徑。 如第1圖等所示般，此處，第〇層配線M〇b上的連 接部T Η 0 b其中心係由網格y 2和X 1的交點只往右側錯開 距離L1(第7圖，爲〇.〇6//m)。另一方面，第〇層配線 Μ 0 a上的連接部T Η 0 a其中心位於網格X 1和y !的交點（ 第1圖）。 另外，在第0層配線MOb上的連接部THOb下形成第 〇層配線MOb的突起（突出部，寬幅部）Nb(參考第2 圖）。即連接部THOb係位於第0層配線MOb上以及突起 Nb上，形成爲與第1層配線Mlb連接。此突起Nb的X 方向之長度，最好設爲與距離L1相同。例如，第7圖中 ，爲0.0 6// m。另外，第0層配線M0係保留配線間所被 容許的最小尺寸以上的間隔而配置之故，即使設置突起， 也可以確保必要的配線間隔。 如此，在本實施形態中，在配置於相鄰網格上的第〇 層配線上配置延伸於同一線上而相互反方向的第1層配線 時，將第〇層配線上的連接部錯開該上部的第1配線延伸 的方向而配置，另外，在錯開的連接部下的第〇層配線設 置突起。 其結果爲，即使在第1層配線設置儲存部的情形下， 也可以確保儲存部Ra和Rb或者Rd和Re之各儲存部間 -11 - (8) (8)200405515 的間隔。即可以確保配置在同一網格上的第1層配線的χ 方向的間隔，所以變成能夠提高配線密度，得以提升配線 的安裝效率。 例如，如第4圖所示般，在將第0層配線MOb上的 連接部THOb的中心配置於網格y2和χΐ的交點時，第1 層配線的X方向的間隔變得比第1圖時還小，此間隔如 小於規定的距離以下時，變成配線法則錯誤（space error )。第5圖係顯示第4圖的佈局中，第〇層配線MOa、 MOb的平面圖案，第6圖係對應第4圖的C-C’部的重要 部位剖面圖。 在產生配線法則錯誤時，第1層配線Μ1 b不得不移 動於其他網格，例如網格x2 (第4圖）。伴隨此，第1 層配線Μ 1 c必須避開網格x2而配置，如此會失掉配線配 置的自由度。例如，在此情形下，必須採取移動於其他網 格（例如，網格c )之手段，導致這些配線（Μ 1 a〜Μ 1 c ) 的配置所必要的網格數的增加，有效面積變大，即配線的 有效效率降低。 相對於此，如依據本實施形態之配線等的配置方法時 ，如上述般，即使在設置儲存部時，也可在網格x2上確 保第1層配線Μ1 c的區域。即可以確保配置在同一網格 上的第1層配線的X方向的間隔，變成可在Υ方向相鄰 之網格配置如第1層配線Mlc之其他的配線（Another net )。藉此，可以提升配線的自由度，另外，能夠提升 配線的密度、有效效率。其結果可謀求半導體裝置的微細 -12- (9) (9)200405515 化（晶片的縮小化）或高集成度。此第1層配線μ 1C ( Another net)爲不連接於第0層配線MOa、MOb之配線， 例如，在X方向分隔配置的其他的第〇層配線M0，或者 在X方向分隔之位置，導電連接於第1層配線Μ1的上層 之第2層配線M2。 詳情之後再做說明，半導體裝置係多數的元件間以多 層的配線連接，例如，即使每一單位單元1網格的單元面 積的縮小化，在半導體裝置全體中，可以獲得大的效果。 另外，可以縮短連接各元件間的配線長度，能夠實現 半導體裝置的高速驅動。另外，藉由縮短配線長度，可使 配線電阻變小，能夠謀求半導體裝置的低消耗電力化。如 此，可以提升半導體裝置的可靠性。 另外，如第1圖等所示般，在連接部THOa、THOb上 的第1層配線Mia、Mlb設置儲存部Ra、Rb之故，即使 構成配線或連接部的金屬原子移動，儲存部則成爲金屬原 子的供給源，可降低孔隙的發生率，可提升電子遷移（ EM )耐性。另外，可以確保配線和連接部的圖案之配合 餘裕，即使產生遮罩偏差，也可謀求配線和連接部的導通 。如此，能夠提升配線間的連接精度，可謀求半導體裝置 可靠性的提升。 接著，說明儲存部長Lres。爲了 EM耐性的提升，儲 存部長儘可能長爲佳，但是，如太長，配線的有效效率降 低。第9圖係表示儲存部長Lres和連接部TH的配線率的 關係之圖表。 -13- (10) (10)200405515 例如’如第9圖所示般，考慮排列在γ方向而延伸 的6個第0層配線Μ0上介由連接部ΤΗ而配置第1層配 線Μ1的情形。 如情形1所示般，將儲存部長Lres設爲距離Ρ〇和距 離P1之差的1/ 2以下（Lres$ (P0-P1)/2 )時，則可在相 同網格X上排列配置連接部TH。即連接部配置率（TH配 置率）成爲100%。另外，第〇層配線M〇、第丨層配線 Μ1和連接部TH的配線寬相同，此寬度以及第1層配線 Μ 1間設爲最小加工尺寸。 如情形2所示般，在設儲存部長Lres爲大於距離Ρ0 和距離P1之差的1/2，而爲距離P0和距離P1之差以下 ((PO-Pl)/2<LresS(P〇-Pl))時，連接部 TH 只可連續 3 個配置在相同網格X上的與各網格y的交點上，而無法配 置在下一網格y上。如將此情形2與情形1比較，其連接 部配置率（TH配置率）成爲75%。另外，此情形下，需 要錯開第〇層配線M0和連接部TH的中心。但是，與情 形1相比，儲存部長變長之故，變成可以提升EM耐性， 得以提高配線的可靠性。 如情形3所示般，在設儲存部長Lres大於距離P0和 距離P1的差，而爲距離P0和距離P1的差的2倍以下（ (P0-P1) <LresS2(P0-Pl))時，雖可提高配線的EM耐 性，但是連接部TH只能連續2個配置在相同網格X上的 與各網格y的交點上，無法配置在下一網格y上。其結果 爲，與情形1相比，連接部配置率變成66.7%。此情形也 -14- (11) (11)200405515 須錯開第0層配線MO和連接部ΤΗ的中心。 另外，設大於距離Ρ0和距離Ρ1的差的1/2((Ρ0-Pl)/2<Lres)，不錯開第3層配線MO和連接部ΤΗ的中 心時，則連接部配置率變成5 0 %。 因此，在情形1〜3之任一種情形，連接部配置率雖 然提升，但在情形1時，儲存部長相對短，所以ΕΜ耐性 降低。另外，在情形3時，配線的中心部和連接部的偏差 變大，突起變大，失掉配線配置的自由度。因此，必須避 開同一網格X而配置第1層配線Ml，有配線的有效面積 劣化之虞。另外，配線路徑變得複雜，有引起訊號傳達延 遲之虞。 因此，可認爲情形2，即儲存部長Lres大於距離P0 和距離P1之差的1/2，而在距離P0和距離P1之差以下 ((P0-P1 ) /2<LresS (P0-P1))爲佳。 另外，即使在將儲存部長Lres的定義設爲情形1時 ，在第〇層配線Μ 0設置突起N，與第0層配線Μ 0的中 心錯開而形成連接部ΤΗ之配置亦可。即如情形2以及情 形3般，可以設置突起Ν，在該突起Ν上形成連接部ΤΗ 。同樣地，即使在將儲存部長Lres的定義設爲情形2時 ，也可在如情形3般的更長突起上形成連接部TH。 另外，也可以依據各配線層的配線密度的程度而分別 組合使用這些情形1〜3。即在不需要緊密配置配線時， 或者在想要確保配線的可靠性時，也可有依據情形3之方 式而配置的配線區域，反之，在必須提高配線密度而配置 -15- (12) (12)200405515 時，可利用情形1的方式（儲存部長定義和配置方法）。 另外，在上述例中，例如於網格xl上的連接部THOa 、THOb中，雖將THOb的中心往右側錯開，但是也可將 THOa的中心往左側錯開。 如此，以第1層配線Μ1 d爲例說明在配置於相同網 格y上的第1層配線下的連接部中，其中心往左側錯開時 的例子（參考第1圖）。 即沿著網格x3配置的第1層配線Μ 1 d以及Μ 1 e係介 由連接部THOd以及THOe而分別與第0層配線MOa以及 MOb導電連接。 即第1層配線Mid係由連接部THOd上往圖中左側延 伸，第1層配線Mle係由連接部THOe往圖中右側延伸。 另外，第1層配線Mid具有由連接部THOd上往圖中 右側突出的儲存部Rd，第1層配線Μ1 e具有由連接部 THOe上往圖中左側突出的儲存部Re。另外，距離P0和 P1係有P1<P0之關係。 此處，第〇層配線MOb上的連接部THOd係其中心由 網格yl和x3的交點起只往左側錯開距離L1。另一方面 ，第〇層配線MOa上的連接部THOe，其中心位於網格y2 和X 3之交點。 另外，在第〇層配線MOa上的連接部THOd下形成第 〇層配線MOa的突起Nd(參考第2圖）。另外，第〇層 配線M0並非以最小加工尺寸所配置之故，即使設置突起 ，也可以確保必要_配線間隔。 -16- (13) 200405515
如此，由於使連接部ΤΗ Od的中心往左側錯開，在 〇層配線MOa設置突起Nd，所以即使在第1層配線 Mid、Mle)設置儲存部Rd、Re，也可以確保這些的X 向的間隔t可以提升配線的安裝效率。 (實施形態2 ) 半導體裝置係利用電腦而設計（CAD ) 。CAD變成 短期間開發 LSI(Large Scale Integrated Circuit:大規 積體電路）所不可或缺的工具。使用於此CAD之電腦系 (CAD系統）係由CAD工具群所構成，因應各設計工 而使用種種的CAD工具。換言之，CAD工具係開發給 定目的用的軟體。 因此，在實施形態1說明的配線也可以利用CAD 具而自動配置。 以下，在本實施形態中，說明實現在實施形態1說 的配線的佈局用的CAD工具（自動配置配線工具）。 外，利用本實施形態之CAD工具所配置的配線等之形 等，係與在實施形態1參考第1圖等而說明的佈局相同 此處，省略其詳細說明。 如在實施形態1說明過的，在配線的佈局上有種種 條件。a)第0層配線M0係配置在網格y上。b)第1層 線Ml係配置在網格X上。c)第0層配線和第1層配線 連接部ΤΗ0係配置在網格X和網格y的交點。d)在第1 配線Μ 1設置儲存部。 第 ( 方 在 模 統 具 特 工 明 另 狀 的 配 的 層 -17- (14) (14)200405515 (1) 首先，一面參考第10圖一面說明在第〇層配線 M0上配置連接部ΤΗ0以及第1層配線Ml之模型（M0模 型）。 設第〇層配線MOa、MOb係在本CAD工具的前階段 工程被最佳化配置的配線。 在此第〇層配線MOa、MOb最佳化配置第1層配線 Mia、Mlb。此處，不考慮儲存部長而配置。 接著，將連接部THOa、ThOb配置在第0層配線M0 和第1層配線Μ1的交點。 接著，在第1層配線Μ1追加儲存部Ra、Rb，判斷 這些之在X方向的距離是否在特定長度以上。所謂特定 長度例如爲配線間所被容許的最小尺寸。 在特定長度以下時，將在第1層配線Ml下的其中一 方的連接部ΤΗ0往第1層配線的延伸方向錯開。第1〇圖 中，將連接部THOb往右側只錯開距離L1。 另外，在錯開的連接部下追加第0層配線M0的突起 N。第10圖中，在第0層配線MOb追加突起Nb。 另外，也可以不經過這些工程，利用容許將含儲存部 的第1層配線Ml在其之下部的連接部ΤΗ0由網格的交點 往第1層配線Μ1延伸的方向錯開配置的程式，以配置第 1層配線Ml以及連接部ΤΗ0等。 (2) 接著，一面參考第11圖一面說明規定錯開配置 於第〇層配線M0上的連接部ΤΗ0以及其上部的端子部 T(第1層配線Ml的一部份），以端子部T爲起點以配置 •18- (15) (15)200405515 第1層配線的模型（Μ1模型）。 即將被最佳化配置於網格y 1、y?上的第0層配線 MOa、M〇b上的與網格xl之交點部的連接部ΤΗ0中的一 個配置爲其中心由上述交點部往X方向錯開。第1 1圖中 ，係將連接部THOb往右側只錯開距離L1。在此連接部 THOb上配置於與錯開連接部THOb的中心之方向相反側 的方向具有儲存部Rb的端子部Tb。另外，在錯開的端子 部Tb下的第〇層配線MOb設置突起Nb。 另外，在與網格xl的交點部配置其他的連接部THOa ，在此連接部THOa上配置由連接部THOa上往右側具有 儲存部Ra的端子部Ta。 以此端子部Ta、Tb的位置資訊爲基礎，自動配置第 1層配線Ml在由端子部T往與儲存部R相反側的方向延 伸的第1層配線Μ1。換言之，以端子部T爲起點而最佳 化配置第1層配線Μ1。 在此Ml模型中，連接部ΤΗ0(端子部Τ)的位置是先 被限定之故，因情形之不同，有配線的安裝效率比Μ0模 型低之虞。 但是，在此Μ1模型中，第1層配線Μ1的配置條件 變少，可以縮短配線設計的TAT (turn around time :週轉 時間）。 即在M0模型中，需要一面蒐羅無餘進行對於第0層 配線M0的連接部ΤΗ0以及其上部的第1層配線Ml的配 置之組合一面進行配線設計（安裝）。 •19· (16) 200405515 例如，在第1圖所示之情形中，可在第0層配糸 上的3個交點配置連接部ΤΗ0，設計的自由度變大， 佳化配置的確定上卻需要花些時間。特別是在M0模 ，在排除將連接部ΤΗ0配置於網格的交點之條件， 由網格的交點錯開而配置時，在最佳化配置的確定上 花時間。 第1圖中，雖只顯示網格2X3之區域，但實際 多數的元件（單元）間係以多層的配線等連接，於蒐 餘地一面進行這些連接的組合一面進行配線設計上， 電腦的計算能力之提升，另外，計算時間也長。 相對於此，在Μ 1模型中，可以縮短配線設計的 ’另外，可以使用一般的CAD系統。 (實施形態3 ) 在實施形態1中，在相鄰的連接部THOa、THOb 只錯開連接部THOa而配置（參考第1圖），但是也 將相鄰連接部THOa、THOb分別往相反方向（分開方 錯開。 一面參考圖面一面說明本實施形態之半導體裝置 線等的配置方法。另外，除了連接部以及第1層配線 置位置等，與實施形態1相同之故，對於對應的部份 木目同符號，只就不同部份做詳細說明。 第12圖係顯不第0層配線MOa、MOb、第1 J Μ 1 a〜Μ 1 e以及第〇層配線和第1層配線的連接部 Η 44
[Μ0 但最 型中 容許 ，更 上， 羅無 需要 TAT 中， 可以 向） 的配 的配 賦予 配線 THOa -20- (17) 200405515 、THOb等的平面圖案。另外，第13圖係在第12 .圖的 .局中，顯示第0層配線MO a、MOb的平面圖案，第14 係對應第12圖的D-D，部的重要部位剖面圖。 一面參考第12圖〜第14圖，一面說明本實施形態 半導體裝置之配線等的配置狀態。 第〇層配線MOa以及MOb係沿著網格y 1、y2而配 ，與沿著網格xl而配置的第1層配線Mia以及Mlb係 由連接部THOa以及THOb而導電連接。 即第1層配線Mia係由連接部THOa上往圖中左側 伸，第1層配線M.lb係由連接部THOb上往圖中右側延 〇 另外，第1層配線Mia具有由連接部THOa上往圖 右側突出的儲存部Ra，第1層配線Μ1 b具有由連接 THOb上往圖中左側突出的儲存部Rb。 另外，距離P0係網格y 1和y2間的距離，爲第0 配線間的間隔S 0和第〇層配線寬w 0的和。另外，距 P 1係網格X1和X2間距離，爲第1層配線間的間隔s 1 第1層配線寬W1的和。此距離P1和P〇存在有Ρ1<Ρ〇 關係。 如在實施形態1說明過的，在第0層配線M 0的下 ，閘極FG配置於Y方向時，多數成爲Ρ1<Ρ〇之關係。 第15圖係顯示第0層配線M0和MISFET之閘極 的圖案的關係。第16圖係顯示在第〇層配線M0的下 形成MISFET時的重要部份剖面圖。第15圖之E-E’方 佈 圖 的 置 介 延 伸 中 部 層 離 和 之 層 FG 層 向
•21 - (18) (18)200405515 的剖面係對應第1 6圖。 如第16圖所示般，，例如P0爲〇.4 2 em，S0爲〇.24 //m’ W0 爲 0.18/ζηι，’保留部長1^65爲〇.〇6//111。另外 ，S1 以及 W1 爲 〇.18//m，P1 爲 〇.36//m。另外，第 2 層 配線M2之寬以及間隔爲 此處’如第12圖等所示般，第0層配線MOb上的連 接部THOb，其中心由網格y2和X1的交點往右側只錯開 距離L2。另外，第〇層配線MOa上的連接部THOa，其中 心由網格y 1和X1的交點往左側只錯開距離L2。距離L2 例如爲〇.〇3/im (第16圖）。 另外’在第0層配線MOa上的連接部THOa下形成第 〇層配線MOa的突起Na，在第0層配線MOb上的連接部 THOb下形成第0層配線MOb的突起Nb(參考第13圖）。 此突起Na、Nb的長度，以設爲與距離L2相同爲佳。第 16圖中，例如，爲0.03 // m。另外，第0層配線M0係保 留配線間所被容許之最小的尺寸以上的間隔而配置之故， 即使設計突起，也可以確保必要的配線間隔。 如此，在本實施形態中，於配置在相鄰網格上的第0 層配線上配置在同一網格上相互往相反方向延伸的第1層 配線時，將第〇層配線上的2個連接部分別往其上部的第 1層配線延伸的方向錯開而配置，另外，在錯開的連接部 下的第〇層配線設置突起。 其結果爲，即使在第1層配線設置儲存部時，也可以 確保這些第1層配線的X方向的間隔，可以提升配線的 \ -22- (19) (19)200405515 安裝效率。 另外，可以確保配置在同一網格上的第1層配線的X 方向的間隔之故，可在γ方向相鄰的網格配置如第1層 配線Μ 1 c般的其他配線。藉此，可以提升配線的自由度 ’得以提升配線的密度、安裝效率。 另外，可以縮短連接各元件間的配線長度，可以謀求 半導體裝置的驅動高速化、低消耗電力化，可以謀求半導 體裝置的可靠性提升。 另外，藉由設置儲存部，使得ΕΜ耐性提升，另外， 可以確保配線和連接部的圖案的配合餘裕。如此，可以謀 求半導體裝置的可靠性提升。 另外，在本實施形態中，可將第9圖所示之情形1〜 3與實施形態1相同，依據各配線層之配線密度的程度而 分別組合使用。 另外，在後述的實施形態4之（3-3 )補充做說明， 爲了最佳化配線佈局，以將保留部長Lres設爲大於距離 P0和距離P1的差的1/2，而在距離P0和距離P1的差 以下（（P0-P1 ) /2<LresS (Ρ0·Ρ1))爲佳。 另外，第1層配線Μ 1 d以及Μ 1 e係分別介由連接部 THOd以及THOe而與第〇層配線MOa以及MOb導電連接 ，這些連接部也與連接部THOa以及THOb相同，分別在 相反方向（分開方向）錯開而配置（第12圖）。 (實施形態4 ) -23- (20) (20)200405515 在本實施形態中，說明實現實施形態3說明的配線之 佈局用的CAD工具。另外，·利用本實施形態的CAD工具 而配置的配線等的形狀等，係與實施形態3中參考第1 2 圖等所說明的佈局相同’此處，省略其詳細說明。 (1) 一面參考第17圖一面說明在第〇層配線M0± 配置連接部ΤΗ0以及第1層配線Ml之模型（M0模型） 〇 第〇層配線MOa、MOb係在本CAD工具的前階段工 程被最佳化配置的配線。 在此第〇層配線MOa、MOb最佳化配置第1層配線 Mia、Mlb。此處，不考慮儲存部長而配置。 接著，將連接部THOa、ThOb配置在第〇層配線M0 和第1層配線Μ1的交點。 接著，在第1層配線Μ1追加儲存部Ra、Rb ’判斷 這些之間在X方向的距離是否在特定長度（配線間所被 容許的最小尺寸）以上。 在特定長度以下時，將在第1層配線Ml下的兩方的 連接部THOa、THOb往其之上部的第1層配線Ml的延伸 方向分別只錯開距離L2。即將相鄰的連接部分別往反方 向（分開方向）各錯開距離L2。 另外，在錯開的連接部下的第〇層配線M0追加突起 Na、Nb。 另外，也可以不經過這些工程，利用容許將含儲存部 的第1層配線Μ 1在其之下部的連接部ΤΗ0由網格的交點 -24- (21) 200405515 往第1層配線Ml延伸的方向錯開配置的程 1層配線Ml以及連接部ΤΗ0等。 (2)接著，一面參考第18圖一面說明 於第〇層配線M0上的連接部ΤΗ0以及其 T(第1層配線Ml的一部份），以端子部T 第1層配線的模型（Μ1模型）。 即在將被最佳化配置於網格y 1、y2上I MOa、MOb上的與網格xl之交點部將連接窗 配置爲其中心由上述交點部分別往左側、右 連接部ΤΗ0上配置於與錯開連接部ΤΗ0之 方向具有儲存部Rb的端子部Ta、Tb。另外 子部Ta、Tb下的第〇層配線MOa、MOb設| 〇 以此端子部Ta、Tb的位置資訊爲基礎 1層配線Ml在由端子部T往與上述儲存部 向延伸的第1層配線Ml。換言之，以端子ΐ 最佳化.配置第1層配線Ml。 在此Μ1模型中，與在實施形態2說明 同，第1層配線Μ1的配置條件變少，可以 的TAT。另外，可以使用一般的CAD系統。 (3 )另外，在本實施形態的M0模型牛 所示般，可在沿著網格y延伸的第〇層配線 X的交點的兩側假想配置設置突起N的第0 上部配置連接部ΤΗ0以及第1層配線Ml < 式，以配置第 規定錯開配置 上部的端子部 爲起點以配置 拉第〇層配線 ;THOa、THOb 側錯開。在此 方向相反側的 ，在錯開的端 【突起Na、Nb ，自動配置第 R相反側的方 那T爲起點而 的Μ1模型相 縮短配線設計 ，如第19圖 Μ 0之與網格 層配線，在其 即可將第1 9 -25- (22) (22)200405515 圖所示圖案當成訊息庫（資料庫）而設定在CAD工具中 〇 (3 -1 )接著，例如利用在彳；[)中說明的M0模型， 配置第1層配線Μ 1以及連接部T Η 0。 即首先，在假想的第0層配線Μ0的圖案上配置第1 層配線Ml。此處，不考慮儲存部長而配置。 接著，將連接部ΤΗ0配置在第0層配線M0和第1層 配線Μ1的交點。 接著，在第1層配線Μ1追加儲存部，判斷第1層配 線Μ 1間的X方向的距離是否在特定長度（配線間所被容 許的最小尺寸）以上。 在此特定長度以下時，將第1層配線Ml下的2個連 接部往相互分開方向錯開。 接著，決定在連接部和假想的第〇層配線M0的圖案 之重疊部份具有突起N的第0層配線M0的圖案。換言之 ，在假想的第〇層配線M0的圖案之突起中，只將在其上 部形成有連接部的突起部當成正規的（實在的）突起。 (3-2)另外，在假想上設置有突起N的第0層配線 M0的圖案上配置第1層配線Ml時，如先決定第1層配 線Ml的延伸方向和配置連接部ΤΗ0的網格xy的位置， 則連接部ΤΗ0的配置係自動地被錯開配置在突起N上。 具體上，在設爲如實施形態3說明的第1 2圖所示的 配置佈局時，於配置於網格X1和y1的交點之連接部 THOa和配置於網格和y2的交點之連接部THOb ’分別 -26 - (23) (23)200405515 由連接部THOa的左側以及連接部THOb的右側連接第1 .層配線Mia以及Mlb時，連接部THOa係錯開形成在第1 層配線Mia的延伸方向，連接部THOb係錯開形成在第1 層配線Μ 1 b的延伸方向。 接著，雖在第1層配線Ml追加儲存部Ra以及Rb， 連接部THOa以及THOb係如上述般錯開形成之故，在儲 存部Ra和儲存部Rb間可以確保配線間隔。 如此先設定佈局的法則（算法），以自動配線工具進 行配線的佈局時，可以無配線錯誤地，配置可以確保配置 在同一網格上的第1層配線的間隔之配線。 (3 -3 )此處，儲存部長以利用第9圖所示情形2以 進行佈局爲佳。假如利用情形3時，錯開連接部ΤΗ0的 寬度變大，伴隨此而設置在第〇層配線M0的兩側之突起 N的長度也變長，在第〇層配線M0會引起配線錯誤。即 如使用情形3 ’無法在第0層配線M0的兩側設置假想的 突起N之故，變得失掉配線的自由度。相對於此，在情 形2中，即使在第〇層配線M0的兩側設置假想的突起N ，也不會成爲配線錯誤之故，在配線的佈局中，可以提高 自由度。 如此，藉由在全部的網格的交點假想配置具有突起的 第0層配線，也可以利用既定的「在第0層配線M0上配 置連接部T Η 0」之一般的條件的自動配置配線工具。 即在既存的自動配線工具中’如無法在下層配線的圖 案上配置連接部，便會成爲錯誤的工具並不少。 -27- (24) (24)200405515 但是，如先準備此種訊息庫，即使將連接部錯開配置 於哪個網格的交點’都不會成爲錯誤’自動配線工具的選 擇範圍變廣。 當然，不管是否在其上部形成連接部ΤΗ0，也可將第 〇層配線M0的圖案設爲第19圖所示圖案。第20圖係顯 示在此情形的第0層配線M0 a、MOb、第1層配線Ml a〜 Μ 1 e以及第〇層配線和第1層配線的連接部THOa、THOb 等的平面圖案的平面圖，第21圖係對應第20圖的F-F’部 的重要部位剖面圖。 但是，在此情形下，第〇層配線M0的圖案複雜化， 配線圖案形成的抗蝕劑膜的析像變得困難。另外，配線區 域變大，配線間電容增加。 因此，以只在連接部ΤΗ0的下部設置第0層配線的 突起爲佳。 另外，也可將第1 9圖所示圖案當成訊息庫（資料庫 )，用於實施形態2說明的配線的配置方法。 (實施形態5 ) 接著，說明在鏡面配置的2輸入NAND單元（以下， 稱爲「2NAND單元」）使用實施形態1或者2說明的配 線的配置方法之例子。 (1 )首先，說明2N AND單元的電路圖。第22圖係 2N AND單元的電路圖，·如圖示般，輸入端子al係連接在 P通道型MISFETQpJ以及η通道型MISFETQnl的閘極， \ -28- (25) 200405515 輸入端子a2係連接在p通道型MISFETQp2以及 MISFETQn2的閘極。另外，在輸出端子zn和電 Vdd)之間，係並聯連接p通道型MISFETQpl以 在輸出端子zn和接地電位（基準電位，Vss )之 串聯連接η通道型MISFETQn2以及Qnl。
(2)依據製造方法說明鏡面配置的2N AND 造。 第23圖〜第27圖係顯示構成2NAND單元 圖案佈局的平面圖，第28圖係對應平面圖之G-面圖。另外，如第27圖所示般，2NAND單元係 元區域 CA1和 CA2，這些單元係區分單元區域 Y方向延伸的線爲對稱配置（鏡面配置）。 如第23圖以及第28圖所示般，在形成於半 1中的溝內藉由塡埋絕緣膜，例如氧化矽膜而形 離3。接著，在半導體基板1中植入n型不純物 不純物，使之擴散，形成η型井5以及ρ型井。 井5的露出區域設爲主動區AcN，另外將ρ型井 域設爲主動區AcP。 接著，在半導體基板1上堆積導電性膜，例 純物的多晶矽膜，予以圖案化，形成閘極FG。it 之內的FG1以及FG2係在主動區AcN上延伸於 FG3以及FG3係在主動區AcP上延伸於Y方向 Qpl的閘極，FG2係QP2的閘極。另外，FG3係 極，FG4係Qn2的閘極。另外，FG1和FG3係 η通道型 源電位（ 及 Qp2， 間，依序 單元的構 的各層之 G’部的剖 形成在單 ，對於在 導體基板 成元件分 以及P型 將此η型 的露出區 如摻雜不 匕閘極FG Υ方向， 。FG1 係 Qnl的閘 藉由上述 -29- (26) (26)200405515 多晶砂膜所形成的配線部而連接，另外，F G 2和、F G 4也 同樣地連接。 接著，在閘極F G的兩側之半導體基板1 ( p型井） 中植入η型不純物，形成ιΤ型半導體區域。另外，在閘 極的兩側之半導體基板1 (η型井）中植入ρ型不純物， 形成Ρ_型半導體區域11。 接著，在閘極FG上堆積當成絕緣膜的氮化矽膜，藉 由不等向性蝕刻，在閘極F G的側壁形成側壁膜S W。 接著，以閘極以及側壁膜爲遮罩，在閘極的兩側之半 導體基板1(ρ型井）中植入η型不純物，形成成爲η通 道型MIS FET的源極以及汲極區域的η +型半導體區域。另 外，在閘極的兩側之半導體基板1(η型井）植入ρ型不純 物，形成成爲Ρ型井MIS FET的源極以及汲極區域的ρ +型 半導體區域1 5。 接著，在半導體基板1上堆積當成高融點金屬膜之例 如鈷膜，加上熱處理，使與構成半導體基板1的矽反應， 在鈷膜和半導體基板1以及閘極FG的接觸部形成矽化鈷 膜17。 接著，去除未反應的鈷膜，在半導體基板1上堆積絕 緣膜，例如氧化矽膜1 9。 接著，如第24圖以及第28圖所示般，藉由選擇性地 去除氧化矽膜19，在MIS FET的源極、汲極區域上或者 閘極上形成接觸孔2 1。 ， 接著，在包含接觸孔21內的氧化矽膜19上’薄薄堆 -30- (27) (27)200405515 積阻障層，例如TiN(氮化鈦）膜.，另外，在其上部以塡膜 接觸孔21之程度堆積作爲導電性膜之W(鎢）膜。 接著，藉由以 CMP (Chemical Mechanical Polishing: 化學機械硏磨）法去除接觸孔21的外部的TiN膜以及W 膜，形成連接部（插塞）LCNT。 接著，如第25圖以及第28圖所示般，在氧化矽膜 19上例如堆積氮化矽膜，另外，在其上部堆積氧化矽膜 ，形成由這些積層膜所形成的配線溝用的絕緣膜23。此 氮化矽膜係成爲在形成配線溝時的蝕刻阻絕層。 接著，藉由選擇性地去除絕緣膜2 3，而形成配線溝 25。接著，在含配線溝25內的絕緣膜23上薄薄堆積當成 阻障層之例如TiN膜、Ta膜、TaN膜等單層膜，或者堆 積彼等之積層膜，另外，在其上部以塡膜配線溝25之程 度堆積導電性膜之W膜或者銅（Cu)膜。 接著，藉由CMP法去除配線溝25的外部的阻障膜以 及導電性膜，形成第〇層配線M0。 第〇層配線M0係沿著網格y而形成在Y方向。但是 ，也有一部份有延伸在X方向的部份。另外，閘極FG位 於第〇層配線M0間。在平面圖中，以虛線表示網格。將 X方向的網格設爲網格X，將Y方向的網格設爲網格y。 接著，在絕緣膜23上例如堆積由氮化矽膜以及氧化 矽膜的積層膜所形成的絕緣膜27。 接著，如第26圖以及第28圖所示般，藉由選擇性地 去除絕緣膜27，形成接觸孔C0。接著，在包含接觸孔C0 -31 - (28) (28)200405515 的絕緣膜27上薄薄堆積阻障膜，例如TiN膜，另外，在 其上部以塡膜接觸孔C0之程度堆積作爲導電性膜之W膜 。接著，與連接部LCNT相同，藉由在接觸孔C0內塡埋 TiN膜以及W膜，以形成連接部ΤΗ0。 接著，如第2 7圖以及第2 8圖所示般，在絕緣膜2 7 上例如堆積由氮化矽膜以及氧化矽膜的積層膜所形成的絕 緣膜29，與配線溝25相同，形成配線溝3 1。 接著，在包含配線溝3 1內的絕緣膜2 9上薄薄堆積阻 障膜，例如TiN膜，另外，在其上部例如利用電鍍法或濺 鍍法等，以塡埋配線溝31之程度形成導電性膜之Cii(銅） 膜，接著，例如藉由CMP法去除配線溝3 1的外部之TiN 膜以及Cii膜，形成第1層配線Ml。 如第27圖所示般，此第1層配線Μ1係沿著網格X 上而形成在X方向。 此處，第1層配線Μ1內，Μ1 a係對應輸入端子a 1， Mlb係對應輸入端子a2。另外，Mlc係對應輸出端子zn 。另外，對於第1層配線Mid供給電源電位（Vdd)，對 於Μ1 e供給接地電位（V s s )。另外，第0層配線Μ 0內 ，MOh係與η型井（AcN )的供電部連接，MOg係與ρ型 井（AcP)的供電部連接。 此處，單元區域CA2的第1層配線Mia係由第0層 配線MOa上的連接部THO a上往右方向，即由單元邊界區 域分開之方向延伸，另外，單元區域CA1的第1層配線 Mia係由第0層配線MOa上的連接部THOa上往左方向延 -32- (29) (29)200405515 伸，這些配線係配置爲位於相同網格上。 此處，將單元區域CA2的第1層配線Mia下的連接 部THOa由第〇層配線MOa的中心往右方向，即由單元邊 界區域分開的方向錯開配置（往右錯開配置），將單元區 域CA1的第1層配線Mia下的連接部THOa由第〇層配 線MOa的中心往左方向錯開（往左錯開配置）配置。另 外，其他的連接部TH0係配置在第0層配線M0的中心。 藉由如此設定單元區域CA2的配置，被鏡面配置的 單元區域CA1係以單元邊界區域爲界，重複配置單元區 域CA2而被佈局。此處，單元區域CA1的連接部THOa 係由第〇層配線MOa的中心往單元邊界區域分開方向錯 開而配置之故，單元區域CA2的連接部THOa也由第〇層 配線MOa的中心往單元邊界區域分開方向錯開而配置。 藉由如此配置，即使在第1層配線Mia設置儲存部R ，也可以確保配線的X方向之間隔。 此後，如第2 8圖所示般，堆積絕緣膜3 3或3 5，在 配線溝3 7中形成第2層配線M2。 第1 7圖以及第2 8圖所示的單元構造，例如可藉由在 實施形態2等說明的Μ 1模型的自動配線配置而予以實現 〇 即預先將單元區域CA2的連接部THOa往右錯開配置 ，預先將單元區域CA1的連接部THOa往左錯開配置，在 這些的上部設置將儲存部R設定於與錯開連接部的方向相 反方向的端子部Ta，鏡面配置單元區域CA1後，以此爲 -33 ·. (30) (30)200405515 起點，最佳化配置第1層配線Μ1 (參考第2 7圖）° 另外，利用M0模型，第1層配線Μ1下的連接部 THOa在單元的端部中，係相鄰配置於相同網格x i胃’ 也可將這些分別往相反方向（分開方向）錯開配置’以確 保儲存部區域R。 (實施形態6 ) 接著，說明在4輸入NAND單元（以下’稱爲「 4N AND單元」）適用於實施形態1〜4說明的配線的配置 方法之例子。 (1 )首先，說明4N AND單元的電路圖。第29圖係 4NAND單元的電路圖，如圖示般，輸入端子al係連接於 P通道型MISFETQpl以及η通道型MISFETQnl的閘極’ 同樣地，輸入端子 〜a4分別連接於 p通道型 MISFETQp2〜Qp4的閘極，另外，分別連接於η通道型 MISFETQn2〜Qn4 之閘極。另外，p 通道型 MISFETQpl〜Qp4並聯連接在輸出端子zn和電源電位（ Vdd)之間，η通道型MISFETQnl〜Qn4依序串聯連接在輸 出端子zn和接地電位（Vss )之間。 (2 )另外，構成此4N AND單元的配線等，其圖案雖 然不同，但是可與實施形態5同樣地形成之故，此處，詳 細說明各層的圖案。 第30圖〜第35圖係顯示構成4N AND單元之各層的 圖案佈局之平面圖。丨 -34- (31) (31)200405515 如弟30圖所不般，聞極FG1〜FG4係在主動區Acn上 延伸於Y方向，閘極FG5〜FG8係在主動區AcP上延伸於 Y方向。 -、 此閘極FG1和FG5、FG2和FG6、FG3和FG7、以及 FG4和FG8係分別藉由與閘極同層的多晶矽膜所形成的 配線部予以連接。 另外，在閘極FG的兩側等之所期望的位置配置連接 部LCNT (第3 1圖）。 如第32圖所示般，在閘極FG間，第0層配線M0係 沿著網格y而延伸在Y方向。但是，也有一部份有延伸 在X方向的部份。 在第〇層配線M0上配置連接部ΤΗ0(第33圖），第1 層配線Μ1在此連接部ΤΗ0上沿著網格X而配置在X方 向（第34圖）。 此處，第1層配線Μ1 a係對應輸入端子a 1，Μ1 b係 對應輸入端子a2。另外，Mlc係對應輸入端子a3，Mid 係對應輸入端子a4。另外，Μ1 e係對應輸出端子Zn。另 外，對於第1層配線Μ1 k供給電源電位（Vdd )，對於 Mlj供給接地電位（Vss )。另外，第0層配線內，MOk 係與η型井的供電部連接，M Oj係與p型井的供電部連接 此處，第1層配線Mia係由第〇層配線M0上的連接 部THOa上往左方向延伸，第1層配線Mlb係由第0層配 線上的連接部THOb往右方向延伸，這些配線係位於相同 -35- (32) (32)200405515 網格X上。 因此，將第1層配線Mla下的連接部THOa由第0層 配線M0的中心往左方向錯開配置（往左錯開配置）’另 外，將第1層配線Μ 1 b下的連接部τ H 0由第0層配線M 0 的中心往右方向錯開（往右錯開配置）配置。 另外，第1層配線Mlc係由第〇層配線M0上的連接 部THOc上往左方向延伸，第1層配線Mld係短短配置在 第〇層配線M0上的連接部THOd’第1層配線Mle係由 第〇層配線M0上的連接部THOe上往右方向延伸’這些 配線係位於相同網格X上。 因此，將第1層配線Mlc下的連接部TH0c由第0層 配線Μ 0的中心往左方向錯開配置（往左錯開配置）’另 外，將第1層配線Μ1 e下的連接部Τ Η 0 e由第0層配線 Μ 0的中心往右方向錯開（往右錯開配置）配置。另外’ 第1層配線Mid下的連接部THOd係配置在第G層配線 M0的中心（中心配置）。另外，其他的連接部ΤΗ0也配 置在第〇層配線M0的中心。 藉由如此配置，即使在第1層配線Mla、Mlb等設置 儲存部，也可以確保配線的X方向之間隔。 因此，可以提升這些配線的安裝效率’可在其他的網 格X配置其他的第1層配線（Another net) AN。 第35圖係顯示第1層配線Ml上的連接部TH1以及 其上部的第2層配線M2的配置之一例。 -36- (33) (33)200405515 (實施形態7 ) 在實施形態5或6中，雖以NAND單元爲例做說明， 但是在用於標準單元等之基本單元，例如反相器或AND 電路等之配線部也可以使用本發明。 基本單元在上述之外，有3輸入NAND、2輸入NOR 、3輸入NOR、4輸入NOR、TriState反相器、2-1選擇 器、互斥非或（exclusiveNOR )、互斥或（exclusiveOR )、2-1 AND-OR-反相器、2-2AND-OR-反相器、2-1 AND-OR-反相器、3-2AND-OR-反相器、2-2-1AND-OR-反相器 、2-1 OR-AND-反相器、2-20R-AND-反相器、3-10R-AND-反相器、2-1-10R-AND·反相器、2-2-20R-AND-反相 器、D-鎖存器、邊緣觸發正反器（Edge-trigger FF)等各 種各樣產品。 另外，不單這些基本單元的鏡面配置，在配置多種的 基本單元，於這些之間的接線上也可以使用本發明。 特別是在實施形態5中，如以2NAND單元爲例做說 明般，基本單元係構成其之多數的MIS FET的閘極FG並 聯配置在一定方向，多數在這些之間形成第〇層配線M0 〇 爲了縮小這些單元面積，多數在單元的外圍部的第〇 層配線M0上設置輸入部（al、a2、…an)或者輸出部（ zn)。因此，如第36圖所示般，在配置有多數的基本單 元（BC1〜BC6)時，在各單元的第1層配線mi的延伸方 向的邊界部，第1層配線的儲存部R很可能會接近配置。 -37- (34) (34)200405515 因此，在此種區域中，藉由使用在實施形態1〜4說 明之配線配置，其他配線（Another net)之引繞成爲可能 ，可以提升配線的安裝效率。 第3 7圖係本發明者們連接多數的基本單元間之配線 佈局的一例。例如，區域（a )係本發明的適用處所（往 兩側錯開配置），區域（b )係不錯開配置連接部的處所 〇 如此，連接部（配線）間有餘裕，在即使設置儲存部 也可以確保配線間隔之處所，不用說並不需要錯開配置連 接部。 另外，本發明不管單元內的接線或者單元間的接線都 可以適用。 如此，如依據本實施形態，可以謀求半導體裝置的微 細化（晶片的縮小化）或高集成化。另外，可以縮短連接 各元件間的配線長度，可以實現半導體裝置的高速驅動。 另外，藉由縮短配線長度，可以使配線電阻降低，可以謀 求半導體裝置的低消耗電力化。另外，藉由儲存部，可使 E Μ耐性提升，另外，可以確保配線和連接部的圖案配合 餘裕。 以上，雖依據實施形態而具體說明由本發明者所完成 的發明，但是本發明並不限定於上述實施形態，在不脫離 其要旨之範圍內，不用說可有種種變更之可能。 特別是，在實施形態5以及6中，雖以銅波形花紋配 線爲例做說明，也可以使用其他的導電性膜，另外，也可 -38· (35) (35)200405515 藉由導電性膜的圖案化以形成配線。 但是，銅原子容易移動，容易產生EM現象之故，設 置儲存部的必要性大。因此，本發明用於銅配線特別有效 果。 另外，在上述實施形態中，雖以第0層配線或第1層 配線等比較下層的配線爲例做說明，但是也可以適用於更 上層的配線，例如第4層配線或第5層配線，可以廣泛適 用在其下層的配線以最小加工尺寸以上的間隔所被配置的 配線。 另外，不限定於MIS FET上的配線，也可以廣泛使用 於形成在其他半導體元件上的配線。 以上，如簡單說明本申請案記載的實施形態中所揭示 的效果中的代表性者，則如下述： 藉由將第1配線和延伸在與第1配線正交的第1方向 [X方向]的第2配線[Ml]的連接部的中心由第1配線的中 心錯開而配置，在與錯開方向相反方向可確保剩餘部份[ 儲存部]，另外，藉由在連接部的下部，於第1配線設置 突出部[突起]，可以確保上述第1方向的間隔，可以提升 配線密度。 另外，可以確保配置於同一網格上的第1層配線的第 1方向的間隔之故，在第2配線和於與上述第1方向正交 的第2方向[Y方向]相鄰的網格上可以配置如第3配線 [Ml]之其他的配線。藉此，可以提升配線的自由度，能夠 提升配線密度。 -39· (36) (36)200405515 [發明效果] 如簡單說明由本申請案所揭示發明中的代表性者所獲 得的效果，則如下述： 可以提升配線的安裝密度。另外，可以提升配線間的 連接精度。另外，可以謀求半導體裝置的微細化或者高密 度化。另外，可以謀求半導體裝置的高性能化。 【圖式簡單說明】 第1圖係顯示實施形態1的各層之配線（M0、Μ1 ) 和這些之間的連接部的平面圖案平面圖。 第2圖係顯示第1圖的佈局中之第0層配線的平面圖 案圖。 第3圖係對應第1圖的Α-Α’部之重要部位剖面圖。 第4圖係顯示表示實施形態1的效果用之各層的配線 (MO、Ml)和這些之間的連接部的平面圖案平面圖。 第5圖係顯示第4圖之佈局中的第0層配線的平面圖 案圖。 第6圖係對應第4圖之C - C ’部的重要部位剖面圖。 第7圖係顯示實施形態1之各層的配線（M0、Μ1 ) 、這些之間的連接部以及閘極的關係剖面圖。 第8圖係顯示實施形態1之第〇層配線以及閘極的平 面圖案之平面圖。 第9圖係顯示儲存部長Lres和連接部ΤΗ的配置率的 關係圖表 -40 - (37) (37)200405515 第1 0圖係顯示實施形態2的配線等的配置方法流程 圖。 第1 1圖係顯示實施形態2的配線等的其他配置方法 流程圖。 第1 2圖係顯示實施形態3的各層之配線（M0、Μ 1 ) 和這些之間的連接部的平面圖案之平面圖。 第13圖係顯示第12圖的佈局中之第〇層配線的平面 圖案圖。 第14圖係對應第12圖的D-D’部的重要部位剖面圖 〇 第1 5圖係顯示實施形態3的第0層配線以及閘極的 平面圖案之平面圖。 第1 6圖係顯示實施形態3之各層之配線（Μ0、Μ 1 ) 、這些之間的連接部以及閘極的關係剖面圖。 第1 7圖係顯不實施形態4的配線寺的配置方法流程 圖。 * 第1 8圖係顯示實施形態4的配線等的配置方法流程 圖。 第1 9圖係顯示在網格的交點之兩側設置突起的假想 之第0層配線的圖案之平面圖。 第20圖係顯示實施形態4之其他各層之配線（Μ0、 Ml)和這些之間的連接部的平面圖案之平面圖。 第21圖係對應第20圖之F-F’部的重要部位剖面圖。 第22圖係2NAND單元的電路圖。 •41 - (38) (38)200405515 第23圖係顯示構成實施形態5的2NAND單元之各層 的圖案佈局的平面圖。 第24圖係顯示構成實施形態5的2NAND單元之各層 的圖案佈局的平面圖。 第25圖係顯示構成實施形態5的2NAND單元之各層 的圖案佈局的平面圖。 第26圖係顯示構成實施形態5的2NAND單元之各層 的圖案佈局的平面圖。 第27圖係顯示構成實施形態5的2NAND單元之各層 的圖案佈局的平面圖。 第28圖係對應第27圖之G-G’部的剖面圖。 第29圖係4NAND單元的電路圖。 第3 0圖係顯示構成實施形態6的4NAND單元之各層 的圖案佈局的平面圖。 第31圖係顯示構成實施形態6的4NAND單元之各層 的圖案佈局的平面圖。 第32圖係顯示構成實施形態6的4NAND單元之各層 的圖案佈局的平面圖。 第33圖係顯示構成實施形態6的4NAND單元之各層 的圖案佈局的平面圖。 第34圖係顯示構成實施形態6的4NAND單元之各層 的圖案佈局的平面圖。 第35圖係顯示構成實施形態6的4NAND單元之各層 的圖案佈局的平面圖。 -42- (39) (39)200405515 第36圖係顯示多數的基本單元之接線狀態的平面圖 〇 第3 7圖係連接多數的基本單元間之配線佈局的一例 〇 第3 8圖係顯示實施形態1之變形例的第〇層配線以 及閘極的平面圖案之平面圖。 [圖號說明] 1:半導體基板，3:元件分離，5:n型井，ll:p — 型半導體區域，15: p +型半導體區域，17:矽化鈷膜，19 :氧化矽膜，21 :接觸孔，23 :絕緣膜，25 :配線溝，27 :絕緣膜，29 :絕緣膜，31 :配線溝，33 :絕緣膜，35 : 絕緣膜，37 :配線溝，AcN :主動區，AcP :主動區，C0 :接觸孔，CA1 :單元區域，CA2 :單元區域，FG :閘極 ，FG1〜FG4:閘極，FG5〜FG8:閘極，L1:距離，L2:距 離，LCNT :連接部，Lres :儲存部長，M0 ··第 0層配線 ，MOa、MOb :第 0層配線，MOg、MOh :第 0層配線， 14 0〗、：\401^:第0層配線，：^1:第1層配線，]^13〜：\416: 第1層配線，M lj、Μ1 k ··第1層配線，M2 :第2層配線 ，N :突起，Na、Nb :突起，Nd、Ne :突起，P〇、P1 : 距離，Qnl〜Qn4: η通道型MISFET，Qpl〜Qp4: η通道型 MISFET，R :儲存部，Ra、Rb ··儲存部，Rd、Re :儲存 部，S /D :源極、汲極區域，S 0 :間隔，S1 :間隔，S W : 側壁膜，T :端子部，Ta :端子部，Tb :端子部，ΤΗ :連 -43· (40) 200405515 接部，ΤΗ0 :連接部，THOa〜THOe :連接窗 部，W0 :配線寬，W1 :配線寬，al〜a4 :車 網格，xl〜x3:網格，y:網格，yl〜y3:網 端子 ，TH1 :連接 ί入端子，X : 格，ζη :輸出 -44-