CN1383082A - 集成电路布局布线设计和设计程序以及集成电路制造方法 - Google Patents

Abstract

本发明的半导体集成电路装置的布局设计系统具有:登记基本通孔形状表的程序库信息储存装置;对登记于上述程序库信息储存装置的上述基孔形状表的各通孔形状,登记表示最佳布线终端处理的表的工艺数据库储存装置;以及参照登记于上述程序库信息储存装置和上述工艺数据库储存装置的表,选择最佳布线处理,并执行布线设计的中央处理控制装置。

Description

集成电路布局布线设计和 设计程序以及集成电路制造方法

技术领域

本发明涉及一种容易利用CAD的布线图形自动选择的半导体集成电路装置的布局设计系统，特别是进行斜布线图形的终端布局设计的半导体集成电路装置的布局设计系统、布线设计方法和布线设计程序，进而涉及利用布局设计系统、布线设计方法和布线设计程序的半导体集成电路装置的制造方法。

背景技术

由于LSI技术的进步，随着电路大规模化，电路的逻辑设计量也将庞大起来。而且，作为能有效利用计算机的逻辑设计方法，进行用CAD(计算机辅助设计)的逻辑设计。

在CAD方面，把水平方向和垂直方向延伸的基准正交线组合起来设计布线构造时，在水平布线与垂直布线相交的交点，有时各个布线终端众多。现实的半导体装置，把水平布线和垂直布线形成到不同的布线层上时，就需要三维地连接水平布线和垂直布线的通孔(VIA)。当然，即使在用CAD的布局方面，也应该在水平布线和垂直布线的终端部，设置与通路孔对应的连接图形。

一般地说，作为具有通常线宽W的2条基准正交线的终端处理，对各个布线末端部进行只伸长W/2的终端处理。

图1表示最小线宽的基准正交布线的终端处理。图1A中，水平布线901与垂直布线903互相交叉形成终端。CAD把各个布线的中心线902、904相交点作为交点908进行识别，但布线重叠的重叠区域却无法识别。

现实的半导体装置中，假定在下层形成水平布线901，上层形成垂直布线903，就必须用通路孔立体地连接2层布线。当然，布局上，也应设定用于连接2层布线的连接图形905。连接图形905具有由下层布线901的端部构成的下部金属901a、由上层布线903的端部903a构成的上部金属903a、和连接上部金属903a和下部金属901a的窗口图形(以下称为“开口图形”或简单地称为“开口”。)907。

图1的例中，CAD大致识别2层布线交叉，所以在布局方面，在该交点908设定连接图形905本身没有问题。可是，图1A的状态下，水平布线901与垂直布线903重叠的重叠区域非常之小，因而现实的半导体集成电路装置中，即使按照连接图形905形成通路孔，上下布线层与埋入通路孔的金属的连接也搞不好。

因为，现有的半导体集成电路装置设计系统，如图1B所示，只是使水平布线901和垂直布线903的端部各自延长W/2，要处理2层布线使其终端部完全重合，如图1C所示，在该重叠区域，施加如设定连接图形905那样的布线终端处理。

图1D是从上方看现有基准正交布线交叉的终端部的连接图形905的形状。对设定于基准正交布线交叉部的连接图形来说，上表面为正方形的形状。图1E是从侧面看连接图形905的形状。下部金属901a和上部金属903a用开口907连接起来。

图2表示宽幅度基准正交布线交叉终端的现有例。主要宽幅度布线是电源布线、时钟布线等的特殊布线，与一般的信号线同样施行布线终端处理。在宽幅度的水平布线911与宽幅度的垂直布线913交叉的重叠区域，设定连接图形915。这时，重叠区域加宽的部分，在一个连接图形中设置多个开口917。这时也将水平布线911和垂直布线913双方延长W/2，在重叠区域内设定完全包含多个开口917的连接通孔915的金属图形。

如图1和图2所示的现有例的一样，对于只采用水平方向和垂直方向的基准正交布线的部分，CAD上的终端处理是比较容易的。

然而，随着半导体电路构成的微细化进展，希望在包括半导体电路的制造工序和构成要素等所有方面的精度都得到改善。特别是，布线引起的延迟成分，由于半导体电路做得越微细对电路性能的影响变得越显著，所以怎样减少延迟就成了重要的课题。

由于布线的延迟差不多都是布线电阻引起的。为了降低布线电阻，缩短布线长度是最有效的办法。所以，应该缩短连结半导体电路上两点间的布线距离，除沿水平和垂直方向延伸的基准正交布线外，提出了采用斜布线的方法。同时，提出在CAD上进行斜布线层的设计布局。这时，随着使包括斜布线层的布线多层化，也需要对例如用于连接下层基准正交布线和上层斜布线的通路孔形状和处理工艺想办法。

本发明的发明人等在美国专利申请号09/338593中，采用将斜布线的线宽和膜厚变成基准正交布线的线宽和膜厚各自的

倍的办法，大幅度降低斜布线自身的电阻，同时提出对连接不同层的布线间的通路孔形状动脑筋，充分保证开口面积的技术。而且，为了实现电路的高速操作，提出了组合斜布线和基准正交布线的树状时钟供给布线路径。图3是表示采用现有斜布线的布线构造图。如图3所示，可以认为是具有水平的第1层金属布线921、垂直的第2层金属布线922、水平的第3层金属布线923、倾斜的第4层金属布线924、与第4层金属布线924垂直的第5层金属布线925的布线。第1层金属布线921、第2层金属布线922和第3层金属布线923分别具有线宽W时，第4层金属布线924和第5层金属布线925具有线宽

本发明的发明人等在美国专利申请号09/771050中采用斜布线时，提出了布局上布线的终端处理方法。图4表示现有斜布线的布线终端处理图。如图4A所示，生成水平方向延伸的最小线宽的水平布线941，以具有水平布线941的 倍线宽，生成对水平布线941以非正交的角度在倾斜方向延伸的斜布线943时，具有开口947。图4B是从上方看开口947的图，图4C是从侧面来看的图。又，图5是在现有的斜布线中表示以最小线宽布线的交叉构造图。如图5A所示，在下层上生成水平布线941而在上层生成斜布线943时，具有连接图形(通孔)945。这时，施行削除斜线部分金属的这种布线终端处理。图5B是从上方来看连接图形(通孔)945的图，图5C是从侧面来看的图。这时，连接图形(通孔)945具有平行四边形的上部金属943a和矩形的下部金属941a。

另一方面，现有的配置布线系统中，用于布线的基本VIA形状每一种工艺为一个样子。或者，定义或自动生成多个采用成为其基础的VIA一种形状(例如，矩形形状是代表性的)的大的VIA。

然而，在采用现有斜布线的布线方法中，由于在相同布线层的布线曲折时浪费许多布线空间，不仅招致布线集成度下降，还会增加掩模生成作业时数据量等问题。

另外，在考虑各种各样的布线方法中，对应布线图形选择任意的VIA，仍然需要进行适合各种VIA形状的布线终端处理。

发明内容

根据本发明的半导体集成电路装置的布局设计系统，其特征是具有：登记基本通孔形状表的程序库信息储存装置；对登记于上述程序库信息储存装置的上述基本通孔形状表的各通孔形状，登记表示最佳布线终端处理的表的工艺数据库储存装置；以及参照登记于上述程序库信息储存装置和上述工艺数据库储存装置的表，选择最佳布线处理，并执行布线设计的中央处理控制装置。

根据本发明的布线设计方法，其特征是具备：生成基本通孔形状表，并登记到程序库信息储存装置的步骤；参照登记于上述程序库信息储存装置的上述基本通孔形状表，生成对上述基本通孔形状表的各通孔形状表示最佳布线终端处理的表，并登记到工艺数据库储存装置的步骤；参照登记于上述工艺数据库储存装置的表，选择最佳布线处理并进行布线处理的步骤；以及选择最佳通孔的步骤。

根据本发明的布线设计程序，用于在计算机中执行：生成基本通孔形状表，并向程序库信息储存装置登记的顺序；参照登记于上述程序库信息储存装置的上述基本通孔形状表，生成对上述基本通孔形状表的各通孔形状表示最佳布线终端处理的表，并登记到工艺数据库储存装置的顺序；参照登记于上述工艺数据库储存装置的表，选择最佳布线处理，进行布线处理的顺序；以及选择最佳通孔的顺序。

根据本发明的布线设计方法，其特征是具备：生成具有第1线宽，在规定方向延伸的第1布线的步骤；生成具有第2线宽，在与上述第1布线不同方向延伸，其终端部与上述第1布线的终端部重叠的第2布线的步骤；关于上述第1布线，在长度方向延长的步骤；关于上述第2布线，在长度方向延长第2线宽的一半长度的步骤；从上述第1布线的终端和上述第2布线的终端，削除从上述第1布线的终端和第2布线的终端重合的重叠区域露出的突起部分的步骤；以及在上述第1布线长度方向的中心线与第2布线长度方向的中心线的交点上，设定连接上述第1布线和第2布线的多角形连接图形的步骤。

根据本发明的半导体集成电路的制造方法，其特征是具备：在半导体衬底上形成在规定方向延伸的第1布线的步骤；上述第1布线层上形成层间绝缘膜的步骤；形成贯通上述层间绝缘膜的多角形通路孔的步骤；形成埋入上述多角形通路孔内部且连接上述第1布线的连接用导电部分的步骤；以及形成对上述第1布线成非正交角度延伸且其终端部连到上述连接用导电部分的第2布线的步骤为特征。

附图说明

图1表示用现有布线设计方法生成最小线宽基准正交线的终端布局平面图。

图2表示用现有布线设计方法生成宽幅度线宽基准正交线的终端布局平面图。

图3表示采用现有斜布线的布线构造图。

图4表示现有斜布线的布线终端处理图。

图5是现有斜布线中，表示以最小线宽布线的交叉构造图。

图6是本发明实施例半导体集成电路装置的布局设计系统的功能框图。

图7是本发明实施例半导体集成电路装置的布局设计系统的功能框图，具备多个中央处理控制装置时的功能框图。

图8是本发明实施例半导体集成电路装置的布局设计系统中，程序库信息储存装置的数据例。

图9是本发明实施例半导体集成电路装置的布局设计系统中，工艺数据库储存装置的数据例。

图10是本发明实施例半导体集成电路装置的布局设计系统中，表示来自外部的控制状态的流程图。

图11是本发明实施例半导体集成电路装置的布局设计系统中，布局设计模块的流程图。

图12是本发明实施例半导体集成电路装置的布局设计系统中，布线处理模块的流程图。

图13是本发明实施例半导体集成电路装置的布局设计系统中，最佳VIA选择模块的流程图。

图14是本发明实施例半导体集成电路装置的布局设计系统中，表示布线处理图形和VIA形态的例图。

图15是用于说明本发明第1实施例的布局设计方法图，图15A和B表示斜布线和水平布线的平面图，图15C表示终端处理后的形状图，图15D和E分别表示连接图形的顶视图和侧视图。

图16表示用本发明第2实施例的布线设计方法，在CAD上作成的布线布局图。

图17是用于说明本发明第3实施例的布线设计方法图，图17A表示斜布线和水平布线的平面图，图17B表示终端处理后的形状图。

图18是用于说明本发明第3实施例的变形例的布线设计方法图，图18A表示斜布线和水平布线的平面图，图18B表示终端处理后的形状图。

图19是用于说明本发明第4实施例的布线设计方法的图，图19A表示斜布线和水平布线的平面图，图19B表示终端处理后的形状图。

图20是用于说明本发明第4实施例的变形例的布线设计方法图，图20A表示斜布线和水平布线的平面图，图20B表示终端处理后的形状图。

图21是用于说明本发明第5实施例的布线设计方法图，图21A和B表示斜布线和水平布线的平面图，图21C表示终端处理后的形状图。

图22是用于说明本发明第6实施例的布线设计方法图，图22A表示斜布线和水平布线的平面图，图22B和C分别表示连接图形形状的顶视图和侧视图，图22D表示终端处理后的形状图。

图23是用于说明本发明第6实施例的变形例的布线设计方法图，图23A表示斜布线和水平布线的平面图，图23B和C分别表示连接图形形状的顶视图和侧视图，图23D表示终端处理后的形状图。

图24是用于说明本发明第7实施例的变形例的布线设计方法图，图24A表示斜布线和水平布线的平面图，图24B表示终端处理后的形状图。

图25是用于说明本发明第8实施例的变形例的布线设计方法图，图25A表示斜布线和水平布线的平面图，图25B表示终端处理后的形状图。

图26是用于说明本发明第9实施例的布线设计方法图。

图27表示按照本发明布线设计方法的斜布线终端布局作成的半导体集成电路装置的一部分示意平面图。

图28是按照用本发明布线设计方法生成的布线图形制造的有关本发明实施例的曝光用掩模组的图。

图29典型地表示具有斜布线构造的半导体集成电路装置的一部分剖面图。

图30表示图29中所示斜布线构造的形成工序图。

图31是具有由本发明实施例的斜布线构成的时钟树的半导体集成电路平面图。

图32是本发明实施例的更大规模的第2半导体集成电路平面图，并表示将图31中所示的斜布线时钟网络用于各部件的例图。

图33是表示图32中所示第3半导体集成电路的另一例平面图。

图34是具有利用本发明实施例的斜布线的时钟网络的第3半导体集成电路平面图。

图35是本发明实施例的更大规模的第4半导体集成电路平面图，并表示将图34中所示的斜布线的时钟网络用于各部件的例图。

图36是具有利用本发明实施例的斜布线构造的时钟网络的第5半导体集成电路平面图。

图37是具有利用本发明实施例的斜布线构造的时钟网络的第6半导体集成电路平面图。

具体实施方式

以下，将参照附图说明本发明的各个实施例。值得注意的是对所有附图的相同或相似的部分或元件都给以相同或相似的标号，而且相同或相似的部分或元件的说明也将省略或简化。

一般地，按照常规，在半导体器件的描述中，在图与图之间以及在某一图的内部都没有按比例绘出，而且特别是为了便于阅览附图随意描绘各层厚度。

在以下的说明中，提出许多特别具体的细节，例如特定的信号值等，以达到完全理解本发明。但是，显然本发明领域的技术人员可以实施而无需这样的具体细节。在另一情况下，为了不致使本发明模糊不清，在不需要细节的地方以框图表示公知的电路。

(系统构成及其处理内容的实施例)

本发明的布局设计系统，如图6所示，具备输入装置1、显示装置2、输出装置3、暂存装置4、程序库信息储存装置5、工艺流程数据库储存装置6、P和R(布局布线)数据库储存装置7、以及中央处理控制装置8。

程序库信息储存装置5是由VIA的顶视图、剖面图等得出的，登记有定义VIA的尺寸和形状的基本VIA形状表。具体点说，登记如图8所示的这种数据。工艺流程数据库储存装置6表示对各个VIA形状最佳布线终端处理，对以其布线宽度或VIA尺寸为参数的布线设计方法进行列表登记。具体点说，登记如图9所示那样的数据。P和R数据库储存装置7登记有关布局处理的坐标数据等。

中央处理控制装置8是对半导体集成电路装置的布局设计系统实行处理的处理控制装置，具备布局设计模块8a、布线处理模块8b和最佳VIA选择模块8c。布局设计模块8a根据通过输入装置1输入的信息，进行具有布线处理、布局处理等CAD的一般性处理。布线处理模块8b是在布局设计模块8a中特别涉及布线的处理模块，作成详细的布线通路，对选定的VIA和布线终端处理进行是否违反设计规则的判定。最佳VIA选择模块8c是在布线处理模块8b中特别涉及VIA和对布线终端处理进行选择的处理模块，根据布线交叉条件选择VIA。

输入装置1由键盘、鼠标器、语音器件等构成，显示装置2由液晶显示器、CRT显示器等构成，输出装置3由喷墨打印机、激光打印机等构成。暂存装置4内装ROM和RAM。ROM在中央处理控制装置8中起到作为储存执行程序的程序存储器等作用，RAM时而存储在中央处理控制装置8的程序执行处理中利用的数据等，时而在作业区域作为利用的数据储存器等起作用。

虽然图6中没有表示出来，但中央处理控制装置8也具备控制输入装置1、显示装置2、输出装置3、暂存装置4、程序库信息储存装置5、工艺流程数据库储存装置6、以及控制P和R数据库储存装置7的输入输出的模块。

还有，如图7所示，中央处理控制装置8也可以是具备第1中央处理控制装置8k、第2中央处理控制装置81、第3中央处理控制装置8m、…等多个中央处理控制装置的多处理器系统。这时，第1到第3中央处理控制装置8k到8m也可以分别具备布局设计模块8a、布线处理模块8b、最佳VIA选择模块8c等。或者，各个中央处理控制装置也可以执行特定的处理模块。图7与图6比较，可以减少对中央处理控制装置的负载，能够进行更快的处理。

以下参照图10，说明表示来自外部的控制状态的流程图。

(a)首先，在步骤S101，通过输入装置1，指示程序库信息储存装置5的读出和工艺流程数据库储存装置6的生成。在这里，布局设计系统参照程序库信息储存装置5，取得基本VIA形状表。

(b)进而，在步骤S102，通过输入装置1，指示作成在步骤S101生成的布线终端处理方法的图形。

(c)接着，在步骤S103，按照步骤S102中生成的布线终端处理图形，指定成为基本的VIA库，在步骤S104，通过输入装置1，指定布线终端处理方法。

(d)最后，在步骤S105，参照工艺流程数据库储存装置6，按照步骤S103和S104中决定的VIA程序库和布线终端处理方法，执行布局处理。这时，把有关布局处理的数据存入P和R数据库储存装置7。进而，对所决定的布局，把布局图形数据送给显示装置2或输出装置3。

参照图11，说明布局设计模块8a的流程。各处理的执行顺序不限于此。

(a)首先，对应于图10的步骤S101，在步骤S201进行程序库信息储存装置5的读出，并进行工艺流程数据库储存装置6的生成。在这里，在执行实际布线前，读出各种VIA形状的库数据，生成适合的布线设计方法，并形成程序库。这时，为了压缩库数据量，将布线交叉条件、布线宽和VIA形状及大小等作为参数的布线终端处理方法构成图形并储存起来。

(b)其次，对应于步骤S102，在步骤S202，进行布线终端处理图形的生成。

(c)接着，在步骤S203，执行器件、部件、模块的配置处理，在步骤S204，进行大概布线通路的生成。

(d)进而，根据步骤S204进行的大概布线通路，在步骤S205，进行详细布线通路的生成，和最佳VIA以及布线终端处理的决定。

(e)最后，在步骤S205，把布局图形数据作为布局结果进行输出。

图11的步骤S202到步骤S206，随时更新工艺流程数据库储存装置6和P和R数据库储存装置7。

参照图12，说明布线处理模块8b的流程。在布线处理模块8b中的处理，相当于图11中步骤S205的详细处理。各处理的执行顺序不限于此。

(a)首先，在步骤S221，参照P和R数据库储存装置7，决定布线区域，读出大概布线通路。据此，在步骤S222，生成详细布线通路。

(b)根据步骤S222中获得的详细布线通路，在步骤S223，选择最佳VIA和布线终端处理。

(c)其次，在步骤S224，对有关步骤S223中决定的最佳VIA和布线终端处理，进行设计成本的算出。

(d)进而，在步骤S225，进行设计规则的校验。有关全部连接线不违反设计规则的情况下，结束其布线区域的处理，在步骤S226，把设计结果存入P和R数据库储存装置7内。但是，即使不能排除全部违反设计规则，区域中布线成本的改善程度处于收敛状态的情况下，也可以结束该区域的处理，在步骤S226，把设计结果存入P和R数据库储存装置7内。在步骤S225，存在违反设计规则，而且设计成本的改善程度无法收敛时，在步骤S222，再次进行详细布线通路的生成。

参照图13，说明最佳VIA选择模块8c的流程。最佳VIA选择模块8c的处理，相当于图12中步骤S223的详细处理。各处理的执行顺序不限于此。

(a)首先，在步骤S241，通过输入装置1，对全部八角形VIA、圆形VIA等使用的布线方向，判断是否使用能应用的VIA。例如采用0°/90°/45°/13°系列布线时可以使用八角形VIA的情况下，在步骤S242，选择图14A到C所示的VIA图形，并结束。在步骤S241，不用八角VIA时，进入步骤S243。

(b)在步骤S243，下层是正交布线，在步骤S245当判定上层为正交布线时，在步骤S246，选择图14D的VIA图形D。

(c)在步骤S243，下层为正交布线，在步骤S245，判定上层为非正交布线时，在步骤S247，选择图14E的VIA图形E。

(d)在步骤S243，下层不是正交布线，在步骤S244，判定上层为非正交布线时，在步骤S249，选择图14F的VIA图形F。

(e)在步骤S243，下层不是正交布线，在步骤S244，判定上层为正交布线时，在步骤S248，选择图14G的VIA图形G。

在本发明，由于布线处理前进行工艺流程数据库储存装置6的生成，所以能够顺利地进行布线处理。

又，本发明中，在最佳VIA选择模块8c，判断是否采用八角形VIA，但也可以在生成布线通路以前，判断是否采用八角形VIA。例如，在图11的步骤S201，也可以在生成工艺流程数据库储存装置6时，判断是否采用八角形VIA。这时，就能够削减登记到工艺流程数据库储存装置6上的布线终端处理图形的数目，因而能够进行更顺利的布线处理。

如以上说明的那样，对于各种各样的布线宽度、布线交叉条件发生的实际布线处理，能够提供一种可以选择高速有效地采用任意形状VIA的布线方法的半导体集成电路装置的布局设计系统和布线设计方法。

就图14的VIA图形A到G，对第1到第8实施例进行详细说明。

(布线设计方法的第1实施例)

布线设计方法的第1实施例中，说明有关不同层的布线采用矩形VIA时的布线设计方法的实施例。

图15A是表示利用第1实施例的布线设计方法，在CAD上作成的布线布局的平面图。首先，在下层生成水平方向延伸的最小线宽水平布线11。其次，在上层生成具有水平布线11的 倍线宽，对水平布线11以非正交的角度(第1实施例中为45°角度)沿斜方向延伸的斜布线13。另外，不用说也可以是与图15对称的角度即对水平布线11沿以135°角度斜方向延伸的斜布线13。在水平布线11长度方向的中心线12与斜布线13长度方向的中心线14的交点具有交点18。水平布线11的端部，从交点18起延长水平布线11线宽的

倍的长度为其终端。斜布线13的端部，从交点18起延长水平布线11线宽的1/2倍的长度为其终端。

斜布线13的终端部与水平布线11的终端部重合，形成重叠区域。关于该重叠区域。在交点18设置连接水平布线11与斜布线13的连接图形(通孔)15。该连接图形通常叫做通孔(VIA)，与实际半导体集成电路装置的通路孔对应。

至于第1实施例的布线设计方法，对图15A所示冗长部分进行削减。即如图15B所示，在斜布线13的端部，削除斜线部分。由此，得到图15C所示那样的终端处理后的形状。

上层金属和下层金属的形状不限于图15A所示的正方形形状，也可以是长方形。另外，在水平布线11和斜布线13的各自长度方向和宽度方向的边除沿矩形金属区域各边(一致)的形状以外，也可以具有边缘等使其比布线宽要宽。如图15A所示，连接图形(通孔)15的上层金属，利用斜布线13端部的正方形区域。下层金属利用水平布线11端部的正方形区域。开口117设在上层金属与下层金属的重叠区域内。

图15D和E是定义EDA(配置布线工具)上的连接图形15A形状的顶视图和剖面图。图15D中，连接图形15最内侧的有交叉线的正方形是开口图形17。连接图形15的一边具有水平布线11的线宽，对角线具有水平布线11的 倍长度。开口图形在实际的半导体集成电路装置中用于连接水平布线11和斜布线13，表示埋入掺杂多晶硅、钨(W)、钼(Mo)、钛(Ti)等高熔点金属，或其硅化物(WSi₂、MoSi₂、TiSi₂)等连接用导电构件的通路孔开口。以下，把布局上的开口图形简单地称为「开口」。又，如图15E所示，在上层和下层，连接图形15具有与水平布线11的线宽相同金属层，上层金属与下层金属通过开口17连接起来。开口17用上层金属完全塞起来。依靠该构成，在现实工艺的高温处理工序中，可以防止下层金属熔出。

图15所示图形的布线设计方法的第1特征就是在布线的终端部，使水平布线11和斜布线13充分重合，而且，没有从布线轮廓露出的突起。由于没有从布线轮廓露出的部分，所以几乎没有增加邻接布线间的耦合电容和对于相对衬底电容量的恶劣影响。进而，斜布线上布线资源也没有浪费。特别，如图15C所示，由于没有突起部，就能在水平布线11侧附近进行布线。

图15所示图形的布线设计方法的第2特征就是主要可用矩形形成连接图形15的形状。这样，在同一掩模上使用正交线等的作图，与组合使用平行四边形、菱形等除直角以外的斜线的情况比较，数据量非常少就可以解决。

又，根据本布线设计方法，在制成的半导体集成电路装置中，能防止下层金属的熔化。而且，确实连接上层的斜布线13和下层的水平布线11。由于采用斜布线，所以能够缩短向目的地(例如触发器)的信号到达速度。

又，根据本布线设计方法，与包括斜布线时的布线终端处理方法相比，进一步提高了布线集成度，可提供一种能够削减芯片尺寸的布线设计方法。

(布线设计方法的第2实施例)

布线设计方法的第2实施例中，说明在不同层的布线采用矩形VIA，特别是斜布线为宽幅度布线时的布线设计方法的实施例。

参照图16A到D，说明布线布局图。

如图16A所示，在下层生成水平方向延伸的水平布线21和与水平布线21正交的垂直布线26。其次，在上层生成以与水平布线21和垂直布线26成非正交的角度，向斜方向延伸，具有宽幅度线宽的斜布线23。使水平布线21、垂直布线26和斜布线23的终端部一致，并在该部分设定连接图形(通孔)25。这时，削除斜布线23终端部的斜线部分，设定连接图形(通孔)25。

如图16B所示，在下层生成水平方向延伸的水平布线31a和水平布线31b。其次，在上层生成以与水平布线31a和水平布线31b非正交的角度沿宽幅度的斜方向延伸的斜布线33。这时，削除斜布线33终端部的斜线部分，设定连接图形(通孔)35。在图16B中，也可以在水平布线31a与斜布线33的终端部重叠的部分上设定连接图形(通孔)35a和35b，在水平布线31b与斜布线33的终端部重叠的部分设定连接图形(通孔)35c。

如图16C所示，在下层生成沿水平方向延伸的水平布线41。接着，在上层生成以与水平布线41非正交的角度沿宽幅度的斜方向延伸的斜布线43。使水平布线41与斜布线43的终端部一致，在该部分设定连接图形(通孔)45。这时，削除斜布线43终端部的斜线部分，设定连接图形(通孔)45。

如图16D所示，在下层生成沿水平方向延伸的水平布线51a和水平布线51b。接着，在上层生成以与水平布线51a和51b非正交的角度沿宽幅度斜方向延伸的斜布线53。这时，削除斜布线53终端部的斜线部分，设定连接图形(通孔)55。在水平布线51a与斜布线53重叠的部分上设定连接图形(通孔)55a和55c，在水平布线51b与斜布线53重叠的部分上设定连接图形(通孔)55d和55f。又，根据斜布线53的线宽，进而也可以在连接图形(通孔)55a和55c的中间部分、连接图形(通孔)55d和55f的中间部分，设定连接图形(通孔)55b和55e。图16D的例子中，中间部分虽然设定一个通孔，但是根据斜布线53的线宽，也可以不设定通孔，也可以设定2个以上的通孔。

(布线设计方法的第3实施例)

布线设计方法的第3实施例中，说明在相同层的布线采用矩形VIA，特别是斜布线为宽幅度时的布线设计方法的实施例。

图17A是表示利用第3实施例的布线设计方法，在CAD上作成布线布局的平面图。首先，生成水平方向延伸的水平布线61。其次，生成与水平布线61比较具有宽幅度线宽，对水平布线61以非正交的角度沿斜方向延伸的斜布线63。在水平布线61长度方向的中心线62与斜布线63长度方向的中心线64的交点具有交点68。水平布线61的端部，从交点68延长斜布线线宽的1/2倍长度并形成终端。斜布线63的终端部，延长水平布线线宽的1/2倍长度并形成终端。斜布线63的终端部与水平布线61的终端部重合形成重叠区域。对于该重叠区域。在交点68设定连接水平布线61和斜布线63的转弯通孔65。

第3实施例的布线设计方法中，对冗长部分进行削除。即，如图17A所示，就斜布线63的终端部而言，削除斜线部分。因而，获得如图17B所示的终端处理后的形状。

图17所示图形的布线设计方法的第1特征就是对于布线的终端部，使水平布线61与斜布线63充分重合，而且，没有从布线轮廓露出的突起。由于没有从布线轮廓露出的部分，所以几乎没有增加邻接的布线间耦合电容和对于相对衬底电容的恶劣影响。进而，斜布线上布线资源也没有浪费。特别，如图17C所示，由于没有突起部，应该可在水平布线61侧附近进行布线。

图17所示图形的布线设计方法的第2特征就是主要可用矩形形成连接图形65的形状。这样，在同一掩模上，使用正交线等的作图，与组合使用平行四边形、菱形等除直角以外的斜线的情况比较，数据量非常少就可以解决。

作为第3实施例的变形例，说明对于相同层的布线采用矩形VIA，特别是斜布线为宽幅度时的布线设计方法的实施例。

图18A是表示利用第3实施例的变形例的布线设计方法，在CAD上作成布线布局的平面图。首先，生成具有水平方向延伸的宽幅度线宽的水平布线71。其次，生成与水平布线71比较具有狭线宽，对水平布线71以非正交的角度沿斜方向延伸的斜布线73。在水平布线71长度方向的中心线72与斜布线73长度方向的中心线74的交点具有交点78。水平布线71的端部，从交点78延长斜布线73线宽的1/2倍长度并形成终端。斜布线73的终端部，从交点78延长水平布线71线宽的1/2倍长度并形成终端。斜布线73的终端部与水平布线71的终端部重合，形成重叠区域。对于该重叠区域，在交点78设定连接水平布线71和斜布线73的转弯通孔75。

第3实施例的变形例的布线设计方法中，对冗长部分进行削除。即，如图18A所示，就水平布线71的终端部和斜布线73的终端部而言，削除斜线部分。因而，获得如图18B所示的终端处理后的形状。

(布线设计方法的第4实施例)

布线设计方法的第4实施例中，说明在相同层布线时的布线设计方法的实施例。

图19A是表示利用第4实施例的变形例的布线设计方法，在CAD上作成布线布局的平面图。首先，生成水平方向延伸的最小线宽的第1水平布线81a。其次，生成具有与第1水平布线81a相同线宽，对第1水平布线81a以非正交的角度沿斜方向延伸的第1斜布线83a。在第1水平布线81a长度方向的中心线82a与第1斜布线83a长度方向的中心线84a的交点具有交点88a。第1水平布线81a的端部，延长第1水平布线81a的线宽的1/2倍长度并形成终端。第1斜布线83a的终端部，从交点88a延长第1水平布线81a线宽的1/2倍长度并形成终端。第1斜布线83a的终端部与第1水平布线81a的终端部重合，形成重叠区域。对于该重叠区域，在交点88a设定连接第1水平布线81a和第1斜布线83a的第1转弯通孔85a。进而，对于第1水平布线81a的终端部和第1斜布线83a的终端部，削除斜线部分。

又，生成水平方向延伸的最小线宽的第2水平布线81b。接着，生成具有第2水平布线81b的√2倍线宽，对第2水平布线81b以非正交的角度沿斜方向延伸的第2斜布线83b。在第2水平布线81b长度方向的中心线82b与第2斜布线83b长度方向的中心线84a的交点具有交点88。第2水平布线81b的端部，从交点88b延长第2斜布线83b的线宽的1/2倍长度并形成终端。第2斜布线83b的终端部，从交点88b延长第2水平布线81b线宽的1/2倍长度并形成终端。第2斜布线83b的终端部与第2水平布线81b的终端部重合，形成重叠区域。对于该重叠区域，在交点88b设定连接第2水平布线81b和第2斜布线83b的第2转弯通孔85b。进而，对于第2水平布线81b的终端部，削除斜线部分。

因此，获得如图19B所示那样的终端处理后的形状。

图19所示图形的布线设计方法的特征就是对于布线的终端部，使水平布线81a和81b与斜布线83a和83b充分重合，而且，没有从布线轮廓露出的突起。由于没有露出布线轮廓的部分，所以几乎没有增加邻接的布线间耦合电容和对于相衬底电容的恶劣影响。进而，斜布线上的布线资源也没有浪费。

作为第4实施例的变形例，说明在相同层的布线，采用矩形VIA，特别是水平布线为宽幅度布线时的布线设计方法的实施例。

图20A是表示利用第4实施例的变形例的布线设计方法，在CAD上作成布线布局的平面图。首先，生成具有水平方向延伸的宽幅度线宽的水平布线91。其次，生成与水平布线91比较具有狭线宽，对水平布线91以非正交的角度沿斜方向延伸的斜布线93。在水平布线91长度方向的中心线92的终端部与斜布线93长度方向的中心线94的交点具有交点78。水平布线91的端部，从交点98延长斜布线93线宽的1/2倍长度并形成终端。斜布线93的终端部，从交点78延长水平布线91线宽的1/2倍长度并形成终端部。斜布线93的终端部与水平布线91的终端部重合，形成重叠区域。对于该重叠区域，在交点98设定连接水平布线91和斜布线93的转弯通孔95。

第4实施例的变形例的布线设计方法中，对冗长部分进行削除。即，如图20A所示，就水平布线91的终端部和斜布线93的终端部而言，削除斜线部分。因而，获得如图20B所示的终端处理后的形状。

(布线设计方法的第5实施例)

在布线设计方法的第5实施例中，说明不同层的布线中采用矩形VIA，特别是水平布线为宽幅度布线时的布线设计方法的实施例。

图21A是表示利用第5实施例的布线设计方法，在CAD上作成布线布局的图。如图16A所示，在下层，生成水平方向延伸并具有宽幅度线宽的水平布线101。其次，在上层，生成以与水平布线101非正交的角度沿斜方向延伸并具有宽幅度线宽的斜布线103。水平布线101和斜布线103既可以是相同线宽，也可以不同。在水平布线101长度方向的中心线102与斜布线103长度方向的中心线104的交点具有交点108。水平布线101的端部，从交点108延长斜布线103线宽的1/2倍长度并形成终端。斜布线103的终端部，从交点108延长水平布线101线宽的1/2倍长度并形成终端。如图21B所示，使水平布线101与斜布线103的终端部一致，并在该部分设定重叠部分。这时，削除斜布线103终端部的斜线部分，在该重叠部分，设定多个连接图形(通孔)105。所设定的连接图形(通孔)105的个数取决于重叠部分的大小。因而，获得如图21C所示的终端处理后的形状。

(布线设计方法的第6实施例)

在布线设计方法的第6到第8实施例中，说明采用0°/90°/45°/135°方向布线时，利用最佳八角形VIA场合的水平布线和斜布线的布线设计方法实施例。

图22A是表示利用第6实施例的布线设计方法，在CAD上作成布线布局的图。首先，在下层，生成具有最小线宽，并在水平方向延伸的水平布线111。其次，在上层，生成与水平布线111具有相同线宽，并对水平布线111以非正交的角度沿斜方向延伸的斜布线113。在水平布线111长度方向的中心线112与斜布线113投影方向的中心线114的交点具有交点118。水平布线111的端部，延长斜布线113线宽的1/2倍长度并形成终端。斜布线113的终端部，延长水平布线111线宽的1/2倍长度并形成终端。斜布线113的终端与水平布线111的终端部重叠，并形成重叠区域。在该重叠区域中，在交点118设定连接水平布线111和斜布线113的连接图形(通孔)115。进而，对水平布线111的终端部和斜布线113的终端部削除斜线部分。因此，可将连接图形(通孔)115形成八角形。因而，获得如图22D所示的终端处理后的形状。

图22B和C是定义EDA(配置布线工具)上的连接图形(通孔)115形状的顶视图和剖面图。图22B中，连接图形(通孔)115最内侧的八角形是开口图形117。又，如图22C所示，连接图形(通孔)115在上层和下层，具有与水平布线111与斜布线113的线宽相同金属，上层金属与下层金属通过开口117连接起来。开口117用上层金属完全塞起来。依靠该构成，在现实工艺的高温处理工序中，可以防止下层金属熔化。

图23A是表示利用第6实施例的变形例，在CAD上作成布线布局的图。首先，在下层生成具有最小线宽，水平方向延伸的水平布线121。其次，在上层生成具有水平布线121的√2线宽，对水平布线121以非正交的角度沿斜方向延伸的斜布线123。在水平布线121长度方向的中心线122与斜布线123长度方向的中心线124的交点具有交点128。水平布线121的端部，延长斜布线123线宽的1/2倍长度并形成终端。斜布线123的终端部，延长水平布线121线宽的1/2倍长度并形成终端。使斜布线123的终端部与水平布线121的终端部重合，并形成重叠区域。在该重叠区域中，在交点128设定连接水平布线121和斜布线123的连接图形(通孔)125。进而，在水平布线121的终端部和斜布线123的终端部削除斜线部分。因此，可将连接图形(通孔)125形成八角形。因而，获得如图23B所示那种的终端处理后的形状。

图22B和C是定义EDA(配置布线工具)上的连接图形(通孔)125形状的顶视图和剖面图。图23B中，连接图形(通孔)125最内侧的八角形是开口127。又，如图23C所示，连接图形(通孔)125，在上层和下层具有与水平布线111相同线宽的金属层，上层金属与下层金属通过开口127进行连接。

图22和图23所示图形的布线设计方法的第1特征，就是在布线的终端部，使水平布线111和121与斜布线113和123充分重合，而且，应该没有从布线轮廓露出的突起，由于没有从布线轮廓露出的部分，所以几乎没有增加邻接布线间的耦合电容和对于相衬底电容的恶劣影响。进而，斜布线的布线资源也没有浪费。特别，如图22D和图23D所示，由于没有突起部，就能在水平布线111和121侧附近进行布线。

(布线设计方法的第7实施例)

布线设计方法的第7实施例中，说明在相同层的布线利用最佳八角形VIA场合的水平布线和斜布线的布线设计方法实施例。

图24A是表示利用第7实施例的布线设计方法，在CAD上作成的布线布局图。首先，生成具有最小线宽，水平方向延伸的水平布线131。其次，生成具有与水平布线131不同线宽，对水平布线131以非正交的角度沿斜方向延伸的斜布线133。在水平布线131长度方向的中心线132与斜布线133长度方向的中心线134的交点具有交点138。水平布线131的端部，延长斜布线133线宽的1/2倍长度并形成终端。斜布线133的终端部，延长终端到水平布线131线宽的1/2倍长度并形成终端。使斜布线133的终端部与水平布线131的终端部重合，并形成重叠区域。该重叠区域中，在交点138设定连接水平布线131和斜布线133的连接图形(通孔)135。进而，在水平布线131的终端部和斜布线133的终端部削除斜线部分。因此，可将连接图形135形成八角形。因而，获得如图24B所示的那种终端处理后的形状。

(布线设计方法的第8实施例)

布线设计方法的第8实施例中，说明在3层以上的分支布线上利用最佳八角形VIA场合的水平布线、垂直布线和斜布线的布线设计方法实施例。

图25A是表示利用第8实施例的布线设计方法，在CAD上作成的布线布局图。首先，在第2层生成具有最小线宽并沿垂直方向延伸垂直布线145。其次，在第3层生成具有最小线宽并沿水平方向延伸水平布线141。接着，在第4层生成具有与最小线宽不同线宽并对水平布线141和垂直布线145以非正交的角度沿斜方向延伸的斜布线143。在水平布线141长度方向的中心线142垂直布线145的长度方向中心线146与斜布线143长度方向的中心线144的交点具有交点148。水平布线141和垂直布线145的端部，从交点148延长斜布线143线宽的1/2倍长度并形成终端。斜布线143的终端部，延长水平布线141和垂直布线145的线宽的1/2倍长度并形成终端。使斜布线133的终端部与水平布线141和垂直布线145的终端部重合，并形成重叠区域。该重叠区域中，在交点148设定连接水平布线141、垂直布线145和斜布线143的连接图形(通孔)145。进而，在水平布线141、垂直布线145和斜布线143的终端部削除斜线部分。因此，可将连接图形145形成八角形。因而，获得如图25B所示的那种终端处理后的形状。

如第7到第8实施例所说，八角形通孔可用于所有的图形布线。八角形通孔与菱形通孔和平行四边形通孔比较，没有布线资源的浪费，利用最小面积的通孔，就能连接布线。

(布线设计方法的第9实施例)

布线设计方法的第9实施例中，说明在2层以上的分支布线方面利用八角形金属和具备矩形开口VIA场合的水平布线、垂直布线和斜布线的布线设计方法实施例。

图26A是按照第8实施例的布线设计方法，从上部俯视所用VIA的图。如图26A所示，具备矩形的开口162，和将开口162的4角切除，形成具有边163a到163h的8角形的金属161。

图26B到图26D是按照第8实施例的布线设计方法，在CAD上作成的布线布局图。

如图26B所示，首先，在上层生成具有线宽W并沿垂直方向延伸的垂直布线152和在下层生成具有线宽W并沿水平方向延伸的水平布线153。在这里，在垂直布线152长度方向的中心线154与水平布线153长度方向的中心线155相交的交点151上，配置如图25A所示的VIA。图26A中，使金属161的边163a与垂直布线152的终端相重叠，边163g与水平布线153的终端相重叠。

如图26C所示，首先，在上层生成具有线宽W′而且沿斜方向延伸的斜布线156和在下层生成具有线宽W而且沿水平方向延伸的水平布线153。在这里，在斜布线156长度方向的中心线157与水平布线153长度方向的中心线155相交的交点151上，配置如图26A所示的VIA。图26C中，金属161的边163b与斜布线156的终端相重叠、边163g与水平布线153的终端重叠。

如图26D所示，首先，在上层生成具有线宽W′而且斜方向延伸的斜布线156和在下层生成具有线宽W′而且与斜布线156不同斜方向延伸的斜布线158。在这里，在斜布线156长度方向的中心线157与斜布线158长度方向的中心线159相交的交点151上，配置如图26A所示的VIA。图26D中，金属161的边163b与斜布线156的终端相重叠，边153h与斜布线158的终端重叠。

第9实施例中，即使连接所有的水平布线、垂直布线、斜布线时，采用八角形通孔也能对应。因此，全部布线都可以使用相同通孔，因而可以降低成本。

(半导体集成电路制造方法的实施例)

以下，表示是利用按照上述的自动设计方法的布局制成的掩模，在半导体衬底上形成斜布线构造，制造半导体集成电路的例子。

如图27所示，典型地表示在单元(半导体集成电路)170的晶体管区域172上，混合斜布线173和基准正交布线(包括水平布线171)的斜布线构造，并省略详细的布线构造等。

为了作成该斜布线构造，把利用上述布线图形自动设计方法生成的掩模图形的设计数据输入到光学曝光装置、电子束曝光装置、X射线曝光装置等图形发生器的计算机，可用该设计数据描绘规定的曝光用掩模(掩模原版)。根据工序或半导体集成电路的内容，作成10片到数十片或更多的掩模原版。图28表示从这样的多片掩模原版组的一部分取出3片掩模原版，作为曝光用掩模组175。为了方便仅示出各掩模的掩蔽图形的一部分。

图28所示的掩模组175包括第1掩模175A、第2掩模175B和第3掩模175C。第1掩模175A是在石英玻璃等的掩模基板上，由铬(Cr)形成将成为水平方向延伸的水平布线图形(第1层布线)176A的不透明图形(遮光区域)176A。第2掩模175B具有在不透明区域中成为通路孔的开口图形的开口176B。第3掩模175C具有由与水平布线图形成45°或135°角度，并沿斜方向延伸的斜布线图形176C组成的不透明图形。把第1、第2、第3掩模重叠起来时，就构成设计数据，使斜布线图形176C的终端部、开口176B的位置和水平布线图形176A重合。

使用包括图28所示的掩模组175的一系列掩模组(原版掩模组)，就能实现图27中示出的那种斜布线构造。为了形成晶体管部分和其他布线构造，当然还需要其他掩模组，对这些掩模组都省略说明。

如图29所示，斜布线构造180包括：在硅衬底190上的第1层间绝缘膜191上沿水平方向或垂直方向延伸的基准正交布线181、位于基准正交布线181上部的第2层间绝缘膜194、位于第2层间绝缘膜194上部并与基准正交布线181构成45°或135°角度地沿斜方向延伸的斜布线构成的斜布线183、应连接基准正交布线181和斜布线183并贯通绝缘层182形成的通路孔185、以及埋入通路孔的连接用导电构件。在斜布线183的上边，形成钝化膜或第3层间绝缘膜199。

用通路孔185和连接用导电构件，形成连接用导电部分。连接用导电部分，至少应形成在包括基准正交布线181长度方向的中心线与斜布线183长度方向的中心线的交点的1个以上的位置。

另外，在这里，之所以称为第1第2层间绝缘膜是为了说明方便，实际上其下还不妨包括其他层间绝缘膜或下层的金属布线膜。

参照图30，表示形成图29的斜布线构造180的工序。

(一)首先，如图30A所示，在被氧化膜(SiO₂)等层间绝缘膜191覆盖着的硅衬底190上边，用溅射或真空蒸发法，淀积Al合金等第1层金属膜192。进而，旋涂正型光刻胶193，把第1层金属膜192覆盖起来。

(二)其次，在步进式光刻机等曝光装置的曝光台上，配置该硅衬底190，利用具有水平布线图形的原版(第1掩模)175A，对正型光刻胶193进行曝光，并显影。结果，如图30B所示，残留水平布线图形部分的光刻胶。

(三)利用该状态的光刻胶图形作为掩模，通过反应性离子蚀刻(RIE)法等，对第1层金属膜192进行蚀刻，而后，除去光刻胶。由此，形成如图30C所示水平布线181。

(四)接着，在水平布线181上边，用CVD法，淀积氧化膜、PSG、BPSG等的第2层间绝缘膜194。而且如图30D所示，以正型光刻胶195覆盖第2层间绝缘膜194。代替正型光刻胶，使用负型光刻胶195时，不用说图28B所示的第2掩模175B应该变成黑白倒过来的掩模。

(五)再者，把硅衬底190装到曝光装置的曝光台上，利用第2掩模175B对开口图形进行曝光，并显影。如图30E所示，获得仅除去与开口的开口图形对应光刻胶的光刻胶图形。以该光刻胶为掩模，用RIE等蚀刻法，在第2层间绝缘膜194内形成通路孔196。

(六)而后，除去正型光刻胶195，如图30F所示，使用CVD法、溅射法、真空蒸发法等，在通路孔196的内部埋入钨(W)等连接用导电构件。而后，用化学机械研磨(CMP)法等，使表面平坦化。

(七)如图30G所示，在第2层间绝缘膜194和连接用导电构件上边，用溅射或真空蒸发法，形成Al合金等的第2层金属膜197。进而在其上旋涂正型光刻胶198。

(八)在步进曝光机，利用第3掩模175C对斜布线图形进行曝光、显影。其结果，残留对应于斜布线图形部分的光刻胶。在该状态下，用RIE法蚀刻第2层金属膜197，如图30H所示，形成斜布线183。然后，还用CVD法等，在斜布线183上边淀积氧化膜、PSG、BPSG、氮化膜(Si₃N₄)或聚酰亚胺膜等的钝化膜(或第3层间绝缘膜)。

另外，上述中，表示用连接用导电构件连接第1金属膜181和第2层金属膜197的例子，但当然也可以对第2金属膜和其上的第3金属膜，进而对第3金属膜和其上的第4金属膜等的其他层的金属膜间进行连接。而且，为已经说过那样，即使第1金属膜181的下层金属膜也可以，当然也能与这些下层的金属膜连接。

又，虽然说过利用曝光用掩模组175的半导体集成电路装置的制造方法，但是不用曝光用掩模组175，也不妨用上述的设计数据，驱动直接描绘(DSW)装置，在半导体晶片上使用直接描绘的方法。

又，第1金属膜181和第2层金属膜197的至少一方是铜(Cu)的镶嵌金属布线，也可以是除Al合金以外的布线，从本发明的宗旨也都是容易理解的。

以下，表示利用本发明布线设计方法的半导体集成电路具体例。

(第1半导体集成电路例)

如图31所示，第1半导体集成电路200具备：位于半导体芯片角部的PLL(Phase Locked Loop：锁相环)210；从PLL210向芯片中央，对基准正交坐标轴成45°角度沿斜方向延伸，终端在芯片中央的主时钟布线201；从主时钟布线的终端C，与基准正交坐标轴成45°角度和135°角度，向斜方向左右对称分支的时钟树布线。图31中，用黑体字表示数字1～5表示时钟树的分支层次。

具体点说，从主时钟布线201的终端C，在与主时钟布线201正交的方向，左右对称延长第2分支层次的斜布线202。从斜布线202的两端，在正交于斜布线202的方向，第3分支阶层的斜布线203a和203b对于主时钟布线201的终端C左右对称延长。从斜布线203a、203b的两端，进而第4分支层次204a～204d对于主时钟布线201左右对称延长。以下，分支层次每次下去，都对于主时钟布线201左右对称分支继续延长。

采用这样的分支构造的结果是，周围设置由斜布线构成并对半导体芯片中央C构成左右对称的树。附图没有示出，但在只用该斜布线的时钟树下层，直接形成与单元连接的基准正交布线，构成时钟树的斜布线端部，按照上述的终端布局的自动设计方法，通过通路孔与下层的基准正交布线连接。

在采用斜布线等的时钟树中，从原则来说，相同分支层次的布线属于同一层。所以，在第4分支层次的4条斜布线204a～204b全部属于同一层。分支层次不同，但在同一方向延长的布线彼此也可以属于同一层，也可以是另外的层。图31的例子中，第3分支层次的斜布线103和同方向延长的第5分支层次的斜布线205也可以在同一层形成，有时在不同层形成。

采用这种斜布线的最大效果在于负载容量等设计上的平衡计算变得容易了。又，随工艺变动的时钟延迟偏差也能降到很小。进而，在相同层配置相同分支层次，由于是左右对称，排除布线层引起的偏差，一边达到每条分支上负载容量的平衡，一边就能够缩短2点间的时钟延迟。

另外，附图没有示出来，但随分支层次继续下去，根据埃尔莫(Elmor)的布线延迟计算公式，使布线宽度变窄。

利用这种构成，能控制负载量，实现更高速，而且偏差少的高性能半导体集成电路。

(第2半导体集成电路例)

如图32所示，第2半导体集成电路300具备：位于电路端部，供给较低频率(数百MHz)的全局时钟的主PLL310；从主PLL310延长的全局时钟布线312；及多个随机部件330A、330B。各随机部件330具备连接全局时钟布线312的时钟驱动单元(第8实施例中DLL(delay-locked loop：延迟锁定环))320和由斜布线构成的时钟树。

主PLL310调整与搭载该PLL310的半导体集成电路装置以外的集成电路装置的时钟相位。从该PLL310，作为横跨芯片的基本时钟的全局时钟向芯片内部的电路时钟或随机部件(由多个逻辑电路块组成，由设计人等分开作成的局部电路集合)供给。设置于各随机部件的DLL320，把较低频率的全局时钟变换成高频(数GHz)的本地时钟，通过关联的时钟树，向随机部件内部供给高频时钟。

在第2半导体集成电路，附图也没有示出来，但是各部件330的时钟树通过通路孔与下层的基准正交布线连在一起。即，构成时钟树的斜布线终端部，根据利用上述的自动设计方法生成的布线布局，确实与基准正交布线的终端部连接在一起。

随着LSI的微细化进展，正如所说布线的电阻和电容对延迟带来大的影响，但是现有芯片一并同步设计(即单一的时钟设计)中，例如为了使10mm见方的芯片一并同步，数百MHz的速度就成了限度。如果打算得到该速度以上的设计，就需要把时钟布线的厚度提高到标准信号线的数十倍～数百倍。工艺上制造困难，而且CAD上处理本身是困难的。

因此，如第2半导体集成电路装置那样，通过用较低频率发送全局时钟而在本地的各部件330采用高频同步工作的办法，可用现有的芯片尺寸，实现更高速的工作。又，只用左右对称的斜布线构成时钟树，因而延迟小。

再，图32的构成中，在全局时钟布线312的两侧配置各随机部件330，因而可将随机部件330的DLL配置在电路的端部，供给电压就容易了。

如图33所示，半导体集成电路400中，将PLL410配置在电路的角部，并倾斜通往供给全局时钟的全局时钟布线412。通常，就供给全局的时钟的全局时钟布线412而言容易带来延迟。为了消除该部分的延迟。大致同时而且迅速地向各随机部件430供给全局时钟，使全局时钟布线412一直倾斜通到芯片中央，在中央部分交替配置各随机部件的DLL420。由专用的焊接区(设于芯片上面，附图未表示)向DLL420供给电源。

采用斜布线作成全局时钟布线412的办法，可以提高全局时钟本身频率，就可能更加高速地工作。

(第3半导体集成电路例)

如图34所示，第3半导体集成电路500具备：配置于芯片角部的PLL510和用斜布线构成的在大致芯片的整个范围设置的时钟网络520。

一般地说，网络构造的时钟供给线工艺偏差大，总体上可以降低延迟引起的偏差。在图27所示的构造中，由于采用斜布线的时钟网络，与使用现有的水平和垂直方向的网络比较，又有缩短时钟延迟的效果。

附图虽然没有示出来，但斜布线的时钟网络的下层，设有直接与单元连接的基准正交布线层。构成时钟网络的斜布线和下层的基准正交布线，按照利用上述自动设计方法生成的终端布局，通过通路孔进行连接。

(第4半导体集成电路例)

如图35所示，第4半导体集成电路600具备：位于电路端部并以比较频率供给全局时钟的主PLL610、从主PLL610伸出的全局时钟布线612、及多个随机部件630A和630B。各随机部件630具备连到全局时钟布线612的时钟驱动单元(第4半导体集成电路中为DLL)620、由斜布线构成的时钟网络540。各DLL620把较低频率的全局时钟变换成高频(数GHz)的本地时钟，通过相关的时钟网络640，把高频时钟送到随机部件内部。

附图虽然没有表示出来，但是各随机部件630内部，在时钟网络640的下层设置与单元连接的基准正交布线，而且按照利用上述自动设计方法生成的终端布局，通过规定位置的通路孔进行连接。

各部件630中，高频同步从DLL620送来的全局时钟，通过几乎没有延迟离散的斜布线时钟网络，向各侧提供信号。从而，能够实现装置的高速工作。

图35中，也可以如图33所示横跨芯片，倾斜通到垂直通向的全局时钟供给线612。这时，可以提高全局时钟本身的频率，就会更加高速工作。

(第5半导体集成电路例)

如图36所示，第5半导体集成电路700具有：配置于角部的驱动力较大的路由驱动器710、从路由驱动器710起横跨芯片并倾斜延伸的主时钟供给布线712、芯片全体范围设置的时钟网络730、以及连到主时钟供给布线712并驱动构成时钟网络的多个子驱动器720。

根据该构成，利用多个子驱动器驱动各个斜布线，因而延迟小，可以减少逻辑电路中成了头等问题的时钟信号离散。而且，制造上的离散也小。

(第6半导体集成电路例)

如图37所示，第6半导体集成电路800具有：配置于芯片端部的驱动力较大的路由驱动器810、从路由驱动器810起沿着芯片四周延伸的主时钟供给布线812并在芯片全体范围设置的时钟网络830、连到主时钟供给布线812并驱动构成时钟网络的斜布线的多个子驱动器820。

第6半导体集成电路800的特征在于把子驱动器820配置在芯片四周部分。图36的例中把可能成为噪声源的DLL620配置在芯片中央部分，但第6半导体集成电路800中，把噪声源配置在周围，因而有难以发生电压降落的效果。如果发生电压降落，在芯片中央部分和周围部分在性能上会出现差别，因而图37的构成，在达成均匀性能方面也有好处。

(其他实施例)

在第1到第8实施例中已举例说明本发明的布局设计系统中使用的布线设计方法的布线终端处理图形，但是也可以是在这里举出的布线终端处理图形以外的布线终端处理图形。本发明的布局设计系统可以从所有布线终端处理图形中选择最佳的布线终端处理图形。

第1到第8实施例中，对将水平布线作为下层布线、斜布线作为上层布线作出说明，但布线位置倒过来，本发明的效果也同样。而且，水平布线即使是垂直布线，原理也相同。还有，不限于水平布线层和斜布线层的两层，三层以上的自动设计方面也是适合的。

而且，可以将利用第1到第8实施例中所述种种设计数据的布线构造，应用于各种半导体集成电路装置的布线构造上。

进而，半导体集成电路内的随机部件配置和DLL的位置只要是可变换频率的位置，设在任何地方都行。

本领域普通技术人员接受了本发明公开的技术以后，就能够做出各种修改而不会脱离本发明的保护范围。

Claims (16)

1、一种半导体集成电路装置的布局设计系统，其特征是具有：

登记基本通孔形状表的程序库信息储存装置；

对登记于上述程序库信息储存装置的上述基本通孔形状表的各通孔形状，登记表示最佳布线终端处理的表的工艺数据库储存装置；以及

参照登记于上述程序库信息储存装置和上述工艺数据库储存装置的表，选择最佳布线处理，并执行布线设计的中央处理控制装置。

2、根据权利要求1所述的半导体集成电路装置的布局设计系统，其特征是上述中央处理控制装置由多个处理控制装置构成。

3、根据权利要求1所述的半导体集成电路装置的布局设计系统，其特征是上述中央处理控制装置具备；

参照登记于上述程序库信息储存装置的表。生成表示上述最佳布线处理的表，登记到上述工艺数据库储存装置，并执行布局处理的布局设计模块；

参照登记于上述工艺数据库储存装置的表。进行布线处理的布线处理模块；以及

在上述布线处理模块的处理中，选择最佳通孔的最佳通孔选择模块。

4、一种布线设计方法，其特征是具备；

生成基本通孔形状表，并登记到程序库信息储存装置的步骤；

参照登记于上述程序库信息储存装置的上述基本通孔形状表，生成对上述基本通孔形状表的各通孔形状表示最佳布线终端处理的表，并登记到工艺数据库储存装置的步骤；

参照登记于上述工艺数据库储存装置的表，选择最佳布线处理并进行布线处理的步骤；以及

选择最佳通孔的步骤。

5、根据权利要求4所述的布线设计方法，其特征是选择上述通孔的步骤具备：

在全部的上述布线终端处理中选择可能适用的通孔的步骤；以及

选择上述通孔的步骤中，在全部的上述布线终端处理中不能选择可能适用的通孔时，在各个上述布线终端处理中选择最佳通孔的步骤。

6、一种布线设计程序，用于在计算机中执行：

生成基本通孔形状表，并向程序库信息储存装置登记的顺序；

参照登记于上述程序库信息储存装置的上述基本通孔形状表，生成对上述基本通孔形状表的各通孔形状表示最佳布线终端处理的表，并登记到工艺数据库储存装置的顺序；

参照登记于上述工艺数据库储存装置的表，选择最佳布线处理，进行布线处理的顺序；以及

选择最佳通孔的顺序。

7、根据权利要求6所述的布线设计程序，其特征是选择上述通孔的顺序还用于执行：

在全部的上述布线终端处理中选择可能适用通孔的顺序；

在选择上述通孔的步骤中，在全部的上述布线终端处理中不能选择可能适用的通孔时，在各个上述布线终端处理中选择最佳通孔的顺序。

8、一种布线设计方法，其特征是具备：

生成具有第1线宽，在规定方向延伸的第1布线的步骤；

生成具有第2线宽，在与上述第1布线不同方向延伸，其终端部与上述第1布线的终端部重叠的第2布线的步骤；

关于上述第1布线，在长度方向延长的步骤；

关于上述第2布线，在长度方向延长第2线宽的一半长度的步骤；

从上述第1布线的终端和上述第2布线的终端，削除从上述第1布线的终端和第2布线的终端重合的重叠区域露出的突起部分的步骤；以及

在上述第1布线长度方向的中心线与第2布线长度方向的中心线的交点上，设定连接上述第1布线和第2布线的多角形连接图形的步骤。

9、根据权利要求8所述的布线设计方法，其特征是上述第1布线和第2布线是不同层的布线。

10、根据权利要求8所述的布线设计方法，其特征是上述第1布线和第2布线是相同层的布线。

11、根据权利要求8所述的布线设计方法，其特征是上述多角形是八角形。

12、根据权利要求11所述的布线设计方法，其特征是上述第1布线和第2布线是不同层的布线。

13、根据权利要求11所述的布线设计方法，其特征是上述第1布线和第2布线是相同层的布线。

14、根据权利要求8所述的布线设计方法，其特征是关于上述第1布线在长度方向延长的步骤中，延长上述第2布线的一半线宽的长度。

15、根据权利要求8所述的布线设计方法，其特征是关于上述第2布线，在长度方向延长的步骤中，延长上述第1布线的一半线宽的长度。

16、一种半导体集成电路的制造方法，其特征是具备：

在半导体衬底上形成在规定方向延伸的第1布线的步骤；

上述第1布线层上形成层间绝缘膜的步骤；

形成贯通上述层间绝缘膜的多角形通路孔的步骤；

形成埋入上述多角形通路孔内部并连接上述第1布线的连接用导电部分的步骤；以及

形成对上述第1布线成非正交角度延伸且其终端部连到上述连接用导电部分的第2布线的步骤。

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