CN1369114A - 修改集成电路的方法 - Google Patents

Abstract

本发明提供一种修改集成电路的方法,包括步骤:选择一个等比例缩放因子(72),按照等比例缩放因子等比例缩放电路(74),以及为功能性和符合设计规则而调整电路(75－78)。该方法使得缩放电路而不损失功能性或破坏电路的层次性成为可能。

Description

修改集成电路的方法

本发明涉及一种修改集成电路的方法，特别是通过一系列的等比例缩放操作。

本发明特别地但不是排它地涉及一种方法，通过该方法可以修改集成电路或支路的物理设计(physical design)或布局(layout)以适合不同套的设计和制作规则。该方法包括分析现有集成电路的数据以确定比例因子，然后根据过程迁移(process migration)技术以规定的顺序通过等比例缩放数据，等比例缩放各个层，调整形状边缘和交换几何结构和单元而改变原始的形状。

过程迁移是一种修改集成电路设计使得它们可通过新制作方法制作出并具有不同几何尺寸和关系的技术。集成电路的物理尺寸被使用的制作方法限制。限制因素为可生产出的最小元件的尺寸，目前该尺寸近似为0.13微米。

由于设计出新型方法，元件尺寸可制作得更小。然而，在使用新型制作方法能够以较小的比例构造现有电路之前，电路布局必须重新设计。电路的总体规划可近似相同，但是电路的不同部件和元件可能需要以不同的因子等比例缩放。存在控制这些临界尺寸的规则。一些规则依赖制作上的约束，例如连接的最小可行尺寸，而其他的则取决于诸如电容和电阻的电子因素。

在重新设计时，计算机可检查电路符合这些设计规则。

转换到一种新的制作方法可能有各种理由，包括：

1)速度：由于较小的电荷转移需要和较小的信号距离，较小的元件

  具有较快的开关转换。

2)尺寸：随着每个硅晶片可制作更多的芯片，单位成本降低了。

3)商业生产：在一条生产线上可制作更多的产品，允许旧的，经济

  效益低下的生产线关闭。

主要的问题是如何修改电路的物理设计。这是非常困难和复杂的。

重新设计芯片的另一原因为现在的许多电路是由使用不同生产商提供的部件或元件，称为“芯片上的系统”元件而设计的。然而，这些元件可由不同的生产商生产并且形成不同的设计规则，需要重新设计使得它们都可以遵守相同套的设计规则。

因此重新设计的原因可包括：

1)符合特定设计规则；

2)使用最新的制作方法；以及

3)通过某个因子减小元件的尺寸。

过程迁移的现有方法如下：

符号迁移(symbolic migration)。在这种方法中，根据需要的技术规范，重新形成每个元件，诸如每个晶体管。这种方法并不是非常成功，特别是对于复杂的电路。

压缩。例如，从US 5640497中可知，其提供了一种重新设计布局的方法。在该方法中，首先在x方向上其次在y方向上，挤压所有的尺寸到设计规则允许的最小尺寸，使得电路变得更小。这种技术部分地成功，但是它“变平”了电路：即它损害了构件块的层次性。这需要巨大的计算能力去完成，并且由于层次不再一致，使随后的修改非常困难。

等比例缩放。等比例缩放意味着以一个恒定因子减小每个元件的尺寸。尽管减小了元件尺寸，但是由此产生的电路通常是不能工作的，这是由于可能破坏了成千上万的设计规则。因此，尽管有时把它看作理想的解决方案，但是以前已经不能实现。

本发明的目的之一在于提供一种等比例缩放集成电路的方法，其减轻了至少一些先前所述的问题。

根据本发明，提供一种修改集成电路的方法，该方法包括选择等比例缩放因子的步骤，根据等比例缩放因子等比例缩放电路的步骤，和为功能性和设计规则符合而调整电路的步骤。

该方法在不失去功能性或损害电路层次性的情况下使等比例缩放电路变得可能。

较为有利的是，等比例缩放因子是通过计算多个预定的等比例缩放比率和选择等于或大于最大预定等比例缩放比率的等比例缩放因子而选择出的。这就保证了在不违反基本设计规则的前提下电路被等比例缩放到最大程度。较为有利的是，预定等比例缩放因子包括互联等比例缩放比率，通孔尺寸比率和电子元件几何比率。

较为有利的是，等比例缩放因子是通过从最大预定等比例缩放比率中向上舍入(rounding up)到下一个整格点而选择出的。这就保证了电路的元件被正确地安置在设计网格上。

较为有利的是，根据等比例缩放因子电路等比例缩放电路的步骤包括通过等比例缩放因子乘以电路几何的坐标。

较为有利的是，调整电路功能性和使符合设计规则的步骤包括层次性层等比例缩放过程。层次性层等比例缩放过程可包括根据预定层等比例缩放因子等比例缩放层中的元件的步骤。这可以通过绝对等比例缩放(增加和减小每个元件尺寸以一个固定量)，或者通过相对等比例缩放(乘以一个原始尺寸的固定百分比来增加或减小每个元件尺寸)实现。层次性层等比例缩放过程可包括等比例缩放元件以便维持这些元件的连通性的步骤。层次性层等比例缩放过程可包括识别满足预定宽度标准的元件，并只等比例缩放不满足那些标准的元件的步骤。这样，电源连接器可从等比例缩放过程中排除出去，以避免过热问题。

较为有利的是，调整电路用于功能性和符合设计规则的步骤包括晶体管边缘调整过程。晶体管边缘调整过程可包括调整多晶硅层宽度和/或扩散层长度的步骤。这就恢复了组成晶体管的元件的正确尺度，以保证功能性。

较为有利的是，该方法包括更新接触和通孔的步骤。更新接触和通孔的步骤可包括除去现有的接触和通孔并用新型接触和通孔取代它们，以减小电流密度。

较为有利的是，该方法包括增加和/或删除层的步骤，以适应工艺中的变化。

较为有利的是，该方法包括使用布局验证过程检查电路的步骤，以保证符合设计规则。

较为有利的是，该方法包括分析和修改电路数据的初步步骤，以减少完成迁移过程所需的时间。

较为有利的是，该方法包括将包含设计参数的节点增加到电路中的器件上的步骤，因此允许容易地访问关于这些器件的信息。

本发明的另一目的在于提供一种不同的过程迁移技术，其可被描述为“复杂等比例缩放”，并且能够应用到任何现有集成电路的布局的计算机模型上。通过使用该技术，芯片的布局可修改成被以任何新方法和满足新设计规则的任何比例制作出。

该方法可应用于平芯片布局和那些包含设计层次的布局，层次可被定义为将子单元安置在较高级电路中并且这些较高级电路依次再被安置更高级中。被迁移芯片的层次匹配原始的层次。

根据本发明的另一方面，提供了一种等比例缩放集成电路的方法，包含检查现有布局以确定布局必须被等比例缩放的量的步骤，包括确定可变几何值；绝对几何值；和设计网格，并执行一个或多个门宽度和长度调整；层等比例缩放；多边形边缘调整；接触取代；调整重叠；增加和去除层；单元交换；以及验证。

通过实例和参考附图现在将更加具体地描述本发明的一种实施方案，其中：

图1示出了电路层次，其中电路的构件块被安置在较大的模块中，较大模块又可被安置在更大的模块中；

图2示出了可变规则实例，其中几何结构必须等于和大于设置的距离和宽度；

图3示出了固定几何值实例，其中几何尺度必须等于定义值；

图4示出了互联间隔；

图5示出了通孔几何结构和阵列；

图6a和6b示出了CMOS晶体管几何结构，并且图6c示出了在横向晶体管中考虑的间隔；

图7a和7b示出了总体等比例缩放；

图8示出了CMOS晶体管界定(definition)和晶体管边缘调整；

图9示出了形成在单扩散几何结构上的复合晶体管门宽度调整；

图10示出了层收缩破坏连接性；

图11示出了具有连接性的层次性层收缩；

图12示出了通过几何宽度调整层的尺寸；

图13示出了晶体管的边缘调整；

图14示出了使用接触和通孔连接电路的元件；

图15示出了接触的去除和取代；

图16示出了层重叠；

图17示出了限定在现有扩散周围的新阱；

图18示出了在层之间移动布线数据；

图19示出了新型通孔单元交换旧单元；

图20以流程图的形式示出了迁移过程的步骤；

图21作为流程图示出了层尺寸调整过程的步骤；

图22a，22b，和22c示出了放置在晶体管，电阻和电容器上的节点；

图23示出了电阻的尺寸计算，以及

图24a和24b示出了电容器的尺寸计算。

在图1中示出了典型电路层次。电路的构件块1被安置进较大的模块2中，该模块又被安置在更大的模块3中。

单元迁移过程由以下三个截然不同的步骤组成：

1)计算理想的等比例缩放因子；

2)使用等比例缩放因子等比例缩放整个电路；以及

3)修补电路中的任何错误。

在下面更加详细地描述这些步骤。

在第一步骤中，使用至少三套方程式计算理想等比例缩放因子，这将通过参考图2至6在下面更加详细地描述。在已经解出每一个方程式时，使用的等比例缩放因子是所有方程式允许的最小因子。换句话说，最终的电路不小于被所有方程式允许的电路。

在第二步骤中，使用计算的因数等比例缩放整个电路。这是通过相同的因数乘以每个尺度完成的，这些尺度包括构件块的位置，连接器的位置和尺度，在构件块中的元件的位置和这些元件的几何结构。

如图7所示，最终结果为原始电路的等比例缩放复制。然而，已经违背了许多的设计规则，并且元件值将是不正确的，例如，晶体管的宽度和长度可能会太大和太小，给出或者慢操作或者不能操作。电阻和电容也可能具有不正确的值。

第三步骤为修补错误。对于修补操作有各种步骤，如下：

1)通过调整层尺寸，可调整任何具体层中的所有几何尺寸。例如，

  可调整多晶硅层中的形状的坐标。这称为“层的尺寸调整”。

  例如，构成晶体管的扩散区上的多晶硅面积可增加或减小，以

  便得到最小的尺度或提供最小的间隔。这显示在图10-11中。

  通过固定量(例如0.2微米)而不是原始形状的百分比变化尺度。

2)一部分元件可不改变：特别是电源连接器尺寸不被减小，这是

  由于减小该尺寸能影响电路中的电流。由于电源连接器经常比

  其他的连接器大，所以通过它们的尺寸对其识别，或通过它们

  的信号名字进行识别。由此控制逻辑保持为特殊尺寸的元件不

  被改变，并且只减小落在特定限定之下的那些元件的尺寸。这

  显示在图12中。

3)边缘调整。如果元件的面积太大，或者如果一个边缘太靠近层

  的尺寸调整或等比例缩放后的另一元件，可以通过移动该元件

  的边缘而不是通过变化整个元件的尺寸对其进行调整。这显示

  在图13中。例如，晶体管的尺寸可以这种方式改变。

因此等比例缩放过程由以下三步组成：

1)整体等比例缩放到一个固定因子；

2)元件的固定等比例缩放(层等比例缩放)，其可包括多达三个

  单独步骤；以及

3)边缘调整。

该过程可另外包括下述的特征，它们是优选的但不是基本的。

1)接触去除和取代(看图15)。希望在每个元件上提供尽可能多

  的电子接触，于是减小了通过那些接触的电流密度。根据新设

  计规则，不是重新等比例缩放接触，而是最好简单地除去它们

  然后在可用的空间中插入尽可能多的接触。

2)增加和去除层(看图17)。一些制作方法比以前的方法需要更

  多的层，并且一些方法不需要那么多。可以修改该方法以按照

  需要增加和缩减层。例如，如果新方法需要额外的层以制作晶

  体管，可配置计算机以识别每个晶体管(例如通过识别扩散层

  上的多晶硅层)，然后按照需要增加额外的层。

现在将更加详细地描述该方法和组成该方法的步骤。修改电路的技术涉及一系列的步骤，这些步骤为缩放数据和修改包含在它里面的形状，以符合支配生产最后芯片的制作过程的设计规则。

包含在该方法中的技术将对芯片上的所有元件和连接几何结构起作用，芯片包括但不局限于MOSFET和双极晶体管，电阻器，电容器和二极管。

用于过程迁移的输入数据可为在诸如GDSII或CIF的工业标准格式中任何的现有芯片或IC布局或者包含在其中的知识产权。这些文件将包含构成芯片的数据并可包括矩形，多边形，通道，样本(instance)，阵列和标号。

修改序列将包括下列中的一些或全部：

设计分析和等比例缩放计算；

总体等比例缩放；

门宽度和长度调整；

层的等比例缩放；

多边形边缘调整；

接触取代；

调整重叠；

增加或去除层；

单元交换；

验证。

为了应用一个因数到总体等比例缩放计算，必须检查现有的布局以确定布局必须被等比例缩放的量。在该过程中必须考虑的三个因素为：

1.可变几何值；

2.绝对几何值；

3.设计网格(design grid)。

拿出这里面的第一个，即可变几何值，在集成电路制作方法中的许多设计规则被作为最小值给出，并且在设计电路时必须符合或超过。这种实例为一种确定相同层上的两个几何结构之间间隔的规则，其必须保证这两个几何结构在制作过程中不会合并到一起。只要给出的最小值不被违背，间隔规则可以被超过。

可变几何值实例包括宽度，间隔和层的界限。

图2示出了可变规则实例，其中不同几何结构的间隔4，重叠5和宽度6必须等于和大于一个设置距离。

第二因素涉及绝对几何值。对于某些几何结构，集成电路设计规则通常具有必须满足并且不能越过的固定值。这些通常被应用到连接布线电路的接触和通孔上，并且对于这些形状的每次出现，该值必须满足。另外，晶体管尺寸被限定在电路网表(net list)中，并且这必须在布局中被匹配。不能满足这些值将在相对于电路方案或网表检查布局时导致出现错误。

如图3所示，固定值的实例包括接触和通孔尺寸7，晶体管尺寸8，电阻器尺寸和电容器尺寸。示出了固定几何值实例，其中几何尺度必须等于定义值。

最后，集成电路被设计为具有作为预先限定的网格的倍数的每个形状的坐标。等比例缩放因子必须考虑新设计网格，并且这可以以两种方式完成，通过计算等比例缩放因子以保证等比例缩放布局中的所有形状的坐标落在网格上，或者在它们被等比例缩放时将坐标快速变换(snapping)到网格上。在最终芯片中的所有坐标必须被放置在限定的设计网格上。

任何过程迁移的比例因子将从新制作方法技术规范中的规则和用于原始器件的规则之间的比率计算出。存在三个截然不同的芯片部分，它们可为等比例缩放设计中的限制因素并且每个比率必须被计算。这三个比率中的最大值将被定义为等比例缩放芯片中的限制因子。

1.互联等比例缩放比率。

作为由下式定义的比率，必须计算每个布线层的宽度和间隔：

互联等比例缩放比率＝(新宽度+新间隔)/(旧宽度+旧间隔)

图4示出了互联间隔10和宽度11。

2.通孔尺寸比率和包封(enclosure)。

通孔尺寸为组成布线层之间的通孔的固定矩形的尺寸；

通孔尺寸比率＝最大((新通孔1/旧通孔1)，(新通孔2/旧通孔2)，…)

图5示出了通孔几何结构12，其包括第一层13，通孔14和第二层15，和通孔几何结构的3×2阵列16。

3.晶体管几何比率。

晶体管几何比率为组成扩散区分开部分中的两个晶体管之间距离的形状的相对缩小：

晶体管几何比率＝新(2a+2b+2c+2d+e)/旧(2a+2b+2c+2d+e)

图6a和6b示出了各种晶体管几何结构，其中L＝晶体管长度并且W＝晶体管宽度。

从这些计算得到的最大值将确定等比例缩放因子。等比例缩放因子被向上舍入到下一个整网格点，即mod(比例网格)＝0。

需要考虑的第四因素关系到包含电阻器和电容器的电路。这需要依靠两种制作方法中用于构造它们的材料的值而缩放。电阻器和电容器被在它们构造中使用的材料的每平方单位上的值定义。在旧和新制作方法中的这些值的比率被用于计算这些电路元件的等比例缩放因子。通过参考图23和24对其进行更加详细的描述。

一旦已经确定了等比例缩放因子，它被应用到整个芯片中的每个单元和几何结构上。每个坐标被乘以等比例缩放因子，以减小芯片尺寸，同时保持芯片的几何结构和层次完整无损。在此阶段，除了比例以外，新芯片将与旧芯片全部相同。

几何结构和单元的等比例缩放可被定义为坐标等比例缩放。每个标量值通过下式调整：

(x坐标*比例)(y坐标*比例)

图7a和图7b示出了总体等比例缩放。在总体等比例缩放过程中，原始芯片18a被按比例缩小，以形成新芯片18b，并且在原始芯片中的每个形状19a，19b，19c被按比例缩小的形状20a，20b，20c取代。在每种情况下，新尺度等于旧尺度乘以等比例缩放因子。在布局中的每个形状将关于芯片轴的原点，即x＝0，y＝0调整。

通过两种材料，(称为扩散的)掺杂硅，和多晶硅(或者有时为金属)的重叠，确定电路中的CMOS晶体管。当等比例缩放晶体管的宽度和长度时，并不总是可能将绝对值施加到通过布局的每个扩散和多晶硅形状上。反而，构成晶体管宽度和长度的扩散和多晶硅必须被晶体管尺寸的百分比变化，因此每一个必须被依次等比例缩放和调整为当前尺寸的倍数。这涉及使用一种边缘调整方法，其识别构成每个晶体管宽度和长度的扩散和多晶硅的边缘并且移动它们以满足需要的元件值。边缘调整可被认为与等比例缩放不同。图8示出了CMOS晶体管的界定和值的界定。

单个的晶体管用Boolean(布尔)操作识别，该操作将标记形状放置到任何多晶硅21交叉扩散22的区域上。这些形状将对包含CMOS晶体管的电路中的其他晶体管尺寸操作形成基础。

构成晶体管的扩散和多晶硅的边缘被门宽度和长度的百分比选择和移动，以调整晶体管的值。一块扩散可能构成几个晶体管，因此等比例缩放程序必须依次处理每个边缘，以得到所有晶体管的正确值。图8和图9示出了CMOS晶体管边缘调整。

如图8所示，通过调整形成门的多晶硅21的边缘23，可改变晶体管的门长度L。通过移动扩散22的边缘24交叉多晶硅21，调整宽度W。通过调整这些边缘23和24，可改变晶体管的参数，因此改变了它们对整个电路的效果。

如图9所示，许多晶体管可由一块扩散材料25构造出，并且调整构成一个晶体管的边缘因此可对其他的产生影响。通过检测该扩散上的每个边缘，可进行调整保证所有的晶体管满足所需的参数。如果需要，构成多于一个的晶体管的边缘可被分裂，以适应所需的器件尺寸。例如，边缘26和27在标记有“X”的点处被分裂，以使变化正确。

一些制作方法可能需要晶体管尺寸以不同的量变化，取决于它们的原始尺寸和在电路中的功能，因此，定义它们的一种方法可被用于调整等比例缩放过程以满足这些限制，该方法诸如等价表。

一旦已经等比例缩放整个布局，构成设计图的每个层必须被放大或缩小以满足新制作方法的设计规则。这是利用称作层次性层等比例缩放的技术完成的，该技术能够放大或缩小电路中的形状同时保持单元之间的连接性(connectivity)。

在等比例缩放以除去形状之间的多余重叠和保持相同层上的形状之间的连接之前，利用Boolean函数一个层上的所有形状可以被合并在一起。为了保持电路的电整体性，必须保持各种层上的形状之间的连接，即使这些形状发生在层次中的不同级上。如果它们变得分离，电路将不起作用，因此层比例缩放者考虑这个问题是必要的。

层连接性的问题只发生在被讨论的层要被收缩和数据包含层次性时。通过向内移动形状的所有边缘，它们将同子单元中的形状拆离，这将打破电路中的电连接性。

图10示出了层收缩打破连接性。电路包括顶单元30和一些子单元31a，31b，31c。在子单元31a中的形状32a邻接上单元中的形状32。如果所有的形状32a，32b，32c收缩，它们将变得相互分开，如图10d所示。

为了补救，在实施收缩之前，在子单元中的形状被复制到顶级并与该级上的数据合并。一旦收缩过程完成，来自子单元的形状被作为模板应用以除去任何多余的材料。

将层数据保持到单元的边缘上也是可能的，该单元被单元数据的边界框或代表边界的形状限定。布局数据可被保持到单元的边界上以保持等比例缩放连接性。

图11示出了具有连接性的层次性层收缩。在实例中，所有这三个形状32a，32b，32c收缩但是它们保持它们之间的连接。只有非连接的边缘被收缩。进一步的规则可施加到层比例上，以限制它对匹配给定尺寸规则的形状的操作，即它们小于或大于给定尺度。这就允许相同层上的数据以不同的量缩放。

图12示出了通过几何宽度的层的尺寸调整，原始形状33a被修改的形状33b替代。在该实例中，如果形状的段34a，34b，34c满足尺寸标准，它们可被收缩。缩小的段34a，34b，34c保持与大段35的附着。

为了满足迁移芯片的所有设计规则，有必要调整构成芯片的部分形状而不是作为总体的形状。这可描述为“多边形边缘调整”，其检查形状的每个顶点，并根据它相对于布局中的其他形状的位置对其进行调整。

要被调整的边缘可被单独层上的形状限定或被Boolean逻辑识别用于修改以定义它们在电路中的功能。一旦这些已经确定完，可通过来自它们现在位置的绝对值或相对于相同或不同层上的另一边缘来调整这些边缘。也可通过它们距相同或不同层上的另一边缘的距离百分比调整它们。图13示出了晶体管的边缘调整。调整限定晶体管的第一边缘36，或第二边缘37用于晶体管或接触的最小重叠是可能的。

集成电路使用电介质层中的接触和通孔以允许布线层连接电路元件。这些是具有技术设计规则中定义的尺寸和间隔的典型方形形状。在材料的宽轨之间的连接需要较大的接触面积。这可通过一个大的接触，或更通常地，作为均匀接触形状的阵列限定。

接触和通孔形状可如上述被等比例缩放。另一方面，现有的接触和通孔可被除去和用符合新设计规则的新形状阵列取代。这些可为构成作为单阵列形状的接触的单元或一系列覆盖要被连接的区域的长方形。通过隔离要被连接的区域的序列Boolean函数来限定这个区域。新形状符合新设计规则通过构造而不是等比例缩放。

可使用相同的技术更新诸如金属和多晶硅的其他材料之间的接触。如图14a和14b所示，接触和通孔40被用于连接元件中的硅41和连接电路的金属线42。它们也被用于将金属的不同层连接在一起以允许复杂布线。许多的集成电路将具有布线连接元件的多重层。这些接触和通孔实际上是将不同层相互分开的电介质材料43中的孔。

从金属到硅的接触形状经常被生成为简单多边形，而不是样本(instance)，并且每一个形状被满足新设计规则的新形状取代。每个接触被去除和被具有正确尺度的新形状取代。

在许多情况下，在层之间增加尽可能多的接触是优选的，以帮助减小流经每个接触的电流密度。这可以通过一系列Boolean函数识别包含接触的区域而达到，并且该区域可以填充要安装的许多接触。例如，如图15a和15b所示，放置在金属42重叠硅41的地方的旧技术的两个大接触孔44可在新技术中被八个较小的接触孔45取代。

集成电路中的某些层需要以在设计规则中限定的量重叠其他的层。通过Boolean逻辑或通过上述定义的边缘调整迫使这些层符合设计规则。

层重叠的普通实例包括门的多晶硅重叠和接触的金属重叠。图16示出了层重叠。多晶硅48必须以最小固定距离50重叠扩散49。

集成电路制作方法之间的变化意味着在原始芯片中的一些层需要被除去和另一些层被增加。这种实例是注入层或隔离阱。

在多余层上的所有形状通过在该层上识别每一形状并删除之而将它们分层地去除。

新的层可能相对于现有的层与另一层一道限定：例如，通过将阱放置在扩散层周围，但是只是如果它被多晶硅交叉而制作一个晶体管。例如，图17a示出了在晶体管53中的扩散52和晶体管外部的扩散54。如图17b所示，新层55只被增加在作为晶体管53的一部分的扩散的周围。

数据也可被提升到诸如额外布线层的新层上。布线信息可从现有层提升到新层上。这就允许布局被压缩以利用在这些形状被移动时形成的间隙。图18a和18b示出了移动层之间的布线数据。在图18a示出的旧安排中，通过金属1-金属2通孔58，第一金属布线56被连接到第二金属布线57上。在图18b示出的新安排中，来自第一金属布线56的布线信息提升到第三金属布线59，并且通孔58a被相应地变化。

图19a和19b示出了新通孔单元变换旧单元。被旧技术限定的通孔单元60a包含用于连接两个金属层的形状，第一金属61和第二金属62。这是对于包含用于连接新技术中金属层的形状的新通孔单元60b的交换。许多通孔作为子单元的样本被放置，该子单元包含用于构建它的三个形状：两个金属层和一个通孔层。这可利用包含相同三个层的新通孔单元简单取代，或对于新设计规则重新调整尺寸。一些通孔可能比最小尺寸要大，并且具有连接两个金属层的多重通孔。当将这些交换一个新通孔单元时，调整新单元尺寸以匹配旧单元中的通孔形状的数量。通过以这种方式交换每个通孔单元，在电路中的通孔被更新以满足新技术的约束。

一旦已经迁移整个电路或其一部分，使用工业标准设计工具对其进行验证。这包括设计规则检查(DRC)系统和布局对照原理图系统(LVS)。这将保证新迁移芯片符合新设计规则并保留了电路中的连接的完整性。

另外，在任何时候可应用互联计时分析器以检查布局将在新制作方法中正确地执行。这可作为对新方法中的电路性能的大体指导在总体等比例缩放之后应用，即使它不符合新设计规则。一旦迁移过程结束将可得到更加精确的模拟。

当完成布局迁移并且新芯片已经通过验证时，它可以诸如GDSII或CIF的工业标准格式递交。

参考图20示出的流程图，现在将描述迁移过程的步骤。

第一步骤70为输入原始数据。原始数据以诸如GDSII或CIF的工业标准格式提供。数据库将包含构成电路布局的形状并且将包括电路元素，诸如矩形，多边形，通路，样本，阵列和文字。连接性信息也可被包括在数据库中，但是迁移工具不需要该信息起作用。

第二步骤71为分析和清除数据。通过在开始主迁移程序之前修改一些数据，可改善迁移数据采用的时间。这可包括合并隔离的重叠形状或从多边形到通路转换互联元件。电路层次性中的变化也是有用的，诸如将构成层之间的连接的单独形状变换成连接单元的样本。

尽管这些技术可改进迁移过程，但是它们对于完成迁移过程不是必须的。

第三步骤72为计算比例因子。在过程迁移中的等比例缩放因子将被旧制作过程的规则和新制作过程中的规则的比率确定。在上面给出了这些规则的实例。

第四步骤73为保存器件数据。包含在原始数据库中的信息可被整个迁移过程中的程序参考，因此能够容易地参考这些数据是有用的。通过参考图22在下面详细描述的一种技术把包含设计参数的节点增加到布局中的每个器件上。这些节点可用于保存关于器件的信息，诸如图层的尺寸和名称。

第五步骤74为等比例缩放设计图。一旦确定了等比例缩放因子，在设计中的每个坐标乘以等比例缩放因子，给出除了尺寸之外与原始任何方面都一样的设计图。

等比例缩放每个元件的数据，如下：

矩形：  左下(X)*比例

        左下(Y)*比例

        右上(X)*比例

        右上(Y)*比例

多边形：坐标(X)*比例

        坐标(Y)*比例

通路：  坐标(X)*比例

        坐标(Y)*比例

        宽度*比例

文字：  坐标(X)*比例

        坐标(Y)*比例

        字体大小*比例

样本：  坐标(X)*比例

        坐标(Y)*比例

        放大倍数*比例

阵列：  坐标(X)*比例

     坐标(Y)*比例

     放大倍数*比例

     德尔塔(delta)(X)*比例

     德尔塔(delta)(Y)*比例

第六步骤75为调整层的尺寸。一旦等比例缩放数据，可调整每个层的尺寸，以满足在设计规则中限定的最小宽度值。这可以完成以保证在每个层上的数据满足用于间隔的规则，并且也具有减小每个层上的电容和提高电路性能的优点。当选定设计图的初级等比例缩放因子时，总体等比例缩放计算可以考虑层尺寸中的随后调整。

可以通过绝对值或通过层尺寸的百分比来等比例缩放层。为了通过绝对值等比例缩放层，应用下述的计算：

矩形：  左下(X)+值

        左下(Y)+值

        右上(X)-值

        右上(Y)-值

多边形：坐标(X)+或-比例

        坐标(Y)+或-比例

通路：  宽度*比例

增加或减去等比例缩放量将取决于形状外壳上的坐标位置。如果它处于形状的下部或者左边缘，等比例缩放量将被增加到坐标上，如果它处于形状的上部或右边缘，它将被减去。

相对的等比例缩放涉及形状中的每个坐标乘以相同的因子以调整坐标。

等比例缩放每个元件的数据，如下：

矩形：  左下(X)*比例

        左下(Y)*比例

        右上(X)*比例

        右上(Y)*比例

多边形：坐标(X)*比例

        坐标(Y)*比例

通路：  坐标(X)*比例

        坐标(Y)*比例

        宽度*比例

该技术将重新调整形状的尺寸，但是它也将从它们相对于电路中其他形状的位置偏移它们。为了将它们返回到它们的原始位置，可计算每个形状的中心点并且新形状移动回到旧形状的中心位置。通过采用形状的长方形凸包的中间定义中心。

第七步骤76为调整CMOS晶体管的尺寸。当执行总体等比例缩放时，构成晶体管的形状连同布局中的其他形状将被调整尺寸。在这些层为晶体管的部件，即扩散或多晶硅时，进一步的调整尺寸可以发生在各单独层被等比例缩放时。然而，可能由于诸如电路计时和驱动能力的其他因子素，晶体管需要被等比例缩放。通过参考图8和图9，在上面较为详细地描述了晶体管等比例缩放过程。另外，如通过参考图23和24在下面详细描述的，也可调整电阻器和电容器。

第八步骤77为更新接触。通过参考图15在上面详细描述了该过程。

第九步骤78为增加和/或删除层。不同的制作工艺可具有构成芯片的不同数量的层。这种实例包括注入和阱层。

这些新层被产生在现有层的周围，并且这可通过复制限定层中的每个形状，加大其尺寸然后将其移动到新层上而完成。如果发现它们小于设计规则中的指定最小距离，这新层上的形状之间的任何间隙应该填充相同的材料。

如果旧布局包含新制作方法不需要的形状，那么每个形状可以从数据库中删除掉。

第十步骤79为检查设计。一旦已经完成迁移过程，可使用标准布局检验方法检查设计图。这些方法包括设计规则检查(DRC)和布局和原理图对照检查(LVS)。执行旧和新布局之间的比较(LVL)也是有用的。所有的这些检查技术被认为是在电子工业中标准的，并且执行这些检查的软件可从各种供应商那里得到。

通过改变用于构建晶体管的形状的尺度来调整晶体管。这对于双极(NPN & PNP)器件和MOS(场效应)器件来说是正确的。双极晶体管通常被认为是离散元件，但是MOS器件经常被结合以节省电路中的空间。双极器件的等比例缩放计算将被构成器件的规则支配，这些规则包括最小宽度，间隔，重叠和包封。

在旧和新设计规则规范中的每一个这些规则的比率必须在等比例缩放计算中考虑。CMOS晶体管的尺寸被重叠扩散多晶硅的公共区域限定。重叠的宽度和长度限定晶体管的值并且调整这两个形状的边缘改变了其值。

现在参考图21将较为详细地描述层等比例缩放过程。为了满足新设计规则的规范，在总体等比例缩放完成后单个层需要按比例增加或按比例减小。这将保证了数据将满足新制作方法的需要，并且金属连接层被减小到它们的最小宽度，以减小电路中的电容。层等比例缩放最经常施加到互联层和构成CMOS的扩散和多晶硅层上。

第一步骤采用原始数据81并计算等比例缩放因子82。在已经应用总体等比例缩放因子后，计算每个层的比例因子并且可用作绝对值或用作百分比。计算如下：

绝对值：

百分比值：

导出的调整尺寸值取自形状的每个边，因此它们需要除以2。

只改变某些形状的尺寸而保持其他的形状不变可能是需要的。这种实例是在与总体互联形状相同的层上的宽电源金属。在这种情况下，只有比特定值窄的形状将是尺寸不足或超过尺寸的。该过程包括选择应该被等比例缩放的形状83和施加等比例缩放因子84到那种选择的步骤。

当层上的多边形形状尺寸不足时，它们将相互分开，因此打破了电路的电完整性。这必须禁止以保证电路在调整尺寸程序后仍起作用。如果这些形状附着在电路层次的不同级上的其他形状，这将进一步复杂化，这是由于附着问题将取决于形状被放置的地方。如果讨论的形状尺寸过大，它们仍将相互重叠，因此这个问题将不会出现。该过程包括选择尺寸不足的形状85和从这些形状中选择需要对其保持连接86的形状的步骤。

保持所有的这些形状在单元中连接的一种方法为在调整形状尺寸之前将它们合并在一起。这意味着连接的形状没有被相互离散，因此在调整尺寸过程中不会变得拆散开。

通过在数据层尺寸不足之前复制原始形状到临时层，可保持层次的不同级上的形状之间的连接。在每个子单元上的数据可被依次减小尺寸，而在现场留下原始的轮廓。当单元中的层数据触及到子单元中的临时层时，使用一系列的Boolean操作可维持连接，以选择连接形状87和填充顶单元和子单元之间的间隙88并维持电完整性。

一旦已经限定了尺寸值和连接性信息，按照需要，可通过绝对值89或百分比90，随后通过偏移形状91，调整形状的尺寸。

调整层尺寸的有用的后处理功能涉及除去在可由重新调整尺寸程序产生的层上的每个形状上的小槽口92和凸起。这些应该被除去，因为它们可能导致在设计规则检查阶段报告的错误。

现在将参考图22a，22b和22c描述一种存储节点性能中的旧设计值的方法。在修改集成电路的布局之前，通过一些方法存储关于目前布局的信息是有用的，用于在整个修改过程中参考。要被存储的信息可包括构成电路的元件的尺寸，诸如晶体管的宽度和长度或者电阻和电容值。通过在修改设计之前存储这些信息，随后的修改程序可检查它们相对于起始值的值，不用考虑那些数据如何被等比例缩放过程影响。

一种存储这些数据的方法为将数据存储到ASCII文件里并且用它作为参考，但是这有脱离包含布局的数据库的缺点并且需要具有每个元件位置的详细信息，这样使得它过度罗嗦。

一种较好的方法包括用电路中的每个元件存储该信息。访问这些元件将返回从原始电路得到的信息，用于比较元件的新值。例如，系统可增加一个简单的“节点”物体到携带单独元件信息的数据库上。这些节点不被等比例缩放过程影响，并且可携带作为性能的相关信息。

例如，图22a，22b，22c分别示出了放置在包含原始W/L值的CMOS晶体管上的一个节点，放置在包含其类型，尺度和值的电阻器上的一个节点，和放置在包含其类型，尺度和值的电容器上的一个节点。

现在将参考图23详细描述电阻计算。通过在两个节点之间放置一片半导体材料而形成电阻器。限定电阻值的两个因子为需要的电阻和要被引出的电流。

电阻器的电阻值被其宽度W对其长度L的比率和形成它的材料的“薄层电阻”支配。在图24示出的实例中，电阻具有下述值：

P-扩散电阻  电阻率  ＝100欧姆每平方

            电流密度＝100μA每平方

值＝8.5平方@100欧姆/平方＝850欧姆

电流＝0.5平方*100μA/平方＝50μA。

当施加等比例缩放因子到电阻器上时，不得不考虑薄层电阻率和旧和新电阻器材料的电流密度的这些比率，以得到新电阻器中的相同值。由于电阻器的宽度和长度将被同等的影响，等比例缩放电阻器将导致同样的平方数，和因此相同的值。然而，新方法的薄层电阻率可能不同，这需要考虑以计算其值。这通过使用下列等式得到：

新的平方数＝(旧电阻率/新电阻率)*旧的平方数

在已经等比例缩放电阻器之后，其宽度也将影响电阻可携带的最大电流。涉及的电流将被电阻器周围的电路规定，因此只能通过检查电路性能得到该值。如果电阻器的宽度需要增加以容纳较高电流，必须以相等的因子等比例缩放长度，以维持相同的电阻值。

现在将参考图24a和24b详细描述电容器计算。通过放置导电或半导体材料95，96薄层到另一薄层上，并且第三材料97放置在它们之间以形成电介质，形成集成电路中的电容器。对于每个制作方法，可使用的层的类型被确定在用于每一制作方法的设计规则中，并且这些也将指定电容值，为每平方若干法拉。由于法拉是很大的单位，这些将典型以皮(pico-)法拉或飞(femto-)法拉定义。

电容器的值由下式给出：

宽度*长度*nF每单位面积

由于电容器的值几乎完全被它的表面面积限定，等比例缩放电容器总是改变该值。如果是这种情况，在等比例缩放过程完成后电容器的尺度将需要被调整以保留电容器的值。

Claims (17)

1.修改集成电路的方法，该方法包括以下步骤：

选择一个等比例缩放因子，

按照等比例缩放因子等比例缩放电路，以及

为功能性和符合设计规则而调整电路。

2.如权利要求1的方法，其中等比例缩放因子是通过计算多个预定等比例缩放比率而选择的，并且选择等于或大于最大预定等比例缩放比率的一个等比例缩放因子。

3.如权利要求2的方法，其中预定等比例缩放比率包括互联等比例缩放比率，通孔尺寸比率和电子元件几何比率。

4.如权利要求2或权利要求3的方法，其中等比例缩放因子是通过从最大预定等比例缩放比率中向上舍入到下一个整网格点而选择出的。

5.如先前任一权利要求的方法，其中根据等比例缩放因子电路等比例缩放电路的步骤包括等比例缩放因子乘以电路几何结构坐标。

6.如先前任一权利要求的方法，其中为功能性和符合设计规则而调整电路的步骤包括层次性层等比例缩放过程。

7.如权利要求6的方法，其中层次性层等比例缩放过程包括根据预定层等比例缩放因子等比例缩放一个层中的元件的步骤。

8.如权利要求7的方法，其中层次性层等比例缩放过程包括等比例缩放元件的步骤以便保持这些元件的连接性。

9.如权利要求7或权利要求8的方法，其中层次性层等比例缩放过程包括识别满足预定宽度标准的元件，并且只等比例缩放不满足那些标准的元件的步骤。

10.如先前任一权利要求的方法，其中为功能性和符合设计规则而调整电路的步骤包括晶体管边缘调整过程。

11.如权利要求10的方法，其中晶体管边缘调整过程包括调整多晶硅层宽度和/或扩散层长度的步骤。

12.如先前任一权利要求的方法，包括更新接触和通孔的步骤。

13.如权利要求12的方法，其中更新接触和通孔的步骤包括去除现有接触和通孔并用新接触和通孔取代它们。

14.如先前任一权利要求的方法，包括增加和/或删除层的步骤。

15.如先前任一权利要求的方法，包括使用布局检验方法检查电路的步骤。

16.如先前任一权利要求的方法，包括分析和修改电路数据的初级步骤。

17.如先前任一权利要求的方法，包括增加包含设计参数的节点到电路中的器件上的步骤。

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