CN104657533A - Feol/mol/beol中的不同缩放比率 - Google Patents

Feol/mol/beol中的不同缩放比率 Download PDF

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Abstract

本发明提供了FEOL/MOL/BEOL中的不同缩放比率。本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。

Description

FEOL/MOL/BEOL中的不同缩放比率
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及生成缩放集成芯片设计的方法。
背景技术
在过去的四十年中，集成电路（IC）的密度已经根据称为摩尔定律的关系而增加。摩尔定律规定从一个技术节点到另一个技术节点（即，每18个月），集成电路（IC）内的晶体管数量会加倍，因此用于固定数量晶体管的芯片面积将减小一半。更小的尺寸提供了硅成本的节省和IC性能的增加（例如，增加处理速度、存储器容量等）。在很大程度上，IC性能中的这种显著的增加已经迎来了当前信息时代的曙光。然而，不同于不考虑人类活动而适用的自然法则，只要创新者克服了与其相关联的技术挑战，摩尔定律就可以适用。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于生成缩放集成芯片设计的方法，包括：形成包括集成芯片的图示的初始集成芯片（IC）设计，其中，所述集成芯片具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序（MOL）部分；以及通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片（IC）设计。
该方法进一步包括：以不同缩放比率对所述MOL部分的不同设计层进行缩放，以避免所述FEOL部分和所述BEOL部分之间的未对准误差。
在该方法中，所述BEOL部分包括：第一金属通孔设计层；以及第一金属线设计层，设置在所述第一金属通孔设计层之上。
在该方法中，所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；并且所述MOL部分包括被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的MD设计层以及被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层的MP设计层。
该方法进一步包括：以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放以实现所述缩放IC设计内的缩放MD设计层，其中，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；并且以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距不同于所述缩放多晶硅设计层的所述间距。
在该方法中，所述第二间距的值允许所述MP设计层与所述多晶硅设计层和所述第一金属通孔设计层相匹配，从而防止所述FEOL部分和所述BEOL部分之间的未对准问题。
在该方法中，以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率大于对所述FEOL部分进行缩放的FEOL缩放比率；所述MD缩放比率等于所述FEOL缩放比率；以及所述MP缩放比率大于所述FEOL缩放比率。
在该方法中，所述FEOL缩放比率介于所述初始IC设计的大约70%与大约80%之间的范围内。
在该方法中，所述FEOL缩放比率等于所述初始IC设计内的所述多晶硅设计层的间距除以所述缩放IC设计内的所述多晶硅设计层的缩放间距。
该方法进一步包括：基于所述缩放集成芯片设计，在半导体衬底上生成集成芯片。
根据本发明的另一方面，提供了一种用于生成缩放集成芯片设计的方法，包括：形成包括集成芯片的图示的初始集成芯片（IC）设计，所述集成芯片具有前道工序（FEOL）部分、中间工序（MOL）部分和后道工序（BEOL）部分；以FEOL缩放比率对所述FEOL部分进行缩放；以第一MOL缩放比率对所述MOL部分内的第一设计层进行缩放以实现缩放第一MOL设计层，所述缩放第一MOL设计层的第一间距与所述FEOL部分内的栅极设计层的间距相匹配；以第二MOL缩放比率对所述MOL部分内的第二设计层进行缩放；以及以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率不同于所述FEOL缩放比率。
在该方法中，所述BEOL部分包括：第一金属通孔设计层；以及第一金属线设计层，被设置在所述第一金属通孔设计层之上。
在该方法中，所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；所述第一设计层包括被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的MD设计层；以及所述第二设计层包括被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层的MP设计层。
该方法进一步包括：以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放以实现所述缩放IC设计内的缩放MD设计层，其中，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；以及以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距与所述缩放多晶硅设计层的所述间距不同。
在该方法中，所述第二间距的值允许所述MP设计层与所述多晶硅设计层和所述第一金属通孔设计层电接触，从而防止所述FEOL部分和所述BEOL部分之间的未对准问题。
在该方法中，所述BEOL缩放比率大于所述FEOL缩放比率；所述第一MOL缩放比率等于所述FEOL缩放比率；以及所述第二MOL缩放比率大于所述FEOL缩放比率。
在该方法中，所述FEOL缩放比率介于大约70%与大约80%之间的范围内。
根据本发明的又一方面，提供了一种EDA（电子设计自动化）工具，包括：存储元件，被配置为存储包括集成芯片的图示的初始集成芯片（IC）设计，其中所述集成芯片具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在所述FEOL部分和所述BEOL部分之间的中间工序（MOL）部分；以及缩放元件，被配置为通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片（IC）设计。
在该EDA工具中，所述BEOL部分包括第一金属通孔设计层，和设置在所述第一金属通孔设计层之上的第一金属线设计层；所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；以及所述MOL部分包括MD设计层，设置在被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的位置处，和MP设计层，设置在被配置为将所述半导体衬底连接到所述第一金属通孔设计层的位置。
在该EDA工具中，所述缩放元件被配置为以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放，以实现所述缩放IC设计内的缩放MD设计层，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；以及所述缩放元件被配置为以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放，以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距不同于所述缩放多晶硅设计层的间距。
附图说明
图1示出了生成具有不同FEOL缩放比率和BEOL缩放比率的缩放集成芯片设计的方法的一些实施例的流程图。
图2至图4示出了对应于生成缩放集成芯片设计的公开的方法的集成芯片的截面图的一些实施例。
图5示出了生成缩放集成芯片设计的方法的一些可选实施例的流程图。
图6和图7示出了对应于生成缩放集成芯片设计的公开的方法的集成芯片的截面图的一些实施例。
图8示出了被配置为执行生成缩放集成芯片设计的公开的方法的EDA（电子设计自动化）工具的一些实施例的框图。
具体实施方式
本文中参照附图进行描述，在通篇描述中，通常利用相同的参考符号来表示相同的元件，并且不同的结构不必按比例绘制。在以下的说明书中，出于解释的目的，阐述了许多具体细节以方便理解。然而，对本领域的普通技术人员显而易见的是，在利用较小程度的这些具体细节也可以实施本文中描述的一个或多个方面。在其它实例中，以框图的形式示出了已知的结构和器件以帮助理解。
为了满足摩尔定律的要求，通过将全部IC设计从先前的工艺节点按照0.7倍的缩放比率进行按比例缩放，半导体工业一致地生成用于新工艺节点的集成芯片（IC）设计。例如，将在65nm工艺节点的IC设计中具有100nm宽度的金属线缩放为在45nm工艺节点的IC设计中具有70nm的宽度。
随着集成芯片最小部件尺寸持续减小，应当理解，出于多种原因，通过恒定缩放比率对全部IC设计进行缩放可能是不利的。例如，对于具有较低的后道工序（BEOL）布线密度和较高的前道工序（FEOL）栅极密度的集成芯片设计而言，可以增加BEOL间距以在不增加总体芯片面积的情况下改进集成芯片的RC性能。而且，对FEOL和BEOL设计层进行缩放的难度是不同的，从而导致处理难度的增加以保持缩放因子相同。
因此，本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放的集成芯片（IC）设计的方法，及其相关联的装置。在一些实施例中，通过形成初始集成芯片（IC）设计来实施该方法，该初始集成芯片（IC）设计为集成芯片的图示。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分与BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放的集成芯片设计以避免FEOL部分与BEOL部分之间的未对准误差。
图1示出了生成具有不同FEOL缩放比率和BEOL缩放比率的缩放集成芯片设计的方法100的一些实施例的流程图。
在步骤102中，形成包括集成芯片的图示的初始集成芯片（IC）设计。初始IC设计包括具有一个或多个半导体器件的前道工序（FEOL）部分、具有金属互连层的后道工序（BEOL）部分、和中间工序（MOL）部分。MOL部分设置在FEOL部分和BEOL部分之间并且被配置为提供FEOL部分和BEOL部分之间的电连接。初始IC设计与第一工艺节点（例如，32nm工艺节点）相关联。
在步骤104中，通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放来形成缩放的集成芯片（IC）设计。例如，在一些实施例中，可以以第一缩放比率（例如，0.7）对FEOL部分进行缩放，同时可以以大于第一缩放比率的第二缩放比率（例如，0.6）对初始集成芯片设计的BEOL部分进行缩放。缩放IC设计与小于第一工艺节点的第二工艺节点（例如，22nm工艺节点）相关联。
在步骤106中，在一些实施例中，可以以不同的缩放比率对MOL部分的不同设计层进行缩放以避免FEOL部分和BEOL部分之间的未对准误差。例如，可以以第一缩放比率对MOL部分的第一设计层进行缩放，而可以以第二缩放比率对MOL部分的第二设计层进行缩放。
在步骤108中，可以基于缩放IC设计在半导体衬底上生成集成芯片。
图2至图4示出了对应于生成缩放集成芯片设计的公开方法100的集成芯片的截面图的一些实施例。虽然根据方法100描述了图2至图4，但是应该理解，图2至图4所公开的结构并不限于这种方法，但是相反，图2至图4所公开的结构可以作为集成芯片独立地存在。
图2示出了对应于初始集成芯片（IC）设计的初始集成芯片（IC）200的截面图的一些实施例，其示出初始集成芯片的不同设计层。
初始IC200包括前道工序（FEOL）部分202、中间工序（MOL）部分204和后道工序（BEOL）部分206。FEOL部分202包括有源区域设计层209和栅极设计层，诸如设置在位于半导体衬底208上方的介电材料211内的多晶硅设计层210。BEOL部分206包括设置在层间介电层215、219内的多个金属通孔设计层216、220和金属线设计层218、222。MOL部分204包括被配置为将半导体衬底208内的有源区域设计层209连接到第一金属通孔设计层216（即，有源区域接触件）的MD设计层212，以及被配置为将多晶硅设计层210连接到第一金属通孔层216（即，多晶硅接触件）的MP设计层214。
建立FEOL部分202、MOL部分204和BEOL部分206的设计层以具有可以根据间距而间隔开的设计形状。例如，在FEOL部分202中，多晶硅设计层210包括根据多晶硅间距PPO而间隔开的多晶硅形状，该多晶硅间距PPO等于介于第一多晶硅形状210a（例如，第一多晶硅栅极）的第一边缘和相邻的多晶硅形状210b（例如，第二多晶硅栅极）的第一边缘之间的距离。MOL部分204包括MD间距PMD和MP间距PMP。MD间距PMD等于第一MD形状212a的第一边缘和相邻的MD形状212b的第一边缘之间的距离。MP间距PMP等于第一MP形状214a的第一边缘和相邻的MP形状214b的第一边缘之间的距离。BEOL部分206包括金属布线间距PM。金属布线间距PM等于第一金属形状（例如，金属通孔形状216a）的第一边缘和相邻的金属形状（例如，金属通孔形状216b）的第一边缘之间的距离。在一些实施例中，相比，连接到MP设计层214的第一金属通孔设计形状被设置成与连接到MD设计层212的第一金属通孔设计形状不同的金属布线间距。
图3示出了示出初始IC200的设计层的缩放的截面图300、302的一些实施例。
截面图300示出了对应于根据金属布线间距PM间隔开的初始IC设计的金属形状，该金属布线间距PM等于第一金属通孔形状216a的第一边缘和相邻的金属通孔形状216b的第一边缘之间的距离。截面图302示出了对应于通过缩放金属布线间距PM’而间隔开的缩放IC设计的缩放金属形状。通过缩放比率S来缩小缩放金属布线间距PM’，使得缩放金属布线间距PM’小于初始金属布线间距PM。
图4示出了对应于缩放IC设计的缩放集成芯片（IC）400的截面图的一些实施例，其示出了缩放IC的不同设计层。
缩放IC400包括FEOL部分202’，该FEOL部分202’相对于初始IC设计200的多晶硅设计层210而具有以FEOL缩放比率A进行缩放的缩放多晶硅设计层210’。FEOL缩放比率A等于初始IC200和缩放IC400之间的多晶硅间距的缩放比率。换句话说，FEOL缩放比率A等于缩放多晶硅间距PPO’除以初始多晶硅间距PPO。
缩放IC400进一步包括BEOL部分206’，该BEOL部分206’相对于初始IC200的金属互连设计层216至222而具有以BEOL缩放比率C进行缩放的缩放金属互连设计层216’至222’。BEOL缩放比率C等于初始IC200和缩放IC400之间的金属层间距的缩放比率。换句话说，BEOL缩放比率C等于缩放金属层间距PM’除以初始金属层间距PM。
缩放IC400进一步包括MOL部分204’，该MOL部分204’相对于初始IC200的MD设计层212而具有以MD缩放比率B1（即，第一MOL缩放比率）进行缩放的缩放MD设计层212’，并且相对于初始IC200的MP设计层214而具有以MP缩放比率B2（即，第二MOL缩放比率）进行缩放的缩放MP设计层214’。MD缩放比率B1等于初始IC200和缩放IC400之间的MD间距的缩放比率（即，MD缩放比率B1等于缩放MD间距PMD’除以初始MD间距PMD）。MP缩放比率B2等于初始IC200和缩放IC400之间的MP间距的缩放比率（即，MP缩放比率B2等于缩放MP间距PMP’除以初始MP间距PMP）。
在一些实施例中，以BEOL缩放比率C对BEOL部分206’进行缩放，该BEOL缩放比率C大于对FEOL部分202’进行缩放的FEOL缩放比率A。例如，在一些实施例中，FEOL缩放比率A介于大约70%与大约80%之间的范围内，而BEOL缩放比率C小于70%。在一些实施例中，MD缩放比率B1等于FEOL缩放比率C。在一些实施例中，MP缩放比率B2大于FEOL缩放比率C。
图5示出了生成具有不同FEOL缩放比率和BEOL缩放比率的缩放集成芯片设计的方法500的一些可选实施例的流程图。
虽然公开方法（例如，方法100和500）在下文中被示出并描述为一系列动作或事件，但是应该理解，这些动作或事件的示例性顺序不应解释为具有限制意义。例如，一些动作可以以不同顺序发生和/或与本文中示出和/或描述（除这些动作或事件之外的）其它动作或事件同时发生。此外，为了实施本文说明书中的一个或多个方面或实施例，并非全部示例性动作都是必须的。而且，可以以一个或多个独立的动作和/或阶段来执行本文中描述的一个或多个动作。
在步骤502中，形成包括集成芯片的图示的初始集成芯片（IC）设计。初始IC设计包括前道工序（FEOL）部分、中间工序（MOL）部分和后道工序（BEOL）部分。初始IC设计与第一工艺节点（例如，32nm工艺节点）相关联。
在一些实施例中，可以通过设计者使用设计软件程序来形成初始IC设计。在一些实施例中，可以通过被配置为自动地将形状放置在初始IC设计内的自动放置和布线工具来形成BEOL部分。在一些实施例中，初始IC设计可以包括诸如GDS文件或GDSII文件的图形数据库系统（GDS）文件。在其它实施例中，例如，初始IC设计可以包括CIF文件、OASIS文件或一些其它类似的文件格式。
在步骤504中，根据FEOL缩放比率对初始集成芯片设计的FEOL部分进行缩放。在一些实施例中，FEOL部分包括具有设置在半导体衬底上方的多晶硅栅极设计层的FEOL设计层。在一些实施例中，FEOL缩放比率介于初始IC设计的大约70%与大约80%之间的范围内。
在步骤506中，根据第一MOL缩放比率对初始IC设计的MOL部分内的第一设计层进行缩放。第一MOL缩放比率实现了具有与FEOL设计层的间距相匹配的第一间距的缩放第一设计层。在一些实施例中，第一设计层包括被配置为将有源区域设计层（在半导体衬底内）连接到第一金属通孔设计层的MD设计层。
在步骤508中，根据第二MOL缩放比率对初始IC设计的MOL部分内的第二设计层进行缩放。第二MOL缩放比率实现了具有与FEOL设计层的间距不相匹配的第二间距的缩放第二设计层。在一些实施例中，第二设计层包括被配置为将多晶硅栅极设计层连接到第一金属通孔设计层的MP设计层。
在步骤510中，根据不同于FEOL缩放比率的BEOL缩放比率对初始集成芯片设计的BEOL部分进行缩放。在一些实施例中，BEOL部分包括第一金属通孔设计层和设置在第一金属通孔设计层之上的第一金属线层。
在步骤512中，可以基于包括缩放FEOL部分、缩放BEOL部分和缩放MOL部分的缩放IC设计，在半导体衬底上生成集成芯片。
图6和图7是示出生成缩放集成芯片设计的公开方法的集成芯片的截面图的一些实施例。虽然根据方法500描述了图6和图7，但是应该理解，图6和图7所公开的结构不限于这种方法。
图6示出了对应于缩放集成芯片设计的缩放集成芯片的截面图600的一些实施例，其示出MD设计层的缩放。
如截面图600所示，以FEOL缩放比率A对初始IC设计的多晶硅栅极设计层进行缩放，以实现具有缩放间距PPO’的缩放多晶硅栅极设计层210’。以MD缩放比率B1对初始IC设计的MD设计层进行缩放，以实现具有间距PMD’的缩放MD设计层212’，该间距PMD’与缩放多晶硅设计层210’的缩放间距PPO’相匹配。通过以MD缩放比率B1对MD设计层进行缩放来避免缩放MD设计层212’和缩放多晶硅设计层210’之间的未对准问题，该MD缩放比率B1会导致缩放MD设计层212’的间距PMD’与缩放多晶硅设计层210’的间距PPO’相匹配。
图7示出了对应于缩放集成芯片设计的集成芯片的截面图700的一些实施例，其示出了MP设计层的缩放。
如截面图700所示，以缩放比率B2对MP的初始IC设计的MP设计层进行缩放以实现具有间距PMP’的缩放MP设计层214’，该间距PMP’与缩放第一金属通孔设计层（未示出）相匹配并且不同于缩放多晶硅设计层210’的缩放间距PPO’。
如截面图600和700所示，使用不同的缩放比率B1和B2分别对MP设计层和MD设计层进行缩放，来防止使用不同缩放比率的集成芯片的FEOL部分和BEOL部分之间的未对准问题。这是因为通过按照缩放比率B2对缩放MP设计层214’进行缩放所实现的间距PMP’具有允许缩放MP设计层214’电连接至缩放多晶硅设计层210’（由缩放比率B1进行缩放）和缩放第一金属通孔设计层（由缩放比率C进行缩放）的值，从而防止在FEOL与BEOL之间出现开口（open）。例如，在一些实施例中，缩放MP设计层214’的间距PMP’可以稍大于缩放多晶硅设计层210’的间距PPO’，并且等于缩放第一金属通孔设计层的间距，使得缩放MP设计层214’在不同位置处接触下面的缩放多晶硅设计层210’，同时保持与上面的第一金属通孔设计层的电接触。
图8示出了被配置为执行生成缩放集成芯片设计的公开方法的EDA（电子设计自动化）工具800的一些实施例的框图。
EDA工具800包括计算元件802和存储元件804。计算元件802包括缩放元件806。存储元件804被配置为存储初始集成芯片（IC）设计808（例如，GDS文件或GDSII文件、CIF文件或OASIS文件）、缩放集成芯片设计810、以及计算机可读指令（CRI）812，其中，计算机可读指令（CRI）812可以根据公开方法（例如，方法100和/或500）提供操作EDA工具中的一个或多个组件的方法。在不同实施例中，存储元件804可以包括内部存储器或计算机可读介质。
初始集成芯片设计808包括前道工序（FEOL）部分、中间工序（MOL）部分和后道工序（BEOL）部分。FEOL部分包括设置在半导体衬底上方的诸如多晶硅设计层的栅极设计层。BEOL部分包括第一金属通孔设计层和设置在第一金属通孔设计层之上的第一金属线设计层。MOL部分包括被配置为将多晶硅设计层连接到第一金属通孔设计层的MD设计层和被配置为将半导体衬底连接到第一金属通孔设计层的MP设计层。
缩放元件806被配置为以不同的缩放比率对初始集成芯片设计808的FEOL部分和BEOL部分进行缩放（即，缩小）以形成缩放集成芯片设计810。在一些实施例中，缩放元件被配置为以MD缩放比率对初始IC设计的MD设计层进行缩放以实现具有与多晶硅设计层的间距相匹配的第一间距的缩放MD设计层，并且以MP缩放比率对初始IC设计的MP设计层进行缩放以实现缩放MP设计层。
在一些实施例中，EDA工具800可以进一步包括被配置为生成初始IC设计808的设计工具814。在一些实施例中，设计工具814可以包括被配置为选择性地对多个设计层上的形状进行布线的自动放置和布线工具以生成初始IC设计808。在其它实施例中，设计工具814可以包括用户交互设计环境，从而允许设计者生成初始IC设计808。在这种实施例中，EDA工具800可以包括输入器件816和/或输出器件818。输入器件816被配置为允许用户与初始IC设计808进行交互，并且在不同实施例中，输入器件816可以包括键盘、鼠标和/或任何其它输入设备。输出器件818被配置为提供可以由用户观察的初始IC设计808的图示。在不同实施例中，输出器件818可以包括例如监控器。
应该理解，在本发明的全文中，在讨论本文中描述的方法的多方面的过程中参考示例性结构，但是那些方法并不通过示出的对应结构进行限定。相反，方法（和结构）被视为彼此独立并且能够单独存在且在不考虑附图中描述的任何具体方面的情况下来实施该方法。此外，可以以任何合适的方式（诸如以旋涂、溅射、增长和/或沉积技术等）来形成本文中所述的层。
此外，根据对说明书和附图的阅读和/或理解，本领域的普通技术人员可以进行等同替换和/或修改。本文中的公开内容包括全部这些修改和替换，并且其通常不旨在对本发明进行限定。例如，虽然本文中所提供的附图被示出并描述为具有具体的掺杂类型，但是应该理解，可以使用本领域的普通技术人员所领会的可选掺杂类型。
此外，虽然已经相对于若干实施例中的仅一个实施例公开了具体的特征或方面，但是这种特征或方面可以结合期望的其它实施例的一个或多个其它特征和/或方面。而且，在一定程度上，在本文中使用术语“包括”、“具有着”、“具有”、“带有”和/或其变型，这些术语旨在包括类似于“包括着”的含义。而且，“示例性”仅意味着表示实例，但不是最佳实施例。还应该理解，出于简化和理解容易的目的，利用彼此相关的具体尺寸和/或方向示出了本文中描述的特征、层和/或元件，并且实际的尺寸和/或方向可以基本上不同于本文中所示的尺寸和/或方向。
本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片（IC）设计的方法，及相关设备。
在一些实施例中，本发明涉及一种用于生成缩放集成芯片设计的方法。该方法包括形成具有集成芯片的图示的初始集成芯片（IC）设计，其中，该集成芯片具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。该方法进一步包括通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放来形成缩放集成芯片设计。
在其它实施例中，本发明涉及一种用于生成缩放集成芯片设计的方法。该方法包括形成具有集成芯片的图示的初始集成芯片（IC）设计，其中，集成芯片具有前道工序（FEOL）部分、中间工序（MOL）部分和后道工序（BEOL）部分。该方法进一步包括以FEOL缩放比率对FEOL部分进行缩放。该方法进一步包括以第一MOL缩放比率对MOL部分内的第一设计层进行缩放以实现具有第一间距的缩放第一MOL设计层，该第一间距与FEOL部分内的栅极设计层的间距相匹配，并且以第二MOL缩放比率对MOL部分内的第二设计层进行缩放。该方法进一步包括以不同于FEOL缩放比率的BEOL缩放比率对BEOL部分进行缩放。
在又一实施例中，本发明涉及一种EDA（电子设计自动化）工具。该EDA工具包括被配置为存储具有集成芯片的图示的初始集成芯片（IC）设计的存储元件，其中，集成芯片具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分与BEOL部分之间的中间工序（MOL）部分。该EDA工具进一步包括缩放元件，被配置为通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放来形成缩放集成芯片设计。

Claims (10)

1.一种用于生成缩放集成芯片设计的方法，包括：
形成包括集成芯片的图示的初始集成芯片（IC）设计，其中，所述集成芯片具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序（MOL）部分；以及
通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片（IC）设计。
2.根据权利要求1所述的方法，进一步包括：
以不同缩放比率对所述MOL部分的不同设计层进行缩放，以避免所述FEOL部分和所述BEOL部分之间的未对准误差。
3.根据权利要求1所述的方法，其中，所述BEOL部分包括：
第一金属通孔设计层；以及
第一金属线设计层，设置在所述第一金属通孔设计层之上。
4.根据权利要求3所述的方法，
其中，所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；并且
所述MOL部分包括被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的MD设计层以及被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层的MP设计层。
5.根据权利要求4所述的方法，进一步包括：
以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放以实现所述缩放IC设计内的缩放MD设计层，其中，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；并且
以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距不同于所述缩放多晶硅设计层的所述间距。
6.根据权利要求5所述的方法，其中，所述第二间距的值允许所述MP设计层与所述多晶硅设计层和所述第一金属通孔设计层相匹配，从而防止所述FEOL部分和所述BEOL部分之间的未对准问题。
7.根据权利要求5所述的方法，
其中，以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率大于对所述FEOL部分进行缩放的FEOL缩放比率；
所述MD缩放比率等于所述FEOL缩放比率；以及
所述MP缩放比率大于所述FEOL缩放比率。
8.根据权利要求7所述的方法，其中，所述FEOL缩放比率介于所述初始IC设计的大约70%与大约80%之间的范围内。
9.一种用于生成缩放集成芯片设计的方法，包括：
形成包括集成芯片的图示的初始集成芯片（IC）设计，所述集成芯片具有前道工序（FEOL）部分、中间工序（MOL）部分和后道工序（BEOL）部分；
以FEOL缩放比率对所述FEOL部分进行缩放；
以第一MOL缩放比率对所述MOL部分内的第一设计层进行缩放以实现缩放第一MOL设计层，所述缩放第一MOL设计层的第一间距与所述FEOL部分内的栅极设计层的间距相匹配；
以第二MOL缩放比率对所述MOL部分内的第二设计层进行缩放；以及
以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率不同于所述FEOL缩放比率。
10.一种EDA（电子设计自动化）工具，包括：
存储元件，被配置为存储包括集成芯片的图示的初始集成芯片（IC）设计，其中所述集成芯片具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在所述FEOL部分和所述BEOL部分之间的中间工序（MOL）部分；以及
缩放元件，被配置为通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片（IC）设计。
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