CN117878114A - 包括具有图案的金属层的标准单元的集成电路及其制造方法 - Google Patents

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Abstract

一种包括标准单元的集成电路，该标准单元包括：金属层，包括沿第一水平方向延伸的图案和在第二水平方向上彼此间隔开的多个轨道；以及至少一个过孔，将金属层连接到该金属层的下部图案，其中，多个轨道包括多个单元轨道和一个配电网络(PDN)轨道，其中，单元图案形成在多个单元轨道上，并且PDN图案或布线图案形成在一个配电网络(PDN)轨道上，其中，第一图案与标准单元的单元边界间隔开第一长度，并且形成在多个单元轨道中的第一单元轨道上，并且其中，第二图案与标准单元的单元边界间隔开第二长度，并且形成在多个单元轨道中的第二单元轨道上。

Description

包括具有图案的金属层的标准单元的集成电路及其制造方法
相关申请的交叉引用
本申请要求于2022年10月12日向韩国知识产权局提交的韩国专利申请No.10-2022-0130923的优先权，该申请的公开内容通过全文引用合并于此。
技术领域
本发明构思涉及集成电路及其制造方法，并且更具体地，涉及包括具有图案的金属层的标准单元的集成电路及其制造方法。
背景技术
集成电路可以基于标准单元来设计。例如，可以通过根据限定集成电路的数据放置标准单元并对放置的标准单元进行布线来生成集成电路的布局。随着半导体制造工艺越来越精细，标准单元中的每个图案的尺寸可以减小，并且标准单元的尺寸也可以减小。随着标准单元的尺寸的减小，标准单元中的单元图案的密度增加，并且用于将半导体器件彼此互连的线的密度也增加。
发明内容
根据本发明构思的实施例，一种集成电路，包括在第一水平方向上具有单元高度的标准单元，其中，标准单元包括：金属层，包括沿第一水平方向延伸的图案和在第二水平方向上彼此间隔开的多个轨道；以及至少一个过孔，将金属层连接到金属层的下部图案，其中，多个轨道包括多个单元轨道和至少一个配电网络(PDN)轨道，其中，单元图案形成在多个单元轨道上，并且PDN图案或布线图案形成在至少一个配电网络(PDN)轨道上，其中，第一图案与标准单元的单元边界间隔开第一长度，并且形成在多个单元轨道中的第一单元轨道上，并且其中，第二图案与标准单元的单元边界间隔开不同于第一长度的第二长度，并且形成在多个单元轨道中的第二单元轨道上。
根据本发明构思的实施例，一种集成电路，包括由单元边界限定的标准单元，其中，该标准单元包括：第一金属层和第二金属层，顺序地堆叠在衬底上，并且在第一金属层和第二金属层的每一个中，形成有多个图案；以及至少一个过孔，将第一金属层的图案电连接到第二金属层的图案，其中，在第二金属层上，形成有沿第一水平方向延伸的图案，并且限定有在第二水平方向上彼此间隔开的多个轨道，其中，多个轨道包括多个单元轨道和至少一个配电网络(PDN)轨道，其中，单元图案形成在多个单元轨道上，并且PDN图案或布线图案形成在至少一个配电网络(PDN)轨道上，其中，第一图案与标准单元的单元边界间隔开第一长度，并且形成在多个单元轨道中的第一单元轨道上，并且其中，第二图案与标准单元的单元边界间隔开不同于第一长度的第二长度，并且形成在多个单元轨道中的第二单元轨道上。
根据本发明构思的实施例，一种制造集成电路的方法，该方法包括：形成第一标准单元，该第一标准单元包括形成在金属层上的交错图案和长短图案中的至少一个；以及考虑到尖端到尖端空间要求，将第二标准单元与第一标准单元在第一水平方向上相邻放置，第二标准单元包括形成在金属层上的交错图案和/或长短图案中的至少一个，其中，在金属层上，形成有沿第一水平方向延伸的图案，并且设置有在第二水平方向上彼此间隔开的多个轨道，其中，交错图案包括第一图案和第二图案，其中，第一图案形成在多个轨道中的第一轨道上，并且与单元边界间隔开第一长度，并且第二图案形成在多个轨道中的第二轨道上，并且与单元边界间隔开不同于第一长度的第二长度，其中，长短图案包括第三图案和第四图案，其中，第三图案形成在多个轨道中的第一轨道上，并且与单元边界间隔开第三长度，并且第四图案形成在多个轨道中的第二轨道上，并且与单元边界间隔开不同于第三长度的第四长度，其中，交错图案的第一图案和交错图案的第二图案在第一水平方向上具有彼此相同的长度，并且其中，长短图案的第三图案的长度与长短图案的第四图案的长度在第一水平方向上不同。
附图说明
通过参照附图详细描述其实施例，本发明构思的上述和其他方面将变得更显而易见，在附图中：
图1是示出了根据本发明构思的实施例的集成电路的布局图；
图2A和图2B是沿图1的线A-A′截取的截面图；
图3是示出了根据本发明构思的实施例的放置在集成电路中的标准单元的布局图；
图4是示出了根据本发明构思的实施例的放置在集成电路中的标准单元的布局图；
图5是示出了根据本发明构思的实施例的放置在集成电路中的标准单元的布局图；
图6是示出了根据本发明构思的实施例的制造集成电路的方法的流程图；
图7是示出了根据本发明构思的实施例的制造集成电路的方法的流程图；
图8A、图8B、图8C和图8D是示出了根据本发明构思的实施例的放置在集成电路中的标准单元的布局图；
图9、图10和图11是根据本发明构思的实施例的集成电路的布局图；以及
图12是示出了根据本发明构思的实施例的用于设计集成电路的计算系统的框图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。
图1是示出了根据本发明构思的实施例的放置在集成电路中的标准单元的布局图。
图1是示出了在沿X轴和Y轴延伸的平面中构成一个芯片或一个功能块的标准单元CS1的平面图。在本说明书中，Y轴方向和X轴方向可以分别称为第一水平方向和第二水平方向，并且Z轴方向可以称为竖直方向。沿X轴和Y轴延伸的平面可以称为水平面。相对于其他组件沿Z轴方向布置的组件可以称为在其他组件上方，并且相对于其他组件沿Z轴方向的反方向布置的组件可以称为在其他组件下方。
集成电路可以包括多个标准单元。标准单元作为包括在集成电路中的布局的单元，可以被设计为执行预定义的功能，或者可以被称为单元。集成电路可以包括多个不同的标准单元。标准单元可以放置成多行并且彼此对齐，并且单元高度可以在Y方向上。
包括图1的标准单元CS1的多个标准单元被重复地用于设计集成电路。标准单元可以根据制造技术预先设计并存储在标准单元库中，并且集成电路可以通过将存储在标准单元库中的标准单元根据设计规则进行放置并互连来设计。
标准单元可以包括逻辑单元。例如，逻辑单元可以实现构成在诸如中央处理器(CPU)、图形处理单元(GPU)和片上系统(SoC)之类的电子设备的数字电路设计中经常使用的各种基本电路的电路，诸如反相器、与(OR)门、与非(XOR)门、或(OR)门、异或(XOR)门和或非(NOR)门。另外，例如，逻辑单元可以实现电路块中经常使用的其他电路，诸如触发器和锁存器。
标准单元可以包括填充单元。填充单元与功能单元相邻放置，以提供输入到功能单元或从功能单元输出的信号的路由。另外，填充单元可以填充功能单元放置后留下的空间。
参照图1，可以在标准单元CS1中形成在竖直方向上顺序地堆叠的多个金属层。例如，第二金属层M2可以形成在第一金属层M1上。在本发明构思的实施例中，第一金属层M1可以包括沿X轴方向延伸的图案，并且第二金属层M2可以包括沿Y轴方向延伸的图案。不同于图1，另一金属层还可以形成在第二金属层M2上。
形成在第一金属层M1和第二金属层M2上的图案可以包括金属、导电金属氮化物、金属硅化物或其组合。在本说明书的附图中，为了图示方便，可能会示出一些层，并且可能会显示过孔，但是过孔可以位于金属层的图案下方，以表示金属层的图案和下部图案之间的连接。
标准单元CS1可以从第一电源线PL1和第二电源线PL2接收电源电压。第一电源线PL1和第二电源线PL2可以放置在集成电路的多行中的每一行的边界处。第一电源线PL1可以向每个标准单元提供第一电源电压，并且第二电源线PL2可以向每个标准单元提供第二电源电压。第一电源电压和第二电源电压中的每一个可以包括电源电压或接地电压。
第一电源线PL1和第二电源线PL2可以包括沿X轴方向延伸的导电图案，并且可以沿Y轴方向交替地放置。尽管在图1中示出了第一电源线PL1和第二电源线PL2形成为第一金属层M1的图案，但是根据本发明构思的集成电路不限于此，并且第一电源线PL1和第二电源线PL2可以形成为第一金属层M1的上金属层的图案，或者可以形成在衬底中形成的隔离沟槽中。
标准单元CS1可以由单元边界限定。例如，标准单元CS1可以包括逻辑单元。标准单元CS1的高度可以基于单元边界在Y轴方向上。
第一电源线PL1、第二电源线PL2和扩散中断可以形成在单元边界上。扩散中断可以将标准单元CS1与其他标准单元的有源区电隔离。尽管在图1中示出了单个扩散中断，但是可以在单元边界上形成双扩散中断。扩散中断可以包括含硅绝缘层，诸如氧化硅层、氮化硅层、氮氧化硅层或碳氮化硅层或其组合。例如，扩散中断可以包括氟硅酸盐玻璃(FSG)、未掺杂硅酸盐玻璃(USG)、硼-磷-硅酸盐玻璃(BPSG)、磷-硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子增强型原硅酸四乙酯(PE-TEOS)或硅氮烯(TOSZ)。
在第一金属层M1中可以限定其上放置有图案的多个轨道。第一金属层M1可以是多个金属层中的最下面的金属层。第一金属层M1的多个轨道可以沿X轴方向延伸，并且可以在Y轴方向上彼此间隔开。例如，第一轨道TR11至第八轨道TR18可以形成在标准单元CS1中。然而，不同于图1，第一金属层M1的穿过标准单元CS1的单元边界的轨道的数量可以变化。
另外，在第二金属层M2中可以限定其上放置有图案的多个轨道。例如，放置在第一金属层M1上的第二金属层M2可以是多个金属层中的第二最下面的金属层。第二金属层M2的多个轨道可以沿Y轴方向延伸，并且可以在X轴方向上彼此间隔开。
第二金属层M2的多个轨道可以包括其上形成有单元图案的单元轨道(例如，TR21至TR24)和其上形成有PDN图案或布线图案的至少一个配电网络(PDN)轨道TR2P。例如，第一单元轨道TR21至第四单元轨道TR24和PDN轨道TR2P可以形成在标准单元CS1中。单元图案可以不形成在第一单元轨道TR21至第四单元轨道TR24中的一些(例如，第三单元轨道TR23)上。单元图案可以基于PDN轨道TR2P重复地形成在第一单元轨道TR21至第四单元轨道TR24上。例如，第二单元轨道TR22和第四单元轨道TR24可以包括以相同方式形成的单元图案。
单元图案不形成在至少一个PDN轨道TR2P上，并且布线图案或PDN图案可以在放置标准单元CS1之后在放置和布线工艺(例如，图6的S20)中形成在至少一个PDN轨道TR2P上。布线图案可以电连接到标准单元CS1的输入/输出引脚，并且可以提供用于从另一标准单元接收输入到标准单元CS1的信号或向另一标准单元发送从标准单元CS1输出的信号的电连接。构成PDN的PDN图案可以形成向第一电源线PL1或第二电源线PL2提供电源电压的电源网。然而，与图1不同的是，第二金属层M2的穿过标准单元CS1的单元边界的轨道的数量和配置可以变化。
标准单元CS1可以包括沿Y轴方向延伸并且在X轴方向上彼此间隔开的多条栅极线。在本发明构思的实施例中，第二金属层M2的第一单元轨道TR21至第四单元轨道TR24不与多条栅极线对齐，并且可以与多条栅极线间隔开预定距离。例如，第一单元轨道TR21可以在X轴方向的反方向上与最近的第一栅极线间隔开一定距离，并且第二单元轨道TR22可以在X轴方向上与最近的第一栅极线间隔开一定距离。例如，第一单元轨道TR21和第二单元轨道TR22可以放置成第一栅极线位于其间。
在本发明构思的实施例中，第二金属层M2的PDN轨道TR2P可以与特定栅极线对齐。然而，根据本发明构思的实施例的标准单元CS1不限于图1所示，并且PDN轨道TR2P可以在X轴方向上与多条栅极线间隔开。
标准单元CS1可以包括第一金属层M1和第二金属层M2的图案。例如，标准单元CS1可以包括形成在第二金属层M2上的至少一个交错图案SP1。放置在第一行R1中的交错图案SP1可以包括例如第一单元图案P11和第二单元图案P21。第一单元图案P11形成在第一单元轨道TR21上，并且第二单元图案P21形成在第二单元轨道TR22上。第一单元图案P11和第二单元图案P21可以在X轴方向上彼此相邻。第一单元图案P11可以与单元边界间隔开第一长度d11，并且第二单元图案P21可以与单元边界间隔开第二长度d21。例如，第一单元图案P11可以与第一电源线PL1间隔开第一长度d11，并且第二单元图案P21可以与第一电源线PL1间隔开第二长度d21。另外，第一单元图案P11可以与第二电源线PL2间隔开第三长度d31，并且第二单元图案P21可以与第二电源线PL2间隔开第四长度d41。此时，第一长度d11可以小于第二长度d21，并且第三长度d31可以大于第四长度d41。在本发明构思的实施例中，形成在第一单元轨道TR21上的第一单元图案P11和形成在第二单元轨道TR22上的第二单元图案P21可以具有彼此相同的长度。
标准单元CS1还可以包括放置在第二行R2中并且形成在第二金属层M2上的交错图案SP1。第二金属层M2的图案可以以指定的间隔彼此间隔开。在第二金属层M2的同一轨道上彼此相邻放置的图案之间的间隔可以被定义为尖端到尖端空间，并且第二金属层M2的图案可以被放置为使得尖端到尖端空间具有指定值。由于第一行R1和第二行R2中包括交错图案SP1，因此可以满足第二金属层M2中的尖端到尖端空间要求。
标准单元CS1可以包括电连接在第一金属层M1的图案和第二金属层M2的图案之间的多个第一过孔V1。例如，电连接到第三金属层的第二过孔可以形成在第二金属层M2上。
在本发明构思的实施例中，包括在标准单元CS1中的多个第一过孔V1可以包括连接到图案的过孔V11，该图案形成在第一金属层M1的多个轨道TR11至TR18中的最靠近单元边界的轨道或者最靠近第一电源线PL1或第二电源线PL2的轨道上。过孔V11可以连接到第二金属层M2的图案中的末端(即，尖端)更靠近单元边界、第一电源线PL1或第二电源线PL2的图案。例如，标准单元CS1可以包括将形成在第二金属层M2的第一单元轨道TR21上的单元图案连接到第一金属层M1的第一轨道TR11的过孔V11。作为另一示例，过孔V11将形成在第二金属层M2的第一单元轨道TR21上的单元图案连接到第一金属层M1的第五轨道TR15，并且过孔V11将形成在第二金属层M2的第四单元轨道TR24上的单元图案连接到第一金属层M1的第八轨道TR18。
在根据本发明构思的实施例的包括标准单元CS1的集成电路中，由于没有形成延伸到标准单元CS1之外的单元图案，并且交错图案SP1被放置在除了用于PDN的PDN轨道TR2P之外的单元轨道(例如，第一单元轨道TR21和第二单元轨道TR22)上，因此可以满足从第二金属层M2下方的过孔V11延伸的延伸图案EX的最大长度要求。另外，由于在布线工艺中可以在用于PDN的轨道上形成要连接到标准单元CS1的引脚的布线图案，因此可以增加布线操作的自由度。
在本发明构思的实施例中，标准单元CS1可以是对齐并放置在连续的行中的多高度单元。例如，标准单元CS1可以连续地放置在具有第一高度的第一行R1和具有第二高度的第二行R2中。此时，第一行R1的第一高度和第二行R2的第二高度可以彼此相同或不同。然而，与图1不同，根据本发明构思的实施例的包括交错图案SP1的标准单元(例如，图8A的CS3)可以是放置在一行中的单高度单元。
图2A和图2B是沿图1的线A-A′截取的截面图。尽管图2A和图2B被描述为图1的标准单元CS1的截面的示例，但是图2A和图2B的描述同样适用于参照图3描述的标准单元CS2至CS4以及CL1至CL4。
参照图1和图2A，标准单元CS1可以包括从衬底902突出并沿X轴方向延伸的鳍型有源区F。衬底902可以包括诸如硅(Si)或锗(Ge)之类的半导体，或者诸如GaAs、AlGaAs、InAs、InGaAs、InSb、GaSb、InGaSb、InP、GaP、InGaP、InN、GaN或InGaN之类的III-V族化合物。在本发明构思的实施例中，衬底902可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
形成在标准单元CS1中的鳍型有源区F的数量可以变化。然而，根据本发明构思的实施例的标准单元CS1不限于图2A和图2B所示的标准单元。如图2B所示，纳米片可以形成在鳍型有源区F上。例如，可以形成栅极线围绕纳米片的多桥沟道(MBC)场效应晶体管(FET)。另外，例如，纳米线被栅极线围绕的全栅(GAA)FET或多个堆叠的纳米线被栅极线围绕的竖直GAA FET可以形成在鳍型有源区F上。另外，例如，负电容(NC)FET可以形成在标准单元CS1的有源区中。除了上述晶体管的示例之外，可以形成诸如互补型FET(CFET)、负型CFET(NCFET)、碳纳米管(CNT)FET、双极结型晶体管和其他三维晶体管之类的各种晶体管。
标准单元CS1可以包括沿Y轴方向延伸并在X轴方向上彼此间隔开的多条栅极线960。多条栅极线960可以形成在鳍型有源区F上以沿Y轴方向延伸。多条栅极线960可以包括金属、金属氮化物、金属碳化物或其组合。金属可以选自例如钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)。金属氮化物可以选自TiN和TaN。金属碳化物可以包括TiAlC。栅极绝缘层952可以围绕多条栅极线960中的每条栅极线。栅极绝缘层952可以包括例如界面层和高k介电层。界面层可以包括例如氧化硅层、氮氧化硅层、硅酸盐层或其组合。
多个源/漏区930可以形成在鳍型有源区F上。多个源/漏区930中的每个源/漏区可以包括外延生长的半导体层。例如，多个源/漏区930中的每个源/漏区可以包括从鳍型有源区F外延生长的半导体层。例如，多个源/漏区930中的每个源/漏区可以具有包括外延生长的Si层、外延生长的SiC层和多个外延生长的SiGe层的嵌入式SiGe结构。金属硅化物层可以形成在多个源/漏区930中的每个源/漏区的顶表面上。
多个接触插塞984可以分别连接到多个源/漏区930。多个接触插塞984可以放置在穿过层间绝缘层974和栅间绝缘层944的多个接触孔中。多个接触插塞984中的每个接触插塞可以包括金属、导电金属氮化物或其组合。例如，多个接触插塞984中的每个接触插塞可以包括W、Cu、Al、Ti、Ta、TiN、TaN、其合金或其组合。
参照图1和图2B，标准单元CS1包括从衬底902突出的多个鳍型有源区F、以及在Z轴方向上与多个鳍型有源区F间隔开的位置处的面对多个鳍型有源区F的顶表面的多个纳米片堆叠NSS。本说明书中使用的术语“纳米片”是指具有基本垂直于电流流动方向的截面的导电结构。纳米片应当理解为包括纳米线。
多个纳米片堆叠NSS中的每个纳米片堆叠可以包括在多个鳍型有源区F中的每个鳍型有源区的顶表面上在Z轴方向上彼此重叠的第一纳米片至第三纳米片N1、N2和N3。尽管在图2B中示出了多个纳米片堆叠NSS中的每个纳米片堆叠的平面基本上是矩形的，但是本发明构思不限于此。另外，在图2B中示出了多个纳米片堆叠NSS中的每个纳米片堆叠包括三个纳米片。然而，本发明构思不限于此。例如，多个纳米片堆叠NSS中的每个纳米片堆叠可以包括至少两个纳米片，并且构成多个纳米片堆叠NSS中的每个纳米片堆叠的纳米片的数量不限于此。
第一纳米片至第三纳米片N1、N2和N3中的每个纳米片可以包括沟道区。在本发明构思的实施例中，第一纳米片至第三纳米片N1、N2和N3可以具有彼此基本相同的厚度。在本发明构思的实施例中，第一纳米片至第三纳米片N1、N2和N3中的至少一些纳米片可以具有彼此不同的厚度。
在本发明构思的实施例中，第一纳米片至第三纳米片N1、N2和N3可以包括半导体层，该半导体层包括彼此相同的材料。例如，第一纳米片至第三纳米片N1、N2和N3中的每个纳米片可以包括Si层。例如，第一纳米片至第三纳米片N1、N2和N3中的每个纳米片可以包括SiGe层。在本发明构思的实施例中，第一纳米片至第三纳米片N1、N2和N3可以包括半导体层，该半导体层包括彼此不同的材料。例如，第一纳米片N1可以包括SiGe层，并且第二纳米片N2和第三纳米片N3中的每个纳米片可以包括Si层。
多条栅极线960中的每条栅极线可以至少部分地围绕第一纳米片至第三纳米片N1、N2和N3中的每个纳米片，同时覆盖多个鳍型有源区F中的每个鳍型有源区上的多个纳米片堆叠NSS中的每个纳米片堆叠。多条栅极线960中的每条栅极线可以包括主栅极960M和多个子栅极960S。主栅极960M可以覆盖多个纳米片堆叠NSS中的每个纳米片堆叠的顶表面，并且可以沿Y轴方向延伸。多个子栅极960S可以一体地连接到主栅极960M，并且可以放置在第一纳米片至第三纳米片N1、N2和N3之间以及多个鳍型有源区F中的每个鳍型有源区和第一纳米片N1之间。第一纳米片至第三纳米片N1、N2和N3可以被多条栅极线960围绕，从而可以获得GAA结构。
多个内部绝缘间隔物928可以放置在第一纳米片至第三纳米片N1、N2和N3之间以及多个鳍型有源区F中的每个鳍型有源区和第一纳米片N1之间。例如，多个内部绝缘间隔物928可以设置在第一纳米片至第三纳米片N1、N2和N3之间。多个子栅极960S中的每个子栅极的两个壁可以被多个内部绝缘间隔物928中的每个内部绝缘间隔物覆盖，其中栅极绝缘层952位于其间。
图3是示出了根据本发明构思的实施例的放置在集成电路中的标准单元CS2的布局图。在图3中，省略了先前参照图1给出的描述。
参照图3，标准单元CS2可以包括限定了多个轨道的第二金属层M2。多个轨道可以包括其上形成有单元图案的单元轨道(例如，TR21至TR24)和其上形成有PDN图案或布线图案的至少一个PDN轨道TR2P。例如，第一单元轨道TR21至第四单元轨道TR24和PDN轨道TR2P可以形成在标准单元CS2中。单元图案可能不形成在第一单元轨道TR21至第四单元轨道TR24中的一些(例如，第四单元轨道TR24)上。单元图案可以基于PDN轨道TR2P重复地形成在第一单元轨道TR21至第四单元轨道TR24上。例如，第一单元轨道TR21和第三单元轨道TR23可以包括以相同方式形成的单元图案。
标准单元CS2可以包括第一金属层M1和第二金属层M2的图案。例如，标准单元CS2可以包括形成在第二金属层M2上的至少一个交错图案SP2。放置在第一行R1中的交错图案SP2可以包括例如形成在第一单元轨道TR21上的第一单元图案P12和形成在第二单元轨道TR22上的第二单元图案P22，并且第一单元图案P12和第二单元图案P22可以在X轴方向上彼此相邻。第一单元图案P12可以与单元边界间隔开第一长度d12，并且第二单元图案P22可以与单元边界间隔开第二长度d22。例如，第一单元图案P12可以与第一电源线PL1间隔开第一长度d12，并且第二单元图案P22可以与第一电源线PL1间隔开第二长度d22。另外，第一单元图案P12可以与第二电源线PL2间隔开第三长度d32，并且第二单元图案P22可以与第二电源线PL2间隔开第四长度d42。此时，第一长度d12可以大于第二长度d22，并且第三长度d32可以小于第四长度d42。在本发明构思的实施例中，形成在第一单元轨道TR21上的第一单元图案P12和形成在第二单元轨道TR22上的第二单元图案P22可以具有彼此相同的长度。
标准单元CS2还可以包括放置在第二行R2中并且形成在第二金属层M2上的交错图案SP2。第二金属层M2的图案可以以指定的间隔彼此间隔开。由于标准单元CS2在第一行R1和第二行R2的每一行中包括交错图案SP2，因此可以满足第二金属层M2中的尖端到尖端空间要求。
图4是示出了根据本发明构思的实施例的放置在集成电路中的标准单元CL1的布局图。在图4中，省略了先前参照图1给出的描述。
参照图4，标准单元CL1可以包括限定了多个轨道的第二金属层M2。多个轨道可以包括其上形成有单元图案的单元轨道(例如，TR21至TR24)和其上形成有PDN图案或布线图案的至少一个PDN轨道TR2P。例如，第一单元轨道TR21至第四单元轨道TR24和PDN轨道TR2P可以形成在标准单元CL1中。
标准单元CL1可以包括形成在第二金属层M2上的至少一个长短图案LP1。放置在第一行R1中的长短图案LP1可以包括例如形成在第一单元轨道TR21上的第一单元图案P13和形成在第二单元轨道TR22上的第二单元图案P23。第一单元图案P13和第二单元图案P23可以在X轴方向上彼此相邻，并且第一单元图案P13的长度可以小于第二单元图案P23的长度。
第一单元图案P13可以与单元边界间隔开第一长度d13，并且第二单元图案P23可以与单元边界间隔开第二长度d23。例如，第一单元图案P13可以与第一电源线PL1间隔开第一长度d13，并且第二单元图案P23可以与第一电源线PL1间隔开第二长度d23。另外，第一单元图案P13可以与第二电源线PL2间隔开第三长度d33，并且第二单元图案P23可以与第二电源线PL2间隔开第四长度d43。例如，第一长度d13可以大于第二长度d23，并且第三长度d33可以大于第四长度d43。
标准单元CL1还可以包括放置在第二行R2中并且形成在第二金属层M2上的长短图案LP1。放置在第二行R2中的长短图案LP1可以包括放置在第一单元轨道TR21中的第一单元图案P13和放置在第二单元轨道TR22中的第二单元图案P23，并且第一单元图案P13的长度可以大于第二单元图案P23的长度。由于标准单元CL1在第一行R1和第二行R2的每一行中包括长短图案LP1，因此可以满足第二金属层M2中的尖端到尖端空间要求。
单元图案可以基于PDN轨道TR2P重复地形成在第一单元轨道TR21至第四单元轨道TR24上。例如，第一单元轨道TR21和第三单元轨道TR23可以包括相同形状的图案，或者第二单元轨道TR22和第四单元轨道TR24可以包括相同形状的图案。
标准单元CL1可以包括电连接在第一金属层M1的图案和第二金属层M2的图案之间的多个第一过孔V1。在本发明构思的实施例中，包括在标准单元CS1中的多个第一过孔V1可以包括连接到图案的过孔V11，该图案形成在第一金属层M1的多个轨道中的最靠近单元边界的轨道或者最靠近第一电源线PL1或第二电源线PL2的轨道上。此时，过孔V11可以连接到第二金属层M2的图案中的尖端更靠近单元边界、第一电源线PL1或第二电源线PL2的图案。例如，标准单元CL1可以包括将形成在第二金属层M2的第二单元轨道TR22上的单元图案连接到第一金属层M1的第一轨道的过孔V11、以及将形成在第二金属层M2的第三单元轨道TR23上的单元图案连接到第一金属层M1的第八轨道的过孔V11。因此，可以满足对从第二金属层M2下方的过孔V11延伸的延伸图案EX的最小长度的要求。
图5是示出了根据本发明构思的实施例的放置在集成电路中的标准单元CL2的布局图。在图5中，省略了先前参照图1和图4给出的描述。
参照图5，标准单元CL2可以包括限定了多个轨道的第二金属层M2。多个轨道可以包括其上形成有单元图案的单元轨道(例如，TR21至TR24)和其上形成有PDN图案或布线图案的至少一个PDN轨道TR2P。例如，第一单元轨道TR21至第四单元轨道TR24和PDN轨道TR2P可以形成在标准单元CL2中。
标准单元CL2可以包括形成在第二金属层M2上的至少一个长短图案LP2。放置在第一行R1中的长短图案LP2可以包括例如形成在第一单元轨道TR21上的第一单元图案P14和形成在第二单元轨道TR22上的第二单元图案P24。第一单元图案P14和第二单元图案P24可以在X轴方向上彼此相邻，并且第一单元图案P14的长度可以大于第二单元图案P24的长度。
第一单元图案P14可以与单元边界间隔开第一长度d14，并且第二单元图案P24可以与单元边界间隔开第二长度d24。例如，第一单元图案P14可以与第一电源线PL1间隔开第一长度d14，并且第二单元图案P24可以与第一电源线PL1间隔开第二长度d24。另外，第一单元图案P14可以与第二电源线PL2间隔开第三长度d34，并且第二单元图案P24可以与第二电源线PL2间隔开第四长度d44。第一长度d14可以小于第二长度d24，并且第三长度d34可以小于第四长度d44。
标准单元CL2还可以包括放置在第二行R2中并且形成在第二金属层M2上的长短图案LP2。放置在第二行R2中的长短图案LP2可以包括放置在第一单元轨道TR21中的第一单元图案P14和放置在第二单元轨道TR22中的第二单元图案P24，并且第一单元图案P14的长度可以小于第二单元图案P24的长度。由于标准单元CL2在第一行R1和第二行R2的每一行中包括长短图案LP2，因此可以满足第二金属层M2中的尖端到尖端空间要求。
单元图案可以基于PDN轨道TR2P重复地形成在第一单元轨道TR21至第四单元轨道TR24上。例如，第一单元轨道TR21和第三单元轨道TR23可以包括相同形状的图案，或者第二单元轨道TR22和第四单元轨道TR24可以包括相同形状的图案。然而，本发明构思不限于此。例如，第一单元轨道TR21和第三单元轨道TR23可以包括不同形状的图案，或者第二单元轨道TR22和第四单元轨道TR24可以包括不同形状的图案。
在图1和图3至图5中，已经描述了包括交错图案SP1和SP2的标准单元CS1和CS2或者包括长短图案LP1和LP2的标准单元CL1和CL2。然而，根据本发明构思的实施例的标准单元不限于此。根据本发明构思的实施例的标准单元可以包括交错图案SP1和SP2以及长短图案LP1和LP2中的至少一个。
图6是示出了根据本发明构思的实施例的制造集成电路的方法的流程图。
参照图6，标准单元库D10可以包括关于标准单元的信息，例如，功能信息、特性信息和布局信息。标准单元库D10可以包括限定标准单元的布局的数据DC。数据DC可以限定执行相同功能并具有不同布局的标准单元的结构。数据DC可以限定参照图1至图5描述的标准单元CS1、CS2、CL1和CL2或参照图8A至图8D描述的标准单元CS3、CS4、CL3和CL4的结构。数据DC可以包括第一数据DC1和第n数据DCn(n是大于或等于2的自然数)，第一数据DC1限定执行第一功能并具有不同布局的标准单元的结构，第n数据DCn限定执行第n功能并具有不同布局的标准单元的结构。例如，参照图1至图5描述的标准单元CS1、CS2、CL1和CL2可以执行相同的功能并且可以具有不同的布局，并且限定参照图1至图5描述的标准单元CS1、CS2、CL1和CL2的数据可以包括在标准单元库D10中。
在设计集成电路的操作S10和S20中，可以从RTL数据D11生成布局数据D30。集成电路可以包括参照图1至图5描述的标准单元CS1、CS2、CL1和CL2或参照图8A至图8D描述的标准单元CS3、CS4、CL3和CL4中的至少一个。另外，集成电路可以包括参照图9至图11描述的集成电路10、10A和10B之一。
在操作S10中，可以执行从RTL数据D11生成网表数据D20的逻辑综合操作。例如，半导体设计工具(例如，逻辑综合模块)可以通过参照标准单元库D10从用硬件描述语言(HDL)(诸如VHSIC HDL(VHDL)和Verilog)编写的RTL数据D11执行逻辑综合来生成包括比特流或网表的网表数据D20。标准单元库D10可以包括限定执行相同功能并具有不同布局的标准单元的结构的数据DC，并且标准单元可以在逻辑综合过程中参照这些信息包括在集成电路中。
在操作S20中，可以执行从网表数据D20生成布局数据D30的放置和布线工艺。布局数据D30可以具有诸如GDSII之类的格式，并且可以包括关于标准单元和互连的几何信息。在本发明构思的实施例中，操作S20可以包括图7的操作S21至S23。
在操作S20中，半导体设计工具(例如，放置和布线模块)可以参照标准单元库D10来放置来自网表数据D20的多个标准单元。半导体设计工具可以参照数据DC选择由网表限定的标准单元的布局之一，并且可以放置所选择的标准单元的布局。
在操作S20中，可以放置参照图1至图5描述的标准单元CS1、CS2、CL1、CL2或参照图8A至图8D描述的标准单元CS3、CS4、CL3和CL4中的至少一个，并且可以放置通过在X轴上翻转参照图1至图5描述的标准单元CS1、CS2、CL1和CL2而获得的标准单元，并且可以放置通过在X轴上翻转参照图8A至图8D描述的标准单元CS3、CS4、CL3和CL4而获得的标准单元。
另外，在操作S20中，半导体设计工具可以执行生成互连的布线操作。“布线”可以是根据集成电路的设计规则布置布线层和过孔以正确地连接放置的标准单元的操作。互连可以将标准单元的输出引脚电连接到标准单元的输入引脚，并且可以包括例如形成在至少一个过孔和至少一个金属层中的导电图案。形成在不同层级的金属层上的图案可以通过包括导电材料的过孔彼此电连接。在这种情况下，金属层可以包括金属作为导电材料。
在操作S30中，可以执行光学邻近校正(OPC)。OPC可以指通过校正在用于制造集成电路的半导体工艺中包括的光刻中由于光特性引起的诸如折射之类的失真来形成期望形状的图案的工作，并且可以通过将OPC应用于布局数据D30来确定掩模上的图案。在本发明构思的实施例中，可以在操作S30中有限地修改集成电路的布局，并且操作S30中的集成电路的有限修改是用于优化集成电路的结构的后处理。集成电路的有限修改可以称为设计抛光。
在操作S40中，可以执行制造掩模的操作。例如，当OPC应用于布局数据D30时，可以限定掩模上的图案以在多个层上形成图案，并且可以制造至少一个掩模(或光掩模)以形成多个层的图案。
在操作S50中，可以执行制造集成电路的操作。例如，可以通过使用在操作S40中制造的至少一个掩模将多个层图案化来制造集成电路。操作S50可以包括操作S51、S53和S55，并且可以包括沉积工艺、蚀刻工艺、离子工艺和清洁工艺。另外，操作S50可以包括将半导体器件安装在印刷电路板(PCB)上并用密封剂密封半导体器件的封装工艺或测试半导体器件或封装的测试工艺。
在操作S51中，可以执行前道(FEOL)工艺。FEOL可以指在集成电路的制造工艺中在衬底上形成单独器件(例如，晶体管、电容器和电阻器)的工艺。例如，FEOL可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅极线、以及形成源区和漏区。
在操作S53中，可以执行中道(MOL)工艺。MOL工艺可以指在标准单元中形成用于连接通过FEOL工艺产生的单独器件的连接元件的工艺。例如，MOL工艺可以包括在有源区上形成有源接触部、在栅极线上形成栅极接触部、以及在有源接触部和栅极线上形成过孔。
在操作S55中，可以执行后道(BEOL)工艺。BEOL可以指在集成电路的制造工艺中在衬底上互连单独器件(例如，晶体管、电容器和电阻器)的工艺。例如，BEOL可以包括硅化栅极、源区和漏区、添加电介质、平坦化、形成孔、形成金属层、在金属层之间形成过孔、以及形成钝化层。集成电路可以封装在半导体封装中，并且可以用作各种应用之一的组件。
图7是示出了根据本发明构思的实施例的制造集成电路的方法的流程图。作为图6的操作S20的实施例的图7的操作S20可以包括操作S21至S23。
参照图7，在操作S21中，可以放置包括交错图案和长短图案中的至少一个的第一标准单元。例如，第一标准单元可以包括参照图1和图3描述的标准单元CS1和CS2的交错图案或参照图4和图5描述的标准单元CL1和CL2的长短图案。
例如，每个交错图案可以包括彼此具有相同长度的第一图案和第二图案。每个交错图案的第一图案可以形成在第二金属层的多个单元轨道中的第一单元轨道上，并且可以与第一标准单元的单元边界间隔开第一长度。每个交错图案的第二图案可以形成在多个单元轨道中的与第一单元轨道相邻的第二单元轨道上，并且可以与第一标准单元的单元边界间隔开不同于第一长度的第二长度。
例如，每个长短图案可以包括彼此具有不同长度的第一图案和第二图案。每个长短图案的第一图案可以形成在第二金属层的多个单元轨道中的第一单元轨道上，并且可以与第一标准单元的单元边界间隔开第一长度。每个长短图案的第二图案可以形成在多个单元轨道中的与第一单元轨道相邻的第二单元轨道上，并且可以与第一标准单元的单元边界间隔开不同于第一长度的第二长度。
在操作S22中，考虑到尖端到尖端空间要求，包括交错图案和/或长短图案中的至少一个的第二标准单元可以与第一标准单元相邻放置。在这种情况下，第二标准单元可以在第二金属层的多个轨道延伸的Y轴方向上与第一标准单元相邻。例如，当第一标准单元包括相对靠近第一单元轨道上的单元边界的图案时，可以放置包括相对远离第一单元轨道上的单元边界的图案的第二标准单元以接触单元边界。由于包括交错图案或长短图案的第一标准单元和包括交错图案或长短图案的第二标准单元彼此相邻，因此根据本发明构思的实施例的集成电路可以满足尖端到尖端空间要求。
在操作S23中，可以在第一标准单元的PDN轨道和第二标准单元的PDN轨道上形成PDN图案或布线图案。第一标准单元的PDN轨道和第二标准单元的PDN轨道可以被限定金属层中，在该金属层上，交错图案或长短图案形成在第一标准单元和第二标准单元中。由于第一标准单元的单元图案没有形成在第一标准单元的PDN轨道上，并且第二标准单元的单元图案没有形成在第二标准单元的PDN轨道上，当需要布线以连接到第一标准单元或第二标准单元的输入/输出引脚时，可以在PDN轨道上形成布线图案。当不需要布线以连接到第一标准单元或第二标准单元的输入/输出引脚时，可以在PDN轨道上形成PDN图案。
图8A至图8D是示出了根据本发明构思的实施例的放置在集成电路中的标准单元CS3、CS4、CL3和CL4的布局图。在图8A至图8D中，可以省略或简要讨论针对图1和图4的描述可能冗余或重复的描述。图8A至图8D示出了第一标准单元至第四标准单元CS3、CS4、CL3和CL4的部分。
第一标准单元至第四标准单元CS3、CS4、CL3和CL4中的每个标准单元的单元边界由第一电源线PL1和第二电源线PL2限定。第一标准单元至第四标准单元CS3、CS4、CL3和CL4被描述为放置在具有特定高度的一行R中的单高度单元。然而，本发明构思不限于此，并且第一标准单元至第四标准单元CS3、CS4、CL3和CL4可以是多高度单元。在第二金属层M2中，可以限定其上形成有单元图案的第一单元轨道TR21至第四单元轨道TR24和其上形成有PDN图案或布线图案的PDN轨道。
参照图8A，第一标准单元CS3可以包括形成在第二金属层M2上的交错图案。例如，第一标准单元CS3可以包括形成在第一单元轨道TR21和第二单元轨道TR22上的第一交错图案Spa、以及形成在第三单元轨道TR23和第四单元轨道TR24上的第二交错图案SPb。
第一交错图案SPa可以包括靠近第一电源线PL1的第一图案P1a和靠近第二电源线PL2的第二图案P2a。例如，在第一图案P1a和第二图案P2a中，第一图案P1a可以更靠近第一电源线PL1。作为另一示例，在第一图案P1a和第二图案P2a中，第二图案P2a可以更靠近第二电源线PL2。在本发明构思的实施例中，第一图案P1a和第二图案P2a具有彼此相同的长度。然而，本发明构思不限于此，并且第一图案P1a和第二图案P2a可以具有彼此不同的长度。
第二交错图案SPb可以包括靠近第一电源线PL1的第一图案P1b和靠近第二电源线PL2的第二图案P2b。例如，在第一图案P1b和第二图案P2b中，第一图案P1b可以更靠近第一电源线PL1。作为另一示例，在第一图案P1b和第二图案P2b中，第二图案P2b可以更靠近第二电源线PL2。在本发明构思的实施例中，第一图案P1b和第二图案P2b具有彼此相同的长度。然而，本发明构思不限于此，并且第一图案P1b和第二图案P2b可以具有彼此不同的长度。
在本发明构思的实施例中，第一交错图案SPa和第二交错图案SPb可以在Z轴方向上不与栅极线对齐。PDN轨道TR2P可以在Z轴方向上与栅极线对齐。
在本发明构思的实施例中，可以基于PDN轨道TR2P重复地放置交错图案。例如，第一交错图案SPa和第二交错图案SPb可以以相同的方式形成。另外，在本发明构思的实施例中，标准单元CS3可以包括多个PDN轨道TR2P，并且多个PDN轨道TR2P可以以特定间隔(例如，栅极线之间的间隔的两倍)放置。
参照图8A和图8B，第二标准单元CS4可以包括形成在第二金属层M2上的交错图案。例如，第二标准单元CS4可以包括形成在第一单元轨道TR21和第二单元轨道TR22上的第一交错图案SPc、以及形成在第三单元轨道TR23和第四单元轨道TR24上的第二交错图案SPd。
第一交错图案SPc可以包括靠近第二电源线PL2的第一图案P1c和靠近第一电源线PL1的第二图案P2c。在本发明构思的实施例中，第一图案P1c和第二图案P2c具有彼此相同的长度。然而，本发明构思不限于此，并且第一图案P1c和第二图案P2c可以具有彼此不同的长度。
第二交错图案SPd可以包括靠近第二电源线PL2的第一图案P1d和靠近第一电源线PL1的第二图案P2d。在本发明构思的实施例中，第一图案P1 d和第二图案P2d具有彼此相同的长度。然而，本发明构思不限于此，并且第一图案P1d和第二图案P2d可以具有彼此不同的长度。
成对的第一标准单元CS3和第二标准单元CS4可以放置在集成电路中。由于在第一标准单元CS3和第二标准单元CS4中第二金属层M2上形成的单元图案关于X轴对称，因此在集成电路中，第一标准单元CS3和第二标准单元CS4之一可以沿X轴翻转，并且可以在Y轴方向上与另一标准单元相邻放置，从而可以满足尖端到尖端空间要求。
参照图8C，第三标准单元CL3可以包括形成在第二金属层M2上的长短图案。例如，第三标准单元CL3可以包括形成在第一单元轨道TR21和第二单元轨道TR22上的第一长短图案LPa、以及形成在第三单元轨道TR23和第四单元轨道TR24上的第二长短图案LPb。
第一长短图案LPa可以包括靠近第一电源线PL1和第二电源线PL2的第一图案P1a′、以及远离第一电源线PL1和第二电源线PL2的第二图案P2a′。第一图案P1a′的长度可以大于第二图案P2a′的长度。
第二长短图案LPb可以包括靠近第一电源线PL1和第二电源线PL2的第一图案P1b′、以及远离第一电源线PL1和第二电源线PL2的第二图案P2b′。第一图案P1b′的长度可以大于第二图案P2b′的长度。
参照图8C和图8D，第四标准单元CL4可以包括形成在第二金属层M2上的长短图案。例如，第四标准单元CL4可以包括形成在第一单元轨道TR21和第二单元轨道TR22上的第一长短图案LPc、以及形成在第三单元轨道TR23和第四单元轨道TR24上的第二长短图案LPd。第一长短图案LPc可以包括第一图案P1c′和比第一图案P1c′长的第二图案P2c′，并且第二长短图案LPd可以包括第一图案P1d′和比第一图案P1d′长的第二图案P2d′。
成对的第三标准单元CL3和第四标准单元CS4可以放置在集成电路中。当长图案P1a′或P1b′被放置在第三标准单元CL3的特定轨道上时，短图案P1c′或P1d′被放置在第四标准单元CL4的特定轨道上。当长图案P2c′或P2d′被放置在第四标准单元CL4的特定轨道上时，短图案P2a′或P2b′被放置在第三标准单元CL3的特定轨道上。因此，在集成电路中，第三标准单元CL3和第四标准单元CL4可以在Y轴方向上彼此相邻放置，并且可以满足尖端到尖端空间要求。
图9至图11是根据本发明构思的实施例的集成电路10、10A和1OB的布局图。图9和图11是用于描述图6和图7的放置和布线操作S20的图。
参照图9，集成电路10可以包括在Y轴方向上彼此相邻的第一标准单元CS3和第二标准单元CS4′。第一标准单元CS3可以是图8A的第一标准单元CS3，并且第二标准单元CS4′可以是包括图8B的第二标准单元CS4沿X轴翻转的图案的标准单元。由于第一标准单元CS3和第二标准单元CS4′中的每一个包括交错图案，因此可以在第一单元轨道TR21至第四单元轨道TR24中满足尖端到尖端空间T2T要求。
在本发明构思的实施例中，形成在彼此相邻的第一单元轨道TR21或第四单元轨道TR24上的两个图案可以分别形成，同时满足作为切割区域CUT的尖端到尖端空间T2T要求。当图案被切割区域CUT分开时，图案的尖端可以是凹陷的。
另外，在本发明构思的实施例中，在彼此相邻的第二单元轨道TR22或第三单元轨道TR23上形成的两个图案可以彼此间隔开，同时满足尖端到尖端空间T2T要求。当两个相邻的图案分别形成时，图案的尖端可以是凸起的。
在本发明构思的实施例中，在集成电路10的PDN轨道TR2P中，可以形成布线图案RT和将布线图案RT电连接到下部图案的过孔V1R。例如，布线图案RT可以电连接到第一标准单元CS3的输入/输出引脚，并且可以将第一标准单元CS3电连接到另一标准单元。例如，布线图案RT可以通过过孔VIR、第一金属层和设置在第一金属层下方的接触部电连接到第一标准单元CS3的栅极线。
参照图10，集成电路10A可以包括在Y轴方向上彼此相邻的第三标准单元CL3和第四标准单元CL4′。第三标准单元CL3可以是图8C的第三标准单元CL3，并且第四标准单元CL4′可以是包括图8D的第四标准单元CL4沿X轴翻转的图案的标准单元。由于第三标准单元CL3和第四标准单元CL4′中的每一个包括长短图案，因此可以在第一单元轨道TR21至第四单元轨道TR24中满足尖端到尖端空间T2T要求。
在本发明构思的实施例中，在集成电路10A的PDN轨道TR2P中，可以形成布线图案RT′和将布线图案RT′电连接到下部图案的过孔V1R′。例如，布线图案RT′可以电连接到第三标准单元CL3的输入/输出引脚，并且可以将第三标准单元CL3电连接到另一标准单元。
参照图11，集成电路10B可以包括在Y轴方向上彼此相邻的第二标准单元CS4、第三标准单元CL3′和第一标准单元CS3。第一标准单元CS3可以是图8A的第一标准单元CS3。第二标准单元CS4可以是图8B的第二标准单元CS4，并且第三标准单元CL3可以是包括图8C的第三标准单元CL3沿X轴翻转的图案的标准单元。
由于靠近第一电源线PL1的图案形成在第二标准单元CS4中的第二单元轨道TR22和第四单元轨道TR24上，并且靠近第二电源线PL2的图案形成在第一标准单元CS3中的第二单元轨道TR22和第四单元轨道TR24上，因此通过将包括长短图案的第三标准单元CL3′放置在第一标准单元CS3和第二标准单元CS4之间，可以满足尖端到尖端空间T2T要求。例如，由于第三标准单元CL3′包括第二单元轨道TR22和第四单元轨道TR24中的短图案，因此可以容易地满足尖端到尖端空间T2T要求。
在本发明构思的实施例中，PDN图案PDNP可以放置在集成电路10B的PDN轨道TR2P上。PDN图案PDNP可以与第二标准单元CS4、第三标准单元CL3′和第一标准单元CS3交叉。PDN图案PDNP可以电连接到第一电源线PL1或第二电源线PL2。
图12是示出了根据本发明构思的实施例的用于设计集成电路的计算系统100的框图。
参照图12，用于设计集成电路的计算系统100(在下文中，称为“集成电路设计系统”)100可以包括处理器110、存储器130、输入/输出设备150、存储设备170和总线190。集成电路设计系统100可以执行包括图6的操作S10和S20的集成电路设计操作，并且可以执行包括图7的操作S21至S23的集成电路设计操作。在本发明构思的实施例中，集成电路设计系统100可以实现为集成设备，并且因此可以被称为集成电路设计设备。集成电路设计系统100可以作为用于设计半导体器件的集成电路的专用设备来提供，但可以是用于驱动各种仿真工具或设计工具的计算机。集成电路设计系统100可以包括诸如台式计算机、工作站或服务器之类的固定计算系统、或者诸如膝上型计算机之类的便携式计算系统。
处理器110可以执行指令，该指令执行用于设计集成电路的各种操作中的至少一种。例如，处理器110可以包括可以执行任何指令集的核心(例如，英特尔架构-32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、MIPS、ARM和IA-64)，诸如微处理器、应用处理器(AP)、数字信号处理器(DSP)或图形处理单元(GPU)。处理器110可以通过总线190与存储器130、输入/输出设备150和存储设备170通信。处理器110可以通过驱动加载在存储器130上的合成模块131、放置和布线模块132、以及设计规则检查(DRC)模块133来执行集成电路设计操作。
存储器130可以存储合成模块131、放置和布线模块132、以及DRC模块133。合成模块131、放置和布线模块132、以及DRC模块133可以从存储设备170加载到存储器130。合成模块131可以包括例如包括用于执行图6的操作S10中的逻辑综合操作的多个指令的程序。放置和布线模块132可以包括例如包括用于执行图6的操作S20中的布局设计操作的多个指令的程序。
DRC模块133可以确定是否存在设计规则错误。DRC模块133可以包括例如包括用于执行DRC操作的多个指令的程序。当违反设计规则时，放置和布线模块132可以调整放置单元的布局。当不存在设计规则错误时，集成电路布图设计可以完成。在本发明构思的实施例中，DRC模块133可以确定在特定金属层上的限定轨道上形成的图案是否满足尖端到尖端空间要求。另外，在本发明构思的实施例中，DRC模块133可以确定是否满足从特定金属层下方的过孔延伸的延伸图案的最小长度的要求。
存储器130可以包括诸如静态随机存取存储器(SRAM)或动态RAM(DRAM)之类的易失性存储器、或诸如相变RAM(PRAM)、电阻式RAM(ReRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性RAM(MRAM)、铁电RAM(FRAM)或闪存之类的非易失性存储器。
输入/输出设备150可以控制从用户接口设备的用户输入和输出。例如，输入/输出设备150可以包括诸如键盘、鼠标或触摸板之类的输入设备，以接收定义集成电路的输入数据。例如，输入/输出设备150可以包括诸如显示器或扬声器之类的输出设备，以显示布局结果、布线结果、布局数据和DRC结果。
存储设备170可以存储诸如合成模块131、放置和布线模块132、以及DRC模块133之类的程序，并且在处理器110执行程序之前，可以将程序或其至少一部分从存储设备170加载到存储器130中。存储设备170还可以存储要由处理器110处理的数据或已经由处理器110处理的数据。例如，存储设备170可以存储要由诸如合成模块131、放置和布线模块132、以及DRC模块133之类的程序处理的数据(例如，标准单元库171和网表数据)、以及由程序生成的数据(例如，DRC结果数据和布局数据)。存储在存储设备170中的标准单元库171可以是图6的标准单元库D10。
例如，存储设备170可以包括诸如电可擦除可编程只读存储器(EEPROM)、闪存、PRAM、RRAM、MRAM或FRAM之类的非易失性存储器、或诸如存储卡(MMC、eMMC、SD和MicroSD)、固态驱动器(SSD)、硬盘驱动器(HDD)、磁带、光盘或磁盘之类的存储介质。另外，存储设备170可以从集成电路设计系统100拆卸。
尽管已经参照本发明构思的实施例描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (20)

1.一种集成电路，包括在第一水平方向上具有单元高度的标准单元，其中，所述标准单元包括：
金属层，包括沿所述第一水平方向延伸的图案和在第二水平方向上彼此间隔开的多个轨道；以及
至少一个过孔，将所述金属层连接到所述金属层的下部图案，
其中，所述多个轨道包括多个单元轨道和至少一个配电网络PDN轨道，其中，单元图案形成在所述多个单元轨道上，并且PDN图案或布线图案形成在所述至少一个配电网络PDN轨道上，
其中，第一图案与所述标准单元的单元边界间隔开第一长度，并且形成在所述多个单元轨道中的第一单元轨道上，并且
其中，第二图案与所述标准单元的单元边界间隔开不同于所述第一长度的第二长度，并且形成在所述多个单元轨道中的第二单元轨道上。
2.根据权利要求1所述的集成电路，其中，所述第一图案和所述第二图案在所述第二水平方向上彼此相邻，并且
其中，所述第一图案和所述第二图案具有彼此相同的长度。
3.根据权利要求1所述的集成电路，其中，所述第一图案和所述第二图案在所述第二水平方向上彼此相邻，并且
其中，所述第一图案的长度小于所述第二图案的长度。
4.根据权利要求1所述的集成电路，其中，第三图案与所述标准单元的单元边界间隔开所述第一长度，并且形成在所述多个单元轨道中的第三单元轨道上，
其中，第四图案与所述标准单元的单元边界间隔开所述第二长度，并且在所述第二水平方向上与所述第三图案相邻，其中，所述第四图案形成在所述多个单元轨道中的第四单元轨道上，并且
其中，所述第一单元轨道、所述第二单元轨道、所述至少一个PDN轨道、所述第三单元轨道和所述第四单元轨道沿所述第二水平方向顺序地放置在所述金属层上。
5.根据权利要求1所述的集成电路，其中，所述标准单元还包括至少一条栅极线，所述至少一条栅极线沿所述第一水平方向延伸并且在所述第二水平方向上彼此间隔开，并且
其中，所述第一单元轨道在所述第二水平方向上与所述至少一条栅极线间隔开第一预定距离，并且所述第二单元轨道在所述第二水平方向上与所述至少一条栅极线间隔开第二预定距离。
6.根据权利要求1所述的集成电路，其中，所述标准单元还包括：
至少一条栅极线，沿所述第一水平方向延伸并且在所述第二水平方向上彼此间隔开，以及
纳米片或鳍型有源区，由所述至少一条栅极线围绕。
7.根据权利要求1所述的集成电路，其中，所述标准单元被连续地放置在具有第一高度的第行和具有第二高度的第二行中。
8.根据权利要求7所述的集成电路，其中，所述第一高度等于所述第二高度。
9.根据权利要求7所述的集成电路，其中，所述第一高度不同于所述第二高度。
10.一种集成电路，包括由单元边界限定的标准单元，其中，所述标准单元包括：
第一金属层和第二金属层，顺序地堆叠在衬底上，并且在所述第一金属层和所述第二金属层的每一个中，形成有多个图案；以及
至少一个过孔，将所述第一金属层的图案电连接到所述第二金属层的图案，
其中，在所述第二金属层上，形成有沿第一水平方向延伸的图案，并且限定有在第二水平方向上彼此间隔开的多个轨道，
其中，所述多个轨道包括多个单元轨道和至少一个配电网络PDN轨道，其中，单元图案形成在所述多个单元轨道上，并且PDN图案或布线图案形成在所述至少一个配电网络PDN轨道上，
其中，第一图案与所述标准单元的单元边界间隔开第一长度，并且形成在所述多个单元轨道中的第一单元轨道上，并且
其中，第二图案与所述标准单元的单元边界间隔开不同于所述第一长度的第二长度，并且形成在所述多个单元轨道中的第二单元轨道上。
11.根据权利要求10所述的集成电路，其中，所述第一图案和所述第二图案在所述第二水平方向上彼此相邻，并且
其中，所述第一图案和所述第二图案具有彼此相同的长度。
12.根据权利要求10所述的集成电路，其中，所述第一图案和所述第二图案在所述第二水平方向上彼此相邻，并且
其中，所述第一图案的长度小于所述第二图案的长度。
13.根据权利要求10所述的集成电路，其中，在所述第一金属层上，形成有沿所述第二水平方向延伸的图案，并且设置有在所述第一水平方向上彼此间隔开的多个轨道，
其中，所述第一图案的所述第一长度小于所述第二图案的所述第二长度，并且
其中，所述至少一个过孔将形成在所述第一金属层的所述多个轨道中的最靠近所述标准单元的单元边界的轨道上的图案连接到所述第一单元轨道的所述第一图案。
14.根据权利要求10所述的集成电路，其中，所述标准单元包括沿所述第一水平方向延伸并且在所述第二水平方向上彼此间隔开的多条栅极线，并且
其中，所述第一单元轨道在所述第二水平方向上与所述多条栅极线中的第一栅极线间隔开第一预定距离，并且所述第二单元轨道在所述第二水平方向上与所述第一栅极线间隔开第二预定距离。
15.根据权利要求10所述的集成电路，其中，第三图案与所述标准单元的单元边界间隔开所述第一长度，并且形成在所述多个单元轨道中的第三单元轨道上，
其中，第四图案与所述标准单元的单元边界间隔开所述第二长度，并且在所述第二水平方向上与所述第三图案相邻，其中，所述第四图案形成在所述多个单元轨道中的第四单元轨道上，并且
其中，所述第一单元轨道、所述第二单元轨道、所述至少一个PDN轨道、所述第三单元轨道和所述第四单元轨道沿所述第二水平方向顺序地放置在所述第二金属层上。
16.一种制造集成电路的方法，所述方法包括：
形成第一标准单元，所述第一标准单元包括形成在金属层上的交错图案和长短图案中的至少一个；以及
考虑到尖端到尖端空间要求，将第二标准单元与所述第一标准单元在第一水平方向上相邻放置，所述第二标准单元包括形成在所述金属层上的交错图案和长短图案中的至少一个；
其中，在所述金属层上，形成有沿所述第一水平方向延伸的图案，并且设置有在第二水平方向上彼此间隔开的多个轨道，
其中，所述交错图案包括第一图案和第二图案，其中，所述第一图案形成在所述多个轨道中的第一轨道上，并且与单元边界间隔开第一长度，并且所述第二图案形成在所述多个轨道中的第二轨道上，并且与单元边界间隔开不同于所述第一长度的第二长度，
其中，所述长短图案包括第三图案和第四图案，其中，所述第三图案形成在所述多个轨道中的第一轨道上，并且与单元边界间隔开第三长度，并且所述第四图案形成在所述多个轨道中的第二轨道上，并且与单元边界间隔开不同于所述第三长度的第四长度，
其中，所述交错图案的所述第一图案和所述交错图案的所述第二图案在所述第一水平方向上具有彼此相同的长度，并且
其中，所述长短图案的所述第三图案的长度与所述长短图案的所述第四图案的长度在所述第一水平方向上不同。
17.根据权利要求16所述的方法，其中，所述第一标准单元和所述第二标准单元中的每一个包括所述交错图案，
其中，相对于形成在所述第一标准单元中的所述第一图案的所述第一长度大于相对于所述第二图案的所述第二长度，并且
其中，相对于形成在所述第二标准单元中的所述第一图案的所述第一长度小于相对于所述第二图案的所述第二长度。
18.根据权利要求16所述的方法，其中，所述第一标准单元和所述第二标准单元中的每一个包括所述长短图案，
其中，相对于形成在所述第一标准单元中的所述第三图案的所述第三长度大于相对于所述第四图案的所述第四长度，并且
其中，相对于形成在所述第二标准单元中的所述第三图案的所述第三长度小于相对于所述第四图案的所述第四长度。
19.根据权利要求16所述的方法，还包括：将包括形成在所述金属层上的交错图案的第三标准单元与所述第一标准单元和所述第二标准单元在所述第一水平方向上相邻放置，
其中，所述第一标准单元包括所述交错图案，并且所述第二标准单元包括所述长短图案。
20.根据权利要求16所述的方法，还包括：在所述多个轨道中的未形成所述交错图案和所述长短图案的轨道上形成布线图案，所述布线图案电连接到所述第一标准单元的输入/输出引脚。
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