CN105989202A - 一种对版图进行drc验证的方法 - Google Patents

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Abstract

本发明提供一种对版图进行DRC验证的方法,涉及集成电路设计领域。该方法包括:步骤S101:识别版图中的off-grid图案;步骤S102:将所述版图中的每个所述off-grid图案按如下方式进行转换:将所述off-grid图案的未在网格上的边向外延伸至相邻的网格上以形成一个on-grid图案,将所述off-grid图案的未在网格上的边向内收缩至相邻的网格上以形成另一个on-grid图案;步骤S103:对转换后的版图进行DRC验证。本发明的方法由于包括识别版图中的off-grid图案并将其转换为on-grid图案的步骤,因而允许在版图设计时绘制off-grid图案,并且可以使用现有的DRC文件对该版图进行DRC验证。

Description

一种对版图进行DRC验证的方法
技术领域
本发明涉及集成电路设计领域,具体而言涉及一种对版图(layout)进行DRC验证的方法。
背景技术
在集成电路设计领域中,随着技术的发展,需要满足越来越多的设计限制(design restriction)。在某些情况下,设计限制非常严格,例如,为满足对通过常规版图设计方法得到的器件的性能(performance)的要求,版图的每个图案均应满足on-grid(指图案的边缘均在栅格上),如图1所示。
通常情况下,在对版图进行DRC(Design Rule Check,设计规则检查)时,版图中的每个图案均需满足on-grid,否则在DRC验证结果中就会出现off-grid(指图案的边缘不在栅格上)的错误(error),此时需要对出现off-grid的图案进行修改使其满足on-grid的要求。
然而,随着技术的进步,on-grid的版图(指其中所有图案均满足on-grid的版图)已经无法满足先进技术对器件速度的需求,在某些情况下需要设计off-grid的版图(指其中至少部分图案为off-grid的版图)以保证器件的性能。其中,图2示意了版图中图案为off-grid的情况。
目前的实践是将版图网格的单位调小至下一级,例如:将版图的网格(grid)由5nm调整到1nm,以满足实际需要,即满足对特定图案的布置的要求并保证DRC验证时不出现off-grid错误。然而,这一方法仅允许有限的特定图案是off-grid的,大多数图案仍需保持on-still。
对于存在off-grid的图案的版图,如果使用现有的要求on-grid的DRC文件(DRC deck)进行DRC验证,结果中必然会出现off-grid错误。于是,如何使用现有的DRC文件对存在off-grid的图案的版图进行DRC验证而同时保证不出现off-grid错误,成为了现有技术中亟待解决的技术问题。
发明内容
针对现有技术的不足,本发明提出一种对版图进行DRC验证的方法,该方法可以利用现有的DRC文件对存在off-grid的图案的版图进行DRC验证而保证验证结果中不出现off-grid错误。
本发明的一个实施例提供一种对版图进行DRC验证的方法,所述方法包括:
步骤S101:识别版图中的off-grid图案;
步骤S102:将所述版图中的每个所述off-grid图案按如下方式进行转换:将所述off-grid图案的未在网格上的边向外延伸至相邻的网格上以形成一个on-grid图案,并将所述off-grid图案的未在网格上的边向内收缩至相邻的网格上以形成另一个on-grid图案;
步骤S103:对转换后的版图进行DRC验证。
示例性地,在所述步骤S101中,所述识别采用工具软件实现。
示例性地,在所述步骤S101中还包括对识别出的off-grid图案进行标号的步骤。
示例性地,在所述步骤S102中,所述一个on-grid图案与所述另一个on-grid图案构成一组on-grid图案,并且,在所述步骤S102中还包括对经转换形成的每组on-grid图案进行标号的步骤。
示例性地,在所述步骤S102中,所述一个on-grid图案与所述另一个on-grid图案在同一高度处的宽度之和为所述off-grid图案在相应高度处的宽度的两倍。
示例性地,在所述步骤S102中,对所述off-grid图案的在网格上的边不进行延伸或收缩操作。
示例性地,在所述步骤S102中,所述版图中原来的on-grid图案保持不变。
示例性地,在所述步骤S103中,所述DRC验证采用基于on-grid设计规则的DRC文件。
示例性地,在所述步骤S101与所述步骤S102之间还包括对所述版图进行备份的步骤。
示例性地,所述备份通过工具软件自动实现。
本发明的对版图进行DRC验证的方法,由于包括识别版图中的off-grid图案并将其转换为on-grid图案的步骤,因而允许在版图设计时绘制off-grid图案,并且可以使用现有的DRC文件对该版图进行DRC验证。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的原理。
附图中:
图1为版图中图案为on-grid的示意性版图;
图2为版图中图案为off-grid的示意性版图;
图3为本发明的一个实施例的一种对版图进行DRC验证的方法中进行图案转换的步骤的示意性原理图;
图4为本发明的一个实施例的一种对版图进行DRC验证的方法的一种流程图。
具体实施方式
在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。
应当理解的是,本发明能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本发明的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明,将在下列的描述中提出详细的步骤以及详细的结构,以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。
本发明的一个实施例提供一种对版图进行DRC验证的方法。具体地,该方法可以用on-grid的DRC文件(deck)对存在off-grid的图案的版图进行DRC验证。
该方法允许集成电路设计者绘制复杂的存在off-grid的图案的版图,来代替原本要求的图案均为on-grid的版图。而在进行DRC验证时,不需要对on-grid设计规则进行改变。
下面,参照图3以及图4来描述本发明的一个实施例的一种对版图进行DRC验证的方法。其中,图3为本发明的一个实施例的一种对版图进行DRC验证的方法中进行图案转换的步骤的示意性原理图;图4为本发明的一个实施例的一种对版图进行DRC验证的方法的一种流程图。
本发明实施例的对版图进行DRC验证的方法包括如下步骤:
步骤A1:识别版图中的off-grid图案。
其中,off-grid图案指图案的边不在grid上的图案。
在本实施例中,识别版图中的off-grid图案的方法可以为采用工具软件实现,也可以为采用其他合适的方法。
其中,off-grid图案也可称作特别尺寸设计的图案(special sizedesign pattern)。在本步骤中,可以包括对识别出的off-grid图案进行标号的步骤。示例性地,可以将off-grid图案按如下方式进行标号:SP1、SP2……SPn。
步骤A2:将所述版图中的每个所述off-grid图案按如下方式转换为两个on-grid图案:将所述off-grid图案的未在网格(grid)上的边向外延伸至相邻的网格上以形成一个on-grid图案,并将所述off-grid图案的未在网格(grid)上的边向内收缩至相邻的网格上以形成另一个on-grid图案,如图3所示。
其中,对于所述off-grid图案的在网格(grid)上的边不进行延伸或收缩操作,如图3所示。并且,版图中原来的on-grid图案(如果有的话)保持不变。
经过上述转换,形成的两个on-grid图案在同一高度处的宽度之和为所述off-grid图案在相应高度处的宽度的两倍,如图3所示。
其中,由每个所述off-grid图案转换而来的两个on-grid图案可以称作一组on-grid图案,该组on-grid图案将在进行DRC验证的过程中代替版图中原来存在的off-grid图案,从而避免在验证结果中出现off-grid错误。
在本步骤中,可以包括对经转换形成的每组on-grid图案进行标号的步骤。示例性地,可以将on-grid图案按如下方式进行标号:W1、W2……Wn,以分别与SP1、SP2……SPn相对应。
转换而来的每组on-grid图案与版图中原本存在的其他on-grid图案的表现形式完全一致,因此,无需对现有的DRC文件(DRC deck)进行改变,即可完成DRC验证。
在本实施例中,在执行步骤A1或步骤A2之前,还可以包括对转换前的版图进行备份的步骤。在转换之前对版图进行备份,主要作用是以便将转换前的版图作为后续芯片制造时所使用的版图,另一个原因则是保证在转换出错时可以利用备份的版图进行再次操作。示例性地,对转换前的版图进行备份的步骤可以人工手动实现,也可以通过工具软件自动实现。其中,通过工具软件自动实现备份可以提高效率。
步骤A3:对转换后的版图进行DRC验证。
其中,转换后的版图是指根据步骤A2形成的版图。步骤A3可以根据现有的各种进行DRC验证的步骤进行,在此并不进行限定。
在本实施例中,进行DRC验证时仍可以采用的现有的DRC文件(DRC deck),该DRC文件基于on-grid设计规则,即,要求进行DRC验证的每个图案均为on-grid图案,否则进行off-grid报错。其中,采用现有的DRC文件进行验证可以省去重新开发全新的DRC文件的麻烦,从而节省成本。当然,该DRC验证也可以采用其他的基于on-grid设计规则的DRC文件进行,在此并不进行限定。
本发明实施例的对版图进行DRC验证的方法,由于包括识别版图中的off-grid图案并将其转换为on-grid图案的步骤(步骤A1和A2),因而允许在版图设计时根据需要绘制off-grid图案,并且可以使用现有的DRC文件对该版图进行DRC验证。
其中,图4示出了本发明实施例的对版图进行DRC验证的方法的一种流程图,用于简要示出该对版图进行DRC验证的方法的典型流程。该方法包括:
在步骤S101中,识别版图中的off-grid图案;
在步骤S102中,将所述版图中的每个所述off-grid图案按如下方式进行转换:将所述off-grid图案的未在网格上的边向外延伸至相邻的网格上以形成一个on-grid图案,并将所述off-grid图案的未在网格上的边向内收缩至相邻的网格上以形成另一个on-grid图案;
在步骤S103中,对转换后的版图进行DRC验证。
本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种对版图进行DRC验证的方法,其特征在于,所述方法包括:
步骤S101:识别版图中的off-grid图案;
步骤S102:将所述版图中的每个所述off-grid图案按如下方式进行转换:将所述off-grid图案的未在网格上的边向外延伸至相邻的网格上以形成一个on-grid图案,并将所述off-grid图案的未在网格上的边向内收缩至相邻的网格上以形成另一个on-grid图案;
步骤S103:对转换后的版图进行DRC验证。
2.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S101中,所述识别采用工具软件实现。
3.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S101中还包括对识别出的off-grid图案进行标号的步骤。
4.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S102中,所述一个on-grid图案与所述另一个on-grid图案构成一组on-grid图案,并且,在所述步骤S102中还包括对经转换形成的每组on-grid图案进行标号的步骤。
5.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S102中,所述一个on-grid图案与所述另一个on-grid图案在同一高度处的宽度之和为所述off-grid图案在相应高度处的宽度的两倍。
6.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S102中,对所述off-grid图案的在网格上的边不进行延伸或收缩操作。
7.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S102中,所述版图中原来的on-grid图案保持不变。
8.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S103中,所述DRC验证采用基于on-grid设计规则的DRC文件。
9.如权利要求1所述的对版图进行DRC验证的方法,其特征在于,在所述步骤S101与所述步骤S102之间还包括对所述版图进行备份的步骤。
10.如权利要求9所述的对版图进行DRC验证的方法,其特征在于,所述备份通过工具软件自动实现。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107885956A (zh) * 2017-11-30 2018-04-06 上海安路信息科技有限公司 替换版图标签的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1369114A (zh) * 1999-06-21 2002-09-11 蒂莫西·詹姆斯·里甘 修改集成电路的方法
CN1734744A (zh) * 2004-08-12 2006-02-15 国际商业机器公司 物理设计系统和方法
US20100229140A1 (en) * 2006-08-04 2010-09-09 Sagantec Israel Ltd Method and system for adapting a circuit layout to a predefined grid
US20150067633A1 (en) * 2013-09-04 2015-03-05 Globalfoundries Inc. Color-insensitive rules for routing structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8225261B2 (en) * 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US7640520B2 (en) * 2007-03-13 2009-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Design flow for shrinking circuits having non-shrinkable IP layout
US8423947B2 (en) * 2008-03-13 2013-04-16 International Business Machines Corporation Gridded glyph geometric objects (L3GO) design method
JP2010160543A (ja) * 2009-01-06 2010-07-22 Renesas Electronics Corp 半導体装置のレイアウトパターンのレイアウト検証装置、レイアウト検証プログラム及びレイアウト検証方法
US9977789B2 (en) * 2011-11-29 2018-05-22 Oracle International Corporation Hierarchical grid for spatial querying
US9286432B1 (en) * 2013-03-15 2016-03-15 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing correct-by-construction physical designs with multiple-patterning-awareness
US9087174B1 (en) * 2013-03-15 2015-07-21 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing multiple-patterning-aware design rule check for electronic designs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1369114A (zh) * 1999-06-21 2002-09-11 蒂莫西·詹姆斯·里甘 修改集成电路的方法
US6756242B1 (en) * 1999-06-21 2004-06-29 Timothy James Regan Method of modifying an integrated circuit
CN1734744A (zh) * 2004-08-12 2006-02-15 国际商业机器公司 物理设计系统和方法
US20100229140A1 (en) * 2006-08-04 2010-09-09 Sagantec Israel Ltd Method and system for adapting a circuit layout to a predefined grid
US20150067633A1 (en) * 2013-09-04 2015-03-05 Globalfoundries Inc. Color-insensitive rules for routing structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107885956A (zh) * 2017-11-30 2018-04-06 上海安路信息科技有限公司 替换版图标签的方法

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