CN104424056A - 版图数据的层次检查方法 - Google Patents
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Abstract
本申请公开了一种版图数据的层次检查方法,包括如下步骤:第1步,根据版图数据所使用的关键尺寸的工艺标准,选用相应的层次设计规则。第2步,在层次设计规则中将所有层次分为必备层、标识层、禁用层、可选层、未定义层之一。第3步,从版图数据中提取出该版图数据所使用的层次的编号、名称、物理含义,作为提取的层次使用信息。第4步,将提取的层次使用信息与集成电路设计者提供的层次信息表、第2步得到的层次设计规则进行比较。只有提取的层次使用信息完全符合层次设计规则,才判定为层次检查合格。否则,判定为层次检查不合格。本申请由机器完成对版图的层次检查,大大提高了工作效率,并且确保了层次检查的准确。
Description
技术领域
本申请涉及一种对集成电路版图进行设计规则检查的方法。
背景技术
版图验证是指采用专门的软件工具,对布线完成后的版图(layout)进行几个项目的验证,以确保版图与电路完全一致。
版图验证通常包括:
——设计规则检查(DRC,design rule check);
——电学规则检查(ERC,electrical rule check);
——版图和电路图一致性比较(LVS,layout versus schematic);
——版图寄生参数提取(LPE,layout parameter extraction);
——寄生电阻提取(PRE,parasitic resistance extraction)。
其中,DRC和LVS是必做的验证项目,其余为可选的验证项目。
在DRC阶段,需要对版图数据进行层次检查以确保其正确性。
针对每一种关键尺寸的集成电路制造工艺,集成电路制造商都制定有层次设计规则,包括层次编号、层次名称、层次的物理含义等。例如关键尺寸为0.13μm的工艺,某一集成电路制造商制定的层次设计规则往往包含数百层:第1层名称为N-well,表示n阱;第2层名称为N+diff,表示n型掺杂区;……。
集成电路设计者在设计开发版图时,需要严格地遵守集成电路制造商的层次设计规则。集成电路设计者向集成电路制造商传递版图数据时,还需要附有层次信息表,其中包含该版图数据所使用到的层次编号、层次名称、层次的物理含义等。例如关键尺寸为0.13μm的工艺,某一集成电路设计者所开发的芯片只用到了30层,这30层的编号、名称、物理含义等都应严格符合层次设计规则。
现有的对版图数据的层次检查方法包括如下步骤:
第1步,由人工方式检查集成电路设计者所提供的层次信息表是否符合集成电路制造商的层次设计规则。
第2步,对于个别重点层次,由人工方式从版图数据中复核其编号、名称、物理含义是否与集成电路设计者所提供的层次信息表一致。
实际操作中,版图数据与层次信息表之间无法确保完全一致。例如,某一版图数据实际包含有32层,而层次信息表中只记载了30层。而工程师只针对个别重点层次才会从版图数据中复核,一旦没有复核到遗漏的2层,则会造成层次检查失误。集成电路制造商在后续会根据层次信息表进行生产制造的配置工作,所生产的集成电路芯片上就真的遗漏了2层,最终可能导致芯片完全或部分失效,造成巨大的经济损失。
随着集成电路规模不断扩大、制造工艺不断发展,其层次数量日益增加,仅靠现有的人工操作的层次检查难度很大、效率低下、耗时耗力,且存在出错、漏检的风险隐患。
发明内容
本申请所要解决的技术问题是提供一种对版图数据的层次检查方法,将现有的人工检查更新换代为机器自动检查,从而大大提高了工作效率,并且避免了人工检查的出错情况。
为解决上述技术问题,本申请版图数据的层次检查方法包括如下步骤:
第1步,根据版图数据所使用的关键尺寸的工艺标准,选用相应的层次设计规则;所述层次设计规则中定义有所有层次的编号、名称、物理含义;
第2步,在层次设计规则中将所有层次分为以下五类之一:
——必备层,根据版图数据中所包含的器件在生产制造时必须要有的层次;
——标识层,仅用于对版图数据的端口信息或某一区域进行标识的层次;
——禁用层,不允许版图数据使用的层次;
——可选层,在生产制造时可选择是否要有的层次;
——未定义层,在层次设计规则中无定义的层次;
第3步,从版图数据中提取出该版图数据所使用的层次的编号、名称、物理含义,作为提取的层次使用信息;
第4步,将提取的层次使用信息与第2步得到的层次设计规则进行比较;
只有提取的层次使用信息完全符合层次设计规则,才判定为层次检查合格;
否则,判定为层次检查不合格。
进一步地,所述方法第4步改为第4’步:将提取的层次使用信息与集成电路设计者提供的层次信息表、第2步得到的层次设计规则进行比较;
只有提取的层次使用信息与层次信息表完全一致且完全符合层次设计规则,才判定为层次检查合格;
否则,判定为层次检查不合格。
本申请通过解析函数从版图数据中提取层次使用信息,然后与预先设定再经过分类的层次设计规则进行比较,自动输出版图层次信息的检查结果。该方法由机器完成对版图的层次检查,不仅大大提高了工作效率(对于0.13μm的版图数据可以在几秒钟内完成层次检查),并且确保了层次检查的准确。
附图说明
图1和图2是本申请版图数据的层次检查方法的两种流程图;
图3和图4是本申请版图数据的层次检查方法的两种流程图(对局部的版图数据)。
具体实施方式
请参阅图1,本申请版图数据的层次检查方法包括如下步骤:
第1步,根据版图数据所使用的关键尺寸的工艺标准,选用相应的层次设计规则。例如,关键尺寸为0.35μm、0.18μm、0.13μm的工艺标准,各有一份层次设计规则。在相同的关键尺寸的工艺标准下,设计任何半导体器件都遵循相同的层次设计规则。所述层次设计规则中定义有所有层次的编号、名称、物理含义。通常为了涵盖尽可能广泛的设计需要,在层次设计规则中定义的层次数量远大于设计半导体器件所实际使用的层次数量,因此设计半导体器件只需要在层次设计规则中选用部分的层次即可。
第2步,在层次设计规则中将所有层次分为以下五类之一:
——必备层,在层次设计规则中有定义、且根据版图数据中所包含的器件在生产制造时必须要有的层次。例如已知版图数据中具有MOS晶体管器件,则必定要有金属材料的接触孔电极,因此Metal-1层就属于必备层。优选地,可以将常见的半导体器件与对应的必备层之间建立对应关系,一旦在机器中选择了版图数据中包含哪些半导体器件,机器就会自动地将相应层划分为必备层。
——标识层,在层次设计规则中有定义、且仅用于对版图数据的端口信息或某一区域进行标识的层次。必备层记录了对集成电路的生产制造有实际作用的数据,标识层则主要用于设计而对生产制造没有实际作用。例如,标识层上具有一个方环,可将其他层的某一个半导体器件框在其中,用于标识该半导体器件之用。
——禁用层,在层次设计规则中有定义、且不允许集成电路设计者在版图数据使用的层次。禁用层通常是集成电路制造商自己所使用的层次,例如设计划片槽结构、光刻对准标记图形等,因而不允许集成电路设计者使用。一旦版图数据中用到了禁用层,则需要返还给集成电路设计者进行修改。
——可选层,在层次设计规则中有定义、且在生产制造时可由集成电路设计者选择是否要有的层次。通常其表示指版图数据中存在特殊器件时,与这些特殊器件相匹配的层次。在实际操作中,层次设计规则中所定义的全部层次中,排除掉必备层、标识层、禁用层后,剩余层次全部属于可选层。
——未定义层,在层次设计规则中无定义的层次。例如,层次设计规则一共定义了100层,但并不是连续编号,从11~15层是没有定义的。一旦版图数据中用到了第12层,就超出了层次设计规则的定义,属于未定义层,这也需要返还给集成电路设计者进行修改。
实际上,标识层、禁用层、未定义层都是层次设计规则中自带的,且不会发生变化。只有必备层、可选层会随着版图数据中包含的器件不同而发生变化。
第3步,从版图数据中提取出该版图数据所使用的层次的编号、名称、物理含义,作为提取的层次使用信息。这项操作可由机器自动执行。
第4步,将提取的层次使用信息与集成电路设计者提供的层次信息表、第2步得到的层次设计规则进行比较。只有提取的层次使用信息与层次信息表完全一致且完全符合层次设计规则,才判定为层次检查合格。否则,判定为层次检查不合格。
优选地,提取的层次使用信息、层次信息表、层次设计规则均保存在数据库中,从而方便由机器自动执行比较分析,并输出比较结果。
所述层次检查不合格的情况主要包括如下四种:
第一种:提取的层次使用信息在层次的数量、编号、名称、物理含义上与层次信息表不一致。
第二种:提取的层次使用信息在层次的编号、名称、物理含义上不符合层次设计规则。例如,提取的层次信息包含有未定义层。
第三种:层次信息表在层次的编号、名称、物理含义上不符合层次设计规则。
第四种:提取的层次使用信息在层次的类别上不符合层次设计规则。例如,提取的层次信息未完全包含所有的必备层,提取的层次信息包含了一个或多个禁用层,提取的层次信息未包含应该记录有数据的标识层等。一般情况下,标识层可以被使用,也可不被使用,都是正常的。在一些特别的情况下,例如使用某种特别的半导体器件时,则相应的标识层必须被使用,即必须包含在提取的层次信息中。此时如果提取的层次信息中未包含该标识层,就属于层次检查不合格。
某些情况下,集成电路设计者向集成电路制造商传递版图数据时,不再附有层次信息表。此时请参阅图2,所述方法第4步改为:将提取的层次使用信息与第2步得到的层次设计规则进行比较。只有提取的层次使用信息完全符合层次设计规则,才判定为层次检查合格。否则,判定为层次检查不合格。此时,所述层次检查不合格的情况主要包括如下两种:
第一种:提取的层次使用信息在层次的编号、名称、物理含义上不符合层次设计规则。
第二种:提取的层次使用信息在层次的类别上不符合层次设计规则。
进一步地,所述方法第3步中,还可从版图数据中的指定区域、和/或指定层次中提取出所使用的层次的编号、名称、物理含义,作为局部提取的层次使用信息。这项操作也可由机器自动执行。例如,将某个标识层上的方框图形作为指定区域,同时指定与该标识层有关的一层或多层,仅提取该指定区域和指定层次的层次信息,从而对版图数据的局部进行层次检查。指定区域也可是由指定坐标所框定的图形,例如多边形等。相应地如图3所示,所述方法第4步中,只有局部提取的层次使用信息完全符合层次信息表、且完全符合层次设计规则,才判定为层次检查合格。否则,判定为层次检查不合格。或者相应地如图4所示,所述方法第4步中,只有局部提取的层次使用信息完全符合层次信息层次设计规则,才判定为层次检查合格。否则,判定为层次检查不合格。
上述方法能够快速而有效地完成对版图整体或局部的层次信息的分析和检查。
以上仅为本申请的优选实施例,并不用于限定本申请。对于本领域的技术人员来说,本申请可以有各种更改和变化。凡在本申请的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。
Claims (8)
1.一种版图数据的层次检查方法,其特征是,包括如下步骤:
第1步,根据版图数据所使用的关键尺寸的工艺标准,选用相应的层次设计规则;所述层次设计规则中定义有所有层次的编号、名称、物理含义;
第2步,在层次设计规则中将所有层次分为以下五类之一:
——必备层,根据版图数据中所包含的器件在生产制造时必须要有的层次;
——标识层,仅用于对版图数据的端口信息或某一区域进行标识的层次;
——禁用层,不允许版图数据使用的层次;
——可选层,在生产制造时可选择是否要有的层次;
——未定义层,在层次设计规则中无定义的层次;
第3步,从版图数据中提取出该版图数据所使用的层次的编号、名称、物理含义,作为提取的层次使用信息;
第4步,将提取的层次使用信息与第2步得到的层次设计规则进行比较;
只有提取的层次使用信息完全符合层次设计规则,才判定为层次检查合格;
否则,判定为层次检查不合格。
2.根据权利要求1所述的版图数据的层次检查方法,其特征是,所述方法第2步中,标识层、禁用层、未定义层都是层次设计规则中自带的,且不会发生变化;只有必备层、可选层会随着版图数据中包含的器件不同而发生变化。
3.根据权利要求1所述的版图数据的层次检查方法,其特征是,所述方法第3步中,从版图数据中的指定区域、和/或指定层次中提取出所使用的层次的编号、名称、物理含义,作为局部提取的层次使用信息;
所述方法第4步中,将局部提取的层次使用信息与第2步得到的层次设计规则进行比较;
只有局部提取的层次使用信息完全符合层次设计规则,才判定为层次检查合格;
否则,判定为层次检查不合格。
4.根据权利要求1所述的版图数据的层次检查方法,其特征是,所述方法第4步中,所述层次检查不合格的情况包括:
——提取的层次使用信息在层次的数量、编号、名称、物理含义上与层次信息表不一致;
——提取的层次使用信息在层次的编号、名称、物理含义、种类上不符合层次设计规则;
——层次信息表在层次的编号、名称、物理含义上不符合层次设计规则。
5.根据权利要求1所述的版图数据的层次检查方法,其特征是,所述方法第4步改为第4’步:将提取的层次使用信息与集成电路设计者提供的层次信息表、第2步得到的层次设计规则进行比较;
只有提取的层次使用信息与层次信息表完全一致且完全符合层次设计规则,才判定为层次检查合格;
否则,判定为层次检查不合格。
6.根据权利要求5所述的版图数据的层次检查方法,其特征是,所述方法第4’步中,所述层次检查不合格的情况包括:
——提取的层次使用信息在层次的编号、名称、物理含义、种类上不符合层次设计规则。
7.根据权利要求3或5所述的版图数据的层次检查方法,其特征是,所述方法第3步中,从版图数据中的指定区域、和/或指定层次中提取出所使用的层次的编号、名称、物理含义,作为局部提取的层次使用信息;
所述方法第4步改为第4’步,将局部提取的层次使用信息与集成电路设计者提供的层次信息表、第2步得到的层次设计规则进行比较;
只有局部提取的层次使用信息完全符合层次信息、且完全符合层次设计规则,才判定为层次检查合格;
否则,判定为层次检查不合格。
8.根据权利要求4或6所述的版图数据的层次检查方法,其特征是,提取的层次使用信息在层次的编号、名称、物理含义上不符合层次设计规则包括:提取的层次信息包含有未定义层;
提取的层次使用信息在层次的类别上不符合层次设计规则包括:提取的层次信息未完全包含所有的必备层,提取的层次信息包含了一个或多个禁用层,提取的层次信息未包含应该记录有数据的标识层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310362153.6A CN104424056B (zh) | 2013-08-19 | 2013-08-19 | 版图数据的层次检查方法 |
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---|---|
CN104424056A true CN104424056A (zh) | 2015-03-18 |
CN104424056B CN104424056B (zh) | 2017-12-05 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107590303A (zh) * | 2017-07-17 | 2018-01-16 | 上海华虹宏力半导体制造有限公司 | 快速查找和修正版图数据中异常图形的方法 |
CN107679311A (zh) * | 2017-09-26 | 2018-02-09 | 上海华虹宏力半导体制造有限公司 | 存储器ip模块寄生参数的提取方法 |
CN108595795A (zh) * | 2018-04-11 | 2018-09-28 | 上海华虹宏力半导体制造有限公司 | 版图数据检查分配方法 |
CN110321640A (zh) * | 2019-07-05 | 2019-10-11 | 四川长虹电器股份有限公司 | 一种集成电路转换工艺的版图drc处理方法 |
WO2022110114A1 (zh) * | 2020-11-30 | 2022-06-02 | 华为技术有限公司 | 电路版图的识别方法及识别设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100005433A1 (en) * | 2008-07-01 | 2010-01-07 | Fujitsu Limited | Circuit design apparatus and circuit design method |
US7853442B2 (en) * | 2003-10-15 | 2010-12-14 | Zuken Inc. | Printed circuit board design instruction support method and device |
CN102346800A (zh) * | 2011-11-08 | 2012-02-08 | 中国科学院微电子研究所 | 加速设计规则检查的方法及装置 |
CN102402631A (zh) * | 2010-09-10 | 2012-04-04 | 北京华大九天软件有限公司 | 一种集成电路层次网表比较方法 |
CN102955865A (zh) * | 2011-08-19 | 2013-03-06 | 上海华虹Nec电子有限公司 | 芯片物理版图的黑盒逻辑验证方法 |
-
2013
- 2013-08-19 CN CN201310362153.6A patent/CN104424056B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7853442B2 (en) * | 2003-10-15 | 2010-12-14 | Zuken Inc. | Printed circuit board design instruction support method and device |
US20100005433A1 (en) * | 2008-07-01 | 2010-01-07 | Fujitsu Limited | Circuit design apparatus and circuit design method |
CN102402631A (zh) * | 2010-09-10 | 2012-04-04 | 北京华大九天软件有限公司 | 一种集成电路层次网表比较方法 |
CN102955865A (zh) * | 2011-08-19 | 2013-03-06 | 上海华虹Nec电子有限公司 | 芯片物理版图的黑盒逻辑验证方法 |
CN102346800A (zh) * | 2011-11-08 | 2012-02-08 | 中国科学院微电子研究所 | 加速设计规则检查的方法及装置 |
Non-Patent Citations (1)
Title |
---|
海公主MMM: "版图设计规则、验证及EDA使用简介", 《百度文库》 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107590303A (zh) * | 2017-07-17 | 2018-01-16 | 上海华虹宏力半导体制造有限公司 | 快速查找和修正版图数据中异常图形的方法 |
CN107590303B (zh) * | 2017-07-17 | 2021-11-09 | 上海华虹宏力半导体制造有限公司 | 快速查找和修正版图数据中异常图形的方法 |
CN107679311A (zh) * | 2017-09-26 | 2018-02-09 | 上海华虹宏力半导体制造有限公司 | 存储器ip模块寄生参数的提取方法 |
CN108595795A (zh) * | 2018-04-11 | 2018-09-28 | 上海华虹宏力半导体制造有限公司 | 版图数据检查分配方法 |
CN108595795B (zh) * | 2018-04-11 | 2022-05-20 | 上海华虹宏力半导体制造有限公司 | 版图数据检查分配方法 |
CN110321640A (zh) * | 2019-07-05 | 2019-10-11 | 四川长虹电器股份有限公司 | 一种集成电路转换工艺的版图drc处理方法 |
WO2022110114A1 (zh) * | 2020-11-30 | 2022-06-02 | 华为技术有限公司 | 电路版图的识别方法及识别设备 |
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